JP5133818B2 - 信号再生装置 - Google Patents
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Description
なお、図6において、1はS/P(シリアル/パラレル)変換器、2はFPGA(Field Programmable Gate Array)、3はメモリ、4は47hコード検出器、5は位相比較器、6はLPF(ローパスフィルタ)、7はVCO(電圧制御型発振器)、8は分周器、9はASI変調器、10はフレーム検出器、11,12は2分周器、13は270MHz発振器である。
204×8/32.5079μsec=1632/32.5079μsec=約50μsec
であって、32.5079MHzのクロック周波数のシリアルTSパケットの期間長に等しい。これにより、メモリ3からはパラレルTSパケットが順次連続したクロック周波数32.5079/8MHzの8ビットパラレルデータ(32Mデータ)Gが読み出されることになる。この32MデータGはASI変調器9に供給され、270MHz発振器13からの270MHzのクロックを用いてパラレルのDVB−ASI信号H(図9(g))が生成され、次の送信所に送信される。
Δφ/n,Δφ/n,……,Δφ/n,Δφ/n
のように、大きさがΔφ/nのn個の大きさ情報L2(+)を作成して記憶する。47hコードパルスEが位相基準クロックF1よりも位相Δφだけ遅れて符号情報L1がL1(−)であるときも、同様にして、Δφ/nのn個の大きさ情報L2(−)を作成して夫々記憶する。
TS=TF1/1632
となる。従って、カウンタ23が位相基準クロックF1によってクリアされてからカウント値NがNとなるまでに要する時間TDは、
TD=N・TF1/1632
となり、図4(b)に示すように、カウンタ23のカウントとともに増加する。この時間TDは一致検出器21に供給される。一致検出器21は、この時間TDとレジスタ20からの大きさ情報L2とを比較し、両者が一致したとき、あるいは予め規定された誤差値の範囲内で一致するとき、図4(b)に示すように、一致パルスPを出力する。この一致パルスPは位相基準クロックF1から分割位相差Lの大きさ情報L2の位相遅れのパルスであり、図2での遅延手段17aの出力として、切替スイッチ17cの−端子に供給され、あるいは図2での遅延手段17bの出力として、切替スイッチ17dの+端子に供給される。
3 メモリ
4 47hコード検出器
5 位相比較器
6 LPF
7 VCO
8 分周器
9 ASI変調器
10 フレーム検出器
11,12 2分周器
13 270MHz発振器
14 分周器
15 位相差検出回路
16 位相差分割・記憶回路
17 位相代替処理回路
17a,17b 遅延手段
17c,17d 切替スイッチ
181〜18m DFF
19 セレクタ
20 レジスタ
21 一致検出器
22 乗算器
23 カウンタ
24 アンドゲート
Claims (2)
- 47h(16進数)コードで始まるTSパケットからなるTS信号から、PLL回路を用いて、該TS信号の正規のクロックを再生する信号再生装置であって、
該TS信号の該TSパケット毎に該47hコードを検出し、該47hコードのタイミングで47hコードパルスを出力する47hコード検出器と、
該47hコードパルスをn分周(nは2以上の整数)する分周器と、
該PLL回路の分周器からの位相基準クロックと該分周器からの分周出力パルスとの位相差Δφを検出する位相差検出回路と、
該位相差検出回路で検出された位相差Δφをn個の位相差に分割し、該47hコードパルスが該位相基準クロックよりも位相が進んでいるときと該47hコードパルスが該位相基準クロックよりも位相が遅れているときとでの合計した大きさがΔφであるn個の分割位相差を生成し、記憶保持する位相差分割・記憶回路と、
該位相差分割・記憶回路で生成された該分割位相差をもとに、該47hコードパルスが該位相基準クロックよりも位相が進んでいるときには、該位相基準クロック毎に、該位相基準クロックよりも該分割位相差だけ位相が進んだ位相代替パルスを生成し、該47hコードパルスが該位相基準クロックよりも位相が遅れているときには、該位相基準クロック毎に、該位相基準クロックよりも該分割位相差だけ位相が遅れた位相代替パルスを生成する位相代替処理回路と
を設け、
該位相代替処理回路で生成された該位相代替パルスと該位相基準クロックとを該PLL回路を構成する位相比較器に供給することを特徴とする信号再生装置。 - 47h(16進数)コードで始まるTSパケットからなるTS信号から、PLL回路を用いて、該TS信号の正規のクロックを再生する信号再生装置であって、
該TS信号の該TSパケット毎に該47hコードを検出し、該47hコードのタイミングで47hコードパルスを出力する47hコード検出器と、
該47hコードパルスをn分周(nは2以上の整数)する分周器と、
該PLL回路の分周器からの位相基準クロックと該分周器からの分周出力パルスとの位相差Δφを検出する位相差検出回路と、
該位相差検出回路で検出された位相差Δφをn分割し、該47hコードパルスが該位相基準クロックよりも位相が進んでいるときと該47hコードパルスが該位相基準クロックよりも位相が遅れているときとでのΔφ/nの大きさのn個の分割位相差を生成し、記憶保持する位相差分割・記憶回路と、
該位相差分割・記憶回路で生成された該分割位相差をもとに、該47hコードパルスが該位相基準クロックよりも位相が進んでいるときには、該位相基準クロックよりもΔφ/nだけ位相が進んだ位相代替パルスを生成し、該47hコードパルスが該位相基準クロックよりも位相が遅れているときには、該位相基準クロックよりもΔφ/nだけ位相が遅れた位相代替パルスを生成する位相代替処理回路と
を設け、
該位相代替処理回路で生成された該位相代替パルスと該位相基準クロックとを該PLL回路を構成する位相比較器に供給することを特徴とする信号再生装置。
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JP2008226030A JP5133818B2 (ja) | 2008-09-03 | 2008-09-03 | 信号再生装置 |
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JP2010062830A JP2010062830A (ja) | 2010-03-18 |
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Family Applications (1)
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JP2008226030A Active JP5133818B2 (ja) | 2008-09-03 | 2008-09-03 | 信号再生装置 |
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