JP4768251B2 - 半導体集積回路の設計方法、半導体集積回路の設計システム及び半導体集積回路の製造方法 - Google Patents

Description

本発明は半導体集積回路に係り、特に、半導体集積回路の設計方法、半導体集積回路の設計システム及びこれらを用いた半導体集積回路の製造方法に関する。

半導体集積回路の製造工程におけるゴミ等の付着に起因したランダム不良への対策は、近年の微細化により益々重要になってきており、半導体集積回路のレイアウト設計工程においては、様々な対策が実施され始めている。レイアウト設計工程における対策としては、（ａ）コンタクト及びビアを多重化すること、（ｂ）配線のスペースを緩和すること、（ｃ）配線巾を太くすること、（ｄ）欠陥救済回路の設計をすること、等が有効である。

一方、近年の微細化要求により、レイアウト設計通りの形状のマスクを用いても、ウエハ上に設計パターン通りのパターンを形成することが困難になってきている。設計の忠実度を向上させる手段としては、ウエハ上に設計値通りのパターンを形成するためのマスクパターンを作成する光近接効果補正（Optical Proximity Correction : ＯＰＣ）、プロセス近接効果補正（Process Proximity Correction : ＰＰＣ ）、と呼ばれる技術が広く利用されている(例えば、特許文献１参照。）。以下、ＯＰＣ及びＰＰＣを総称して「ＯＰＣ」と呼ぶ。

設計の忠実度の検証は、各製造工程に起因して発生するシステマティック不良の対策としても重要である。システマティック不良対策としては、リソグラフィー工程で起こるもの、エッチング工程で起こるもの等が挙げられる。

設計パターンのハーフピッチが１４０ｎｍを下回ると、所定のデザインルールが守られていたとしても、設計パターンによってはＯＰＣ処理を十分に行えない領域が発生する。このため、ＯＰＣ処理による適切な補正が行われず、ウエハ形状に問題が発生し、歩留まりを低下させる問題が増加する（以下、「ＯＰＣ問題」という。）。ＯＰＣ問題の修正対策としては、リソグラフィーシミュレーションをベースとしたチェック（以下、「リソグラフィールールチェック」と呼ぶ。）が用いられる。リソグラフィールールチェックでは、ＯＰＣ後のパターンに対してリソグラフィーシミュレーションを実施する。そして、得られたパターンと設計パターンとのずれを比較し、デバイス的に問題となり得る部分を検出する。エラー内容に関しては、エラー種別（オープン、ショート、ショートニング等）、エラーレベル（問題が明らかな致命的エラー（以下、「フェイタルエラー」という。）、致命的ではないがプロセスの振れに対して十分なマージンがないＯＰＣ問題(以下、「グレーゾーンエラ」と呼ぶ。））等に分類することができる。

設計におけるリソグラフィールールチェックは、小規模のセル設計においては、これらを任意に配置して実施する。その結果、ＯＰＣ問題が発生し得るパターンがあれば、事前にレイアウトを修正することが可能である。

一方、チップ及びマクロブロックレベルの設計においては、自動配置配線ツールなどが広く利用されている。このため、一方向に延びる配線パターンが支配的なレイアウトが実現できており、配線パターンのバリエーションが少ないため、ＯＰＣ問題の発生確率は高くない。

しかしながら、チップ及びマクロレベルの比較的大規模な半導体集積回路の設計に際し、ランダムディフェクト対策による歩留向上設計やクロストーク対策等が本格的に実施され始めると、以下の問題が生じる。

（ａ）配線パターンのバリエーションが増え、ＯＰＣ問題の発生確率が高くなる。

（ｂ）ＯＰＣ問題の発生確率が高くなることにより、リソグラフィールールチェックが必要となる。配線パターンは大規模な領域を占めるため、多大な計算機リソースと処理時間を要し、実用的な時間で検証することが困難である。

（ｃ）リソグラフィールールチェックにおいては、グレーゾーンエラーが多く検出される。歩留向上させるためには、グレーゾーンエラーについての対策も重要である。グレーゾーンエラーは、フェイタルエラーに比べ検出数が多く、対策方法も難しいため、エラーが多く検出されると実用的時間で全て対応することは益々困難となる。
特開２００３−１６２０４１号公報

本発明は、リソグラフィールールチェック及びＯＰＣ問題箇所のチェックを短時間で行うことができ、ランダム不良対策とシステマティック不良対策とを高速且つ高精度に行うことができ、歩留まりの向上が可能な半導体集積回路の設計方法、半導体集積回路の設計システム及び半導体集積回路の製造方法を提供する。

本発明の第１の特徴は、（イ）マーク手段が、複数のパターンの輪郭上に複数のマークを配置するステップと、（ロ）グループ化手段が、隣接するマークを複数のグループに分類し、グループの情報を検証情報記憶部に記憶させるステップと、（ハ）危険箇所判定手段が、検証情報記憶部からグループの情報を読み出して、グループに含まれるマークの数に基づいてパターンの危険箇所を判定し、危険箇所の判定結果を検証情報記憶部に記憶させるステップと、（ニ）危険箇所修正手段が、検証情報記憶部から判定結果を読み出して、パターンを修正するステップとを含む半導体集積回路の設計方法であることを要旨とする。

第２の特徴は、（イ）複数のパターンの輪郭上に複数のマークを配置するマーク手段と、（ロ）隣接するマークを複数のグループに分類し、グループの情報を検証情報記憶部に記憶させるグループ化手段と、（ハ）検証情報記憶部からグループの情報を読み出して、グループに含まれるマークの数に基づいてパターンの危険箇所を判定し、危険箇所の判定結果を検証情報記憶部に記憶させる危険箇所判定手段と、（ニ）検証情報記憶部から判定結果を読み出して、パターンを修正する危険箇所修正手段とを含む半導体集積回路の設計システムであることを要旨とする。

第３の特徴は、（イ）半導体基板上にセル、配線及びビアを配置するための複数のパターンを含むレイアウト情報を設計するステップと、（ロ）パターンの輪郭上に複数のマークを配置し、隣接するマークを複数のグループに分類し、グループに含まれるマークの数に基づいてパターンの危険箇所を判定し、危険箇所の判定結果に基づいてパターンを修正することによりレイアウト情報を検証するステップと、（ハ）パターンに対してリソグラフィーチェックを実行し、レイアウト情報を修正するステップと、（ニ）修正されたレイアウト情報に基づいてマスクを製造するステップと、（ホ）マスクを用いて、セル、配線及びビアを半導体基板上に形成するステップとを含む半導体集積回路の製造方法であることを要旨とする。

本発明によれば、リソグラフィールールチェック及びＯＰＣ問題箇所のチェックを短時間で行うことができ、ランダム不良対策とシステマティック不良対策とを高速且つ高精度に行うことができ、歩留まりの向上が可能な半導体集積回路の設計方法、半導体集積回路の設計システム及び半導体集積回路の製造方法が提供できる。

次に、図面を参照して、本発明の第１〜第３の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。また、図面は模式的なものであり、厚みと平均寸法の関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。以下に示す第１〜第３の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は構成部品の材質、形状、構造、配置等を下記のものに特定するものではない。この発明の技術的思想は、特許請求の範囲において種々の変更を加えることができる。

（第１の実施の形態）
＜設計システム＞
第１の実施の形態に係る半導体集積回路の設計システムは、図１に示すように、操作者からのデータや命令などの入力を受け付ける入力装置４と、レイアウト設計等の種々の演算を実行する演算処理装置（ＣＰＵ）１と、レイアウト結果等を出力する出力装置５と、半導体集積回路のレイアウト設計に必要な所定のデータ等を格納したデータ記憶装置２と、半導体集積回路のレイアウトプログラム等を格納したプログラム記憶装置６とを少なくとも備える。入力装置４、出力装置５は、入出力制御装置３を介して、ＣＰＵ１に接続されている。

ＣＰＵ１は、チップ領域上にセル、配線、ビア等を配置するためのレイアウト手段１０、レイアウト手段１０が配置したレイアウト結果を検証するための検証手段２０及びレイアウトの検証結果に基づいてレイアウト修正を行うためのレイアウト修正手段３０を備える。レイアウト手段１０は、半導体集積回路のフロアプランを作成するためのフロアプラン手段１１、チップ領域上にセル及びビアを配置するための配置手段１２及びチップ領域上に配線を配置するための配線手段１３を有する。

検証手段２０は、物理検証手段２１、タイミング検証手段２２、ノイズ検証手段２３、クリティカルエリア検証手段２４及びＯＰＣ検証手段２５を有する。物理検証手段２１は、チップ領域上に配置されたセル、配線及びビア等の各パターンに対し、デザイン・ルール・チェック（ＤＲＣ）、レイアウト対スケマティック（ＬＶＳ）等のソフトウェアを用いたレイアウト検証を行う。タイミング検証手段２２は、チップ領域上のセル、電源配線、クロック配線及び信号配線等のタイミング検証、クロストーク関係の検証等を行う。ノイズ検証手段２３は、チップ領域上のセル、配線、ビア等から発生するノイズの検証及び電源関係の検証等を行う。クリティカルエリア検証手段２４は、配線及びビアのショート、オープン、ショートニング箇所等の製造工程上問題となる領域等の検証を行う。ＯＰＣ検証手段２５は、チップ領域上に配置された配線、ビア等を含むレイアウト上に発生するＯＰＣ問題の検証を行う。

ＯＰＣ検証手段２５は、図２に示すように、ＯＰＣ問題の発生候補となり得る領域（以下、「ＯＰＣ危険箇所」という。）を検出するための危険箇所検証手段２６、レイアウト中の各パターンに対してＯＰＣ処理を行うためのＯＰＣ手段２７、ＯＰＣ処理後のレイアウト中の各パターンに対してリソグラフィールールチェックを行うためのリソグラフィーチェック手段２８を少なくとも備える。

危険箇所検証手段２６は、図３に示すように、マーク手段２６１、グループ化手段２６２、危険箇所判定手段２６３及び危険箇所修正手段２６４を備える。マーク手段２６１は、図４に示すように、チップ領域上に配置されるパターン５１ａ，５１ｂ，５２，５３，５４，５５を構成する閉図形の輪郭上に、複数のマークを配置する。例えば、図５に示すように、マーク手段２６１は、各パターン５１ａ，５１ｂ，５２，５３，５４，５５の頂点にマークを配置する。ＯＰＣ危険箇所の抽出をより高精度にするために、頂点以外に配置する追加マークが必要とする場合は、マーク手段２６１は、データ記憶装置２に予め記憶された追加マーク情報に基づいて、各パターン５１ａ，５１ｂ，５２，５３，５４，５５の辺に追加マークを配置する。

追加マークの配置例を図６及び図７に示す。例えば、図６に示すように、パターン５１ａとパターン５１ｂとの交点に形成される内角（インナーコーナー）部付近は、ＯＰＣ問題が発生しやすい。このため、マーク手段２６１は、インナーコーナーを通るパターン５１ｂの端部の延長線上に位置するパターン５１ａの端部に追加マーク候補１を仮配置し、インナーコーナーを通るパターン５１ａの端部の延長線上に位置するパターン５１ｂの端部に追加マーク候補２を仮配置する。

次に、マーク手段２６１は、データ記憶装置２に記憶された追加マーク制約情報を読み出して、追加マーク候補１及び追加マーク候補２の中から、パターン５１ａ，５１ｂ上に最終的に配置する追加マークの位置を決定する。例えば、追加マーク制約情報として、「パターンの頂点からインナーコーナーまでの長さが３００ｎｍ以上ある場合には、インナーコーナーを通るパターンの延長線上の他のパターンの端部に追加マークを配置する」という条件が設定されていたとする。マーク手段２６１は、追加マーク制約情報に基づいて、パターン５１ａの頂点からインナーコーナーまでの長さが４００ｎｍである追加マーク候補２を、最終的に配置する追加マークをして採用し、図７に示すように、インナーコーナーを通るパターン５１ａの端部の延長線上に位置するパターン５１ｂ上の端部に追加マークを配置する。

グループ化手段２６２は、データ記憶装置２に記憶された補正パターン配置情報を読み出して、マーク手段２６１により配置されたマーク及び追加マークをほぼ中心としてＯＰＣの影響が強く及ぶ図形（補正パターン）を各マーク及び追加マーク上に作成し、重なり合う補正パターンをマージして、図８に示すように、複数のグループ（グループ１〜８）にグループ化する。

危険箇所判定手段２６３は、データ記憶装置２に記憶された危険箇所判定情報を読み出して、各グループに含まれるマークの数に基づいて、レイアウトに含まれるパターン上のＯＰＣ危険箇所を判定する。例えば、「１つのグループに含まれるマークの総数が７以上の場合はＯＰＣ危険箇所として抽出する」という危険箇所判定情報が、危険箇所判定情報として予め設定されていた場合は、危険箇所判定手段２６３は、図９に示すように、パターン５１ａ，５１ｂ，５２上の「グループ４」を、ＯＰＣ危険箇所として抽出する。

危険箇所修正手段２６４は、データ記憶装置２に記憶された危険箇所修正情報に基づいて、ＯＰＣ危険箇所のグループ内のマーク数を減少させるように、パターン５１ａ，５１ｂ，５２のレイアウトを変更する。なお、「ＯＰＣ危険箇所のグループ内のマーク数を減少させるようにレイアウトを変更」とは、例えば、図１０に示すように、危険箇所修正手段２６４が、パターン５１ａとパターン５２との間隔を拡大させることにより、パターン５２のマークがグループ４の中に含まれないように補正することを指す。

図２のＯＰＣ手段２７は、図１１に示すように、レイアウト上の各パターン５１ａ，５１ｂ，５２，５３，５４，５５に対してＯＰＣ処理を実行する。図２のリソグラフィーチェック手段２８は、図１２に示すように、データ記憶装置２に記憶されたリソグラフィールールチェック情報を読み出して、パターン５１ａ，５１ｂ，５２，５３，５４，５５上に存在するフェイタルエラー、グレーゾーンエラー等のエラーマークを抽出するためのリソグラフィーシミュレーションを実行する。そして、図１３に示すように、各パターン５１ａ，５１ｂ，５２，５３，５４，５５のシミュレーションイメージ像を取得する。

図１のレイアウト修正手段３０は、マスクデータプレパレーション（ＭＤＰ）等のソフトウェアを用いて、ＯＰＣ検証手段２５により修正されなかったＯＰＣ危険箇所等を抽出し、レイアウトの修正を行う。

図１のデータ記憶装置２は、レイアウト記憶部１４、検証情報記憶部１５、レイアウト修正記憶部１６及び設計情報記憶部１７を少なくとも備える。レイアウト記憶部１４には、レイアウト手段１０が作成するフロアプランの情報、チップ領域上のセル、配線、ビアの配置情報等が記憶される。検証情報記憶部１５には、検証手段２０がレイアウト検証を実行するための各種情報が記憶される。レイアウト修正記憶部１６には、レイアウトの修正を行うためのレイアウト修正情報が記憶される。設計情報記憶部１７には、半導体集積回路の設計を行うために必要な情報が記憶される。

図１において入力装置４は、キーボード、マウス、ライトペン又はフレキシブルディスク装置等を含む。操作者は、入力装置４より入出力データを指定したり自動設計に必要な数値等の設定が可能である。また、入力装置４より、出力データの形態等のレイアウトパラメータの設定、或いは演算の実行及び中止等の指示の入力も可能である。出力装置５は、それぞれディスプレイ及びプリンタ装置等を含む。プログラム記憶装置６は、入出力データやレイアウトパラメータ及びその履歴や、演算途中のデータ等を記憶する。

＜設計方法＞
次に、図１に示す設計装置を用いた半導体集積回路のレイアウト設計方法の一例について、図１４及び図１５に示すフローチャートを用いて説明する。

（イ）図１４のステップＳ１において、半導体集積回路のレイアウト、検証及び修正に必要な各種情報が、図１の入力装置４を介して設計情報記憶部１７に記憶される。

（ロ）ステップＳ１０においては、半導体集積回路のレイアウトが行われる。即ち、ステップＳ１１において、フロアプラン手段１１は、設計情報記憶部１７に記憶された設計情報を読み出して、半導体集積回路のフロアプランを作成し、フロアプランの情報をレイアウト記憶部１４に記憶させる。ステップＳ１２において、配置手段１２は、レイアウト記憶部１４に記憶されたフロアプランの情報を読み出して、チップ領域上に論理セル、マクロセル等を配置する。ステップＳ１３において、配線手段１３は、レイアウト記憶部１４に記憶されたフロアプランの情報を読み出して、チップ領域上に配線を配置する。ステップＳ１４において、配置手段１２は、レイアウト記憶部１４に記憶されたフロアプランの情報を読み出して、配線間を接続するビアやコンタクト等を配置する。ステップＳ１２〜Ｓ１４に示す工程で得られたセル、配線及びビア等の配置結果は、レイアウト記憶部１４に記憶される。

（ハ）ステップＳ２０では、ステップＳ１０で設計されたレイアウトに対する様々な検証が行われる。即ち、ステップＳ２１において、物理検証手段２１は、検証情報記憶部１５に記憶されたＤＲＣ、ＬＶＳ等のソフトウェアを読み出して、得られたレイアウトの各パターンに対する物理検証を行う。ステップＳ２２において、タイミング検証手段２２は、検証情報記憶部１５に予め記憶されたタイミング検証情報、クロストーク検証情報を読み出して、レイアウトされた回路のタイミング検証、クロストーク検証等を行う。ステップＳ２３において、ノイズ検証手段２３は、検証情報記憶部１５に予め記憶されたノイズ検証情報、電源関係検証情報を読み出して、チップ領域上にレイアウトされたセル、配線、ビア等から発生するノイズの検証及び電源関係の検証を行う。ステップＳ２４において、クリティカルエリア検証手段２４は、検証情報記憶部１５に予め記憶されたクリティカルエリア情報を読み出して、セル、配線、ビア等が配置されたレイアウトにおいて製造工程上問題となる部分（クリティカルエリア）の検証を行う。ステップＳ２１〜２４に示す工程で検証された検証結果は、検証情報記憶部１５に記憶される。

（ニ）ステップＳ２５において、ＯＰＣ検証手段２５は、検証情報記憶部１５に記憶されたＯＰＣ危険箇所検証情報、ＯＰＣ処理情報、リソグラフィールールチェック情報等に基づいて、レイアウト上に発生するＯＰＣ問題の検証を行う。なお、ステップＳ２５の詳細は後述する。ＯＰＣ検証後の検証情報は、検証情報記憶部１５に記憶される。

（ホ）ステップＳ３０において、レイアウト修正手段３０は、レイアウト修正記憶部１６に予め記憶されたレイアウト修正情報を読み出して、レイアウトの転写イメージ像による判定を行う。レイアウト修正手段３０は、レイアウト修正情報を読み出して、得られた転写イメージ像の中に設計上問題となるパターンが存在する場合にレイアウト中のパターンを修正し、修正後の情報をレイアウト修正記憶部１６に記憶させる。

＜ＯＰＣ検証方法の詳細＞
ステップＳ２５に示すＯＰＣ検証方法の詳細について、図１５に示すフローチャートを用いて説明する。

（イ）ステップＳ２５１において、ＯＰＣ危険箇所の判定及び修正に必要な各種情報が、図１の入力装置４を介して入力され、検証情報記憶部１５に記憶される。情報としては、例えば、
（ａ）図５に示すように、パターン５１ａ，５１ｂ，５２，５３，５４，５５の輪郭上にマークを配置するためのマーク情報、
（ｂ）図６及び図７に示すように、パターン５１ａ，５１ｂ，５２，５３，５４，５５の輪郭上に追加マークを配置するための追加マーク情報及び追加マーク制約情報、
（ｃ）図８に示すように、マーク及び追加マーク上に光近接効果の影響を考慮した補正パターンを配置するための補正パターン情報（１６（ａ）〜図１６（ｄ）参照。）及び隣接する補正パターンをマージし、複数のグループにグループ化するためのグループ化情報、
（ｄ）図９に示すように、各グループに含まれるマーク及び追加マークの総数に応じてＯＰＣ危険箇所を判定するための危険箇所判定情報（図１７及び図１８参照。）、
（ｅ）図１０に示すように、発生したＯＰＣ危険箇所を修正するための危険箇所修正情報（図１９（ａ）〜図２１（ｂ）参照。）、
等が、検証情報記憶部１５に記憶される。なお、図１６（ａ）〜図２１（ｂ）に示す情報例の詳細については後述する。

（ロ）図１５のステップＳ２５２において、図３に示すマーク手段２６１は、検証情報記憶部１５に記憶されたマーク情報を読み出して、図５に示すように、各パターン５１ａ，５１ｂ，５２，５３，５４，５５の頂点にマークを配置する。ステップＳ２５３において、追加マークが必要な場合は、マーク手段２６１は、検証情報記憶部１５に記憶された追加マーク情報を読み出して、各パターン５１ａ，５１ｂ，５２，５３，５４，５５の辺に追加マークを配置する。さらに、マーク手段２６１は、検証情報記憶部１５に記憶された追加マーク制約情報を読み出して、パターン５１ａ，５１ｂ上に配置するための追加マークの位置を決定する。

（ハ）ステップＳ２５４において、図３のグループ化手段２６２は、検証情報記憶部１５に記憶された補正パターン情報を読み出して、マーク手段２６１により配置されたマーク又は追加マークをほぼ中心としてＯＰＣの影響が強く及ぶ領域を補正パターンとし、各マーク又は追加マーク上に作成する。グループ化手段２６２は、補正パターンが重なりある領域をマージして、図８に示すように、複数のグループ（グループ１〜８）にグループ化する。

（ニ）ステップＳ２５５において、危険箇所判定手段２６３は、検証情報記憶部１５に記憶された危険箇所判定情報を読み出して、図９に示すように、ＯＰＣ危険箇所となるグループを抽出する。ステップＳ２５６において、危険箇所判定手段２６３は、検証情報記憶部１５に記憶された危険箇所修正情報を読み出して、抽出されたＯＰＣ危険箇所が検証情報記憶部１５に記憶された危険箇所修正情報に基づいて修正可能であるか否かを判定する。修正不可能の場合は、ステップＳ２５９に進む。修正可能な場合は、ステップＳ２５７に進み、危険箇所判定手段２６３が、検証情報記憶部１５に記憶された危険箇所修正情報を読み出して、図１０に示すように、ＯＰＣ危険箇所のグループ内のマーク数を減少させるようにパターン５１ａ，５１ｂ，５２の間隔を拡大し、レイアウトを修正する。

（ホ）ステップＳ２５８において、図２のＯＰＣ手段２７は、検証情報記憶部１５に記憶されたＯＰＣ処理情報を読み出して、図１１に示すように、レイアウト上の各パターン５１ａ，５１ｂ，５２，５３，５４，５５に対してＯＰＣ処理を実行する。ステップＳ２５９において、リソグラフィーチェック手段２８は、検証情報記憶部１５に記憶されたリソグラフィールールチェック情報を読み出して、ＯＰＣ危険箇所の修正が行われなかった領域に対して、パターン５１ａ，５１ｂ，５２，５３，５４，５５上に存在するフェイタルエラー、グレーゾーンエラー等のエラーを抽出するリソグラフィーシミュレーションを実行し、各パターン５１ａ，５１ｂ，５２，５３，５４，５５のシミュレーションイメージ像を取得する。

第１の実施の形態に係る半導体集積回路のレイアウト設計方法によれば、図１４のステップＳ２５に示すＯＰＣ検証工程において、各パターン５１ａ，５１ｂ，５２，５３，５４，５５の輪郭上に配置されたマークの数が規定値以上存在するグループが「ＯＰＣ危険領域」として抽出される。ＯＰＣ危険領域として抽出された領域の修正は、図１の検証情報記憶部１５に記憶された危険箇所修正情報に基づいて、対象となるグループが保有するマーク数を減少させることによりなされる。例えば、図９に示すレイアウト例においては、パターン５１ａとパターン５２とのスペースを大きくすることにより、図２２に示すように、ＯＰＣ危険箇所は存在しなくなる。ＯＰＣ危険箇所が存在しない部分については、リソグラフィールールチェックが不要となるため、チップ領域上の比較的大規模なパターンに対しても、多大な計算機リソースと処理時間を要することなく、実用的な時間で検証可能となる。

図１４のステップＳ２５に示すＯＰＣ検証工程において、ＯＰＣ危険領域を修正しない場合のレイアウト例を図２４〜２９に示す。図２４は、図３に示すマーク手段２６１により、パターン５９ａ，５９ｂ，６０の頂点にマーク及び追加マークが配置されたレイアウト例を示している。図２５は、図３に示すグループ化手段２６２によりパターン５９ａ，５９ｂ，６０上で隣接するマークのグループ化がされ、図２６は、図３の危険箇所判定手段２６３によりＯＰＣ危険箇所が抽出されたレイアウト例を示している。図２７は、ＯＰＣ危険箇所について修正を行わずにＯＰＣ処理を行った例を示している。

ＯＰＣ危険箇所について修正を行わなかった場合にリソグラフィールールチェックを行うと、図２８に示すように、パターン５９ｂの長手方向の延長線上のパターン６０上にオープン危険箇所が発生する。図２８に示すレイアウト例に基づいて、シミュレーションイメージ像を出力させると図２９に示すような形状になり、オープン危険箇所のパターンが細くなっていることがわかる。また、図３０に示すように、所望のパターンの形状と実際に得られる転写イメージ像からも、パターン６０に不良が発生することがわかる。

一方、第１の実施の形態に示す半導体集積回路の設計方法によれば、ＯＰＣ危険箇所修正情報に基づいて修正可能なＯＰＣ危険箇所がある場合は、予めＯＰＣ危険箇所のパターンを修正できる。このため、図３０に示すようなパターン不良の発生を防止でき、歩留まりの向上を図ることができる。

なお、図１５に示すＯＰＣ検証において抽出されたＯＰＣ危険箇所には、図１の検証情報記憶部１５に記憶されたＯＰＣ危険箇所修正情報では修正が困難な領域が存在する。ＯＰＣ危険箇所修正情報による修正が困難な領域に対しては、図１５のステップＳ２５９に示すように、リソグラフィーチェック手段２８によりＯＰＣ危険箇所及びその周囲の領域を選択的に抽出し、抽出した部分に対してステップＳ２５９に示すようなリソグラフィールールチェックを部分的に行う。ステップＳ２５９におけるリソグラフィールールチェックは、ＯＰＣ危険箇所の存在する比較的小さい領域に対して行えば十分であるので、データの処理数が少なくて済み、リソグラフィールールチェック時においてもグレーゾーンエラーの検出が少なくて済み、検証を実用時間で行うことが可能となる。

図３１（ａ）〜（ｃ）に、ＯＰＣ検証後のリソグラフィールールチェック結果の一例を示す。第１の実施の形態に係る設計方法を用いない一般的な設計方法を用いた場合は、図３１（ａ）に示すように、チップ領域上にＯＰＣ危険箇所が多数発生する。図３１（ａ）に示すような例においても短時間で処理できるが、第１の実施の形態に係る設計方法を用いた場合は、図３１（ｂ）に示すように、図１５のステップＳ２５１〜Ｓ２５８に示す各工程により予めＯＰＣ危険箇所の修正がなされるため、修正後のＯＰＣ危険箇所の数は、図３１（ａ）に比べて少なくなる。この結果、図３１（ｃ）に示すように、ステップＳ２５９に示すように、リソグラフィールールチェックを行う場合には、残存するＯＰＣ危険箇所とその周囲の領域を部分的に切り出して検証するだけで済むので、リソグラフィールールチェック及びＯＰＣ問題箇所のチェックをより短時間で行うことができ、ランダム不良対策とシステマティック不良対策とを高速且つ高精度に行うことができる半導体集積回路の設計方法が提供できる。

−補正パターン情報の例−
図１６（ａ）〜図１６（ｄ）に、レイアウト上に配置されたマークの周囲に光近接効果を考慮した補正パターンを付加するための補正パターン情報の一例を示す。各補正パターン６１〜６４の寸法ａ〜ｋは、図１５のステップＳ２５８に示すＯＰＣ処理の動作に応じてそれぞれ異なる。このため、各パターン５５，５６上の形状やマークの位置に応じて、寸法ａ〜ｋのパラメータを適宜設定しておくことにより、補正パターン情報が決定可能である。例えば、図１６（ａ）に示すように、マークがパターン５５のライン端にある場合には、補正パターン６１としては、パターン５５の長手方向に平行な補正パターン６１の寸法ｄを、寸法ａより長くなるようにし、ライン端をパターン５５の寸法ｗより広くするように形成する。図１６（ｂ）に示すように、パターン５６のアウトコーナーにマークがある場合は、補正パターン６２の寸法ｄが寸法ｆより長くなるように形成する。図１６（ｃ）に示すように、パターン５６のインコーナーにマークがある場合は、補正パターン６３としては、寸法ｈを寸法ｇより長くなるように形成する。図１６（ｄ）に示すように、パターン５６の辺上に追加マークがある場合は、寸法ｊを寸法ｉより長くし、寸法２ｋを有する補正パターン６４を追加マークの周囲に形成する。

−ＯＰＣ危険箇所判定情報例−
図１５のステップＳ２５５において、図３に示す危険箇所判定手段２６３が、レイアウト上のＯＰＣ危険箇所を抽出、判定するための危険箇所判定情報の例を図１７及び図１８に示す。危険箇所判定情報例としては、例えば、図１７に示すように、グループを構成するパターンの閉図形の数に対し、マーク数及び追加マーク数がいくつあればＯＰＣ危険箇所として抽出すべきかについての数値リストが、図１の検証情報記憶部１５に格納される。図１８は、図１７に示す数値リストに基づいて、ＯＰＣ危険箇所として抽出されるパターン及びＯＰＣ危険箇所として抽出されないパターンの例をそれぞれ示している。図１８（ａ）に示すように、閉図形１つから構成されるパターン７１ａ上にマークを８個有するグループ８１ａは、図１７に示す「閉図形１個に対し全マーク数が７個以上」の条件に適合する。このため、グループ８１ａは、「ＯＰＣ危険箇所」として抽出される。図１８（ｂ）に示すように、パターン７３ａ，７４ａの２つの閉図形上にグループ８３ａが配置され、グループ８３ａ内にマークが６個、追加マークが１個存在する場合は、図１７のリストに示す「閉図形２個に対し全マーク数５個以上」の条件に適合する。このため、グループ８３ａは、「ＯＰＣ危険箇所」として抽出される。図１８（ｃ）に示すように、パターン７５ａ，７６ａの２つの閉図形上にグループ８４ａが配置され、グループ８４ａ内にマークが２個、追加マークが４個存在する場合は、図１７のリストに示す「閉図形２個に対し全マーク数５個以上」の条件に適合する。このため、グループ８４ａは、「ＯＰＣ危険箇所」として抽出される。

一方、図１８（ｄ）に示すように、閉図形１個のパターン７２ａ上にグループ８２ａが配置され、グループ８２ａ内にマークが４個、追加マークが２個存在する場合は、図１７のリストに示す「閉図形１個に対し全マーク数が７個以上」に該当しない。このため、グループ８２ａは、「ＯＰＣ危険箇所」としては抽出されない。また、図１８（ｅ）に示すように、パターン７７ａ，７８ａの２つの閉図形上にグループ８５ａが配置され、グループ８５ａ内にマークが４個存在する場合は、図１７のリストに示す「閉図形２個に対し、全マーク数が４個、追加マークが２個」には該当しない。このため、グループ８５ａは、「ＯＰＣ危険箇所」としては抽出されない。

−ＯＰＣ危険箇所修正情報例−
図１５のステップＳ２５７において、図３に示す危険箇所修正手段２６４が、レイアウト上のＯＰＣ危険箇所を修正するための危険情報修正情報例を図１９（ａ）〜図２１（ｂ）に示す。図１９（ａ）、図２０（ａ）及び図２１（ａ）がそれぞれ修正前のパターン、図１９（ｂ）、図２０（ｂ）及び図２１（ｂ）がそれぞれ修正後のパターンを示している。

図１９（ａ）に示すように、グループ８１ａの中にマークが８個含まれる場合は、図１９（ｂ）に示すように、グループ８１ｂの中のマーク数が少なくなるようにパターン７１１ｂ及びパターン７１１ｂを延長させたパターン７１ｂを形成しておく。図２０（ａ）に示すように、グループ８３ａの中にマークが６個、追加マークが１個含まれる場合は、図２０（ｂ）に示すように、グループ８３ａの中のマーク数が少なくなるようにパターン７３ｂとパターン７４ｂを離間させ、グループ８３ｂとグループ８３ｃに分割させておく。図２１（ａ）に示すように、グループ８４ａの中にマークが２個、追加マークが４個含まれる場合は、図２１（ｂ）に示すように、グループ８４ａの中のマーク数が少なくなるようにパターン７５ｂとパターン７６ｂとを離間させ、グループ８４ｂの中にパターン７６ｂ上の追加パターンを含ませないようにする。

＜半導体集積回路の製造方法＞
次に、図３２を参照しながら、第１の実施の形態に係る半導体集積回路の製造方法を説明する。第１の実施の形態に係る半導体集積回路の製造方法は，図３２に示すように，ステップＳ３００の設計工程，ステップＳ４００のマスク製造工程、ステップＳ５００の半導体製造工程及びステップＳ６００の検査工程を含み，その後ステップＳ７００の出荷工程へ流される。

（イ）プロセスシミュレーション等の種々のシミュレーション結果をもとに、ステップＳ３００においては、マスクデータが作成される。即ちステップＳ１０のレイアウト設計工程において、フロアプランに基づいて、チップ領域上にセル、配線及びビア等を配置するための複数のパターンを含むレイアウト情報を作成する。

（ロ）ステップＳ２０に示すレイアウト検証工程において、物理検証、タイミング検証、クロストーク検証、ノイズ検証、電源関係の検証、及びＯＰＣ検証を行う。ＯＰＣ検証においては、レイアウト情報に含まれるパターンの輪郭上に、複数のマークを配置し、隣接するマークを複数のグループに分類する。そして、グループに含まれるマークの数に基づいてパターンの危険箇所を抽出する。パターンの危険箇所が、検証情報記憶部１５に記憶された危険箇所情報に基づいて修正可能な場合は、グループに含まれるマークの数を減少させるようにレイアウトを修正する。ステップＳ３０において、レイアウト情報に含まれるパターンの転写イメージを形成し、設計工程上問題となる部分が存在する場合は、レイアウト情報を修正する。

（ハ）ステップＳ４００において，得られたレイアウトに基づいて、電子ビーム露光装置等のパターンジェネレータにより必要な枚数のマスク（レチクル）のセットを互いに所定の合わせ余裕で製造する。ステップＳ５１０において、各工程（製造プロセス）に必要なそれぞれのレチクルを用いた逐次縮小露光装置（ステッパ）によるフォトリソグラフィー工程を繰り返し、半導体ウエハ上に複数のチップパターンを周期的に配列させ、微細加工を行う（基板工程）。

（ニ）即ち、ステップＳ５１１において、シリコン基板上にシリコン酸化膜を堆積する。ステップＳ５１２において、シリコン酸化膜上にフォトレジスト膜を塗布する。ステップＳ５１３において、ステップＳ４００で製造したレチクルを用いてフォトリソグラフィー工程を行い、フォトレジスト膜をパターニングし、ステップＳ５１４において、パターニングされたフォトレジスト膜をマスクとして、ｐ型もしくはｎ型の不純物イオンをシリコン基板の表面に選択的に注入する。その後、イオン注入マスクとして用いたフォトレジストを除去する。ステップＳ５１５において、注入されたイオンを活性化し、所望の深さまでドライブイン（拡散）し、シリコン基板の内部に不純物拡散領域を形成する。

（ホ）ステップＳ５２０の表面配線工程においては、同様に各工程に必要なレチクルを用いてステッパで所望のパターンを描画することにより基板表面に対して配線処理が施される。即ち、ステップＳ５２１において、ステップＳ５１０の各工程を経たシリコン基板上に、ＣＶＤ法、ＰＶＤ法等により形成し、化学機械研磨（ＣＭＰ）法により表面を平坦化する。ステップＳ５２２において、層間絶縁膜の上にフォトレジストを塗布し、ステップＳ５２３において、フォトリソグラフィー工程によるフォトレジスト膜をパターニングし、エッチングマスクを形成する。ステップＳ５２４において、エッチマスクを使用して、反応性イオンエッチング（ＲＩＥ）等を行い、層間絶縁膜にコンタクトホールを形成する。フォトレジストを除去し、表面を洗浄化した後、ステップＳ５２５において、コンタクトホール内に金属を堆積する。再びフォトリソグラフィー工程による新たなエッチングマスクを形成し、この金属膜をパターニングする。

（ヘ）ステップＳ５１０〜Ｓ５２０に示す工程が完了すれば、ステップＳ５３０において、ダイヤモンドブレード等のダイシング装置により、所定のチップサイズのチップに分割する（ダイシング工程）。そして、パッケージング材料にチップをマウントし（マウント工程）、チップ上の電極パッドとリードフレームのリードを金線やバンプで接続する（ボンディング工程）。次に、樹脂封止等の所要のパッケージ組み立ての工程を実施する（封止工程）。

（ト）ステップＳ６００において、半導体装置の性能・機能に関する特性検査、リード形状・寸法状態、信頼性試験等の所定の検査を経て（検査工程）、半導体．装置が完成する。ステップＳ７００において、以上の工程を全てクリアした半導体装置は、水分、静電気等から保護するための包装を施され、製品として出荷される。

第１の実施の形態に係る半導体集積回路の製造方法によれば、ステップＳ２０のレイアウト検証工程において、得られたレイアウトに対してＯＰＣ検証を行う際に、各パターンにマークを付加し、隣接したマークをグループ化して各パターンの密集度を測定することにより、「ＯＰＣ危険箇所」となる領域を予め抽出し、修正しておく。このため、レイアウト設計及び検証が全て済んだ後に転写パターンのＯＰＣ危険箇所を判定する場合に比べて、ＯＰＣ危険箇所の発生が少なくなるため、検証の処理時間を短縮化でき、歩留まりの向上が図れる。

第１の実施の形態に係る半導体集積回路の製造方法を用いて製造可能なマスクの例を図３３に示す。図３３は、図１１に示すレイアウトを用いて製造されたマスク９０の一例である。マスク９０上には、端部等に矩形の補正部分を有するラインパターン９１，９２，９３，９４，９５が配置されている。一方、図３３に示すマスク９０を用いて層間絶縁膜１００上に配線１０１，１０２，１０３，１０４，１０５を形成した場合の一例を図３４に示す。図３４に示すように、層間絶縁膜１００上には、所望の配線１０１，１０２，１０３，１０４，１０５が、エラーを生じさせることなく形成されている。ＯＰＣ危険箇所では、リソグラフィールールチェックでエラーとならない箇所も抽出される。抽出された箇所は、プロセス条件が変わった時にエラーとなり得るが、第１の実施の形態に係る半導体集積回路の製造方法によれば、プロセス変更にもロバストな設計を行うことができるので、層間絶縁膜１００上に所望のパターンを高い歩留まりで製造することができる。

（第１の実施の形態の変形例）
図３に示すマーク手段２６１が図１５のステップＳ２５１及びステップＳ２５２において実行するレイアウト上にマークを配置する方法は、上述した方法に限られず、他にも様々な方法が利用可能である。

例えば、図３５に示すレイアウトを、図３６に示すように、それぞれ直交する２方向に延伸する複数のグリッドで、複数の矩形領域に分割する。そして、グリッドにより分割したパターンを、図３７及び図３８に示すように、１つのレイアウトに対してグリッドの配置位置を少しずつずらしながら複数個作成する。さらに、図３９（ａ）の拡大図に示すように、パターン５４の各頂点が存在する領域に対して、図３９（ｂ）に示すようにマークを付ける。マークの付加は、図３６〜図３８に示すパターンのそれぞれについて行う。この結果、図４０〜図４２に示すようなレイアウトが得られる。その後、図４３に示すように、図４０〜図４２に示すレイアウトを重ね合わせ、マークが重なり合った領域を、図３に示すグループ化手段２６２がマージしてグループ化し、マークが広い範囲で重なり合った領域をＯＰＣ危険領域として抽出するものである。

もう一つの方法としては、図４４に示すように、パターン５１ａ，５１ｂ，５２，５３，５４，５５の辺をいくつかの領域に分割するためのマークをパターン５１ａ，５１ｂ，５２，５３，５４，５５の端部に配置し、図４５に示すように、各マークの周囲に補正パターンを配置する。その後、図４６に示すように、図３に示すグループ化手段２６２により隣接する補正パターンを１つのグループとして分類すれば、上述した方法と同様にＯＰＣ危険領域を抽出することができる。

（第２の実施の形態）
＜設計システム＞
第２の実施の形態に係る設計システムは、図４７に示すように、高歩留セル配置手段１２１，ビア多重化手段１２２及び配置修正手段１２３を更に有する配置手段１２ａと、高歩留セルライブラリ１４２１及び多重ビアセルライブラリ１４２２を更に含むレイアウト記憶部１４ａを備える。他は、図１に示す設計システムと同様である。

高歩留セル配置手段１２１は、図４８に示すように、チップ領域４０の周辺部に配置されたＩ／Ｏセル４１ａ〜４１ｎ，４２ａ〜４２ｎ，４３ａ〜４３ｎ，４４ａ〜４４ｎで囲まれた領域上に、セル、配線、及びビア等の配置と検証が完了した状態の高歩留まりセル（ＳＲＡＭモジュール４５,ＲＯＭモジュール４６，ＣＰＵ４７，バスインターフェース４８及びＤＲＡＭモジュール４９等）を配置する。ビア多重化手段１２２は、図１に示す配置手段１２が配置した配線間を繋ぐための１つのビア（単一ビア）を複数のビア（多重化ビア）に置換する。配置修正手段１２３は、ビア多重化手段１２２が単一ビアを多重化ビアに置換した場合に設計違反を起こす領域を修正する。高歩留セルライブラリ１４２１には、様々な形状を持つ高歩留まりセルの情報が記憶される。多重ビアセルライブラリ１４２２には、図４９に示すように、様々な形状を持つ多重ビアセル９６，９７，９８，９９の情報が記憶される。

＜設計方法＞
次に、第２の実施の形態に係る半導体集積回路の設計方法について、図５０及び図５１のフローチャートを用いて説明する。

（イ）図５０のステップＳ１において、半導体集積回路のレイアウト設計、検証及び修正に必要な各種情報が、入力装置４を介して図１の設計情報記憶部１７及びプログラム記憶装置６に入力される。ステップＳ２において、チップ領域上に配置する高歩留セル情報及び配線間を多重化ビアで接続するための多重ビアセル情報が、図１の入力装置４を介して、図４７の高歩留セルライブラリ１４２１及び多重ビアセルライブラリ１４２２にそれぞれ入力される。

（ロ）ステップＳ１０において、レイアウト手段１０は、設計情報記憶部１７に記憶された設計情報及びレイアウト記憶部１４に記憶されたレイアウト情報等を読み出して、チップ領域上にセル、配線、ビア等を配置する。ステップＳ１１においては、フロアプラン手段１１は、設計情報記憶部１７に記憶された設計情報を読み出して、半導体集積回路のフロアプランを作成し、フロアプランの情報をレイアウト記憶部１４に記憶させる。

（ハ）ステップＳ１２１において、配置手段１２は、レイアウト記憶部１４に記憶されたフロアプランの情報を読み出して、チップ領域上に論理セルを配置する。ステップＳ１２２において、図４７の高歩留セル配置手段１２１は、レイアウト記憶部１４に記憶されたフロアプランの情報を読み出して、チップ領域上に高歩留まりセルを配置する。ステップＳ１３において、配線手段１３は、レイアウト記憶部１４に記憶されたフロアプランの情報を読み出して、チップ領域上に配線を配置する。

（ニ）ステップＳ１４１において、配置手段１２は、レイアウト記憶部１４に記憶されたフロアプランの情報を読み出して、配線間を接続するビアやコンタクト等を配置する。続いて、ステップＳ１４２において、ビア多重化手段１２２は、多重ビアセルライブラリ１４２２に記憶された多重ビアセルライブラリの情報を読み出して、レイアウトパターン上に配置された単一ビアのうち設計上問題を起こす可能性のある単一ビアを多重化ビアに置換する。ステップＳ１４２の詳細は後述する。

（ホ）ステップＳ２０では、ステップＳ１０で設計されたレイアウトのレイアウト検証が行われる。ステップＳ３０では、レイアウト修正手段３０が、レイアウト修正記憶部１６に記憶されたレイアウト修正情報を読み出して、レイアウトの転写イメージによる判定と修正を行う。

＜多重化ビアの配置方法の詳細＞
次に、ステップＳ１４２に示す多重化ビアの配置方法について、図５１に示すフローチャートを用いて説明する。

（イ）ステップＳ１４２ａにおいて、ビア多重化手段１２２は、図５２に示すように、ＤＲＣ等により抽出された設計違反を起こす単一ビア８７を抽出する。ステップＳ１４２ｂにおいて、ビア多重化手段１２２は、多重ビアセルライブラリ１４２２に記憶された多重ビアセルライブラリの情報を読み出して、単一ビア８７を図４９に示す多重ビアセル９６〜９９に置き換えるか否か判断する。置き換えない場合は、多重化ビアの配置を終了する。置き換える場合は、ステップＳ１４２ｃに進む。ステップＳ１４２ｃにおいて、ビア多重化手段１２２は、図４７の多重ビアセルライブラリに記憶された多重ビアセル９６〜９９の情報を読み出して、図５２に示す単一ビア８７を図５３に示す多重ビアセル９７に置き換える。

（ロ）ステップＳ１４２ｄにおいては、図５３に示すレイアウトのＯＰＣ検証が行われる。図３に示すマーク手段２６１は、検証情報記憶部１５に記憶されたマーク情報を読み出して、図５４に示すように、多重ビアセル９７が配置されたパターンの周辺領域にある各パターン５１ａ，５１ｂ，５２，５３の頂点にマークを配置する。追加マークが必要な場合は、マーク手段２６１は、検証情報記憶部１５に記憶された追加マーク情報を読み出して、各パターン５１ａ，５１ｂ，５２，５３の辺に追加マークを配置する。図３のグループ化手段２６２は、検証情報記憶部１５に記憶された補正パターン配置情報を読み出して、隣接するマークを複数のグループにグループ化する。その後、危険箇所判定手段２６３は、検証情報記憶部１５に記憶された危険箇所判定情報を読み出して、図５４に示すように、ＯＰＣ危険箇所となるグループを抽出する。

（ハ）ステップＳ１４２ｅにおいて、図４７の配置修正手段１２３は、多重ビアセルライブラリ１４２２の情報を読み出して、多重ビアセル９７を、他の多重ビアセル９６，９８，９９に置き換えるか否かを判定する。他の多重ビアセル９６，９８，９９に置き換えない場合は作業を終了する。他の多重ビアセル９６，９８，９９に置き換える場合は、ステップＳ１４２ｃに進み、図５５に示すように、ビア多重化手段１２２が、多重ビアセル９７を他の多重ビアセル９６に置き換えて、図５６に示すように、図３のマーク手段２６１が、各パターン５１ａ，５１ｂ，５２，５３の頂点にマークを配置する。

第２の実施の形態に係る半導体集積回路の設計方法によれば、配線間を接続するビアとして多重ビアセル９７を配置した場合に、多重ビアセル９７の周囲のパターン５１ａ，５１ｂ，５２，５３の周囲のＯＰＣ危険箇所を抽出し、ＯＰＣ危険箇所が抽出された場合は、他の多重ビアセル９７に置き換える。これにより、図５８に示すように、リソグラフィールールチェックを行った際においても、図５７に示すような、多重ビアセル９６とパターン５２とが隣接することによるショート危険箇所等が発生しない。この結果、歩留まりが高い半導体集積回路が設計できる。

（第３の実施の形態）
＜設計システム＞
第３の実施の形態に係る設計システムは、図５９に示すように、配線スペース緩和手段１３１，配線巾太化手段１３２及び配線修正手段１３３を更に有する配線手段１３ａと、配線スペース記憶部１４３１及び配線巾太化情報記憶部１４３２を更に有するレイアウト記憶部１４ｂを備える。

配線スペース記憶部１４３１には、配線間隔を緩和するための情報が記憶される。例えば、ランダム不良のクリティカルエリア（ショート不良となる面積）等を指標とし、クリティカルエリアを減らすためのルール、具体的には、図６３に示すような、配線スペースの比較的小さいパターン３１，３２，３３がある程度の長さ以上対向する場合に、図６４に示すように、パターン３１，３２，３３の端に近い方を折り曲げて、配線間スペースを大きくするための情報が、配線スペース記憶部１４３１に記憶される。図５９の配線巾太化情報記憶部１４３２には、例えば、図６０（ａ）及び図６０（ｂ）に示すように、隣接する配線間の距離に応じた配線スペース拡大のためのパラメータの情報が記憶される。配線巾太化情報としては、例えば、図６０（ｂ）に示すように、パターン６５とパターン６６との間の距離ｄ１が０．３μｍ以上０．４μｍ未満であった場合は、パターン６５側の補正値ｌとして、０．０４５μｍ配線巾を拡張するという情報、パターン６５とパターン６７との間の距離ｄ２が０．６μｍ以上の場合は、補正値ｌとして、０．０６０μｍ配線巾を拡張するという情報等を記憶する。なお、配線のパターンの巾太化処理はリソグラフィーマージン確保のためにも実施され得るが、第３の実施の形態では、ランダムディフェクト対策として、配線パターン巾を更に巾太化する処理が実行可能なシステムを提供するものである。

図５９の配線スペース緩和手段１３１は、配線スペース記憶部１４３１の配線スペース情報を読み出して、レイアウト手段１０により配置されたレイアウト中に設計上問題となり得る隣接配線が存在した場合に、隣接配線の配線間隔を拡張する。配線巾太化手段１３２は、配線巾太化情報記憶部１４３２の配線巾太化情報を読み出して、レイアウト手段１０により配置されたレイアウト中の配線巾を拡張する。他は、第１及び第２の実施の形態に係る半導体集積回路の設計システムと実質的に同様である。

＜設計方法＞
次に、第３の実施の形態に係る半導体集積回路の設計方法について、図６１及び図６２のフローチャートを用いて説明する。

（イ）図６１のステップＳ１において、半導体集積回路のレイアウト設計、検証及び修正に必要な各種情報が、図１の入力装置４を介して図１の設計情報記憶部１７及びプログラム記憶装置６に入力される。ステップＳ３において、チップ領域上に配置される配線の配線スペース情報、配線巾太化情報が、入力装置４を介して、図５９の配線スペース記憶部１４３１及び配線巾太化情報記憶部１４３２に入力される。

（ロ）ステップＳ１０において、レイアウト手段１０は、設計情報記憶部１７に記憶された設計情報及びレイアウト記憶部１４に記憶されたレイアウト情報等を読み出して、チップ領域上にセル、配線、ビア等を配置する。ステップＳ１１においては、フロアプラン手段１１は、設計情報記憶部１７に記憶された設計情報を読み出して、半導体集積回路のフロアプランを作成し、フロアプランの情報をレイアウト記憶部１４に記憶させる。ステップＳ１２において、配置手段１２は、レイアウト記憶部１４に記憶されたフロアプランの情報を読み出して、チップ領域上に論理セル及びマクロセル、或いは高歩留まりセルを配置する。

（ハ）ステップＳ１３において、配線手段１３は、レイアウト記憶部１４に記憶されたフロアプランを読み出して、チップ領域上に配線を配置する。ステップＳ１４において、配置手段１２は、レイアウト記憶部１４に記憶されたフロアプランの情報を読み出して、配線間を接続するビアやコンタクト等を配置する。

（ニ）ステップＳ１５において、配線手段１３は、図５９のレイアウト記憶部１４ｂに記憶された配線スペース情報を読み出して、レイアウト中の配線スペースの拡大を行う。ステップＳ１５の詳細は後述する。ステップＳ２０では、ステップＳ１０で設計されたレイアウトの検証が行われる。ステップＳ３０では、レイアウト修正手段３０が、レイアウト修正記憶部１６に記憶されたレイアウト修正情報を読み出して、レイアウトの転写イメージによる判定と修正を行う。

＜配線スペースの緩和及び巾太化方法の詳細＞
次に、ステップＳ１５に示す配線スペースの緩和及び巾太化方法について、図６２に示すフローチャートを用いて説明する。

（イ）図６２のステップＳ１５１において、図５９の配線スペース緩和手段１３１が、図６３に示すようなパターン３１，３２，３３及びビア３４，３５，３６の配置情報、及び配線スペース記憶部１４３１の配線スペース情報を読み出して、図６４に示すように、パターン３１，３２，３３の配線スペースを広くする。ステップＳ１５２において、図１の物理検証手段２１は、検証情報記憶部１５に記憶された検証情報に基づいて、図６４に示すレイアウトのＤＲＣ検証を行い、設計上致命的な問題を起こし得るパターンを修正する。

（ロ）ステップＳ１５３において、レイアウトのＯＰＣ検証が行われる。図３に示すマーク手段２６１は、検証情報記憶部１５に記憶されたマーク情報を読み出して、図６５に示すように、配線スペースが拡張された領域周辺の各パターン３１，３２及び３３の頂点にマークを配置する。追加マークが必要な場合は、マーク手段２６１は、検証情報記憶部１５に記憶された追加マーク情報を読み出して、各パターン５１ａの辺に追加マークを配置する。グループ化手段２６２は、検証情報記憶部１５に記憶された補正パターン配置情報を読み出して、隣接するマークを複数のグループにグループ化する。その後、危険箇所判定手段２６３は、検証情報記憶部１５に記憶された危険箇所判定情報を読み出して、図６７に示すように、ＯＰＣ危険箇所となるグループを抽出する。

（ハ）ステップＳ１５４において、危険箇所判定手段２６３は、抽出されたＯＰＣ危険箇所が検証情報記憶部１５に記憶された危険箇所修正情報に基づいて修正可能であるか否かを判定する。修正不可能の場合は作業を終了する。修正可能な場合は、ステップＳ１５５において、危険箇所判定手段２６３が、検証情報記憶部１５に記憶された危険箇所修正情報を読み出して、図６８に示すように、ＯＰＣ危険箇所のグループ内のマーク数を減少させるように、パターン３１，３２，３３の間隔を拡大し、レイアウトを変更する。

第３の実施の形態に係る半導体集積回路の設計方法によれば、ランダム不良の発生する箇所となりやすい配線間隔の比較的狭い領域に対し、配線スペースを広げる処理を行うことにより、ランダム不良及びシステマティック不良の発生による歩留まりの低下を防止できる。なお、第３の実施の形態に係る半導体集積回路の設計方法では、図６４に示すように、パターン３１，３２，３３を折り曲げて配線巾を拡大することにより、ＯＰＣ危険箇所の発生する確率が高くなる（図６９参照）。このため、配線スペースの拡張処理後には、ステップＳ１５３及び図６５〜図６８に示すようなＯＰＣ危険箇所の検証と修正を適宜行うことにより、図７０に示すように、ＯＰＣ危険箇所の発生を防止することができる。この結果、チップ領域上の広範囲な領域上の配線パターン等に対してランダム不良及びシステマティック不良への対策を行った状態においてもリソグラフィールールチェック及びＯＰＣ問題箇所のチェックを高速且つ高精度に行うことができ、歩留まりの向上が可能な半導体集積回路の設計方法が提供できる。

上記のように、本発明は第１〜第３の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。

本発明の第１の実施の形態に係る自動設計システムを示すブロック図である。 本発明の第１の実施の形態に係る自動設計システムのＯＰＣ検証手段の構成を示すブロック図である。 図２の危険箇所検証手段の構成を示すブロック図である。 本発明の第１の実施の形態に係るＯＰＣ検証方法におけるＯＰＣ危険箇所の抽出方法を示すレイアウト例である。 本発明の第１の実施の形態に係るＯＰＣ検証方法におけるＯＰＣ危険箇所の抽出方法を示すレイアウト例である。 本発明の第１の実施の形態に係るＯＰＣ検証方法におけるＯＰＣ危険箇所の抽出方法を示すレイアウト例である。 本発明の第１の実施の形態に係るＯＰＣ検証方法におけるＯＰＣ危険箇所の抽出方法を示すレイアウト例である。 本発明の第１の実施の形態に係るＯＰＣ検証方法におけるＯＰＣ危険箇所の抽出方法を示すレイアウト例である。 本発明の第１の実施の形態に係るＯＰＣ検証方法におけるＯＰＣ危険箇所の抽出方法を示すレイアウト例である。 本発明の第１の実施の形態に係るＯＰＣ検証方法におけるＯＰＣ危険箇所の抽出方法を示すレイアウト例である。 本発明の第１の実施の形態に係るＯＰＣ検証方法におけるＯＰＣ危険箇所の修正方法を示すレイアウト例である。 本発明の第１の実施の形態に係るＯＰＣ検証方法における比較例としてのリソグラフィールールチェック結果を示すレイアウト例である。 本発明の第１の実施の形態に係るＯＰＣ検証方法における比較例としてのリソグラフィールールチェック結果を示すレイアウト例である。 本発明の第１の実施の形態に係る半導体集積回路の設計方法を示すフローチャートである。 本発明の第１の実施の形態に係る半導体集積回路の設計方法におけるＯＰＣ検証方法を示すフローチャートである。 本発明の第１の実施の形態に係るＯＰＣ検証方法におけるＯＰＣ検証情報の一例を示す説明図である。 本発明の第１の実施の形態に係るＯＰＣ検証方法におけるＯＰＣ危険箇所判定情報の一例を示すリストである。 本発明の第１の実施の形態に係るＯＰＣ検証方法におけるＯＰＣ危険箇所判定情報の一例を示す形状例である。 本発明の第１の実施の形態に係るＯＰＣ検証方法におけるＯＰＣ危険箇所修正情報の一例を示す説明図であり、図１９（ａ）は修正前のパターン、図１９（ｂ）は、修正後のパターン例である。 本発明の第１の実施の形態に係るＯＰＣ検証方法におけるＯＰＣ危険箇所修正情報の一例を示す説明図であり、図２０（ａ）は修正前のパターン、図２０（ｂ）は、修正後のパターン例である。 本発明の第１の実施の形態に係るＯＰＣ検証方法におけるＯＰＣ危険箇所修正情報の一例を示す説明図であり、図２１（ａ）は修正前のパターン、図１９（ｂ）は、修正後のパターン例である。 本発明の第１の実施の形態に係るＯＰＣ検証結果の一例を示す説明図である。 本発明の第１の実施の形態に係るＯＰＣ検証結果の一例を示す説明図である。 本発明の第１の実施の形態に係るＯＰＣ検証方法の他の一例を示す説明図である。 本発明の第１の実施の形態に係るＯＰＣ検証方法の他の一例を示す説明図である。 本発明の第１の実施の形態に係るＯＰＣ検証方法の他の一例を示す説明図である。 本発明の第１の実施の形態に係るＯＰＣ検証方法の他の一例を示す説明図である。 本発明の第１の実施の形態に係るＯＰＣ検証方法の他の一例を示す説明図である。 本発明の第１の実施の形態に係るＯＰＣ検証方法の他の一例を示す説明図である。 本発明の第１の実施の形態に係るＯＰＣ検証方法の他の一例を示す説明図である。 本発明の第１の実施の形態に係る半導体集積回路の設計方法を実行した場合のＯＰＣ危険箇所の発生状況を示す説明図である。 本発明の第１の実施の形態に係る半導体集積回路の製造方法を示すフローチャートである。 本発明の第１の実施の形態に係る半導体集積回路の製造方法により製造可能なマスクの一例を示す平面図である。 図３３に示すマスクを用いて製造可能な半導体集積回路の一例を示す平面図である。 本発明の第１の実施の形態に係るＯＰＣ危険箇所判定方法における他のマーク配置方法を示すレイアウト例である。 本発明の第１の実施の形態に係るＯＰＣ危険箇所判定方法における他のマーク配置方法を示すレイアウト例である。 本発明の第１の実施の形態に係るＯＰＣ危険箇所判定方法における他のマーク配置方法を示すレイアウト例である。 本発明の第１の実施の形態に係るＯＰＣ危険箇所判定方法における他のマーク配置方法を示すレイアウト例である。 本発明の第１の実施の形態に係るＯＰＣ危険箇所判定方法における他のマーク配置方法を示すレイアウト例である。 本発明の第１の実施の形態に係るＯＰＣ危険箇所判定方法における他のマーク配置方法を示すレイアウト例である。 本発明の第１の実施の形態に係るＯＰＣ危険箇所判定方法における他のマーク配置方法を示すレイアウト例である。 本発明の第１の実施の形態に係るＯＰＣ危険箇所判定方法における他のマーク配置方法を示すレイアウト例である。 本発明の第１の実施の形態に係るＯＰＣ危険箇所判定方法における他のマーク配置方法を示すレイアウト例である。 本発明の第１の実施の形態に係るＯＰＣ危険箇所判定方法における他のマーク配置方法を示すレイアウト例である。 本発明の第１の実施の形態に係るＯＰＣ危険箇所判定方法における他のマーク配置方法を示すレイアウト例である。 本発明の第１の実施の形態に係るＯＰＣ危険箇所判定方法における他のマーク配置方法を示すレイアウト例である。 本発明の第２の実施の形態に係る半導体集積回路の設計システムの一例を示すブロック図である。 本発明の第２の実施の形態に係る半導体集積回路の設計システムにより設計可能なチップ領域上のレイアウト例を示す平面図である。 本発明の第２の実施の形態に係る半導体集積回路の設計システムにおける多重ビアセルライブラリの形状の一例を示すパターンである。 本発明の第２の実施の形態に係る半導体集積回路の設計方法の一例を示すフローチャートである。 本発明の第２の実施の形態に係る半導体集積回路の多重化ビアの配置方法を示すフローチャートである。 本発明の第２の実施の形態に係る半導体集積回路の多重化ビアの配置方法の一例を示すレイアウトである。 本発明の第２の実施の形態に係る半導体集積回路の多重化ビアの配置方法の一例を示すレイアウトである。 本発明の第２の実施の形態に係る半導体集積回路の多重化ビアの配置方法の一例を示すレイアウトである。 本発明の第２の実施の形態に係る半導体集積回路の多重化ビアの配置方法の一例を示すレイアウトである。 本発明の第２の実施の形態に係る半導体集積回路の多重化ビアの配置方法の一例を示すレイアウトである。 本発明の第２の実施の形態に係る半導体集積回路の多重化ビアの配置方法の一例を示すレイアウトである。 本発明の第２の実施の形態に係る半導体集積回路の多重化ビアの配置方法の一例を示すレイアウトである。 本発明の第３の実施の形態に係る半導体集積回路の設計システムを示すブロック図である。 本発明の第３の実施の形態に係る半導体集積回路の設計システムにおける配線巾太化情報の一例を示し、図６０（ａ）は配線間隔の距離と補正値の関係の一例を示すグラフ、図６０（ｂ）は、配線間隔の測定方法の一例を示す説明図である。 本発明の第３の実施の形態に係る半導体集積回路の設計方法を示すフローチャートである。 本発明の第３の実施の形態に係る半導体集積回路の設計方法における配線スペースの緩和方法を示すフローチャートである。 本発明の第３の実施の形態に係る半導体集積回路の設計方法における配線の多重化方法の一例を示すレイアウトである。 本発明の第３の実施の形態に係る半導体集積回路の設計方法における配線の多重化方法の一例を示すレイアウトである。 本発明の第３の実施の形態に係る半導体集積回路の設計方法における配線の多重化方法の一例を示すレイアウトである。 本発明の第３の実施の形態に係る半導体集積回路の設計方法における配線の多重化方法の一例を示すレイアウトである。 本発明の第３の実施の形態に係る半導体集積回路の設計方法における配線の多重化方法の一例を示すレイアウトである。 本発明の第３の実施の形態に係る半導体集積回路の設計方法における配線の多重化方法の一例を示すレイアウトである。 本発明の第３の実施の形態に係る半導体集積回路の設計方法における配線の多重化方法の比較例を示すレイアウトである。 本発明の第３の実施の形態に係る半導体集積回路の設計方法における配線の多重化方法の一例を示すレイアウトである。

符号の説明

１…ＣＰＵ
２…データ記憶装置
３…入出力制御装置
４…入力装置
５…出力装置
６…プログラム記憶装置
１０…レイアウト手段
１１…フロアプラン手段
１２，１２ａ…配置手段
１３，１３ａ…配線手段
１４，１４ａ，１４ｂ…レイアウト記憶部
１５…検証情報記憶部
１６…レイアウト修正記憶部
１７…設計情報記憶部
２０…検証手段
２１…物理検証手段
２２…タイミング検証手段
２３…ノイズ検証手段
２４…クリティカルエリア検証手段
２５…ＯＰＣ検証手段
２６…危険箇所検証手段
２７…ＯＰＣ手段
２８…リソグラフィーチェック手段
３０…レイアウト修正手段
４０…チップ領域
５１ａ，５１ｂ，５２，５３，５４，５５，５９ａ，５９ｂ，６０，６５，６６，６７，７１ａ，７１ｂ，７２ａ，７３ａ，７３ｂ，７４ａ，７４ｂ，７５ａ，７５ｂ，７６ａ，７６ｂ，７７ａ，７８ａ…パターン
８１ａ，８１ｂ，８２ａ，８２ｂ，８３ａ，８３ｂ，８３ｃ，８４ａ，８４ｂ，８５ａ…グループ
２６１…マーク手段
２６２…グループ化手段
２６３…危険箇所判定手段
２６４…危険箇所修正手段

Claims (5)

1. マーク手段が、複数のパターンの輪郭の頂点に複数のマークを配置するステップと、
   グループ化手段が、光近接効果補正の影響が及ぶ領域が重なり合う前記マークを複数のグループに分類し、前記グループの情報を検証情報記憶部に記憶させるステップと、
   危険箇所判定手段が、前記検証情報記憶部から前記グループの情報を読み出して、前記グループに含まれる前記マークの数に基づいて前記パターンの危険箇所を判定し、前記危険箇所の判定結果を前記検証情報記憶部に記憶させるステップと、
   危険箇所修正手段が、前記検証情報記憶部から前記判定結果を読み出して、前記パターンを修正するステップ
   とを含むことを特徴とする半導体集積回路の設計方法。
2. リソグラフィーチェック手段が、修正後の前記パターンの危険箇所を判定するステップを更に含み、
   前記危険箇所修正手段が前記パターンを修正するステップは、前記検証情報記憶部に記憶された修正情報に基づいて、前記グループに含まれる前記マークの数を減少させるように修正することを特徴とする請求項１に記載の半導体集積回路の設計方法。
3. 複数のパターンの輪郭の頂点に複数のマークを配置するマーク手段と、
   光近接効果補正の影響が及ぶ領域が重なり合う前記マークを複数のグループに分類し、前記グループの情報を検証情報記憶部に記憶させるグループ化手段と、
   前記検証情報記憶部から前記グループの情報を読み出して、前記グループに含まれる前記マークの数に基づいて前記パターンの危険箇所を判定し、前記危険箇所の判定結果を前記検証情報記憶部に記憶させる危険箇所判定手段と、
   前記検証情報記憶部から前記判定結果を読み出して、前記パターンを修正する危険箇所修正手段
   とを含むことを特徴とする半導体集積回路の設計システム。
4. 修正後の前記パターンの危険箇所を判定するリソグラフィーチェック手段を更に含み、
   前記危険箇所修正手段は、検証情報記憶部に記憶された危険箇所修正情報に基づいて、前記グループに含まれる前記マークの数を減少させるように前記パターンを修正することを特徴とする請求項３に記載の半導体集積回路の設計システム。
5. 半導体基板上にセル、配線及びビアを配置するための複数のパターンを含むレイアウト情報を設計するステップと、
   前記パターンの輪郭の頂点に複数のマークを配置し、光近接効果補正の影響が及ぶ領域が重なり合う前記マークを複数のグループに分類し、前記グループに含まれる前記マークの数に基づいて前記パターンの危険箇所を判定し、前記危険箇所の判定結果に基づいて前記パターンを修正することにより前記レイアウト情報を検証するステップと、
   前記パターンに対してリソグラフィーチェックを実行し、前記レイアウト情報を修正するステップと、
   修正された前記レイアウト情報に基づいてマスクを製造するステップと、
   前記マスクを用いて、前記セル、前記配線及び前記ビアを前記半導体基板上に形成するステップ
   とを含むことを特徴とする半導体集積回路の製造方法。

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