JP4481004B2 - メモリーセルおよびメモリーセルに書込みを行う方法 - Google Patents
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Description
基板と、
上記基板に形成されたソース領域と、
上記基板に形成されたドレイン領域と、
上記ソース領域とドレイン領域との間に設けられ(erstreckt)、導電性が可変であるチャネル領域と、
上記チャネル領域のソース領域に隣接するソース側縁部上に、少なくとも一部分が設けられ、該ソース側縁部の導電性を変化させるように形成されたソース側制御ゲートと、
上記チャネル領域のドレイン領域に隣接するドレイン側縁部上に、少なくとも一部分が設けられ、該ドレイン側縁部の導電性を変化させるように形成されたドレイン側制御ゲートと、
上記ソース側制御ゲートとドレイン側制御ゲートとの間に配置されるとともに、上記チャネル領域のソース側縁部とドレイン側縁部との間にある中間部上に設けられ、該中間部の導電性を変化させるように形成された注入ゲートと、
少なくとも上記ソース側縁部とソース側制御ゲートとの間に設けられるソース側メモリー素子と、
少なくとも上記ドレイン側縁部とドレイン側制御ゲートとの間に設けられるドレイン側メモリー素子と、
一方では上記基板とソース側制御ゲートとの間に設けられ、他方ではドレイン側制御ゲートと注入ゲートとの間に設けられる、少なくとも1つのゲート酸化物層を有するゲート酸化物構造とを備えている。
文献[1] K. Naruke, S. Yamada, E. Obi, S. Taguchi, and M. Wada, “A new flash-erase EEPROM cell with a sidewall select-gate on its source side”, Tech. Digest, 1989, IEDM, pp.25.7.1-25.7.4
文献[2] US6,335,554 B1
文献[3] DE 10036911 A1
100 基板
101 ソース領域
102 ドレイン領域
103 チャネル領域
104 ソース側制御ゲート
105 チャネル領域103のソース側縁部
106 ドレイン側制御ゲート
107 チャネル領域103のドレイン側縁部
108 注入ゲート
109 チャネル領域103の中間部
110 ソース側メモリー素子
111 ドレイン側メモリー素子
112 ゲート酸化物構造
113 ゲート酸化物層
図3
300 基板
301 ゲート酸化物層
302 注入ゲート:
302a ポリシリコン
302b タングステン
302c TEOS
303 窒化物スペーサ
304 ソース領域
305 ドレイン領域
306 厚い酸化物
307 注入ゲートの隣の領域
308 下部酸化物層
309 メモリー素子層
310 上部酸化物層
311 ソース側メモリー素子
312 ドレイン側メモリー素子
313 ポリシリコン層
314 タングステン層
315 ソース側制御ゲート
316 ドレイン側制御ゲート
Claims (7)
- 基板と、
上記基板に形成されたソース領域と、
上記基板に形成されたドレイン領域と、
上記ソース領域とドレイン領域との間に設けられ、導電性が可変であるチャネル領域と、
上記チャネル領域のソース領域に隣接するソース側縁部上に、少なくとも一部分が設けられ、該ソース側縁部の導電性を変化させるように形成されたソース側制御ゲートと、
上記チャネル領域のドレイン領域に隣接するドレイン側縁部上に、少なくとも一部分が設けられ、該ドレイン側縁部の導電性を変化させるように形成されたドレイン側制御ゲートと、
互いが分離して設けられている上記ソース側制御ゲートとドレイン側制御ゲートとの間に配置されるとともに、該ソース側制御ゲートおよびドレイン側制御ゲートから電気的に分離され、上記チャネル領域のソース側縁部とドレイン側縁部との間にある中間部上に設けられ、該中間部の導電性を変化させるように形成された注入ゲートと、
上記ソース側縁部とソース側制御ゲートとの間に水平方向に延伸しており、かつ、上記ソース側制御ゲートと注入ゲートとの間に垂直方向に延伸している窒化シリコン層を含むソース側メモリー素子と、
上記ドレイン側縁部とドレイン側制御ゲートとの間に水平方向に延伸しており、かつ、上記ドレイン側制御ゲートと注入ゲートとの間に垂直方向に延伸している窒化シリコン層を含むドレイン側メモリー素子と、
上記基板とソース側制御ゲートとの間に設けられ、かつ、ドレイン側制御ゲートと注入ゲートとの間に設けられる、少なくとも1つのゲート酸化物層を有するゲート酸化物構造とを備えており、
上記ソース側メモリー素子と上記ドレイン側メモリー素子とは、互いに分離して設けられている、メモリーセル。 - 上記メモリー素子は、二酸化シリコンを含む、請求項1に記載のメモリーセル。
- 上記メモリー素子は、第1二酸化シリコン層と、該第1二酸化シリコン上に形成される窒化シリコン層と、該窒化シリコン層上に形成される第2二酸化シリコン層と、を集積してなるONO層である、請求項1または2に記載のメモリーセル。
- 上記ゲート酸化物層は、第1二酸化シリコン層と一体的に形成されている、請求項3に記載のメモリーセル。
- 上記チャネル領域がn型チャネルを有する、請求項1から4のいずれか1項に記載のメモリーセル。
- 上記チャネル領域がp型チャネルを有する、請求項1から4のいずれか1項に記載のメモリーセル。
- 請求項1から6のいずれか1項に記載のメモリーセルに書込みを行う方法であって、
所定のソース電圧値を有するソース電圧をソース領域に印加するとともに、上記ソース電圧値とは異なる値のドレイン電圧値を有するドレイン電圧をドレイン領域に印加し、
所定の注入ゲート電圧値を有する注入ゲート電圧を注入ゲートに印加し、
所定のソース制御ゲート電圧値を有するソース制御ゲート電圧をソース側制御ゲートに印加すると共に、所定のドレイン制御ゲート電圧値を有するドレイン制御ゲート電圧をドレイン側制御ゲートに印加し、
上記ソース制御ゲート電圧値およびドレイン制御ゲート電圧値の絶対値をいずれも、上記注入ゲート電圧値の絶対値よりも大きな値とし、
上記ソース電圧値および上記ドレイン電圧値のうち、絶対値の大きい側のメモリ素子に電荷キャリアを捕捉させた状態とする、方法。
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