TWI427706B - 具有奈米柱之半導體裝置及其方法 - Google Patents

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Description

具有奈米柱之半導體裝置及其方法
本發明一般而言係關於積體電路，且更具體言之係關於具有奈米柱之半導體裝置及其方法。
電子可抹除可程式化唯讀記憶體(EEPROM)結構常用於積體電路以進行非揮發性資料儲存。EEPROM裝置結構常包括用於儲存電荷之浮閘。使用控制電壓可強制電荷進入浮閘結構或自浮閘結構移除。浮閘之下伏通道的導電率藉由儲存於浮閘中之電荷的存在而改變。導電率之差異由臨限電壓(VT )之位移來表示，該臨限電壓與處於兩種不同狀態中的裝置有關。由於浮閘帶電或不帶電可感應導電率之差異，因此允許確定二進位記憶體狀態。
在許多先前技術之非揮發性記憶體裝置中，浮閘係自諸如多晶矽之材料均勻層形成。在該等先前技術之裝置結構中，浮閘下方的薄穿隧介電層經由該薄穿隧介電層中之缺陷，引起電荷自浮閘至下伏通道之洩漏問題。該電荷洩漏可導致儲存於裝置內的記憶體狀態退化，且因此不合需要。為避免該電荷洩漏，往往增加穿隧介電質之厚度。然而，更厚的穿隧介電質需要更高的程式化及抹除電壓以自浮閘儲存並移除電荷，此係因為電荷載子必須穿過更厚的穿隧介電質。大多數情況下，更高之程式化電壓增加功率消耗，且可需要實施電荷泵以增加供應電壓，從而達至程式化電壓的要求。該等電荷泵消耗顯著量的積體電路晶粒面積，且因此降低記憶體陣列面積效率且增加整體成本。
由於上述問題，正在開發其他材料以替代典型浮閘電荷儲存區域。為藉由降低電荷泵需求而降低穿隧介電質所需厚度且改良記憶體結構之面積效率，用於浮閘之材料均勻層可由複數個奈米叢集代替，該等奈米叢集操作為隔離電荷儲存元件。由於其可由矽晶體形成，故該等奈米叢集往往亦稱作奈米晶體。該複數個奈米叢集共同提供充足的電荷儲存容量，同時保持彼此之間的實體隔離，使得任何與單個奈米叢集相關經由局部下伏缺陷而發生的洩漏不導致自其他奈米叢集汲取電荷(藉由控制奈米叢集之間的平均間隔，可確保浮閘中奈米叢集之間無橫向電荷流動)。然而，自奈米叢集或奈米晶體形成的電荷儲存層將不儲存與自多晶矽形成的浮閘一樣多的電荷。由於奈米晶體將不儲存同樣多的電荷，故程式化與抹除狀態之間的電壓差異可相對較小，從而產生感應及可靠性問題。
因此，需要提供較之奈米晶體記憶體裝置將儲存更多電荷之積體電路裝置，且仍提供低電壓程式化及抹除操作。
大體而言，本發明在一實施例中提供一種使用奈米晶體作為硬遮罩在半導體基板上形成結構之方法。在一實施例中，該等結構為柱狀，且具有由一個奈米晶體之直徑確定之厚度。在另一實施例中，複數個柱係由多晶矽形成，且用作非揮發性記憶體單元之電荷儲存區域。在另一實施例中，複數個柱係自金屬形成，且充當相對大的金屬絕緣體金屬(MIM)電容器之板狀電極。大體而言，該MIM電容器係形成於半導體裝置的最後兩個金屬層中；然而，該MIM電容器可形成於互連層中或半導體基板上的任何位置。
藉由使用奈米晶體作為硬遮罩以在半導體裝置上形成複數個柱，可形成具有電荷儲存層之非揮發性記憶體，該電荷儲存層較之使用奈米晶體儲存電荷之對照記憶體可儲存更多電荷。由於該等柱可儲存更多電荷，故該記憶體將具有更佳之抹除與程式化狀態之間的VT 差異。而且，該記憶體較之對照浮閘記憶體將需要較低之程式化電壓。
使用該等柱形成MIM電容器允許MIM電容器在不消耗積體電路上更多表面積的情況下，具有更大的板狀電極。
以下陳述進行本發明之模式的詳細描述。該描述係欲說明本發明，而不應視作限制本發明。
圖1至圖6說明半導體裝置10的一部分及根據本發明之一實施例製造半導體裝置10的方法。圖1說明在沈積導電層16之後的半導體裝置10之一部分。在圖1中，在半導體基板12上方形成介電層14。在所說明之實施例中，半導體基板12包括矽。在其他實施例中，基板12可為另一諸如砷化鎵之材料。介電層14藉由半導體基板12之熱氧化而形成。介電層14亦可為諸如氧化鉿、氧化鋁或矽酸鉿之高K值介電質。而且，在所說明之實施例中，介電層14為約2奈米(nm)至7奈米厚。在其他實施例中，介電層14厚度可不同。
導電層16係沈積於介電層14上方。在一實施例中，導電層16為多晶矽。在另一實施例中，導電層16可為另一導電材料，諸如鋁、TaN、TiN、鎢等之金屬。導電層16之厚度確定該複數個奈米柱的高度。在一實施例中，導電層16的厚度在約10 nm至50 nm之間。視情況，導電層16可植入離子植入物8以添加摻雜劑至導電層16，從而為非揮發性記憶體單元形成通道區域。在其他實施例中，導電層16可以各種能量、角度，及/或物質來摻雜單個或多個植入物。
圖2說明在複數個奈米晶體20已形成於摻雜導電層16上方之後的圖1之半導體裝置的一部分。在一實施例中，藉由使用習知化學氣相沈積(CVD)技術直接在絕緣層18上成核及生長奈米叢集而形成奈米晶體20。在所說明之實施例中，層18為經沈積之氧化矽，其具有在約5 nm至20 nm之間的厚度。在其他實施例中，層18可為氮化矽。該複數個奈米晶體中之每一者具有在約3 nm至12 nm之間的直徑。較佳地，該等奈米晶體相對均勻地間隔開，其奈米晶體之間的間距大致等於一奈米晶體之直徑。
圖3說明在導電層16經圖案化及蝕刻以形成柱22之後的圖2之半導體裝置10。如圖2中所說明之奈米晶體20用於在導電層16上圖案化複數個柱22。該等奈米晶體充當層18之硬遮罩。將對於介電層14具有選擇性的各向異性乾式蝕刻製程用於自該等奈米晶體之間移除導電層16以形成柱22。若該等奈米晶體係使用與導電層16相同的材料形成，則移除導電層16之同一各向異性乾式蝕刻製程亦將移除圖3中所說明之奈米晶體。該等柱22之直徑由該等奈米晶體之尺寸決定。
圖4說明在自柱22頂端移除氧化層18之後的圖3之半導體裝置10。使用濕式蝕刻來移除層18及奈米晶體(若該等奈米晶體未被上述各向異性乾式蝕刻移除)。或者，在其他實施例中，可將該層18及該等奈米晶體留在柱上以對非揮發性記憶體提供額外之電荷儲存能力。
圖5說明在該等柱22的周圍及上方形成控制介電層24並繼而形成另一導電層28之後的圖4之半導體裝置。控制介電層24為經沈積之二氧化矽。該二氧化矽層24係沈積於該等所有柱22上方及其間，且係在該等柱22頂端之上平均沈積至約7 nm至12 nm。在其他實施例中，該絕緣層24可藉由部分地氧化該等矽奈米柱22而形成。而且，層22可為堆疊介電質，諸如ONO(氧化物氮化物氧化物)堆疊或高K值堆疊。多晶矽層28係於該絕緣層24上方沈積至約100 nm至200 nm之間的厚度。
圖6說明根據本發明之一實施例，在經進一步加工以形成非揮發性記憶體單元25之後的圖5之半導體裝置。多晶矽層28經圖案化及蝕刻以在控制介電層24上方形成控制閘極38。執行其他習知加工步驟以形成記憶體單元25。舉例而言，側壁隔片30係形成於控制閘極38之任一側。而且，汲極/源極區域及伸出部分34及36於基板12中、控制閘極38之兩側上擴散。另外，可在該半導體裝置10上執行本文未圖示或描述之其他習知加工階段以形成其他用於製造記憶體單元之習知結構。舉例而言，形成互連、接點及鈍化層。隨後，包括半導體裝置10之晶圓經單一化以分離晶圓之積體電路。
該非揮發性記憶體單元25提供一非揮發性記憶體，除具有比對照奈米晶體記憶體更大之電荷儲存容量外，該記憶體具有低電壓程式化與抹除操作之優勢。
圖7說明根據本發明之另一實施例之半導體裝置40。除半導體裝置40包括由兩個半導體層(而非圖6所說明之一層)組成之柱40外，半導體裝置40與半導體裝置10相同。在半導體裝置40中，半導體層44係形成於介電層14上方，且半導體層42係形成於半導體層44上方以形成非揮發性記憶體單元之浮閘。通常，半導體層44經形成以具有一導電型式，且半導體層42具有另一導電型式。具體言之，半導體層44包含N型摻雜多晶矽，且半導體層42包含P型摻雜多晶矽。該等多晶矽層可使用當場摻雜、離子植入或其他方法形成。
該等半導體層42與44共同形成P－N接面，該P－N接面緩解了某些浮閘型非揮發性記憶體具有所謂"讀取干擾"之典型問題。讀取干擾係在讀取記憶體時由越過該控制介電質而出現之電場引起。該電場可引起儲存於浮閘上的電荷洩漏。由浮閘電極中電荷發現之電場在讀取操作期間比寫入操作期間小，但非揮發性記憶體在其大部分使用期限中可經連續讀取。經該等長時間於電場中曝露之後，儲存於浮閘電極上的電荷可變化，並在讀取操作期間引起與高臨限狀態不可區分的低臨限狀態。作為半導體裝置40之浮閘的P－N結的使用允許在讀取操作期間降低電場，因此提供對於讀取干擾更佳之抗擾性。類似地，藉由倒轉半導體層42與44之導電性，在資料保存期間自該浮閘之電荷損失可藉由降低穿隧氧化物中的場而緩解。
圖8說明根據本發明之另一實施例之半導體裝置50。該半導體裝置50包括根據上述方法形成之MIM電容器結構，其中奈米晶體用作硬遮罩以在半導體裝置50上形成複數個柱55。半導體裝置50包括層間介電層(ILD)52。在所說明之實施例中，ILD 52為任何適於支撐及電隔離複數個金屬導體之絕緣材料。舉例而言，ILD 52可自二氧化矽形成。在ILD 52上方沈積金屬層54。該金屬層54可包括銅、鉭、氮化鉭，及/或鋁。該金屬層54的厚度對於確定該複數個柱55之平均柱高係重要的。金屬層54的厚度經選擇以使得該金屬層54經蝕刻後，在該等柱的底部殘留足量金屬以將電阻降至最低。在一實施例中，金屬層54的厚度在約20 nm至200 nm之間。
該複數個柱55以與圖3中之該複數個柱16相同的方式形成。一絕緣層(圖2中之絕緣層18)係在該金屬層54上方形成。使用習知CVD方法形成複數個奈米晶體(圖2中之奈米晶體20)以直接在該金屬層54上方的絕緣層上成核及生長奈米叢集。在圖7中，該複數個奈米晶體中之每一者具有在約10 nm至20 nm之間的直徑。較佳地，該等奈米晶體相對均勻地間隔開，奈米晶體之間的間距約為20 nm至40 nm。與上述方法不同，各向異性乾式蝕刻經定時以防蝕刻穿過金屬層54至ILD 52。然後如以上圖4中之討論所描述，接著使用濕式蝕刻以移除該絕緣層及形成該硬遮罩之奈米晶體。該等柱55充當電容器之底部板狀電極之部分。介電層56於該等柱55中之每一者的兩側及頂端上方沈積至約5 nm至10 nm之間的厚度。該介電層56充當MIM電容器絕緣體，並可為任何習知絕緣體材料，諸如氮化矽、氧化鉿、五氧化二鉭、二氧化矽、及氧化鋁及其堆疊組合。
金屬層58係形成於該介電層56上方，且充當頂端板狀電極。該金屬可與底部板狀電極相同或不同。通常，該頂端板狀電極為銅或鎢或鋁。可包括額外之加工步驟以在頂端板狀電極之上添加一或多個額外互連層(未圖示)。舉例而言，該MIM電容器上之頂端金屬層可用於導引電源導體，且該MIM電容器經耦接至該等電源導體以執行去耦應用。
在不增加使用MIM電容器建構之積體電路上之表面積的情況下，該MIM電容器之該等柱55可提供增加板狀電極面積之優勢。
如圖8中所示，所描述之實施例為緊鄰該最終互連層之下形成的MIM電容器。然而，熟習此項技術者將瞭解，該MIM電容器可於該半導體基板上方的任意位置形成。舉例而言，該MIM電容器可形成於該第一互連層之下；於該最終互連層之上方或於其間任意位置。應注意存在未明確顯示於圖中之相關結構，該等結構通常作為IC互連電路之必備部分而始終存在於晶片上。
以上已參照特定實施例而描述各種益處、其他優勢及問題之解決方案。然而，該等益處、優勢、問題之解決方案及任何可引起任何益處、優勢或解決方案發生或變得更明顯之元件不應解釋為任何或所有請求項之關鍵、必需或必須的特徵或元件。本文所使用之術語"包含"或其任何其他變體意欲涵蓋非獨占性包含，以使得包含多種元件之過程、方法、物品或設備不僅包括該等元件，而且可包括其他未明確列出或為該過程、方法、物品或設備所固有之元件。
在前述說明書中，已參考特定實施例描述本發明。然而，一般熟習此項技術者應瞭解，在不背離本發明隨附申請專利範圍所闡述之範疇的情況下，可進行各種更改及改變。因此，說明書及圖示應視為說明性而非限制性，且所有該等更改皆視為包括於本發明之範疇內。
8．．．離子植入物
10．．．半導體裝置
12．．．半導體基板
14．．．介電層
16．．．導電層
18．．．絕緣層
22．．．柱
24．．．控制介電層
25．．．非揮發性記憶體單元
28．．．多晶矽層
30．．．側壁隔片
34、36．．．伸出部分
38．．．控制閘極
40．．．半導體裝置
42、44．．．半導體層
50．．．半導體裝置
52．．．層間介電層
54．．．金屬層
55．．．柱
56．．．介電層
58．．．金屬層
圖1說明已形成氧化層及導電層之後的半導體裝置10的一部分。
圖2說明已形成奈米晶體之後的圖1之半導體裝置的一部分。
圖3說明經圖案化及蝕刻以自導電層形成柱之後的圖2之半導體裝置。
圖4說明自柱頂端移除氧化層之後之圖3之半導體裝置。
圖5說明在柱的周圍及其上方形成絕緣層繼而形成另一導電層之後的圖4之半導體裝置。
圖6說明根據本發明之一實施例，在經進一步加工以形成非揮發性記憶體單元之後的圖5之半導體裝置。
圖7說明根據本發明之另一實施例之半導體裝置。
圖8說明根據本發明之又一實施例之半導體裝置。
10．．．半導體裝置
12．．．半導體基板
14．．．介電層
22．．．柱
24．．．控制介電層
25．．．非揮發性記憶體單元
30．．．側壁隔片
34、36．．．伸出部分
38．．．控制閘極

Claims (17)

  1. 一種用於製造一積體電路之方法，其包含：形成一第一層；在該第一層上方形成複數個奈米叢集；圖案化該第一層，其中該圖案化該第一層包括使用該複數個奈米叢集作為一硬遮罩之蝕刻，其中該圖案化該第一層包括形成該第一層之複數個圖案化結構；及形成一電容器之一第一電容器電極，其中該形成該第一電容器電極包括在該第一層之該複數個圖案化結構之圖案化結構上方形成一導電材料層，其中該電容器之一第二電容器電極包括該第一層之該複數個圖案化結構之圖案化結構。
  2. 如請求項1之方法，其中：在該第一層上方形成一第二層，且在該第二層上方形成該複數個奈米叢集；且該使用該複數個奈米叢集作為一硬遮罩之蝕刻包括使用該複數個奈米叢集作為一硬遮罩來蝕刻該第二層以形成該第二層之複數個圖案化結構；其中該圖案化包括使用該第二層之該複數個圖案化結構作為一硬遮罩來蝕刻該第一層。
  3. 如請求項2之方法，其中該第二層包括介電材料。
  4. 如請求項1之方法，其中該第一層包括電荷儲存材料。
  5. 如請求項4之方法，其中該第一層包括：一具有一第一導電型式之第一半導體層，及一形成於該第一半導體層 上方之具有一第二導電型式之第二半導體層。
  6. 如請求項1之方法，其中該第一層包括一金屬。
  7. 如請求項1之方法，其中：該複數個奈米叢集具有一在該第一層上方之第一圖案；且該圖案化該第一層包括形成具有一大體上為該第一圖案之圖案的複數個結構。
  8. 如請求項1之方法，其中該第一層包括一經摻雜半導體材料。
  9. 如請求項1之方法，其中該圖案化該第一層包括形成該第一層之複數個圖案化結構，該方法進一步包含：形成一閘極，其中該形成該閘極包括在該第一層之該複數個圖案化結構上方形成一閘極材料層；其中該閘極係位於該複數個圖案化結構之圖案化結構上方。
  10. 如請求項9之方法，其進一步包含：在該形成該閘極材料層之前，部分氧化該複數個圖案化結構。
  11. 如請求項9之方法，其中該圖案化該第一層包括形成該第一層之複數個圖案化結構，該方法進一步包含：在該第一層之該複數個圖案化結構上方形成一介電材料層，其中該閘極材料層係形成於該介電材料層上方。
  12. 如請求項9之方法，其中該閘極之特徵為一電晶體之一控制閘極，其中位於該閘極之下的該第一層之該複數個 圖案化結構之圖案化結構係用作複數個電荷儲存結構以儲存若干非連續的記憶體狀態。
  13. 如請求項1之方法，其中該第一電容器電極包括橫向位於該第二電容器電極之該第一層之該複數個圖案化結構之該等圖案化結構之間的導電材料。
  14. 如請求項1之方法，其中該圖案化該第一層包括形成該第一層之複數個圖案化結構，該方法進一步包含：在該第一層之該複數個圖案化結構上方形成一介電材料層，其中該介電材料層之材料係橫向位於該第一層之該複數個圖案化結構之圖案化結構之間。
  15. 如請求項1之方法，其中該複數個奈米叢集為一半導體材料。
  16. 如請求項1之方法，其中該複數個奈米叢集包括複數個奈米晶體。
  17. 如請求項1之方法，其中該圖案化該第一層包括形成該第一層之複數個圖案化結構，其中該第一層之該複數個圖案化結構彼此實體隔離。
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