JP5348824B2 - Ｎｒｏｍデバイス及びその製造方法 - Google Patents
Ｎｒｏｍデバイス及びその製造方法 Download PDFInfo
- Publication number
- JP5348824B2 JP5348824B2 JP2005322821A JP2005322821A JP5348824B2 JP 5348824 B2 JP5348824 B2 JP 5348824B2 JP 2005322821 A JP2005322821 A JP 2005322821A JP 2005322821 A JP2005322821 A JP 2005322821A JP 5348824 B2 JP5348824 B2 JP 5348824B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- forming
- conductive material
- substrate
- trench
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000004519 manufacturing process Methods 0.000 title description 3
- 239000004020 conductor Substances 0.000 claims abstract description 79
- 239000000758 substrate Substances 0.000 claims abstract description 67
- 239000000463 material Substances 0.000 claims abstract description 66
- 125000006850 spacer group Chemical group 0.000 claims abstract description 58
- 239000003989 dielectric material Substances 0.000 claims abstract description 49
- 238000000034 method Methods 0.000 claims abstract description 45
- 238000010893 electron trap Methods 0.000 claims abstract description 35
- 239000011810 insulating material Substances 0.000 claims description 31
- 238000005530 etching Methods 0.000 claims description 20
- 210000004027 cell Anatomy 0.000 description 60
- 150000004767 nitrides Chemical class 0.000 description 24
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 11
- 229920005591 polysilicon Polymers 0.000 description 11
- 230000015572 biosynthetic process Effects 0.000 description 7
- 238000000151 deposition Methods 0.000 description 7
- 235000012239 silicon dioxide Nutrition 0.000 description 7
- 239000000377 silicon dioxide Substances 0.000 description 7
- 238000002347 injection Methods 0.000 description 6
- 239000007924 injection Substances 0.000 description 6
- 230000008021 deposition Effects 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 210000003850 cellular structure Anatomy 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 230000002457 bidirectional effect Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 150000002500 ions Chemical group 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28114—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor characterised by the sectional shape, e.g. T, inverted-T
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66553—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using inside spacers, permanent or not
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
- Bipolar Transistors (AREA)
Description
本発明は、不揮発性読取専用メモリ（ＮＲＯＭ）デバイスに関し、より特定的には、自己位置合わせ法で形成されたＮＲＯＭに関する。
ＮＲＯＭデバイスは、誘電体層に電荷を格納する不揮発性読取専用メモリの電子メモリ・デバイスであり、当該技術分野においてよく知られている。図１を参照すると、従来技術のＮＲＯＭデバイス１の断面図が示されている。デバイス１は、第１導電型のシリコン基板２上に、該シリコン基板２の該第１導電型とは異なる第２導電型の、互いに離間された第１の領域３及び第２の領域４をもって形成される。チャネル領域５が第１の領域３を第２の領域４から分離する。酸化シリコン又は二酸化シリコン等の第１絶縁層６は、チャネル領域５上に形成される。窒化シリコン等の誘電体７は、二酸化シリコン層６上に位置決めされる。別の二酸化シリコンの層等の第２絶縁層８は、誘電体７上に位置決めされる。総合的に、第１絶縁層６、誘電体層７及び第２絶縁層８は、ＯＮＯ層６−８としても知られている。最後に、ポリシリコン・ゲート９が、第２の二酸化シリコン層８上に位置決めされる。従って、誘電体７は第１絶縁層６によりチャネル領域５から離間され、絶縁される。ポリシリコン・ゲート９は、二酸化シリコン８の第２絶縁層により誘電体７から絶縁され離間される。要約すれば、ポリシリコン・ゲート９は、ＯＮＯ層６−８によりチャネル領域５から離間され分離される。
ＮＲＯＭデバイス１は、２ビットの情報をセルに格納することが可能な、倍密度不揮発性記憶セルである。ポリシリコン層９は、ゲートとして機能し、チャネル領域５を通る第１の領域３と第２の領域４との間の電流の流れを制御する。ビットの一方をプログラムするために、ポリシリコン・ゲート９を正の高電圧に上昇させる。第１の領域３を接地に又はその付近に保持し、第２の領域４を正の高電圧に上昇させる。第１の領域３からの電子は、チャネル５の中に加速して第２の領域４の方向に向かい、ホット・チャネル電子注入機構により、第１酸化物層６を通して注入され、誘電体層７の領域１０付近の誘電体７においてトラップされる。窒化シリコンからなる誘電体層７は非導電性であるため、電荷は、領域１０においてトラップされる。
セル１の他方のビットをプログラムするために、ポリシリコン層９を正の高電圧に上昇させる。第２の領域４を接地に又はその付近に保持し、第１の領域３を正の高電圧に上昇させる。第２の領域４からの電子は、チャネル５内で加速して第１の領域３の方向に向かい、ホット・チャネル電子注入機構により、第１二酸化シリコン層６を通して注入され、誘電体層７の領域１１においてトラップされる。同様に、窒化シリコンの誘電体層７は非導電性であるため、電荷は、領域１１においてトラップされる。
セル１の他方のビットをプログラムするために、ポリシリコン層９を正の高電圧に上昇させる。第２の領域４を接地に又はその付近に保持し、第１の領域３を正の高電圧に上昇させる。第２の領域４からの電子は、チャネル５内で加速して第１の領域３の方向に向かい、ホット・チャネル電子注入機構により、第１二酸化シリコン層６を通して注入され、誘電体層７の領域１１においてトラップされる。同様に、窒化シリコンの誘電体層７は非導電性であるため、電荷は、領域１１においてトラップされる。
一方のビットを読み取るために、第１の領域３を接地付近に保持する。正のバイアス電圧をポリシリコン層９に印加する。印加された電圧は、領域１１がトラップされた電荷を閉じ込めるものではない（すなわち、プログラムされていない）場合には、その下のチャネル領域５を導電性にするようになっている。しかしながら、領域１１がトラップされた電荷を有する（すなわち、プログラムされている）場合には、下にあるチャネル領域５は導電性にならない（オンにならない）。正の電圧を第２の領域４にも印加する。第２の領域４に印加された電圧は、第２の領域４のデプリーション領域を拡張させ、チャネル領域５に侵入するようにし、領域１０を越えて延びるようにする。従って、領域１０がプログラムされた状態であるかどうかは、メモリ・セルの読み取り領域１１においては無関係である。従って、そうした条件下では、第１の領域３と第２の領域４との間のチャネル５の伝導状態は、領域１１において格納されたか又はトラップされた電荷の状態にのみ依存する。
他方のビットを読み取るために、印加される電圧を単純に逆にする。従って、第２の領域４を接地付近に保持する。正のバイアス電圧をポリシリコン層９に印加する。印加された電圧は、領域１０がプログラムされていない場合は、その下のチャネル領域５を導電性にするようにする。しかしながら、領域１０がプログラムされている場合は、下にあるチャネル領域５は導電性にならない（オンにならない）。正の電圧を第１の領域３にも印加する。第１の領域３に印加された電圧は、第１の領域３のデプリーション領域を拡張させ、チャネル領域５に侵入するようにし、領域１１を越えるようにするため、該領域１１に格納されたか又はトラップされた電荷の状態は、メモリ・セルの読み取り領域１０においては無関係である。
消去するためには、基板２、第１の領域３及び第２の領域４は、正の高電圧に接続され、これにより、電子をトラップされた領域１０及び１１から、ファウラー／ノルトハイム・トンネルによって、基板２の中に通すようにすることができる。
従来技術のＮＲＯＭセル１に関する問題は、チャネル５がシリコン基板２の平面上にあり、２つのトラップされた領域１０及び１１が十分に分離されるように、チャネル領域５が十分に広くなければならないということである。このことは、特にＯＮＯ層６−８の厚さを調整することができないため、セル１がより小さいサイズに縮小される際に問題となる。
従来技術のＮＲＯＭセル１に関する問題は、チャネル５がシリコン基板２の平面上にあり、２つのトラップされた領域１０及び１１が十分に分離されるように、チャネル領域５が十分に広くなければならないということである。このことは、特にＯＮＯ層６−８の厚さを調整することができないため、セル１がより小さいサイズに縮小される際に問題となる。
図２は、分割ゲートのメモリ・セル構成により、電荷を誘電体層に格納するＮＲＯＭデバイスの別の従来技術の設計を示す。ここでは、メモリ・ゲート電極８と併せて酸化物層６及び窒化物層７が、チャネル領域５の第１区域上にのみ配置される。同様に、ポリシリコン・ゲート９は、チャネル領域５の第２区域上に配置され、（絶縁材料１２により）それから絶縁される下部と、酸化物６、窒化物７及びメモリ・ゲート８の上方及びその上に延びる第２部分とを有する。電気コンタクト１３及び１４が、第１の領域３及び第２の領域４と電気的に接触するように形成される。この構成においては、単一ビットの情報のみが、上述と同じ方法で、トラップされた電子をもつ窒化物層７をプログラムすることによって格納される。この設計に関する問題は、サイズを縮小することが困難となり得るということである。特に、有効チャネル長は、別個のポリ・ゲート９及び酸化物６／窒化物７／ゲート８を形成するのに用いられる異なるリソグラフィ・ステップを許容するのに十分に長くしなければならない。さらに、酸化物６／窒化物７／ゲート８の幅は、少なくとも１つのリソグラフィ形態長の長さがあり、これは、トラップされた電荷が誘電性材料内では不動であると仮定すれば、不必要に長い。
電子トラップＮＲＯＭデバイスのサイズを、通常の設計が可能にするものより、さらに縮小できるようにする電子トラップＮＲＯＭデバイスを形成する改善された方法に対する必要性がある。
本発明は、リソグラフィ限界より小さいスペーサ寸法により定められる絶縁窒化物格納ノードでメモリ・ゲートを形成することによって前述の問題を解決する。
本発明は、メモリ・デバイスを第１導電型の基板上に形成する方法であり、この方法は、電子トラップ誘電性材料を基板上に形成し、第１導電性材料を該誘電性材料上に形成し、材料スペーサを該第１導電性材料上に形成し、該誘電性材料及び該第１導電性材料の一部を除去して、該材料スペーサの下に配置された該誘電性材料及び該第１導電性材料のセグメントを形成し、第１導電型とは異なる第２導電型を有する第１及び第２の離間領域を基板内に形成し、第１及び第２部分をもつチャネル領域が、基板において第１の領域と第２の領域との間に定められ、該誘電性材料及び該第１導電性材料のセグメントが該チャネル領域の第１部分上に配置されて、その導電性を制御し、第２導電性材料を該チャネル領域の第２部分の上に形成し、これから絶縁されるようにして、その導電性を制御することを含む。
本発明は、メモリ・デバイスを第１導電型の基板上に形成する方法であり、この方法は、電子トラップ誘電性材料を基板上に形成し、第１導電性材料を該誘電性材料上に形成し、材料スペーサを該第１導電性材料上に形成し、該誘電性材料及び該第１導電性材料の一部を除去して、該材料スペーサの下に配置された該誘電性材料及び該第１導電性材料のセグメントを形成し、第１導電型とは異なる第２導電型を有する第１及び第２の離間領域を基板内に形成し、第１及び第２部分をもつチャネル領域が、基板において第１の領域と第２の領域との間に定められ、該誘電性材料及び該第１導電性材料のセグメントが該チャネル領域の第１部分上に配置されて、その導電性を制御し、第２導電性材料を該チャネル領域の第２部分の上に形成し、これから絶縁されるようにして、その導電性を制御することを含む。
本発明はさらに、メモリ・デバイスを第１導電型の基板上に形成する方法であり、この方法は、電子トラップ誘電性材料の第１の層を基板上に形成し、導電性材料の第２の層を該第１の層上に形成し、材料の第３の層を該第２の層上に形成し、トレンチを該第３の層内に形成し、材料スペーサを該トレンチの側壁に沿って形成し、該トレンチの下に配置され、第１導電型とは異なる第２導電型を有する第１の領域を該基板内に形成し、該トレンチに隣接する該第３の層の一部を除去し、該第１の層及び該第２の層の一部を除去して、各々が該材料スペーサの１つの下に配置された該第１の層及び該第２の層のセグメントを形成し、導電性材料の第４の層を基板上に形成し、これから絶縁されるようにし、該第２導電型を有する一対の第２の領域を基板内に形成することを含み、一対のチャネル領域は、各々が基板において第１の領域と第２の領域の対の１つとの間に定められており、各々のチャネル領域が、第１部分と第２部分とを含み、該第１の層及び該第２の層のセグメントの各々が該第１部分の１つの上に配置されて、その導電性を制御し、該第４の層が、その部分を含み、その各々が、該チャネル領域の第２部分の１つの上に配置され、これから絶縁されて、その導電性を制御するようになっている。
本発明のさらに別の態様においては、メモリ・デバイスを第１導電型の基板上に形成する方法は、メモリ・セルの対を基板上に形成し、複数の第１の領域を基板内に形成し、第２導電性材料層を形成することを含む。メモリ・セルの対の各々を形成することは、電子トラップ誘電性材料を基板上に形成し、第１導電性材料を該誘電性材料上に形成し、一対の材料スペーサを該第１導電性材料上に形成し、該誘電性材料及び該第１導電性材料の一部を除去して、各々が該材料スペーサの１つの下に配置される該誘電性材料及び該第１導電性材料のセグメントを形成することを含む。第１の領域を形成することは、各々がメモリ・セルの対の１つの下に配置され、第１導電型とは異なる第２導電型を有する複数の第１の領域を基板内に形成することを含み、複数のチャネル領域は、各々が隣接する該第１の領域の対の間に延びる状態で基板において定められ、該チャネル領域の各々は、第１部分と第２部分とを有する。第２導電性材料層を形成することは、メモリ・セルの対にわたって延び、各々がチャネル領域の第２部分の１つの上に延び、これから絶縁される部分を含んで、その導電性を制御する第２導電性材料層を形成することを含む。誘電性材料及び第１導電性材料のセグメントの各々をチャネル領域の第１部分の１つの上に配置して、その導電性を制御する。
本発明のさらに別の１つの態様においては、メモリ・デバイスは、第１導電型の基板上に形成されたメモリ・セルの対と、複数のチャネル領域と、第２導電性材料層とを含む。メモリ・セルの対の各々は、基板上に配置された一対の電子トラップ誘電性材料のセグメントと、該誘電性材料のセグメント上に配置された一対の第１導電性材料のセグメントと、該第１導電性材料のセグメント上に配置された一対の材料スペーサと、該基板において該メモリ・セルの対の下に形成され、第１導電型とは異なる第２導電型を有する第１の領域とを含む。複数のチャネル領域は、各々が隣接する第１の領域の対の間に延びる状態で基板において定められ、チャネル領域の各々が、第１部分と第２部分とを有し、誘電性材料及び第１導電性材料のセグメントの各々をチャネル領域の第１部分の１つの上に配置して、その導電性を制御する。第２導電性材料層は、メモリ・セルの対の上に延び、その各々がチャネル領域の第２部分の１つの上に延びて、これから絶縁される部分を含んで、その導電性を制御する。
本発明の他の目的及び特徴は、明細書、特許請求の範囲及び添付図面を検討することにより明らかとなるであろう。
本発明の他の目的及び特徴は、明細書、特許請求の範囲及び添付図面を検討することにより明らかとなるであろう。
本発明は、自己位置合わせ法でＮＲＯＭデバイスを形成する方法である。本発明に関しては、メモリ・セル部品の寸法は、より小さい寸法にまでより容易に且つ信頼性をもって縮小できる。
図３Ａから図３Ｈまでは、本発明のメモリ・セルの形成を示す。これらの図面は、絶縁領域の中間に形成された能動領域の１つの一部の断面図を示す。能動領域の間に交互配置された絶縁領域（ＬＯＣＯＳ、ＳＴＩ等により）の形成は、当該技術分野においてよく知られており、ここではさらに説明しない。以下の図面は、単一対のメモリ・セルの形成を示し、この工程は、事実上、能動領域の各々において多くのこうしたメモリ・セルの対を生成する。
図３Ａから図３Ｈまでは、本発明のメモリ・セルの形成を示す。これらの図面は、絶縁領域の中間に形成された能動領域の１つの一部の断面図を示す。能動領域の間に交互配置された絶縁領域（ＬＯＣＯＳ、ＳＴＩ等により）の形成は、当該技術分野においてよく知られており、ここではさらに説明しない。以下の図面は、単一対のメモリ・セルの形成を示し、この工程は、事実上、能動領域の各々において多くのこうしたメモリ・セルの対を生成する。
図３Ａを参照すると、絶縁材料層が、酸化又は蒸着（例えば、化学蒸着法すなわちＣＶＤ）等の周知の技術により基板２０上に形成されて、好ましくは２ｎｍから８ｎｍまでの厚さの二酸化シリコン（酸化物）層を形成する。窒化シリコン（窒化物）等の誘電性材料２４層が、好ましくはＣＶＤにより酸化物層２２上に形成される（例えば、３ｎｍから１２ｎｍまでの厚さ）。ポリシリコン（以下、「ポリ」）層２６は、低圧ＣＶＤ、すなわちＬＰＣＶＤ等の周知の工程により窒化物層２４上に付着される（例えば、１０ｎｍから２０ｎｍまでの厚さ）。好ましくは窒化物の犠牲材料層２８が、この場合もやはり好ましくはＣＶＤにより、ポリ層２６上に形成される（例えば、２０ｎｍから４０ｎｍまでの厚さ）。ここで記述されるパラメータのすべてが設計規則及び製造技術生成によって決まることをよく理解すべきであり、当業者であれば、本発明がどのような特定の製造技術生成にも限定されるものではなく、ここで記述されるプロセス・パラメータのいずれにおけるどのような特定の値にも限定されるものでもないことを理解するであろう。結果として得られる構造体が、図３Ａに示される。
トレンチ３０が、好ましくは通常のフォトリソグラフィ工程（例えば、窒化物２８の一部の上にマスク層を形成し、異方性窒化物エッチングを行って、該窒化物２８の露出部分を除去する）を用いて、窒化物層２８の中に形成する。トレンチ３０の幅は、用いられる工程にとって、できるだけ小さいリソグラフィ形態とすることができる。トレンチ３０は、ポリ層２６まで下方に延び、それを露出させる。次に、第１スペーサ３２をトレンチ３０の側壁に沿って形成する。スペーサの形成は、当該技術分野においてよく知られており、構造体の外形上に材料を付着させ、続いて異方性エッチング工程（例えば、反応性イオン・エッチング、すなわちＲＩＥ）を行うことを含み、それにより、材料が該構造体の水平表面から除去される一方で、材料は、該構造体の垂直方向に配向された表面上では大方完全な状態のまま維持される（そして該垂直方向に配向された表面から離れるように延びる丸みを帯びた上面をもたらす）。第１スペーサ３２を形成するために、厚い酸化物の層を構造体上に付着させ、続いて異方性酸化物エッチングを行って、トレンチ３０の内側の第１スペーサ３２以外の付着された酸化物を除去する。結果として得られた構造体が、図３Ｂに示される。
続いて異方性ポリ、窒化物及び酸化物のエッチングを行い、ポリ層２６、窒化物層２４及び酸化物層２２の露出部分を除去して、トレンチ３０を基板２０まで下方に延ばして、露出させる。スペーサ３２間のエッチングにより、トレンチ３０の下部は、トレンチ３０の上部の幅より小さい幅を有する。次に、第２スペーサ３４が、酸化物の付着及び異方性エッチングによりトレンチ３０の下部に形成され、トレンチ３０の下部をさらに狭くする。次に、トレンチ３０には、基板上に厚いポリ層を付着させることによってポリシリコン３６のブロックが充填され、続いてエッチング・ストップとして窒化物２８を用いる平坦化ポリ・エッチング（例えば、ＣＭＰ、すなわち、化学機械研磨）が行われる。次に、好適なイオン注入が基板の表面全体にわたって行われ、ここで、イオンがトレンチ３０の底部において基板２０の露出部分に第１の領域（すなわち、ソース領域）３８が形成される。このイオン注入の幾らか又はすべては、ソース領域３８の所望の幅に応じて、第２スペーサ３４の形成前に行われ得ることに注目すべきである。結果として得られた構造体が、図３Ｃに示される。
次に、保護酸化物層４０をポリ・ブロック３６の上部露出部分に形成する。酸化物層４０は、熱酸化又はＴＥＯＳ（テトラ−エチル−オルソ−シリケート）付着により形成されることが好ましい。続いて、窒化物層２８を除去する窒化物エッチングが行われる。異方性ポリ・エッチングを用いてポリ層２６の露出部分を除去し、図３Ｄに示すように、第１スペーサ３２の直下にポリ層２６のセグメントのみを残す。次に、熱酸化を用いて、ポリ層２６の露出（側）部分上に酸化物層４２を形成する。異方性窒化物及び酸化物のエッチングを行い、窒化物層２４及び酸化物層２２の露出部分を除去して、これらの層の別個のセグメントをスペーサ３２の下に残し、これらのセグメントの幅はスペーサ３２の幅により定められる。結果として得られた構造体が、図３Ｅに示される。
次に、好ましくは熱酸化により形成された酸化物から製造される薄い絶縁層４４を基板２０の露出部分上に形成する。次に、ポリ層４６を、図３Ｆに示すように、構造体上に形成する。次に、窒化物スペーサ４８を、窒化物の付着及び異方性エッチングにより、ポリ層４６の垂直方向部分に沿って形成する。次に、異方性ポリ・エッチングを用いて、窒化物スペーサ４８により保護されていないポリ層４６のそうした部分を除去する。（あらゆる適切なブロッキング・マスクを用いた）好適なイオン注入を用いて、基板２０の露出部分に第２の領域（すなわち、ドレイン領域）４４を形成する。結果として得られた構造体が、図３Ｇに示される。
窒化物の付着及びエッチング工程を用いて付加的な窒化物スペーサ５２を形成して、ポリ層４６の露出端部をシールし保護する。パッシベーション又はＢＰＳＧ５４等の他の絶縁材料を用いて構造体を覆う。マスキング・ステップを実行して、第２（ドレイン）領域５０上にエッチング領域を定める。ＢＰＳＧ５４は、エッチング領域内で選択的にエッチングされて、第２（ドレイン）領域５０まで下方に延びるコンタクト開口部を形成する。次に、コンタクト開口部を、金属付着及び平坦化エッチ・バックにより、導体の金属コンタクト５６で塞ぐ。最終的なメモリ・セル構造体が、図３Ｈに示される。他の処理ステップを上記の工程に混ぜて、他のメモリ・デバイス、同じ基板上での良好なインプラント領域及び／又は周辺デバイスを形成することができることに注目すべきである。
図３Ｈに示すように、本発明の工程は、互いに対称になるメモリ・セル６０の対を形成し、第１の領域３８及び第２の領域５０がセル毎にソース及びドレインを形成する（当業者であれば、動作中にソース及びドレインを切り換えることができることを知っている）。メモリ・セルの各々の対は、単一のソース領域３８を共有する。各々のセル毎のチャネル領域５８は、ソース３８とドレイン５０との中間にある基板の一部である。メモリ・セル６０毎に、ポリ層４６が制御ゲートを構成し、ポリ層のセグメント２６がメモリ・ゲートを構成し、窒化物層のセグメント２４が、電荷トラップ誘電性材料として機能する。制御ゲート４６は、チャネル領域５８（酸化物４４によりそこから絶縁される）の第１部分上に配置され、電荷トラップ誘電体２４は、チャネル領域５８の第２部分上に配置される。メモリ・ゲート２６は、電荷トラップ誘電体２４上に配置される。共通のコンタクト６２線を形成して、能動領域内のすべての金属コンタクト５６を互いに接続することができる。ポリ・ブロック３６、メモリ・ゲート２６及び制御ゲート４６は、すべての絶縁領域及び能動領域を通って延びて、他の能動領域におけるメモリ・セルの他の対からの同様な部品を互いに接続する線を形成することが好ましい。従って、アレイ内のあらゆる所与のメモリ・セルは、コンタクト線（６２）、メモリ・ゲート線（２６）、ソース線（３８）及び制御ゲート線（４６）の適切な組み合わせにより選択できる。
メモリ・セル６０の動作をここで説明する。メモリ・セルをプログラムするために、メモリ・ゲート２６を正の電圧（例えば、４Ｖから１０Ｖ）に上昇させ、制御ゲート４６を正の電圧（例えば、１Ｖから３Ｖ）に上昇させ、ドレイン領域５０を接地電位に又はその付近に保持し、ソース領域３８を正の電圧（例えば、４Ｖから８Ｖ）に上昇させる。ドレイン領域５０からの電子は、チャネル領域５８の中に加速してソース領域３８の方向に向かい、ホット・チャネル電子注入によって酸化物層２２を通して注入され、電荷トラップ誘電体２４においてトラップされる。
メモリ・セル６０を読み取るために、ドレイン領域５０を接地電位付近に保持する。電圧をメモリ・ゲート２６（例えば、−５Ｖから＋５Ｖ）、制御ゲート４６（例えば、２Ｖから４Ｖ）及びソース・グロイン３８（例えば、１Ｖから３Ｖ）に印加する。制御ゲート４６上の正の電圧が、制御ゲート４６の下のチャネル領域５８のその部分をオンにする（導電性にする）。メモリ・ゲート２６に印加された電圧は、電荷トラップ誘電体２４がトラップされた電子の電荷を閉じ込めない（すなわち、プログラムされていない）場合には、その下にあるチャネル領域５８の部分を同様にオン（すなわち、導電性）にするようになっている。チャネル領域の両方の部分が導電性であることにより、電流は、チャネル領域５８にわたって流れて、プログラムされていない状態（例えば、「０」の状態）を示す。しかしながら、電荷トラップ誘電体２４がトラップされた電子の電荷を閉じ込めている（すなわち、プログラムされている）場合には、下にあるチャネル領域５８の部分は、オンにならない（すなわち、導電性でない）。チャネル領域の一部がオフになることにより、ほとんど又は少しの電流も、チャネル領域にわたって流れることはなく、プログラムされた状態（例えば、「１」の状態）を示す。チャネルの導電性は、上述のドレイン電位とソース電位とを切り換えることによって検出でき、その結果、電流の流れが反対方向になることに注目すべきである。
メモリ・セルをプログラムされた状態から消去するためには、基板２０及びソース３８を正の高電圧に接続し、これにより正孔を基板から電荷トラップ誘電体２４に注入して、トラップされた電子を中和することができる。或いは、メモリ・ゲート２６か又は制御ゲート４６のいずれかを高圧に上昇させて、正孔を電荷トラップ誘電体２４に注入してもよい。
本発明の設計及び工程は、多くの利点を有する。メモリ・セルは、単一のフォトリソグラフィ・ステップを用いて作られる。これは、メモリ・セル部品がすべて互いに自己位置合わせさせられており、その結果、小さい幾何形状に対する良好なスケーリングを可能にし、複数のフォトリソグラフィ・ステップにおける位置合わせ公差問題をなくす。主要メモリ・セル部品の寸法は、より制御可能であり、フォトリソグラフィ・ステップの単独形態の解像度より小さくすることができる。例えば、スペーサ３２を用いて、メモリ・ゲート２６及び電荷トラップ誘電体２４の幅を定める。同様に、ポリ４６及びスペーサ４８の付着の厚さを用いて、チャネル領域５８上の制御ゲート４６の幅を定める。従って、メモリ・セル全体のサイズが減少され、部品のサイズは、より良好に且つより均一に制御され得る。改善されたホット電子注入は、電子が、制御ゲート４６とメモリ・ゲート２６との間の間隙を通過するようにすることにより達成され、このことは、さらに速く電子を加速させて、注入効率を良好にし、速度が高められる。
本発明の設計及び工程は、多くの利点を有する。メモリ・セルは、単一のフォトリソグラフィ・ステップを用いて作られる。これは、メモリ・セル部品がすべて互いに自己位置合わせさせられており、その結果、小さい幾何形状に対する良好なスケーリングを可能にし、複数のフォトリソグラフィ・ステップにおける位置合わせ公差問題をなくす。主要メモリ・セル部品の寸法は、より制御可能であり、フォトリソグラフィ・ステップの単独形態の解像度より小さくすることができる。例えば、スペーサ３２を用いて、メモリ・ゲート２６及び電荷トラップ誘電体２４の幅を定める。同様に、ポリ４６及びスペーサ４８の付着の厚さを用いて、チャネル領域５８上の制御ゲート４６の幅を定める。従って、メモリ・セル全体のサイズが減少され、部品のサイズは、より良好に且つより均一に制御され得る。改善されたホット電子注入は、電子が、制御ゲート４６とメモリ・ゲート２６との間の間隙を通過するようにすることにより達成され、このことは、さらに速く電子を加速させて、注入効率を良好にし、速度が高められる。
図４は、上述の自己位置合わせさせられたメモリ・セルの二方向性形態である、本発明の代替的な実施形態を示す。本実施形態は、ポリ層４６が絶縁領域から選択的に除去されて、（好ましくはマスキング／エッチング工程を用いて）能動領域を分離し、該能動領域の１つの長さに沿って延びるポリ・ストリップ４６を残すこと以外は、図３Ｆに示すものと同じ構造体を含む。この構成は、メモリ・セルの１つの対からのソース（第１）領域３８が、隣接するメモリ・セルの対のためのドレイン（第２）領域として作動的に使用され、逆もまた同様であること以外は、上述のものと同じ方法により動作する。
より具体的には、この動作は、メモリ・セル６０の隣接する対からの２つの隣接するメモリ・セル（左側のメモリ・セル６０Ｌ及び右側のメモリ・セル６０Ｒ）を示す図５を参照することにより、最もよく示される。右側のメモリ・セル６０Ｒをプログラムするためには、メモリ・ゲート２６Ｒを正の電圧（例えば、４Ｖから８Ｖ）に上昇させ、制御ゲート４６を正の電圧（例えば、１Ｖから３Ｖ）に上昇させ、ソース領域３８Ｌを接地電位に又はその付近に保持し、ソース領域３８Ｒを正の電圧（例えば、２Ｖから５Ｖ）に上昇させる。ソース領域３８Ｌからの電子は、チャネル領域５８の中に加速してソース領域３８Ｒの方向に向かい、ホット・チャネル電子注入によって酸化物層２２を通して注入され、電荷トラップ誘電体２４Ｒにトラップされる。左側のメモリ・セル６０Ｌをプログラムするためには、上述の左側の電圧と右側の電圧を逆にする。
より具体的には、この動作は、メモリ・セル６０の隣接する対からの２つの隣接するメモリ・セル（左側のメモリ・セル６０Ｌ及び右側のメモリ・セル６０Ｒ）を示す図５を参照することにより、最もよく示される。右側のメモリ・セル６０Ｒをプログラムするためには、メモリ・ゲート２６Ｒを正の電圧（例えば、４Ｖから８Ｖ）に上昇させ、制御ゲート４６を正の電圧（例えば、１Ｖから３Ｖ）に上昇させ、ソース領域３８Ｌを接地電位に又はその付近に保持し、ソース領域３８Ｒを正の電圧（例えば、２Ｖから５Ｖ）に上昇させる。ソース領域３８Ｌからの電子は、チャネル領域５８の中に加速してソース領域３８Ｒの方向に向かい、ホット・チャネル電子注入によって酸化物層２２を通して注入され、電荷トラップ誘電体２４Ｒにトラップされる。左側のメモリ・セル６０Ｌをプログラムするためには、上述の左側の電圧と右側の電圧を逆にする。
右側のメモリ・セル６０Ｒを読み取るためには、ソース領域３８Ｒを接地付近に保持する。正の電圧をメモリ・ゲート２６Ｒ（例えば、−３Ｖから０Ｖ）及び制御ゲート４６（例えば、１Ｖから４Ｖ）に印加する。正の電圧をソース領域３８Ｌに印加して、ソース領域３８Ｌのデプリーション領域を拡張させ、チャネル領域５８に侵入するようにし、電荷トラップ誘電体２４Ｌを越えて延びるようにする。正の電圧（例えば、０Ｖから３Ｖ）をメモリ・ゲート２６Ｌに印加して、領域３８Ｌの周りのデプリーション領域の形成を高めることができる。従って、電荷トラップ誘電体２４Ｌがプログラムされた状態であるかどうかは、メモリ・セル６０Ｒを読み取る際には無関係である。制御ゲート４６の正の電圧は、制御ゲート４６の下のチャネル領域５８のその部分をオンにする（導電性にする）。メモリ・ゲート２６Ｒに印加された電圧は、電荷トラップ誘電体２４Ｒがトラップされた電子の電荷を閉じ込めない（すなわち、プログラムされていない）場合には、その下のチャネル領域５８の一部を同様にオン（すなわち、導電性）にするようになっている。チャネル領域の両方の部分が導電性であることにより、電流はチャネル領域５８にわたって流れ、プログラムされていない状態（例えば、「０」の状態）を示す。しかしながら、電荷トラップ誘電体２４Ｒがトラップされた電子の電荷を閉じ込めている（すなわち、プログラムされている）場合には、下のチャネル領域５８の一部は、オンにならない（すなわち、導電性でない）。チャネル領域の一部がオフになることにより、ほとんど又は少しの電流も、チャネル領域にわたって流れることはなく、プログラムされた状態（例えば、「１」の状態）を示す。左側のメモリ・セル６０Ｌを読み取るためには、上記の左側の電圧と右側の電圧を逆にする。
モリ・セルをプログラムされた状態からメ消去するためには、基板２０及びソース３８Ｒ及び／又は３８Ｌを正の高電圧に接続して、これにより正孔を基板から電荷トラップ誘電体２４Ｒ及び／又は２４Ｌに注入して、トラップされた電子を中和することができる。或いは、メモリ・ゲート２６Ｒ及び２６Ｌか又は制御ゲート４６のいずれかを高電圧に上昇させて、正孔を電荷トラップ誘電体２４Ｒ及び／又は２４Ｌに注入することができる。
ここで用いられる「の上に」又は「上に」及び「の下に」という用語は、「真上に」又は「真下に」（その間に介在する材料、要素又は空間が配置されない）と、「間接的に上に」又は「間接的に下に」（その間に介在する材料、要素又は空間が配置される）とを包括的に含むことに注目すべきである。同様に、「隣接する」という用語は、「直接隣接する」（その間に介在する材料、要素又は空間が配置されない）と、「間接的に隣接する」（その間に介在する材料、要素又は空間が配置される）とを含む。例えば、「基板の上に」要素を形成するということは、その間に介在する材料／要素をもたずに基板の真上に要素を形成すること、並びに、その間に１つ又はそれ以上の介在する材料／要素をもって基板上に間接的に要素を形成することを含むことができる。
ここで用いられる「の上に」又は「上に」及び「の下に」という用語は、「真上に」又は「真下に」（その間に介在する材料、要素又は空間が配置されない）と、「間接的に上に」又は「間接的に下に」（その間に介在する材料、要素又は空間が配置される）とを包括的に含むことに注目すべきである。同様に、「隣接する」という用語は、「直接隣接する」（その間に介在する材料、要素又は空間が配置されない）と、「間接的に隣接する」（その間に介在する材料、要素又は空間が配置される）とを含む。例えば、「基板の上に」要素を形成するということは、その間に介在する材料／要素をもたずに基板の真上に要素を形成すること、並びに、その間に１つ又はそれ以上の介在する材料／要素をもって基板上に間接的に要素を形成することを含むことができる。
本発明は、上述され、ここで示された実施形態に限定されるものではないが、添付の特許請求の範囲の範囲内に入るあらゆる及びすべての変形態様をも包含することを理解すべきである。例えば、上述の材料、工程及び数値例は、例示的なものに過ぎず、特許請求の範囲を制限するものと考えるべきではない。さらに、特許請求の範囲及び明細書から明らかであるように、すべての方法ステップを、示されたか又は請求された正確な順番で実行される必要があるわけではなく、むしろ本発明のＮＲＯＭメモリ・セルの適当な形成を可能にするあらゆる順番で実行される。最後に、単一の材料層は、このような又は同様の材料の多層として形成でき、逆もまた同様である。
２０：基板
２２：酸化物層
２４：窒化物層
２６：ポリ層、メモリ・ゲート
３０：トレンチ
３２：第１スペーサ
３４：第２スペーサ
３６：ポリ・ブロック
３８：第１（ソース）領域
４６：ポリ層、制御ゲート
４８：窒化物スペーサ
５０：第２（ドレイン）領域
５８：チャネル領域
６０：メモリ・セル
２２：酸化物層
２４：窒化物層
２６：ポリ層、メモリ・ゲート
３０：トレンチ
３２：第１スペーサ
３４：第２スペーサ
３６：ポリ・ブロック
３８：第１（ソース）領域
４６：ポリ層、制御ゲート
４８：窒化物スペーサ
５０：第２（ドレイン）領域
５８：チャネル領域
６０：メモリ・セル
Claims (18)
- メモリ・デバイスを第１導電型の基板上に形成する方法であって、
第１絶縁材料層を前記基板上に形成し、
電子トラップ誘電性材料を前記第１絶縁材料層上に形成し、
第１導電性材料を前記電子トラップ誘電性材料上に形成し、
材料スペーサを前記第１導電性材料上に形成し、
前記第１絶縁材料層、前記電子トラップ誘電性材料及び前記第１導電性材料の部分を除去して、前記材料スペーサの下に配置される該第１絶縁材料層、該電子トラップ誘電性材料及び該第１導電性材料のセグメントを形成し、
前記第１導電型とは異なる第２導電型を有する第１及び第２離間領域を前記基板に形成すること、
を含み、第１及び第２部分をもつチャネル領域が、前記基板の前記第１及び第２離間領域に定められ、前記電子トラップ誘電性材料及び前記第１導電性材料の前記セグメントが前記チャネル領域の第１部分上に配置されて、その導電性を制御するようになっており、
前記チャネル領域の第２部分の上に第２絶縁材料層を形成し、
前記第２絶縁材料層上に第２導電性材料を形成すること、
を含み、前記第２導電性材料は、チャネル領域の第２部分の上方に配置され、前記チャネル領域の第２部分から絶縁され、前記チャネル領域の第２部分の導電性を制御するようになっており、
第３絶縁材料層を前記第１導電性材料と前記第２導電性材料との間側方配置され、かつ、前記電子トラップ誘電性材料の上に配置すること、
を含み、前記第２絶縁材料層は、前記第３絶縁材料層の厚さよりも薄い厚さを持つ、
ことを特徴とし、
さらに、
前記第２導電性材料を形成することが、
前記第２導電性材料層を前記基板上に形成し、
第２の材料スペーサを前記第２導電性材料層の一部の上に形成し、
異方性エッチング工程を実行して、前記第２導電性材料層の一部を除去する、
ことを含み、前記第２の材料スペーサの下に配置された前記第２導電性材料層の一部が、該第２の材料スペーサにより前記異方性エッチング工程から保護される、
ことを特徴とする方法。 - 前記材料スペーサを形成することが、
材料層を前記導電性材料上に形成し、
トレンチを前記材料層内に形成し、
スペーサ材料を前記材料層上の前記トレンチ内に形成し、
異方性エッチング工程を実行して、前記トレンチの側壁に沿った材料スペーサ以外のスペーサ材料を除去する、
ことを含むことを特徴とする請求項１に記載の方法。 - 前記トレンチを前記導電性材料及び前記電子トラップ誘電性材料を通して延ばし、
第２の材料スペーサを前記トレンチの前記側壁に沿って、前記導電性材料及び前記電子トラップ誘電性材料に対して横方向に隣接して形成する、
ことをさらに含むことを特徴とする請求項２に記載の方法。 - 前記第１の領域と電気的に接触している導電性材料のブロックを前記トレンチ内に形成することをさらに含むことを特徴とする請求項３に記載の方法。
- 前記電子トラップ誘電性材料及び前記第１導電性材料の部分を除去することが、
異方性エッチング工程を実行して、前記電子トラップ誘電性材料及び前記第１導電性材料の一部を除去する、
ことを含み、前記電子トラップ誘電性材料及び前記該第１導電性材料の前記セグメントが、前記材料スペーサにより前記異方性エッチング工程から保護される、
ことを特徴とする請求項１に記載の方法。 - メモリ・デバイスを第１導電型の基板上に形成する方法であって、
絶縁材料の第１の層を前記基板上に形成し、
電子トラップ誘電性材料の第２の層を前記第１の層上に形成し、
導電性材料の第３の層を前記第２の層上に形成し、
材料の第４の層を前記第３の層上に形成し、
トレンチを前記第４の層内に形成し、
材料スペーサを前記トレンチの側壁に沿って形成し、
前記トレンチの下に配置され、前記第１導電型とは異なる第２導電型を有する第１の領域を前記基板に形成し、
前記トレンチに隣接した前記第４の層の一部を除去し、
前記第２及び前記第３の層の一部を除去して、各々が前記材料スペーサの１つの下に配置される該第２の層及び第の該３層のセグメントを形成し、
絶縁材料の第５の層を前記基板上に形成し、
前記第５の層上に導電性材料の第６の層を形成し、
前記第２導電型を有する第２の領域の対を前記基板内に形成する、
ことを含み、チャネル領域の対の各々は、前記基板において前記第１の領域と前記第２の領域の対の１つとの間に定められており、各々のチャネル領域が、第１部分と第２部分とを含み、
前記第２の層及び第３の層のセグメントの各々が前記第１部分の１つの上に配置されて、その導電性を制御し、前記第６の層がその部分を含み、その各々が、前記チャネル領域の第２部分の１つの上に配置され、前記チャネル領域の第２部分から絶縁されて、前記チャネル領域の第２部分の導電性を制御するようになっており、
前記第３の層と前記第６の層との間側方に配置され、かつ、前記第２の層の上に配置される絶縁材料の第７の層を形成すること、
を含み、前記第５の層は、前記第７の層の厚さよりも薄い厚さを持つ、
ことを特徴とし、さらに、
前記第６の層を形成することが、
第２の材料スペーサを前記第６の層の一部の上に形成し、
異方性エッチング工程を実行して、前記第６の層の一部を除去する、
ことを含み、前記第６の層の一部が、前記第２の材料スペーサにより前記異方性エッチング工程から保護される、
ことを特徴とする方法。 - 絶縁材料層を前記第１の層と前記基板との間に形成することをさらに含むことを特徴とする請求項６に記載の方法。
- 前記材料スペーサを形成することが、
スペーサ材料を前記第４の層上の前記トレンチ内に形成し、
異方性エッチング工程を実行して、前記トレンチの側壁に沿った材料スペーサ以外のスペーサ材料を除去する、
ことを含むことを特徴とする請求項６に記載の方法。 - 前記トレンチを前記第２の層及び前記第３の層を通して延ばし、
第２の材料スペーサを前記トレンチの前記側壁に沿って、前記第２の層及び前記第３の層に対して横方向に隣接して形成する、
ことをさらに含むことを特徴とする請求項８に記載の方法。 - 前記第１の領域と電気的に接触している導電性材料のブロックを前記トレンチ内に形成することをさらに含むことを特徴とする請求項９に記載の方法。
- 前記第２の層及び前記第３の層の一部を除去することが、
異方性エッチング工程を実行して、前記第２の層及び前記第３の層の一部を除去する、ことを含み、前記第２の層及び前記第３の層の前記セグメントが、前記材料スペーサにより前記異方性エッチング工程から保護される、
ことを含むことを特徴とする請求項６に記載の方法。 - メモリ・デバイスを第１導電型の基板上に形成する方法であって、
第１絶縁材料層を前記基板上に形成し、
電子トラップ誘電性材料を前記第１絶縁材料層上に形成し、
第１導電性材料を前記電子トラップ誘電性材料上に形成し、
一対の材料スペーサを前記第１導電性材料上に形成し、
前記第１絶縁材料層、前記電子トラップ誘電性材料及び前記第１導電性材料の部分を除去して、各々が前記材料スペーサの１つの下に配置される該第１絶縁材料層、該電子トラップ誘電性材料及び該第１導電性材料のセグメントを形成する、
ことにより各々が形成されたメモリ・セルの対を前記基板上に形成し、
各々が前記メモリ・セルの対の１つ及び前記メモリ・セルの対の１つの対の間の下に配置され、前記第１の導電型とは異なる第２の導電型を有する複数の第１の領域を前記基板上に形成する、
ことを含み、複数のチャネル領域が、隣接する前記第１の領域の対の間に延びる状態で、前記基板において定められており、前記チャネル領域の各々が、第１部分と第２部分とを有しており、
前記チャネル領域の第２部分の上に第２絶縁材料層を形成し、 前記メモリ・セルの対の上に延び、その各々が前記第２絶縁材料層の上に延び、前記チャネル領域の第２の部分の１つの上に配置される部分を含んで、その導電性を制御する、第２導電性材料層を形成し、
前記電子トラップ誘電性材料及び前記第１導電性材料の前記セグメントの各々が前記チャネル領域の第１部分の１つの上に配置されて、その導電性を制御するようになっており、
メモリ・セルの各々に対して、前記第１導電性材料と前記第２導電性材料との間側方に配置され、かつ、前記電子トラップ誘電性材料上に配置される第３絶縁材料層を形成すること、
を含み、前記第２絶縁材料層は、前記第３絶縁材料層の厚さよりも薄い厚さを持つ、
ことを特徴とし、さらに、
前記電子トラップ誘電性材料及び前記第１導電性材料の一部を除去することが、
異方性エッチング工程を実行して、前記電子トラップ誘電性材料及び前記第１導電性材料の一部を除去する、
ことを含み、前記電子トラップ誘電性材料及び前記該第１導電性材料の前記セグメントが、前記材料スペーサにより前記異方性エッチング工程から保護される、
ことを特徴とする方法。 - 前記メモリ・セルの対の各々において、前記材料スペーサを形成することが、
材料層を前記導電性材料上に形成し、
トレンチを前記材料層内に形成し、
スペーサ材料を前記材料層上の前記トレンチ内に形成し、
異方性エッチング工程を実行して、前記トレンチの側壁に沿った材料スペーサ以外のスペーサ材料を除去する、
ことを含むことを特徴とする請求項１２に記載の方法。 - 前記メモリ・セルの対の各々を形成することが、
前記トレンチを前記導電性材料及び前記電子トラップ誘電性材料を通して延ばし、
一対の第２の材料スペーサを前記トレンチの前記側壁に沿って、前記導電性材料及び前記電子トラップ誘電性材料に対して横方向に隣接して形成する、
ことをさらに含むことを特徴とする請求項１３に記載の方法。 - 前記メモリ・セルの対の各々を形成することが、
前記第１の領域と電気的に接触している導電性材料のブロックを前記トレンチ内に形成する、
ことをさらに含むことを特徴とする請求項１４に記載の方法。 - メモリ・デバイスであって、
基板上に配置された一対の第１の絶縁材料セグメントと、
前記第１の絶縁材料セグメント上に配置された一対の電子トラップ誘電性材料のセグメントと、
前記電子トラップ誘電性材料のセグメントの上に配置された一対の第１の導電性材料のセグメントと、
前記第１の導電性材料のセグメントの上に配置された一対の材料スペーサと、
前記基板のメモリ・セルの対及び該メモリ・セルの対の間の下に形成され、第１導電型とは異なる第２誘電型を有する第１の領域と
を各々が含む、第１導電型の基板上に形成されたメモリ・セルの対と、
各々が隣接する前記第１の領域の対の間に延びる、前記基板において定められた複数のチャネル領域と、
を備え、前記チャネル領域の各々が、第１部分と第２部分とを有し、前記電子トラップ誘電性材料及び前記第１導電性材料の前記セグメントの各々が前記チャネル領域の第１部分の１つの上に配置されて、その導電性を制御するようになっており、
前記チャネルの第２部分の１つの上に各々が配置される一対の第２の絶縁材料セグメントと
前記メモリ・セルの対の上に延び、各々が前記チャネル領域の第２部分の１つの上に延び、これらから絶縁される部分を含んで、その導電性を制御する第２の導電性材料層と、
メモリ・セルの各々に対して、前記第１の導電性材料と前記第２の導電性材料との間側方に配置され、前記電子トラップ誘電性材料上に配置される第３の絶縁材料層とを備え、
前記第２の絶縁材料層は、前記第３の絶縁材料層の厚さよりも薄い厚さを持つ、
ことを特徴とし、
前記第２導電性材料を形成することが、
前記第２導電性材料層を前記基板上に形成し、
第２の材料スペーサを前記第２導電性材料層の一部の上に形成し、
異方性エッチング工程を実行して、前記第２導電性材料層の一部を除去する、
ことを含み、前記第２の材料スペーサの下に配置された前記第２導電性材料層の一部が、
該第２の材料スペーサにより前記異方性エッチング工程から保護される、
するメモリ・デバイス。 - 前記メモリ・セルの対の各々が、
前記電子トラップ誘電性材料のセグメントの対の間と、前記第１導電性材料のセグメントの対の間に配置されたトレンチと、
前記トレンチ内に配置され、前記第１の領域と電気的に接触している導電性材料のブロックと、
をさらに含むことを特徴とする請求項１６に記載のデバイス。 - 前記メモリ・セルの対の各々が、
前記トレンチの前記側壁に沿って、前記導電性材料及び前記電子トラップ誘電性材料の前記セグメントに対して横方向に隣接して形成された一対の第２の材料スペーサ、
をさらに備えることを特徴とする請求項１７に記載のデバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/962008 | 2004-10-08 | ||
| US10/962,008 US7119396B2 (en) | 2004-10-08 | 2004-10-08 | NROM device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2006114921A JP2006114921A (ja) | 2006-04-27 |
| JP5348824B2 true JP5348824B2 (ja) | 2013-11-20 |
Family
ID=36145892
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005322821A Active JP5348824B2 (ja) | 2004-10-08 | 2005-10-07 | Ｎｒｏｍデバイス及びその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US7119396B2 (ja) |
| JP (1) | JP5348824B2 (ja) |
| KR (1) | KR101138214B1 (ja) |
| CN (1) | CN100501976C (ja) |
| TW (1) | TWI358090B (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8803217B2 (en) * | 2007-03-13 | 2014-08-12 | Freescale Semiconductor, Inc. | Process of forming an electronic device including a control gate electrode, a semiconductor layer, and a select gate electrode |
| US7916544B2 (en) * | 2008-01-25 | 2011-03-29 | Micron Technology, Inc. | Random telegraph signal noise reduction scheme for semiconductor memories |
| JP2010016178A (ja) * | 2008-07-03 | 2010-01-21 | Nec Electronics Corp | 不揮発性半導体記憶装置 |
| CN101777561B (zh) * | 2010-01-12 | 2013-05-01 | 上海宏力半导体制造有限公司 | 分栅型非易失性存储器及其制造方法 |
| US9484261B2 (en) | 2013-07-05 | 2016-11-01 | Silicon Storage Technology, Inc. | Formation of self-aligned source for split-gate non-volatile memory cell |
| US9472645B1 (en) | 2015-06-08 | 2016-10-18 | Taiwan Semiconductor Manufacturing Co., Ltd. | Dual control gate spacer structure for embedded flash memory |
| US9634019B1 (en) * | 2015-10-01 | 2017-04-25 | Silicon Storage Technology, Inc. | Non-volatile split gate memory cells with integrated high K metal gate, and method of making same |
| US9634020B1 (en) * | 2015-10-07 | 2017-04-25 | Silicon Storage Technology, Inc. | Method of making embedded memory device with silicon-on-insulator substrate |
| US10714634B2 (en) | 2017-12-05 | 2020-07-14 | Silicon Storage Technology, Inc. | Non-volatile split gate memory cells with integrated high K metal control gates and method of making same |
| US10797647B1 (en) * | 2019-08-05 | 2020-10-06 | GM Global Technology Operations LLC | Receiver apparatus |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5768192A (en) * | 1996-07-23 | 1998-06-16 | Saifun Semiconductors, Ltd. | Non-volatile semiconductor memory cell utilizing asymmetrical charge trapping |
| US6768165B1 (en) * | 1997-08-01 | 2004-07-27 | Saifun Semiconductors Ltd. | Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping |
| US6255166B1 (en) * | 1999-08-05 | 2001-07-03 | Aalo Lsi Design & Device Technology, Inc. | Nonvolatile memory cell, method of programming the same and nonvolatile memory array |
| US6525371B2 (en) * | 1999-09-22 | 2003-02-25 | International Business Machines Corporation | Self-aligned non-volatile random access memory cell and process to make the same |
| US6329685B1 (en) * | 1999-09-22 | 2001-12-11 | Silicon Storage Technology, Inc. | Self aligned method of forming a semiconductor memory array of floating gate memory cells and a memory array made thereby |
| JP2001357681A (ja) * | 2000-06-12 | 2001-12-26 | Sony Corp | 半導体記憶装置およびその駆動方法 |
| TW503528B (en) * | 2000-07-12 | 2002-09-21 | Koninkl Philips Electronics Nv | Semiconductor device |
| KR100437470B1 (ko) * | 2001-01-31 | 2004-06-23 | 삼성전자주식회사 | 플래쉬 메모리 셀을 갖는 반도체 장치 및 그 제조 방법 |
| JP2002299473A (ja) * | 2001-03-29 | 2002-10-11 | Fujitsu Ltd | 半導体記憶装置及びその駆動方法 |
| US6486028B1 (en) * | 2001-11-20 | 2002-11-26 | Macronix International Co., Ltd. | Method of fabricating a nitride read-only-memory cell vertical structure |
| US6773994B2 (en) * | 2001-12-26 | 2004-08-10 | Agere Systems Inc. | CMOS vertical replacement gate (VRG) transistors |
| JP3983105B2 (ja) * | 2002-05-29 | 2007-09-26 | Ｎｅｃエレクトロニクス株式会社 | 不揮発性半導体記憶装置の製造方法 |
| US20030235076A1 (en) * | 2002-06-21 | 2003-12-25 | Micron Technology, Inc. | Multistate NROM having a storage density much greater than 1 Bit per 1F2 |
| US6853587B2 (en) * | 2002-06-21 | 2005-02-08 | Micron Technology, Inc. | Vertical NROM having a storage density of 1 bit per 1F2 |
| JP2004152924A (ja) * | 2002-10-30 | 2004-05-27 | Renesas Technology Corp | 半導体記憶素子および半導体装置 |
| KR100480645B1 (ko) * | 2003-04-01 | 2005-03-31 | 삼성전자주식회사 | 역자기 정합 방식을 이용한 트윈―ｏｎｏ 형태의ｓｏｎｏｓ 메모리 소자 제조 방법 |
| KR100525448B1 (ko) * | 2004-04-30 | 2005-11-02 | 동부아남반도체 주식회사 | 플래시 메모리 소자의 제조 방법 |
-
2004
- 2004-10-08 US US10/962,008 patent/US7119396B2/en active Active
-
2005
- 2005-09-13 TW TW094131508A patent/TWI358090B/zh active
- 2005-10-07 KR KR1020050094338A patent/KR101138214B1/ko active IP Right Grant
- 2005-10-07 JP JP2005322821A patent/JP5348824B2/ja active Active
- 2005-10-08 CN CNB2005101084151A patent/CN100501976C/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN1835210A (zh) | 2006-09-20 |
| CN100501976C (zh) | 2009-06-17 |
| TW200618124A (en) | 2006-06-01 |
| KR101138214B1 (ko) | 2012-04-24 |
| JP2006114921A (ja) | 2006-04-27 |
| KR20060052105A (ko) | 2006-05-19 |
| TWI358090B (en) | 2012-02-11 |
| US20060079053A1 (en) | 2006-04-13 |
| US7119396B2 (en) | 2006-10-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5348824B2 (ja) | Ｎｒｏｍデバイス及びその製造方法 | |
| US7005349B2 (en) | Method of manufacturing twin-ONO-type SONOS memory using reverse self-alignment process | |
| US6764905B2 (en) | Method of manufacturing a scalable flash EEPROM memory cell with floating gate spacer wrapped by control gate | |
| US7208376B2 (en) | Self aligned method of forming a semiconductor memory array of floating gate memory cells with buried floating gate and pointed channel region | |
| US7205198B2 (en) | Method of making a bi-directional read/program non-volatile floating gate memory cell | |
| TWI383473B (zh) | 形成具有源極側消除的浮動閘極記憶體晶胞之半導體記憶體陣列的自我對準方法，及由此方法製造的記憶體陣列 | |
| JP6656412B2 (ja) | スプリットゲート、ツインビット不揮発性メモリセル | |
| US20050237807A1 (en) | Bi-directional read/program non-volatile floating gate memory cell and array thereof, and method of formation | |
| US10608090B2 (en) | Method of manufacturing a split-gate flash memory cell with erase gate | |
| KR20170039297A (ko) | 플로팅 게이트 커플링의 향상된 측방향 제어 게이트를 이용하여 개선된 스케일링을 가지는 분리형 게이트 플래시 메모리 셀 | |
| US11404545B2 (en) | Method of forming split-gate flash memory cell with spacer defined floating gate and discretely formed polysilicon gates | |
| US20050277250A1 (en) | Method for fabricating a floating gate memory device | |
| KR20230029954A (ko) | 워드 라인 게이트 위에 소거 게이트가 배치된 분리형 게이트 비휘발성 메모리 셀, 및 이의 제조 방법 | |
| JP4662680B2 (ja) | 埋め込みビット線および上昇されたソース線を持つ浮遊ゲート・メモリセルの半導体メモリ配列を形成するセルフアライメント方法及びその方法により製造されたメモリ配列 | |
| JP2005260235A (ja) | トレンチ内に独立制御可能な制御ゲートを有する埋込ビット線型不揮発性浮遊ゲートメモリセル、そのアレイ、及び製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20081003 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120223 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120305 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20120605 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20120608 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120704 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120730 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20121030 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20121102 |
|
| RD13 | Notification of appointment of power of sub attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7433 Effective date: 20121227 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20121227 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130129 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130402 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130702 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130723 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130820 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 5348824 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |