JP3264365B2 - 不揮発性記憶素子 - Google Patents
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
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- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
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-
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性記憶素
子、記憶装置および不揮発性記憶素子の製造方法に関
し、特に、データ保持不良の発生を抑えることができる
信頼性の高い不揮発性記憶素子、記憶装置および不揮発
性記憶素子の製造方法に関するものである。
子、記憶装置および不揮発性記憶素子の製造方法に関
し、特に、データ保持不良の発生を抑えることができる
信頼性の高い不揮発性記憶素子、記憶装置および不揮発
性記憶素子の製造方法に関するものである。
【０００２】
【従来の技術】従来より、半導体記憶素子の一つとし
て、電気的に書込みおよび消去が可能な不揮発性記憶素
子がある。
て、電気的に書込みおよび消去が可能な不揮発性記憶素
子がある。
【０００３】図４は、従来の不揮発性記憶素子３００の
基本構成を概略的に示す平面図であり、図５は、図４の
Ｙ−Ｙ’線に沿って不揮発性記憶素子３００を切断した
場合に得られる断面図を表わしている。
基本構成を概略的に示す平面図であり、図５は、図４の
Ｙ−Ｙ’線に沿って不揮発性記憶素子３００を切断した
場合に得られる断面図を表わしている。
【０００４】図４〜図５に示した不揮発性記憶素子３０
０は、ＦＬＯＴＯＸ型（Ｆｌｏａｔｉｎｇ ｇａｔｅ
Ｔｕｎｎｅｌ Ｏｘｉｄｅ）のＥＥＰＲＯＭを構成する
記憶素子である。
０は、ＦＬＯＴＯＸ型（Ｆｌｏａｔｉｎｇ ｇａｔｅ
Ｔｕｎｎｅｌ Ｏｘｉｄｅ）のＥＥＰＲＯＭを構成する
記憶素子である。
【０００５】以下、従来の不揮発性記憶素子の一例とし
て、図４〜図５に示す不揮発性記憶素子３００の構成と
その動作について説明する。
て、図４〜図５に示す不揮発性記憶素子３００の構成と
その動作について説明する。
【０００６】図４〜図５を参照して、不揮発性記憶素子
３００は、フローティングゲート電極層５１、コントロ
ールゲート電極層５３、層間絶縁膜５４、絶縁膜５５、
トンネル酸化膜５２、ソース／ドレイン領域５６、５
７、５８、および不純物拡散領域５９を有している。
３００は、フローティングゲート電極層５１、コントロ
ールゲート電極層５３、層間絶縁膜５４、絶縁膜５５、
トンネル酸化膜５２、ソース／ドレイン領域５６、５
７、５８、および不純物拡散領域５９を有している。
【０００７】ソース／ドレイン領域５６、５７、５８、
および不純物拡散領域５９は、Ｐ型シリコン基板４０の
主表面上に所定の間隔を隔てて形成される。
および不純物拡散領域５９は、Ｐ型シリコン基板４０の
主表面上に所定の間隔を隔てて形成される。
【０００８】フローティングゲート電極層５１は、ソー
ス／ドレイン領域５６から不純物拡散領域５９に至る領
域の上に、絶縁膜５５を介在して形成される。
ス／ドレイン領域５６から不純物拡散領域５９に至る領
域の上に、絶縁膜５５を介在して形成される。
【０００９】コントロールゲート電極層５３は、フロー
ティングゲート電極層５１上に、層間絶縁膜５４を介在
して形成される。
ティングゲート電極層５１上に、層間絶縁膜５４を介在
して形成される。
【００１０】さらに、フローティングゲート電極層５１
は突出部分を有する。この突出部分は、トンネル酸化膜
５２を介在して不純物拡散領５９上に形成されている。
は突出部分を有する。この突出部分は、トンネル酸化膜
５２を介在して不純物拡散領５９上に形成されている。
【００１１】図４〜図５を参照して、不揮発性記憶素子
３００はさらに、選択ゲート５０、およびビット線６１
を有している。
３００はさらに、選択ゲート５０、およびビット線６１
を有している。
【００１２】選択ゲート５０は、ソース／ドレイン領域
５７からソース／ドレイン領域５８に至る領域上に形成
される。ソース／ドレイン領域５７とソース／ドレイン
領域５８とに挟まれる領域は、選択ゲート５０に与えら
れる信号に応答して導通／非導通状態になる。
５７からソース／ドレイン領域５８に至る領域上に形成
される。ソース／ドレイン領域５７とソース／ドレイン
領域５８とに挟まれる領域は、選択ゲート５０に与えら
れる信号に応答して導通／非導通状態になる。
【００１３】ソース／ドレイン領域５８上には、電位を
取出すためのコンタクト孔６２が形成されている。ソー
ス／ドレイン領域５８は、コンタクト孔６２を介して、
ビット線６１に接続される。フローティングゲート電極
層５１、およびコントロールゲート電極層５３を構成要
素とするメモリトランジスタの有する情報は、ビット線
６１を介して外部の周辺回路に出力される。
取出すためのコンタクト孔６２が形成されている。ソー
ス／ドレイン領域５８は、コンタクト孔６２を介して、
ビット線６１に接続される。フローティングゲート電極
層５１、およびコントロールゲート電極層５３を構成要
素とするメモリトランジスタの有する情報は、ビット線
６１を介して外部の周辺回路に出力される。
【００１４】次に、図４〜図５に示す不揮発性記憶素子
３００の動作について説明する。不揮発性記憶素子３０
０は、書込み、消去、そして読出の３つの動作モードを
有する。不揮発性記憶素子３００は、フローティングゲ
ート電極層５１の帯電状態によって情報（書込み、消去
状態）を記憶する。フローティングゲート電極層５１へ
の電荷の注入、放出は、トンネル酸化膜５２を通過する
Ｆ−Ｎ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネル電
流を利用して行なわれる。
３００の動作について説明する。不揮発性記憶素子３０
０は、書込み、消去、そして読出の３つの動作モードを
有する。不揮発性記憶素子３００は、フローティングゲ
ート電極層５１の帯電状態によって情報（書込み、消去
状態）を記憶する。フローティングゲート電極層５１へ
の電荷の注入、放出は、トンネル酸化膜５２を通過する
Ｆ−Ｎ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネル電
流を利用して行なわれる。
【００１５】消去動作モードでは、コントロールゲート
電極層５３および選択ゲート５０に消去電圧ＶＰＰ（高
電圧）を印加する。同時に、ビット線６１を接地して、
ソース／ドレイン領域５８を接地電位にする。この結
果、不純物拡散領域５９からフローティングゲート電極
層５１に電子が注入され、フローティングゲート電極層
５１が、負に帯電する。
電極層５３および選択ゲート５０に消去電圧ＶＰＰ（高
電圧）を印加する。同時に、ビット線６１を接地して、
ソース／ドレイン領域５８を接地電位にする。この結
果、不純物拡散領域５９からフローティングゲート電極
層５１に電子が注入され、フローティングゲート電極層
５１が、負に帯電する。
【００１６】フローティングゲート電極層５１が、負に
帯電すると、コントロールゲート電極層５３の下方に形
成されたメモリトランジスタのしきい値電圧Ｖｔｈが高
くなる。この状態を、消去状態（”１”状態）と呼ぶ。
帯電すると、コントロールゲート電極層５３の下方に形
成されたメモリトランジスタのしきい値電圧Ｖｔｈが高
くなる。この状態を、消去状態（”１”状態）と呼ぶ。
【００１７】書込み動作モードでは、コントロールゲー
ト電極層５３を接地電位とし、選択ゲート５０およびソ
ース／ドレイン領域５８に高電圧を印加する。この結
果、フローティングゲート電極層５１に蓄積された電子
が不純物拡散領域５９に放出され、フローティングゲー
ト電極層５１が、正に帯電する。
ト電極層５３を接地電位とし、選択ゲート５０およびソ
ース／ドレイン領域５８に高電圧を印加する。この結
果、フローティングゲート電極層５１に蓄積された電子
が不純物拡散領域５９に放出され、フローティングゲー
ト電極層５１が、正に帯電する。
【００１８】フローティングゲート電極層５１が、正に
帯電すると、しきい値電圧Ｖｔｈが低くなる。この状態
を、書込み状態（”０”状態）と呼ぶ。
帯電すると、しきい値電圧Ｖｔｈが低くなる。この状態
を、書込み状態（”０”状態）と呼ぶ。
【００１９】読出動作モードでは、コントロールゲート
電極層５３に、消去状態と書込み状態のしきい値電圧Ｖ
ｔｈの中間の電圧を供給する。フローティングゲート電
極層５１が正に帯電している（”０”）状態であれば、
不純物拡散領域５９とソース／ドレイン領域５６との間
の領域ＥＲ３にチャネルが形成される。一方、フローテ
ィングゲート電極層５１が負に帯電している（”１”）
状態であれば、領域ＲＥ３にチャネルは形成されない。
電極層５３に、消去状態と書込み状態のしきい値電圧Ｖ
ｔｈの中間の電圧を供給する。フローティングゲート電
極層５１が正に帯電している（”０”）状態であれば、
不純物拡散領域５９とソース／ドレイン領域５６との間
の領域ＥＲ３にチャネルが形成される。一方、フローテ
ィングゲート電極層５１が負に帯電している（”１”）
状態であれば、領域ＲＥ３にチャネルは形成されない。
【００２０】従って、コントロールゲート電極層５３に
電圧を印加した場合に、ビット線６１に流れる電流によ
って、”０”（領域ＥＲ３が導通状態）、もしくは”
１”（領域ＥＲ３が非導通状態）の情報が読み出され
る。
電圧を印加した場合に、ビット線６１に流れる電流によ
って、”０”（領域ＥＲ３が導通状態）、もしくは”
１”（領域ＥＲ３が非導通状態）の情報が読み出され
る。
【００２１】
【発明が解決しようとする課題】このように、従来の不
揮発性記憶素子３００は、トンネル電流を利用してフロ
ーティングゲート電極層５１の帯電状態を変化させるこ
とにより、情報の記憶を行なう。
揮発性記憶素子３００は、トンネル電流を利用してフロ
ーティングゲート電極層５１の帯電状態を変化させるこ
とにより、情報の記憶を行なう。
【００２２】しかしながら、フローティングゲート電極
層５１への電子の注入、放出を行なうためには、上述の
ように、高電圧を印加する必要がある。このため、何回
も、書込み、および消去を行なうと、高電圧のストレス
によって、トンネル酸化膜５２に劣化、破損が生じてし
まう。
層５１への電子の注入、放出を行なうためには、上述の
ように、高電圧を印加する必要がある。このため、何回
も、書込み、および消去を行なうと、高電圧のストレス
によって、トンネル酸化膜５２に劣化、破損が生じてし
まう。
【００２３】この結果として、フローティングゲート電
極層５１に注入されている電子が、トンネル酸化膜５２
の微少なリークを通じて抜けるといった現象、すなわ
ち、データ保持不良が発生するという問題があった。
極層５１に注入されている電子が、トンネル酸化膜５２
の微少なリークを通じて抜けるといった現象、すなわ
ち、データ保持不良が発生するという問題があった。
【００２４】図６は、従来の不揮発性記憶素子３００の
故障率と、使用頻度との関係を示した図である。図６
は、バスタブカーブと呼ばれ、横軸は、使用時間を、縦
軸は、故障率をそれぞれ示している。
故障率と、使用頻度との関係を示した図である。図６
は、バスタブカーブと呼ばれ、横軸は、使用時間を、縦
軸は、故障率をそれぞれ示している。
【００２５】図６を参照して、期間Ｔ０は、初期故障期
間と呼ばれる。使用開始直後、比較的早い時期に発生す
る故障であって、製造工程等に起因して発生する。
間と呼ばれる。使用開始直後、比較的早い時期に発生す
る故障であって、製造工程等に起因して発生する。
【００２６】期間Ｔ１は、偶発故障期間と呼ばれる。初
期故障期間後、散発的に発生する故障である。故障率
は、設計によって決定され、製品固有の信頼度を表わ
す。
期故障期間後、散発的に発生する故障である。故障率
は、設計によって決定され、製品固有の信頼度を表わ
す。
【００２７】期間Ｔ２は、摩耗故障期間と呼ばれる。時
間と共に増加する故障であって、摩耗や、疲労現象（ト
ンネル酸化膜５２の破損を含む）に起因して発生する。
間と共に増加する故障であって、摩耗や、疲労現象（ト
ンネル酸化膜５２の破損を含む）に起因して発生する。
【００２８】図６の期間Ｔ２に示すように、従来の不揮
発性記憶素子３００のトンネル酸化膜５２の破損等によ
る故障は、使用頻度に応じて急激に増加する。
発性記憶素子３００のトンネル酸化膜５２の破損等によ
る故障は、使用頻度に応じて急激に増加する。
【００２９】すなわち、使用頻度が高くなるにつれて、
データ保持不良が発生する頻度が高くなるため、従来の
不揮発性記憶素子３００を構成要素とする記憶装置の信
頼性は、使用と共に急激に低下するという問題があっ
た。
データ保持不良が発生する頻度が高くなるため、従来の
不揮発性記憶素子３００を構成要素とする記憶装置の信
頼性は、使用と共に急激に低下するという問題があっ
た。
【００３０】従って、本発明は、これらの問題点を解決
するためになされたものであって、その目的は、データ
保持不良の発生を抑えて、信頼性の高い不揮発性記憶素
子、記憶装置および不揮発性記憶素子の製造方法を提供
することにある。
するためになされたものであって、その目的は、データ
保持不良の発生を抑えて、信頼性の高い不揮発性記憶素
子、記憶装置および不揮発性記憶素子の製造方法を提供
することにある。
【００３１】
【課題を解決するための手段】請求項１に係る不揮発性
記憶素子は、トランジスタにより形成され、前記トラン
ジスタのしきい値電圧を変化させることによりデータを
記憶する不揮発性記憶素子であって、半導体基板と、前
記半導体基板の主表面の上方に形成される、電荷を帯電
するための第１のフローティングゲート電極層と、前記
主表面の上方に形成され、かつ前記第１のフローティン
グゲート電極層から絶縁された、電荷を帯電するための
第２のフローティングゲート電極層と、前記第１のフロ
ーティングゲート電極層および前記第２のフローティン
グゲート電極層の上方に、絶縁膜を介在させて形成され
るコントロールゲート電極層とを備え、前記コントロー
ルゲート電極層は、前記第１のフローティングゲート電
極層および前記第２のフローティングゲート電極層の前
記電荷の帯電を制御し、前記第１のフローティングゲー
ト電極層と、前記第２のフローティングゲート電極層と
は、前記トランジスタの電流の流れる方向に沿って配置
され、さらに、前記トランジスタの領域内であって、前
記主表面に形成される第１の不純物領域と、前記第１の
不純物領域と前記第１のフローティングゲート電極層と
の間の領域に形成され、かつ、前記第１の不純物領域と
前記第２のフローティングゲート電極層との間の領域に
形成される共通のトンネル酸化膜とを備え、前記第１の
フローティングゲート電極層への前記電荷の注入、もし
くは放出を、前記トンネル酸化膜を通過するトンネル電
流で行ない、前記第２のフローティングゲート電極層へ
の前記電荷の注入、もしくは放出を、前記トンネル酸化
膜を通過するトンネル電流で行ない、前記第２のフロー
ティングゲート電極層の帯電状態に応じてチャネルが形
成される領域が、前記第１のフローティングゲート電極
層の帯電状態に応じてチャネルが形成される領域と前記
第１の不純物領域との間に位置する。
記憶素子は、トランジスタにより形成され、前記トラン
ジスタのしきい値電圧を変化させることによりデータを
記憶する不揮発性記憶素子であって、半導体基板と、前
記半導体基板の主表面の上方に形成される、電荷を帯電
するための第１のフローティングゲート電極層と、前記
主表面の上方に形成され、かつ前記第１のフローティン
グゲート電極層から絶縁された、電荷を帯電するための
第２のフローティングゲート電極層と、前記第１のフロ
ーティングゲート電極層および前記第２のフローティン
グゲート電極層の上方に、絶縁膜を介在させて形成され
るコントロールゲート電極層とを備え、前記コントロー
ルゲート電極層は、前記第１のフローティングゲート電
極層および前記第２のフローティングゲート電極層の前
記電荷の帯電を制御し、前記第１のフローティングゲー
ト電極層と、前記第２のフローティングゲート電極層と
は、前記トランジスタの電流の流れる方向に沿って配置
され、さらに、前記トランジスタの領域内であって、前
記主表面に形成される第１の不純物領域と、前記第１の
不純物領域と前記第１のフローティングゲート電極層と
の間の領域に形成され、かつ、前記第１の不純物領域と
前記第２のフローティングゲート電極層との間の領域に
形成される共通のトンネル酸化膜とを備え、前記第１の
フローティングゲート電極層への前記電荷の注入、もし
くは放出を、前記トンネル酸化膜を通過するトンネル電
流で行ない、前記第２のフローティングゲート電極層へ
の前記電荷の注入、もしくは放出を、前記トンネル酸化
膜を通過するトンネル電流で行ない、前記第２のフロー
ティングゲート電極層の帯電状態に応じてチャネルが形
成される領域が、前記第１のフローティングゲート電極
層の帯電状態に応じてチャネルが形成される領域と前記
第１の不純物領域との間に位置する。
【００３２】
【００３３】
【００３４】
【００３５】
【００３６】
【００３７】
【００３８】
【００３９】
【００４０】
【００４１】
【００４２】
【００４３】
【００４４】
【００４５】
【００４６】
［実施の形態１］本発明の実施の形態１は、不揮発性記
憶素子において、複数のフローティングゲート電極層を
形成することにより、データ保持不良の発生を抑えるこ
とを可能とするものである。
憶素子において、複数のフローティングゲート電極層を
形成することにより、データ保持不良の発生を抑えるこ
とを可能とするものである。
【００４７】図１は、本発明の実施の形態１における不
揮発性記憶素子１００の基本構成を概略的に示す平面図
であり、図２は、図１のＺ−Ｚ’線に沿って不揮発性記
憶素子１００を切断した場合に得られる断面図を表わし
ている。
揮発性記憶素子１００の基本構成を概略的に示す平面図
であり、図２は、図１のＺ−Ｚ’線に沿って不揮発性記
憶素子１００を切断した場合に得られる断面図を表わし
ている。
【００４８】図１〜図２を参照して、不揮発性記憶素子
１００は、フローティングゲート電極層１、２、コント
ロールゲート電極層３、層間絶縁膜４、絶縁膜５、ソー
ス／ドレイン領域３０、３１、３２、および不純物拡散
領域３３、３４、３５を有している。
１００は、フローティングゲート電極層１、２、コント
ロールゲート電極層３、層間絶縁膜４、絶縁膜５、ソー
ス／ドレイン領域３０、３１、３２、および不純物拡散
領域３３、３４、３５を有している。
【００４９】ソース／ドレイン領域３０、３１、３２、
および不純物拡散領域３３、３４、３５は、Ｐ型シリコ
ン基板４０の主表面上に所定の間隔を隔てて形成され
る。
および不純物拡散領域３３、３４、３５は、Ｐ型シリコ
ン基板４０の主表面上に所定の間隔を隔てて形成され
る。
【００５０】フローティングゲート電極層２は、不純物
拡散領域３４から不純物拡散領域３５に至る領域の上
に、絶縁膜５を介在して形成される。
拡散領域３４から不純物拡散領域３５に至る領域の上
に、絶縁膜５を介在して形成される。
【００５１】フローティングゲート電極層１は、不純物
拡散領域３３、３４および３５に至る領域の上に、絶縁
膜５を介在して形成される。
拡散領域３３、３４および３５に至る領域の上に、絶縁
膜５を介在して形成される。
【００５２】コントロールゲート電極層３は、フローテ
ィングゲート電極層１、２上に層間絶縁膜４を介在して
形成される。
ィングゲート電極層１、２上に層間絶縁膜４を介在して
形成される。
【００５３】さらに、フローティングゲート電極層１、
２は共に突出部分を有する。フローティングゲート電極
層１の突出部分は、トンネル酸化膜２０を介在して不純
物拡散領域３５上に形成されている。フローティングゲ
ート電極層２の突出部分は、トンネル酸化膜２１を介在
して、同じく不純物拡散領域３５上に形成されている。
２は共に突出部分を有する。フローティングゲート電極
層１の突出部分は、トンネル酸化膜２０を介在して不純
物拡散領域３５上に形成されている。フローティングゲ
ート電極層２の突出部分は、トンネル酸化膜２１を介在
して、同じく不純物拡散領域３５上に形成されている。
【００５４】図１〜図２を参照して、不揮発性記憶素子
１００はさらに、選択ゲート１０、ビット線１１、およ
び絶縁膜１３を有している。
１００はさらに、選択ゲート１０、ビット線１１、およ
び絶縁膜１３を有している。
【００５５】選択ゲート１０は、ソース／ドレイン領域
３１からソース／ドレイン領域３２に至る領域上に形成
される。
３１からソース／ドレイン領域３２に至る領域上に形成
される。
【００５６】ソース／ドレイン領域３２の上には、電極
を取出すためのコンタクト孔１２が形成されている。ソ
ース／ドレイン領域３２は、コンタクト孔１２を介し
て、ビット線１１に接続される。
を取出すためのコンタクト孔１２が形成されている。ソ
ース／ドレイン領域３２は、コンタクト孔１２を介し
て、ビット線１１に接続される。
【００５７】絶縁膜１３は、コントロールゲート電極層
３を覆うように形成されている。続いて、本発明の実施
の形態１における不揮発性記憶素子１００の動作につい
て説明する。
３を覆うように形成されている。続いて、本発明の実施
の形態１における不揮発性記憶素子１００の動作につい
て説明する。
【００５８】不揮発性記憶素子１００は、フローティン
グゲート電極層１、２の帯電状態によって情報（書込
み、消去状態）を記憶する。フローティングゲート電極
層１、２への電荷の注入、放出は、トンネル酸化膜２
０、２１を通過して流れるＦ−Ｎトンネル電流を利用し
て行なわれる。
グゲート電極層１、２の帯電状態によって情報（書込
み、消去状態）を記憶する。フローティングゲート電極
層１、２への電荷の注入、放出は、トンネル酸化膜２
０、２１を通過して流れるＦ−Ｎトンネル電流を利用し
て行なわれる。
【００５９】消去動作モードでは、フローティングゲー
ト電極層１、２への電子の注入によって行なう。まず、
コントロールゲート電極層３および選択ゲート１０に、
消去電圧ＶＰＰを与える。同時に、ビット線１１を接地
して、ソース／ドレイン領域３２を接地電位とする。
ト電極層１、２への電子の注入によって行なう。まず、
コントロールゲート電極層３および選択ゲート１０に、
消去電圧ＶＰＰを与える。同時に、ビット線１１を接地
して、ソース／ドレイン領域３２を接地電位とする。
【００６０】この結果、不純物拡散領域３５から流れる
Ｆ−Ｎトンネル電流により、フローティングゲート電極
層１、２に電子が注入（負に帯電）される。
Ｆ−Ｎトンネル電流により、フローティングゲート電極
層１、２に電子が注入（負に帯電）される。
【００６１】これにより、読出動作モード時、コントロ
ールゲート電極層３に読出電圧を供給すると、不純物拡
散領域３３と不純物拡散領域３４とに挟まれる領域（以
下、この領域を領域ＥＲ１と呼ぶ）、および不純物拡散
領域３４と不純物拡散領域３５とに挟まれる領域（以
下、この領域を領域ＥＲ２と呼ぶ）は、共に非導通状態
になる。すなわち、不揮発性記憶素子１００は、情報と
して、”１”（消去状態）を保持している。
ールゲート電極層３に読出電圧を供給すると、不純物拡
散領域３３と不純物拡散領域３４とに挟まれる領域（以
下、この領域を領域ＥＲ１と呼ぶ）、および不純物拡散
領域３４と不純物拡散領域３５とに挟まれる領域（以
下、この領域を領域ＥＲ２と呼ぶ）は、共に非導通状態
になる。すなわち、不揮発性記憶素子１００は、情報と
して、”１”（消去状態）を保持している。
【００６２】ここで、一方のフローティングゲート電極
層１において、データ保持不良（電子が抜ける）が発生
したとする。フローティングゲート電極層１から電子が
抜けた状態でコントロールゲート電極層３に電圧を印加
すると、領域ＥＲ１は導通状態になる。
層１において、データ保持不良（電子が抜ける）が発生
したとする。フローティングゲート電極層１から電子が
抜けた状態でコントロールゲート電極層３に電圧を印加
すると、領域ＥＲ１は導通状態になる。
【００６３】しかし、他方のフローティングゲート電極
層２は、正常であれば負の帯電状態を保持している。従
って、コントロールゲート電極層３に電圧を印加して
も、領域ＥＲ２は、やはり非導通状態のままである。
層２は、正常であれば負の帯電状態を保持している。従
って、コントロールゲート電極層３に電圧を印加して
も、領域ＥＲ２は、やはり非導通状態のままである。
【００６４】この結果、読出動作モード時に、コントロ
ールゲート電極層３に読出電圧を供給しても不揮発性記
憶素子１００は導通せず、情報として、”１”（消去状
態）を保持することになる。特に記載しないが、フロー
ティングゲート電極層２においてデータ保持不良が発生
した場合でも、同じく不揮発性記憶素子１００は情報と
して”１”を保持することができる。
ールゲート電極層３に読出電圧を供給しても不揮発性記
憶素子１００は導通せず、情報として、”１”（消去状
態）を保持することになる。特に記載しないが、フロー
ティングゲート電極層２においてデータ保持不良が発生
した場合でも、同じく不揮発性記憶素子１００は情報と
して”１”を保持することができる。
【００６５】すなわち、不揮発性記憶素子１００は、図
１〜図２に示すように、２つのフローティングゲート電
極層１、２を電流の流れる方向に互いに間を置いて配置
することにより、一方のフローティングゲート電極層１
（または２）でデータ保持不良が発生しても、他方のフ
ローティングゲート電極層２（または１）が正常であれ
ば、全体としてデータ（情報）を保持することができ
る。
１〜図２に示すように、２つのフローティングゲート電
極層１、２を電流の流れる方向に互いに間を置いて配置
することにより、一方のフローティングゲート電極層１
（または２）でデータ保持不良が発生しても、他方のフ
ローティングゲート電極層２（または１）が正常であれ
ば、全体としてデータ（情報）を保持することができ
る。
【００６６】ところで、フローティングゲート電極層１
とコントロールゲート電極層３とは、その間に介在する
層間絶縁膜４を誘電物質として容量ｃ１を形成する。ま
た、フローティングゲート電極層１と主表面とは、その
間に介在する絶縁膜５、トンネル酸化膜２０を誘電物質
として容量ｃ２を形成する。
とコントロールゲート電極層３とは、その間に介在する
層間絶縁膜４を誘電物質として容量ｃ１を形成する。ま
た、フローティングゲート電極層１と主表面とは、その
間に介在する絶縁膜５、トンネル酸化膜２０を誘電物質
として容量ｃ２を形成する。
【００６７】さらに、フローティングゲート電極層２と
コントロールゲート電極層３とは、その間に介在する層
間絶縁膜４を誘電物質として容量ｃ３を形成する。ま
た、フローティングゲート電極層２と主表面とは、その
間に介在する絶縁膜５、トンネル酸化膜２１を誘電物質
として容量ｃ４を形成する。
コントロールゲート電極層３とは、その間に介在する層
間絶縁膜４を誘電物質として容量ｃ３を形成する。ま
た、フローティングゲート電極層２と主表面とは、その
間に介在する絶縁膜５、トンネル酸化膜２１を誘電物質
として容量ｃ４を形成する。
【００６８】ここで簡単のため、（ｃ１／ｃ２）を、第
１のカップリングレシオと呼び、（ｃ３／ｃ４）を、第
２のカップリングレシオと呼ぶ。
１のカップリングレシオと呼び、（ｃ３／ｃ４）を、第
２のカップリングレシオと呼ぶ。
【００６９】この第１、第２のカップリングレシオはそ
れぞれ、各トンネル酸化膜２０、２１の電場の大きさ、
およびトンネル酸化膜２０、２１を流れる電流の大きさ
を決定する。
れぞれ、各トンネル酸化膜２０、２１の電場の大きさ、
およびトンネル酸化膜２０、２１を流れる電流の大きさ
を決定する。
【００７０】例えば、第１のカップリングレシオと第２
のカップリングレシオとが異なれば、トンネル酸化膜２
０にかかる電場の大きさと、トンネル酸化膜２１にかか
る電場の大きさとが異なることになる。これにより、一
方のフローティングゲート電極層１（または、２）にか
かるストレスが、他方のフローティングゲート電極層２
（または、１）にかかるストレスに比べて低いものにな
る。
のカップリングレシオとが異なれば、トンネル酸化膜２
０にかかる電場の大きさと、トンネル酸化膜２１にかか
る電場の大きさとが異なることになる。これにより、一
方のフローティングゲート電極層１（または、２）にか
かるストレスが、他方のフローティングゲート電極層２
（または、１）にかかるストレスに比べて低いものにな
る。
【００７１】従って、第１のカップリングレシオと第２
のカップリングレシオとが異なるように不揮発性記憶素
子１００を構成することにより、２つのフローティング
ゲート電極層１、２のうち、一方のフローティングゲー
ト電極層１（または２）の故障率を、他方のフローティ
ングゲート電極層２（または１）の故障率よりも低くす
ることができる。これにより、不揮発性記憶素子１００
の延命効果を図ることができる。
のカップリングレシオとが異なるように不揮発性記憶素
子１００を構成することにより、２つのフローティング
ゲート電極層１、２のうち、一方のフローティングゲー
ト電極層１（または２）の故障率を、他方のフローティ
ングゲート電極層２（または１）の故障率よりも低くす
ることができる。これにより、不揮発性記憶素子１００
の延命効果を図ることができる。
【００７２】なお、２つのカップリングレシオを異なら
せる方法の一例としては、容量ｃ１を決定する要因とな
るフローティングゲート電極層１の面積と、容量ｃ３を
決定する要因となるフローティングゲート電極層２の面
積とが異なるように形成する方法が挙げられる。
せる方法の一例としては、容量ｃ１を決定する要因とな
るフローティングゲート電極層１の面積と、容量ｃ３を
決定する要因となるフローティングゲート電極層２の面
積とが異なるように形成する方法が挙げられる。
【００７３】次に、本発明の実施の形態１における不揮
発性記憶素子１００の製造方法について説明する。
発性記憶素子１００の製造方法について説明する。
【００７４】Ｐ型シリコン基板４０に、絶縁膜５を形成
する。イオン注入により、不純物拡散領域３３、３４、
３５を形成する。トンネル酸化膜２０、２１を、例え
ば、シリコン酸化膜で形成する。そして、フローティン
グゲート電極層１、２を、例えば、ポリシリコン（Ｐｏ
ｌｙ−Ｓｉ）で形成する。
する。イオン注入により、不純物拡散領域３３、３４、
３５を形成する。トンネル酸化膜２０、２１を、例え
ば、シリコン酸化膜で形成する。そして、フローティン
グゲート電極層１、２を、例えば、ポリシリコン（Ｐｏ
ｌｙ−Ｓｉ）で形成する。
【００７５】フローティングゲート電極層１、２と、コ
ントロールゲート電極層３との間に、例えば、シリコン
酸化膜、シリコン窒化膜、およびシリコン酸化膜の３層
構造（ＯＮＯ）からなる層間絶縁膜４を形成する。そし
て、コントロールゲート電極層３を、例えば、ポリシリ
コン（Ｐｏｌｙ−Ｓｉ）で形成する。
ントロールゲート電極層３との間に、例えば、シリコン
酸化膜、シリコン窒化膜、およびシリコン酸化膜の３層
構造（ＯＮＯ）からなる層間絶縁膜４を形成する。そし
て、コントロールゲート電極層３を、例えば、ポリシリ
コン（Ｐｏｌｙ−Ｓｉ）で形成する。
【００７６】イオン注入により、ソース／ドレイン領域
３０、３１、３２を形成する。さらに、コントロールゲ
ート電極層３を覆うように絶縁膜１３を形成する。
３０、３１、３２を形成する。さらに、コントロールゲ
ート電極層３を覆うように絶縁膜１３を形成する。
【００７７】ソース／ドレイン領域３２に、ビット線１
１を配置するためのコンタクト孔１２を形成する。ビッ
ト線１１を形成する。
１を配置するためのコンタクト孔１２を形成する。ビッ
ト線１１を形成する。
【００７８】なお、層間絶縁膜４は、ＯＮＯに限られ
ず、強誘電体（例えば、ＰＺＴ）であってもよい。
ず、強誘電体（例えば、ＰＺＴ）であってもよい。
【００７９】すなわち、不揮発性記憶素子１００は、複
数のフローティングゲート電極層を有することにより、
いずれかのフローティングゲート電極層でデータ保持不
良が起こったとしても、正常であるフローティングゲー
ト電極層によってデータを保持することが可能となる。
数のフローティングゲート電極層を有することにより、
いずれかのフローティングゲート電極層でデータ保持不
良が起こったとしても、正常であるフローティングゲー
ト電極層によってデータを保持することが可能となる。
【００８０】なお、不揮発性記憶素子１００の構造は、
図１〜図２に示した構造に限られない。図３は、本発明
の実施の形態１のその他の不揮発性記憶素子２００の基
本構成を示す平面図である。
図１〜図２に示した構造に限られない。図３は、本発明
の実施の形態１のその他の不揮発性記憶素子２００の基
本構成を示す平面図である。
【００８１】図３を参照して、不揮発性記憶素子２００
は、２つのフローティングゲート電極層４１、４４、コ
ントロールゲート電極層４３およびトンネル酸化膜４２
を有する。不揮発性記憶素子２００が、図１〜図２に示
した不揮発性記憶素子１００と異なるのは、２つのフロ
ーティングゲート電極層４１、４４が、共通のトンネル
酸化膜４２を介して電子の注入、放出を行なうことにあ
る。
は、２つのフローティングゲート電極層４１、４４、コ
ントロールゲート電極層４３およびトンネル酸化膜４２
を有する。不揮発性記憶素子２００が、図１〜図２に示
した不揮発性記憶素子１００と異なるのは、２つのフロ
ーティングゲート電極層４１、４４が、共通のトンネル
酸化膜４２を介して電子の注入、放出を行なうことにあ
る。
【００８２】不揮発性記憶素子２００においても、不揮
発性記憶素子１００と同じく、一方のフローティングゲ
ート電極層４１（または４４）で電子抜けが発生した場
合でも、他方のフローティングゲート電極層４１（また
は４４）が正常であれば、全体として、データ保持を行
なうことができる。
発性記憶素子１００と同じく、一方のフローティングゲ
ート電極層４１（または４４）で電子抜けが発生した場
合でも、他方のフローティングゲート電極層４１（また
は４４）が正常であれば、全体として、データ保持を行
なうことができる。
【００８３】なお、不揮発性記憶素子１００、または不
揮発性記憶素子２００をメモリセルの一部に有する記憶
装置を構成することにより、信頼の高い記憶装置を提供
することができる。
揮発性記憶素子２００をメモリセルの一部に有する記憶
装置を構成することにより、信頼の高い記憶装置を提供
することができる。
【００８４】
【発明の効果】以上のように、本発明によれば、複数の
フローティングゲート電極層を有することにより、図６
に示したＴ１、Ｔ２期間におけるデータ保持不良の発生
を抑えることができるので、信頼性の高い不揮発性記憶
素子、記憶装置を提供することができる。
フローティングゲート電極層を有することにより、図６
に示したＴ１、Ｔ２期間におけるデータ保持不良の発生
を抑えることができるので、信頼性の高い不揮発性記憶
素子、記憶装置を提供することができる。
【図１】本発明の実施の形態１における不揮発性記憶素
子１００の基本構成を概略的に示す平面図である。
子１００の基本構成を概略的に示す平面図である。
【図２】本発明の実施の形態１における不揮発性記憶素
子１００の基本構成を概略的に示す断面図である。
子１００の基本構成を概略的に示す断面図である。
【図３】本発明の実施の形態１における不揮発性記憶素
子２００の基本構成を概略的に示す平面図である。
子２００の基本構成を概略的に示す平面図である。
【図４】従来の不揮発性記憶素子３００の基本構成を概
略的に示す平面図である。
略的に示す平面図である。
【図５】従来の不揮発性記憶素子３００の基本構成を概
略的に示す断面図である。
略的に示す断面図である。
【図６】従来の不揮発性記憶素子３００の故障率と、使
用頻度との関係を示した図である。
用頻度との関係を示した図である。
１、２、４１、４４ フローティングゲート電極層 ３、４３ コントロールゲート電極層 ４ 層間絶縁膜 ５、１３ 絶縁膜 １０ 選択ゲート １１ ビット線 ２０、２１、４２ トンネル酸化膜 ３０、３１、３２ ソース／ドレイン領域 ３３、３４、３５ 不純物拡散領域 ４０ Ｐ型シリコン基板 １００、２００ 不揮発性記憶素子
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792
Claims (1)
- 【請求項１】 トランジスタにより形成され、前記トラ
ンジスタのしきい値電圧を変化させることによりデータ
を記憶する不揮発性記憶素子であって、 半導体基板と、 前記半導体基板の主表面の上方に形成される、電荷を帯
電するための第１のフローティングゲート電極層と、 前記主表面の上方に形成され、かつ前記第１のフローテ
ィングゲート電極層から絶縁された、電荷を帯電するた
めの第２のフローティングゲート電極層と、 前記第１のフローティングゲート電極層および前記第２
のフローティングゲート電極層の上方に、絶縁膜を介在
させて形成されるコントロールゲート電極層とを備え、 前記コントロールゲート電極層は、前記第１のフローテ
ィングゲート電極層および前記第２のフローティングゲ
ート電極層の前記電荷の帯電を制御し、 前記第１のフローティングゲート電極層と、前記第２の
フローティングゲート電極層とは、前記トランジスタの
電流の流れる方向に沿って配置され、 さらに、前記トランジスタの領域内であって、前記主表
面に形成される第１の不純物領域と、 前記第１の不純物領域と前記第１のフローティングゲー
ト電極層との間の領域に形成され、かつ、前記第１の不
純物領域と前記第２のフローティングゲート電極層との
間の領域に形成される共通のトンネル酸化膜とを備え、 前記第１のフローティングゲート電極層への前記電荷の
注入、もしくは放出を、前記トンネル酸化膜を通過する
トンネル電流で行ない、前記第２のフローティングゲー
ト電極層への前記電荷の注入、もしくは放出を、前記ト
ンネル酸化膜を通過するトンネル電流で行ない、 前記第２のフローティングゲート電極層の帯電状態に応
じてチャネルが形成される領域が、前記第１のフローテ
ィングゲート電極層の帯電状態に応じてチャネルが形成
される領域と前記第１の不純物領域との間に位置する不
揮発性記憶素子。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07802997A JP3264365B2 (ja) | 1997-03-28 | 1997-03-28 | 不揮発性記憶素子 |
| US09/047,121 US5973357A (en) | 1997-03-28 | 1998-03-24 | Non-volatile memory elements |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07802997A JP3264365B2 (ja) | 1997-03-28 | 1997-03-28 | 不揮発性記憶素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10275868A JPH10275868A (ja) | 1998-10-13 |
| JP3264365B2 true JP3264365B2 (ja) | 2002-03-11 |
Family
ID=13650394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07802997A Expired - Fee Related JP3264365B2 (ja) | 1997-03-28 | 1997-03-28 | 不揮発性記憶素子 |
Country Status (2)
| Country | Link |
|---|---|
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| JP4809545B2 (ja) * | 2001-05-31 | 2011-11-09 | 株式会社半導体エネルギー研究所 | 半導体不揮発性メモリ及び電子機器 |
| DE10138585A1 (de) * | 2001-08-06 | 2003-03-06 | Infineon Technologies Ag | Speicherzelle |
| KR100725375B1 (ko) * | 2006-05-11 | 2007-06-07 | 삼성전자주식회사 | 비휘발성 메모리 집적 회로 장치 및 그 제조 방법 |
| KR100843141B1 (ko) * | 2006-05-19 | 2008-07-02 | 삼성전자주식회사 | 비휘발성 메모리 집적 회로 장치 및 그 제조 방법 |
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| US5541130A (en) * | 1995-06-07 | 1996-07-30 | International Business Machines Corporation | Process for making and programming a flash memory array |
| US5753525A (en) * | 1995-12-19 | 1998-05-19 | International Business Machines Corporation | Method of making EEPROM cell with improved coupling ratio |
| US5760435A (en) * | 1996-04-22 | 1998-06-02 | Chartered Semiconductor Manufacturing, Ltd. | Use of spacers as floating gates in EEPROM with doubled storage efficiency |
-
1997
- 1997-03-28 JP JP07802997A patent/JP3264365B2/ja not_active Expired - Fee Related
-
1998
- 1998-03-24 US US09/047,121 patent/US5973357A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5973357A (en) | 1999-10-26 |
| JPH10275868A (ja) | 1998-10-13 |
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