KR101265325B1

KR101265325B1 - 기억 장치 및 반도체 장치

Info

Publication number: KR101265325B1
Application number: KR1020060051832A
Authority: KR
Inventors: 히데나리 하찌노; 노부미찌 오까자끼; 가쯔히사 아라따니
Original assignee: 소니 주식회사
Priority date: 2005-06-09
Filing date: 2006-06-09
Publication date: 2013-05-20
Also published as: JP4475174B2; KR20060128729A; JP2006344295A; CN1881466B; CN1881466A; US20060279983A1; US7336520B2

Abstract

제1 임계값 레벨 이상의 전기 신호가 인가됨으로써 제1 전기 특성 변화가 발생하는 제1 단자와, 상기 제1 임계값 레벨 이상의 전기 신호와는 극성이 상이한 제2 임계값 레벨 이상의 전기 신호가 인가됨으로써 상기 제1 전기 특성 변화와는 비대칭인 제2 전기 특성 변화가 발생하는 제2 단자를 갖는 기억 소자, 및 상기 기억 소자와 직렬로 접속된 단극성 트랜지스터를 포함하고, 상기 기억 소자의 제1 단자 또는 제2 단자 중 어느 한 쪽만이 상기 단극성 트랜지스터와 전기적으로 접속되고, 상기 단극성 트랜지스터는, 상기 단극성 트랜지스터와 전기적으로 접속된 제1 단자 또는 제2 단자에 따라서 N형(negative) 극성 또는 P형(positive) 극성을 갖는 기억 장치가 제공된다.

기억 장치, 기억 소자, 단극성 트랜지스터, 반도체 장치

Description

기억 장치 및 반도체 장치{STORAGE DEVICE AND SEMICONDUCTOR APPARATUS}

도 1은 본 발명을 적용한 기억 장치의 일례에 사용하는 메모리 소자의 전류- 전압 변화를 나타내는 그래프이다.

도 2는 본 발명을 적용한 기억 장치의 일례에 사용하는 메모리 셀을 설명하기 위한 회로도이다.

도 3은 본 발명을 적용한 기억 장치의 일례를 설명하기 위한 회로도이다.

도 4는 본 발명을 적용한 기억 장치의 다른 예를 설명하기 위한 회로도이다.

도 5는 본 발명을 적용한 기억 장치의 다른 예를 설명하기 위한 회로도이다.

도 6은 본 발명을 적용한 기억 장치의 다른 예를 설명하기 위한 회로도이다.

도 7은 메모리 소자의 기입 직후의 저항이, 메모리 소자에 흐르는 전류에 따라 결정되는 현상의 개념을 설명하기 위한 회로도이다.

도 8은 도 3에 도시된 회로에서의 메모리 소자에의 기입 직후의 저항값과 공통선에 인가되는 전위와의 관계 및 메모리 소자의 소거 가능한 최소 저항값과 공통선에 인가되는 전위와의 관계를 나타내는 그래프이다.

도 9는 도 4∼도 6에 도시된 회로에서의 메모리 소자에의 기입 직후의 저항값과 공통선에 인가되는 전위와의 관계 및 메모리 소자의 소거 가능한 최소 저항값과 공통선에 인가되는 전위와의 관계를 나타내는 그래프이다.

도 10은 메모리 소자와 MOS 트랜지스터의 배치 관계에 의해 최적 전압 범위의 유무가 발생하는 이유를 설명하기 위한 모식도이다.

도 11은 메모리 소자의 극성을 반전하여 배치하는 것과 MOS 트랜지스터의 극성을 반전하는 것이 특성상 동등한 것을 설명하기 위한 모식도이다.

도 12는 도 4에 도시하는 회로도의 Nmos를 Pmos로 변경한 회로도이다.

<도면의 주요 부분에 대한 부호의 설명>

C : 메모리 셀

A : 메모리 소자

T : MOS 트랜지스터

[특허 문헌1] PCT 일본어 번역 특허 공보 2002-536840호

[비특허 문헌1] W. W. Zhuang 외 저, 「Novel Colossal Magnetoresistive Thin Film Nonvolatile Resistance Random Access Memory (RRAM)」, Technical Digest "International Electron Devices Meeting", 2002년, p.193

[비특허 문헌2] A. Beck 외 저, 「Reproducible switching effect in thin oxide films for memory applications」, Applied Physics Letters, 2000년, vol.77, p.139-141

[특허 문헌2] 일본 특허출원 2004-22121호 명세서

<관련 출원의 상호 참조>
본 출원은 2005년 6월 9일자로 일본 특허청에 출원된 일본 특허 출원 JP 2005-169035호에 관련된 요지를 포함하며, 그 전체 내용은 참조로서 본 명세서에 원용된다.
본 발명은 기억 장치 및 반도체 장치에 관한 것으로, 보다 구체적으로는, 전기 저항의 상태에 의해 정보를 기억하여 유지하는 기억 소자를 이용한 메모리 셀에 의해서 구성된 기억 장치 및 반도체 장치에 관한 것이다.

컴퓨터 등의 정보 기기에서는, RAM(Random Access Memory)으로서, 동작이 고속이고, 고밀도인 DRAM(Dynamic Random Access Memory)가 널리 사용되고 있다.

그러나, DRAM은 전원을 끄면 정보를 손실하는 휘발성 메모리이기 때문에, 전원이 꺼진 이후에도 정보가 손실되지 않는 불휘발성 메모리가 기대되고 있다.

그리고, 장래 유망한 불휘발성 메모리로서, FeRAM(강유전체 메모리), MRAM(자기 메모리), 상변화 메모리, PMC(Programmable Metallization Cell)이나 RRAM(Resistance Random Access Memory) 등의 저항 변화형 메모리가 제안되어 있다.

이들 메모리인 경우, 전원을 공급하지 않더라도 기입한 정보를 장시간 유지를 계속하는 것이 가능하다. 또한, 이들 메모리인 경우, 불휘발성으로 함으로써, 리프레시 동작을 불필요하게 하여, 그만큼 소비 전력을 저감할 수 있다고 생각된다.

또한, PMC나 RRAM 등의 저항 변화형의 불휘발성 메모리에서는, 전압이나 전류를 인가함으로써 저항값이 변화하는 특성을 갖는 재료를, 정보를 기억하여 유지시키는 기억층에 이용하고 있고, 기억층이 끼워지도록 2개의 전극을 설치하여, 이들 2개의 전극에 전압이나 전류를 인가한다고 하는 비교적 간단한 구성이기 때문에, 기억 소자의 미세화가 용이하다.

또한, PMC는, 2개의 전극의 사이에, 소정의 금속을 포함하는 이온 도전체를 끼운 구조이며, 또한, 2개의 전극 중 어느 한 쪽에 이온 도전체 중에 포함되는 금속을 포함하게 하는 것에 의해, 2개의 전극 사이에 전압을 인가한 경우에, 이온 도전체의 저항 혹은 캐패시턴스 등의 전기 특성이 변화하는 특성을 이용하고 있다.

보다 구체적으로는, 이온 도전체는 칼코게나이드와 금속과의 고용체(예를 들면, 비정질 GeS 또는 비정질 GeSe)로 이루어지고, 2개의 전극 중 어느 한 쪽의 전극에는, Ag, Cu 혹은 Zn을 포함하고 있다(예를 들면, 특허 문헌1 참조. ).

또한, RRAM의 구성으로서는, 예를 들면, 2개의 전극 사이에 다결정 PrCaMnO₃ 박막을 끼워, 2개의 전극에 전압 펄스, 혹은 전류 펄스를 인가함으로써, 기록막인 PrCaMnO₃의 저항값이 크게 변화하는 구성이 소개되어 있다(예를 들면, 비특허 문헌1 참조). 그리고, 정보의 기록(기입) 시간과 소거 시간에 의존하여 극성이 변화하는 전압 펄스를 인가하고 있다.

또한, RRAM의 다른 구성으로서, 예를 들면, Cr가 미량 도핑된 SrZrO₃(단결정 또는 다결정)을 2개의 전극 사이에 끼워, 이들의 전극으로부터 전류를 흘리는 것에 따라, 기록막의 저항이 변화하는 구성이 소개되어 있다(예를 들면, 비특허 문헌2 참조).

이 비특허 문헌2에는, 기억층의 전류-전압(I-V) 특성이 나타내어지고, 기록 및 소거시의 임계값 전압은 ±0.5 V로 되어있다. 이러한 구성에 의하면, 전압 펄스의 인가에 의해 정보의 기록 및 소거가 가능하고, 필요한 펄스 전압은 ±1.1 V, 전압 펄스 폭은 2ms이라고 되어 있다. 또한, 고속의 기록 및 소거도 가능하고, 전압 펄스 폭100ns 에서의 동작이 보고되어 있다. 이 경우, 필요한 펄스 전압은 ±5 V로 되어있다.

그러나, 현재 상태로는, FeRAM은 비파괴 판독을 행하는 것이 어렵다. 파괴 판독으로 되기 때문에 판독 속도가 느리다. 또한, 판독 혹은 기록에 의한 분극 반전의 횟수에 제한이 있기 때문에, 재기입 가능한 횟수에 한계가 있다.

또한, MRAM은, 기록에 자계를 필요로 하여, 배선에 흘리는 전류에 의해 자계를 발생시키고 있기 때문에, 기록을 행할 때에 큰 전류량이 필요해진다.

또한, 상변화 메모리는, 동일 극성 또한 서로 다른 크기의 전압 펄스를 인가함으로써 기록을 행하는 메모리이지만, 이 상변화 메모리는 온도에 의해서 스위칭을 행하기 때문에, 주변 온도의 변화에 민감하다는 과제가 있다.

또한, 특허 문헌1에 기재된 PMC에서는, 비정질 GeS나 비정질 GeSe의 결정화 온도가 200℃ 정도이며, 이온 도전체가 결정화되면 특성이 열화하기 때문에, 실제로 기억 소자를 제작할 때의 공정, 예를 들면 CVD 절연막이나 보호막 등을 형성하는 공정에서의, 높은 온도에 견딜 수 없다고 하는 문제가 있다.

또한, 비특허 문헌1 및 비특허 문헌2에 기재된 RRAM의 구성으로 제안되어 있는 기억층의 재료는 결정성의 재료이기 때문에, 600℃ 정도의 온도 처리가 필요하다는 점, 제안되어 있는 재료의 단결정을 제조하는 것이 매우 어려운 점, 다결정을 사용하면 결정 입계(grain boundary)의 영향이 있기 때문에 미세화가 어렵게 되는 점, 등의 문제를 갖는다.

또한, 전술한 RRAM에서, 펄스 전압을 인가하여 정보의 기록이나 소거를 행하는 것이 제안되어 있지만, 제안되어 있는 구성으로서는 인가한 펄스 전압의 펄스 폭에 의존하여 기록 후의 기억층의 저항값이 변화한다. 또한, 이와 같이 기록 후의 저항값이 기록의 펄스 폭에 의존한다는 것은, 동일 펄스를 반복하여 인가한 경우에도, 저항값이 변화하는 것을 간접적으로 나타내고 있다.

예를 들면, 전술한 비특허 문헌1에서는, 동일 극성의 펄스를 인가하는 경우에, 그 펄스 폭에 의해, 기록 후의 저항값이 크게 변화하는 것이 보고되어 있다. 펄스 폭이 50ns 이하와 같이 짧은 경우에는, 기록에 의한 저항 변화율은 작아지고, 또한, 펄스 폭이 100ns 이상과 같이 긴 경우에는, 일정값으로 포화하는 것은 아니고, 펄스 폭이 길어짐에 따라서, 반대로, 기록 전의 저항값에 근접한다고 하는 특징을 갖고 있다. 또한, 비특허 문헌1에서는, 기억층과 액세스 제어용의 MOS 트랜지스터를 직렬로 접속하여, 이들을 어레이 형상으로 배치한 메모리 구조의 특성을 소개하고 있지만, 여기서는, 펄스 폭을 10ns∼100ns의 범위에서 변화시킨 바, 기록 후의 기억층의 저항값이 펄스 폭에 의해 변화하는 것이 보고되고 있다. 펄스 폭이 더욱 긴 경우에는, 기억층의 특성으로부터 저항이 다시 감소하는 것이 예상된다.

즉, RRAM 에서는, 기록 후의 저항값이 펄스 전압의 크기나 펄스 폭에 의존하기 때문에, 펄스 전압의 크기나 펄스 폭에 변동이 있으면, 기록 후의 저항값에 변동을 발생시킨다.

따라서, 100ns 정도 보다 짧은 펄스 전압에서는, 기록에 의한 저항 변화율이 작고, 기록 후의 저항값의 변동의 영향을 받기 쉽게 되기 때문에, 안정적으로 기록을 행하기 어렵다.

따라서, 이러한 짧은 펄스 전압으로 기록을 행하는 경우에는, 확실하게 기록을 행하기 위해서, 기록 후에 정보의 내용을 확인하는 과정을 수행해야 한다.

예를 들면, 기록 전에, 기억 소자에 이미 기록되어 있는 정보의 내용(기억층의 저항값)을 판독하여 확인하는 과정을 행하여, 확인한 내용(저항값)과 이제부터 기록하는 내용(저항값)과의 관계에 대응하여 기록을 행한다. 혹은, 예를 들면, 기록 후에, 기억 소자에 기록되어 있는 정보의 내용을 판독하여 확인하는 공정을 행하여, 원하는 저항값과 상이한 경우에는, 재기록을 행하여 확인된 저항값을 원하는 저항값으로 보정을 한다.

따라서, 기록에 요하는 시간이 길어져, 예를 들면, 데이터의 중첩 기입 등을 고속으로 행하기 어렵게 된다.

이상 같은 문제를 해결하기 위해, 특허 문헌2에 기억 장치가 제안되어 있다. 이 기억 장치에서, 메모리 셀은 양단 사이에 임계값 전압 이상의 전압을 인가함으로써, 저항값이 변화하는 특성을 갖는 기억 소자와, 기억 소자와 직렬로 접속된, 부하가 되는 회로 소자를 포함한다. 기억 장치는 기억 소자 및 회로 소자의 양단에 인가된 전압이 임계값 전압보다 큰 경우에는, 기억 소자의 저항값을 높은 상태로부터 낮은 상태로 변화시킨 후에 있어서의 메모리 셀의 기억 소자 및 회로 소자의 합성 저항값이, 전압의 크기에 상관없이 거의 일정값이 되는 특성을 갖는다. 이와 같은 기억 장치에 의해서 안정된 기록을 실현함과 함께, 정보의 기록에 요하는 시간의 단축화를 실현하고 있다.

기억 소자를 저항값이 높은 상태로부터 낮은 상태로 변화시키는 동작을 "기입"으로 정의하여, 기억 소자를 저항값이 낮은 상태로부터 높은 상태로 변화시키는 동작을 "소거"로 정의했을 때, 특허 문헌2에 기재된 기억 장치를 이용하여 기입 및 소거를 실현하기 위해서는, 메모리 셀에 인가하는 전압의 범위를 규정함과 함께, 메모리 셀을 구성하는 기억 소자와 회로 소자간의 위치 관계를 적절하게 설정하고 혹은 회로 소자의 극성을 적절하게 설정할 필요가 있다. 따라서, 소정 범위 내의 전압을 메모리 셀에 인가함과 함께, 기억 소자와 회로 소자를 소정의 배치로 설정하거나 회로 소자를 소정의 극성으로 설정하는 것에 따라 기억 장치를 이용하는 기입 및 소거가 가능하게 된다.

본 발명은 이상의 점을 감안하여 창안된 것이고, 안정적으로 기록을 행할 수 있고, 정보의 기록에 요하는 시간을 짧게 하는 것이 가능함과 함께, 기입 및 소거를 실현할 수 있는 기억 장치 및 반도체 장치를 제공하는 것을 목적으로 하는 것이다.

상기의 목적을 달성하기 위해, 본 발명에 따른 기억 장치는, 제1 임계값 레벨 이상의 전기 신호가 인가됨으로써 제1 전기 특성 변화가 발생하고, 상기 제1 임계값 레벨 이상의 상기 전기 신호와는 극성이 상이한 제2 임계값 레벨 이상의 전기 신호가 인가됨으로써 상기 제1 전기 특성 변화와는 비대칭인 제2 전기 특성 변화가 발생하는 제1 단자와 제2 단자를 갖는 기억 소자와, 상기 기억 소자와 직렬로 접속된 단극성 트랜지스터를 구비하는 기억 장치이고, 상기 기억 소자의 제1 단자 혹은 제2 단자 중 어느 한 쪽만이 상기 단극성 트랜지스터와 전기적으로 접속되어 있고, 상기 단극성 트랜지스터는, 동(同) 단극성 트랜지스터와 전기적으로 접속된 제1 단자 혹은 제2 단자에 따라서 N형(negative) 혹은 P형(positive) 중 어느 하나의 극성을 갖도록 구성되어 있다.

여기서, 기억 소자의 제1 단자 혹은 제2 단자 중 어느 한 쪽만이 단극성 트랜지스터와 전기적으로 접속되고, 단극성 트랜지스터가, 동 단극성 트랜지스터와 전기적으로 접속된 제1 단자 혹은 제2 단자에 따라서 N형 혹은 P형 중 어느 하나의 극성을 갖는 것에 따라, 기억 소자에 제1 임계값 레벨 이상의 전기 신호를 인가하여 제1 전기 특성 변화를 발생시킴과 같이, 기억 소자에 제2 임계값 레벨 이상의 전기 신호를 인가함으로써 제2 전기 특성 변화를 발생시킬 수 있다.

또한, 제1 전기 특성 변화와 제2 전기 특성 변화가 비대칭이란, 인가되는 전압이나 전류 등의 전기 신호의 방향에 대하여 상태 변화의 상황이 상이한 것을 말한다. 예를 들면, 제1 전기 특성 변화가 기억 소자의 저항값이 높은 상태로부터 낮은 상태로의 상태 변화이며, 제2 전기 특성 변화가 기억 소자의 저항값이 낮은 상태로부터 높은 상태로의 상태 변화인 경우에는, 제1 전기 특성 변화와 제2 전기 특성 변화는 비대칭이다. 전기 특성 변화가 대칭인 소자의 예로서는, 저항이나 용량을 예를 들 수 있고, 전기 특성 변화가 비대칭인 소자의 예로서는, 다이오드를 예를 들 수 있다.

또한, 여기서의 단극성 트랜지스터의 극성은, 단극성 트랜지스터와 전기적으로 접속되는 제1 단자 혹은 제2 단자에 따라서 N형 혹은 P형 중 어느 한 쪽 만을 갖는 것을 말하며, 이들 양자를 모두 갖지는 못한다.

또한, 본 발명에 따른 기억 장치는 복수의 메모리 셀을 포함한다. 복수의 메모리 셀 각각은, 제1 임계값 레벨 이상의 전기 신호가 인가됨으로써 저항값이 높은 상태로부터 낮은 상태로 변화하고, 상기 제1 임계값 레벨 이상의 상기 전기 신호와는 극성이 상이한 제2 임계값 레벨 이상의 전기 신호가 인가됨으로써 저항값이 낮은 상태로부터 높은 상태로 변화하는 특성을 갖는 기억 소자와, 상기 기억 소자와 직렬로 접속된 단극성 트랜지스터를 포함한다. 상기 메모리 셀의 제1 단에 소정의 전위가 인가되고, 상기 메모리 셀의 상기 단극성 트랜지스터 측의 제2 단에 상기 소정의 전위보다 고 전위인 제1 전위 및 상기 소정의 전위보다 저 전위인 제2 전위가 인가된다. 상기 메모리 셀의 제2 단에 제1 전위를 인가함으로써 상기 기억 소자에 정보가 기입되는 경우에는, 상기 단극성 트랜지스터의 극성은 N형이며, 상기 메모리 셀의 제2 단에 제2 전위를 인가함으로써 상기 기억 소자에 정보가 기입되는 경우에는, 상기 단극성 트랜지스터의 극성은 P형이다.

여기서, 메모리 셀의 제2 단에 제1 전위를 인가함으로써 기억 소자에 정보가 기입되는 경우에는, 단극성 트랜지스터의 극성이 N형이며, 메모리 셀의 제2 단에 제2 전위를 인가함으로써 기억 소자에 정보가 기입되는 경우에는, 단극성 트랜지스터의 극성이 P형이 되도록 구성된 것에 따라, 기억 소자에 제1 임계값 레벨 이상의 전기 신호를 인가하여 기억 소자의 저항값을 높은 상태로부터 낮은 상태로 변화시킬 수 있고, 기억 소자에 제1 임계값 레벨 이상의 전기 신호를 인가함으로써 저항값이 낮은 상태로 된 기억 소자를, 저항값이 낮은 상태로부터 높은 상태로 변화할 수가 있어, 기억 소자에 대한 기입 및 소거가 가능하게 된다.

그런데, 기억 소자에 제2 임계값 레벨 이상의 전기 신호를 인가했다고 해도, 제1 임계값 레벨 이상의 전기 신호를 인가하는 것에 의해 저항값이 낮은 상태로 된 기억 소자를, 저항값이 낮은 상태로부터 높은 상태로 변화할 수 없으면, 기입이 행해진 기억 소자의 소거를 행할 수 없다.

또한, 본 발명에 따른 기억 장치는 복수의 메모리 셀을 포함한다. 복수의 메모리 셀 각각은, 제1 전극과 제2 전극 사이에 끼워지는 기억층을 포함하고, 상기 제1 전극과 제2 전극 사이에 제1 임계값 레벨 이상의 전기 신호가 인가됨으로써 저항값이 높은 상태로부터 낮은 상태로 변화하고, 상기 제1 임계값 레벨 이상의 전기 신호와 극성이 상이한 제2 임계값 레벨 이상의 전기 신호가 인가됨으로써 저항값이 낮은 상태로부터 높은 상태로 변화하는 특성을 갖는 기억 소자와, 상기 기억 소자의 상기 제2 전극측 부분에 직렬로 접속된 단극성 트랜지스터로 이루어지는 메모리 셀을 포함한다. 복수의 메모리 셀의 제1 전극은 동일 금속층으로 이루어지고, 상기 단극성 트랜지스터는 P형의 극성을 갖고 있다.

또한, 상기의 목적을 달성하기 위해, 본 발명에 따른 반도체 장치는 기억 장치를 포함한다. 기억 장치는 복수의 메모리 셀을 포함한다. 복수의 메모리 셀 각각은, 제1 전극과 제2 전극 사이에 끼워지는 기억층을 포함하고, 상기 제1 전극과 제2 전극 사이에 제1 임계값 레벨 이상의 전기 신호가 인가됨으로써 저항값이 높은 상태로부터 낮은 상태로 변화하고, 상기 제1 임계값 레벨 이상의 전기 신호와 극성이 상이한 제2 임계값 레벨 이상의 전기 신호가 인가됨으로써 저항값이 낮은 상태로부터 높은 상태로 변화하는 특성을 갖는 기억 소자와, 상기 기억 소자의 상기 제2 전극측 부분에 직렬로 접속된 단극성 트랜지스터로 이루어지는 메모리 셀을 포함한다. 복수의 메모리 셀의 제1 전극은 동일 금속층으로 이루어지고, 상기 단극성 트랜지스터는 P형의 극성을 갖고 있다.

여기서, 복수의 메모리 셀의 제1 전극은 동일 금속층으로 이루어지고, 단극성 트랜지스터가 P형의 극성을 갖는 것에 따라, 기억 소자에 제1 임계값 레벨 이상의 전기 신호를 인가하여 저항값을 높은 상태로부터 낮은 상태로 변화시킬 수 있음과 같이, 기억 소자에 제1 임계값 레벨 이상의 전기 신호를 인가함으로써 저항값이 낮은 상태로 된 기억 소자를, 저항값이 낮은 상태로부터 높은 상태로 변화할 수가 있어, 기억 소자에 대한 기입 및 소거가 가능하게 된다.

또한, 동일 금속층으로 이루어지는 복수의 메모리 셀의 제1 전극의 경우, 기억 소자에 제1 임계값 레벨 이상의 전기 신호를 인가하여, 기억 소자의 저항값을 높은 상태로부터 낮은 상태로 변화된다. 또한, 기억 소자에 제1 임계값 레벨 이상의 전기 신호를 인가함으로써 저항값이 낮은 상태로 된 기억 소자를, 저항값이 낮은 상태로부터 높은 상태로 변화할 수 있는 범위 내의 전압이 인가되게 된다.

상기한 본 발명의 기억 장치 및 반도체 장치에서는, 안정적으로 정보의 기록을 행할 수 있고, 정보의 기록에 요하는 시간을 짧게 하는 것이 가능함과 함께, 기입 및 소거를 실현할 수 있다.

이하, 본 발명의 실시 형태에 대하여 도면을 참조하면서 설명한다.
본 실시예에서는, 저항 변화형 기억 소자(이하, 메모리 소자라고 한다)를 메모리 셀에 사용하여 기억 장치를 구성하고 있다.

도 1은 본 발명을 적용한 기억 장치의 일례에 사용하는 메모리 소자의 전류- 전압(I-V)변화를 나타내는 그래프이다.

또한, 도 1에 도시한 바와 같은 I-V 특성을 갖는 메모리 소자로서는, 예를 들면, 제1 전극과 제2 전극 사이(예를 들면, 하부 전극과 상부 전극 사이)에 기억층이 끼워져 구성된 기억 소자에서, 기억층이 예를 들면 희토류 산화막 등의 비정질 박막으로 이루어지는 것을 들 수 있다.

그런데, 이 메모리 소자는, 초기 상태는 저항값이 크고 (예를 들면, 1MΩ 이상), 전류가 흐르기 어려운 상태이지만, 도 1의 +1.1X V(예를 들면 +0.5 V) 이상의 전압을 인가하면, 전류가 급격히 증대하여 저항값이 내려간다(예를 들면, 수 kΩ). 그리고, 메모리 소자가 오믹 특성으로 변화하여, 전류가 전압에 비례하여 흐르는 상태로 되어, 즉, 저항값은 일정값을 나타내어, 그 후, 전압을 0V로 복귀하더라도 그 저항값(낮은 저항값) 유지를 계속한다.

또한, 이하 이러한 동작을 "기입"이라 칭하며, 이러한 상태를 "도통"이라 칭한다. 또한, 이때의 인가 전압을 "기입 전압 임계값"이라 칭한다.

다음으로, 기입과는 역 극성인 전압을 메모리 소자에 인가하면, 인가 전압이 증대한다. 도 1의 -1.1X V(예를 들면, -0.5 V) 전압에서, 메모리 소자에 흐르는 전류가 급격히 감소하여, 즉, 저항값이 급격히 증가하여, 초기 상태와 동일한 높은 저항값(예를 들면, 1MΩ 이상)으로 변화한다. 그 후, 전압을 0V로 복귀하더라도 그 저항값(높은 저항값) 유지를 계속한다.

또한, 이하 이러한 동작을 "소거"라 칭하고, 이러한 상태를 "절연"이라 칭한다. 또한, 이때의 인가 전압을 "소거 전압 임계값"이라 칭한다.

이와 같이 메모리 소자에 정부(positive and negative)의 전압을 인가함으로써, 메모리 소자의 저항값을 수 kΩ∼약 1MΩ까지 가역적으로 변화시킬 수 있다. 또한, 메모리 소자에 전압이 인가되어 있지 않은 경우, 즉 전압이 0V일 때, 도통과 절연 상태의 2개의 상태를 취할 수 있고, 도통 상태를 데이터 1 및 절연 상태를 데이터 0과 대응시킴으로써, 1 비트의 데이터의 기억이 가능하게 된다.

또한, 도 1에서는 인가 전압의 범위를 -2X ∼ + 2X로 하고 있지만, 인가 전압을 +2X보다 크게 하더라도, 본 실시 형태에 따른 기억 장치에 사용되는 메모리 소자는 저항값이 거의 변화하지 않는다.

도 2의 (a) 및 도 2의 (b)는 본 실시 형태에 따른 기억 장치에 사용되는 메모리 셀 C를 설명하기 위한 회로도이며, 여기서 나타내는 메모리 셀 C은, 메모리 소자 A에 대하여 MOS 트랜지스터 T를 직렬로 접속하여 구성되어 있다. 이에 의해, MOS 트랜지스터는 액세스될 메모리 소자를 선택하는 스위칭 소자로서 작용할 뿐만 아니라, 기입 시의 메모리 소자에 대한 부하로서도 작용하게 된다. 또한, 본 실시 형태에서는, 특히 P형인 취지를 명기하지 않는 한, MOS 트랜지스터란 N형의 MOS 트랜지스터를 의미하는 것으로 한다.

또한, MOS 트랜지스터 T에 접속된 단자와는 반대측의 메모리 소자 A의 단자에 단자 전압 V1가 인가되고, 메모리 소자 A에 접속된 단자와는 반대측의 MOS 트랜지스터 T의 한쪽의 단자(예를 들면 소스측의 단자)에 단자 전압 V2가 인가되며, MOS 트랜지스터 T의 게이트에 게이트 전압 Vgs가 인가되는 구성으로 되고 있다.

그리고, 메모리 셀 C를 구성하는 메모리 소자 A 및 MOS 트랜지스터 T의 양단에 각각 단자 전압 V1, V2가 인가됨으로써, 양 단자 사이에 전위차 V(= |V2 - V1|)가 발생한다.

또한, 메모리 소자의 기입시의 저항값은, MOS 트랜지스터 T의 온 저항과 같은 정도 혹은 큰 쪽이 바람직하다. 이것은 소거 개시 시의 메모리 소자의 저항값이 낮으면, 단자 사이에 인가된 전위차가 거의 MOS 트랜지스터 T에 인가되어, 전력이 손실하여, 인가한 전압을 효율적으로 메모리 소자의 저항의 변화에 사용할 수 없기 때문이다. 또한, 기입 개시 시의 메모리 소자의 저항값은 충분히 높기 때문에, 메모리 소자 A에 전압이 거의 인가되어, 이러한 문제는 발생하지 않는다.

여기서, 본 실시 형태에서 이용하는 메모리 소자의 기입 직후의 저항은, 소자에 고유한 것이 아니라, 기입 직후의 메모리 소자에 흐르는 전류에 따라 결정되는 것이 실험으로 알려져 있다. 도 7은 메모리 소자의 기입 직후의 저항이, 메모리 소자에 흐르는 전류에 따라 결정되는 현상의 개념을 설명하기 위한 회로도이며, 메모리 소자와 부하 저항을 직렬로 접속한 것이다. 또한, 메모리 소자는 절연 상태, 즉 저항값이 1MΩ 이상의 상태이다.

그런데, 부호 XY 양 단자 간에 기입 전압 임계값인 0.5 V를 기입 방향(도 7중 부호 X에서 부호 Y를 향하는 방향)으로 인가하면, 메모리 소자의 저항값이 직렬로 접속된 부하 저항값보다 충분히 크기 때문에, 메모리 소자 간에 0.5 V의 전압이 인가되어, 메모리 소자가 절연 상태로부터 도통 상태로 변화한다.

또한, 기입 직후의 메모리 소자의 양 단자 사이의 전압은, 직렬로 접속된 부하 저항값의 크기에 상관없이 일정(예를 들면 0.2V 정도)하게 되는 것이 실험으로 알려져 있다. 부하 저항값이 1kΩ 인 경우는, (0.5V - 0.2V)/1kΩ= 0.3mA의 전류가 흐르고, 메모리 소자의 저항값은 0.2V/0.3mA = 0.67kΩ이 된다. 부하 저항값이 10kΩ 인 경우는, (0.5V - 0.2V)/10kΩ = 0.03mA의 전류가 흐르고, 메모리 소자의 저항값은 0.2V/0.03mA = 6.7 kΩ이 된다.

이와 같이, 메모리 소자의 기입 직후의 저항값은, 메모리 소자에 흐르는 전류에 의해서 결정되고, 한번 결정된 기입 후의 저항값은, 소거 전압 임계값(기입과는 정반대의 전압 방향)을 초과하지 않는다면 일정하다.

소거인 경우에는, 이와 같은 현상은 발생하지 않고, 절연 저항값은 기입 저항값에 상관없이 수 10kΩ ∼ 1MΩ 이상으로 변화한다.

여기서, 메모리 소자 A의 극성에 의해, 도 2의 (a) 및 (b)에 나타내는 2 종류의 메모리 셀 C의 구성이 생각된다.
또한, 도 2의 (a) 및 도 2의 (b)에서, 메모리 소자 A에 대해 제공되는 화살표는 극성을 나타내고, 화살표 방향에 전압을 인가한 경우에는, 메모리 소자 A가 절연 상태로부터 도통 상태로 변화하는, 즉 기입 동작이 행해지는 것을 나타내고 있다.

도 3 ∼ 도 6은 본 실시 형태에 따른 기억 장치의 일례를 설명하기 위한 회로도 이며, 여기서 나타내는 메모리 어레이는, 도 2의 (a) 및 도 2의 (b)에 나타내는 메모리 셀을 매트릭스 형상으로 배치한 것이다. 또한, 메모리 소자 A의 극성 및 메모리 소자와 MOS 트랜지스터 T의 배치 관계에 의해, 도 3, 도 4, 도 5 및 도 6으로 나타내는 4 종류의 메모리 어레이의 구성이 생각된다.

이상의 점을 근거로 하여, 이하에 구체예를 예를 들어 메모리 셀에 인가하는 최적의 전위에 대하여 설명한다.

우선, 도 3에 나타내는 기억 장치는, (m + 1) 행, (n + 1) 열의 메모리 셀이 매트릭스 형상으로 배치되어 구성되어 있고, 메모리 셀은 각각 도 2의 (a) 및 도 2의 (b)에 나타낸 바와 같이, 메모리 소자의 일단이 MOS 트랜지스터의 일단(여기서는 소스)에 접속되어 구성되어 있다.

MOS 트랜지스터 T(T00∼Tmn)의 게이트는 워드선 W(W0∼Wm)에 접속되고, MOS 트랜지스터의 타단(드레인)은 비트선 B(B0∼Bn)에 접속되고, 메모리 소자의 타단은 공통선 S에 접속되어 있다.

도 8의 (a)는, 상기한 도 3에 도시하는 회로도의 메모리 셀에, 게이트 전위(워드선에 인가하는 전위)를 2.5V, 비트·소스 사이 전위를 0.5V로 한 경우에 있어서의 메모리 소자에의 기입 직후의 저항값과 공통선에 인가되는 전위와의 관계를 나타내고 있다.

도 8의 (a)로부터, 공통선에 인가되는 전위가 1.4V 이상에서는, 기입이 불가능으로 되어있는 것을 알았다. 이것은, 공통선에 인가되는 전위가 상승하면, 상대적으로 MOS 트랜지스터의 게이트 전위가 작아져, 즉, MOS 트랜지스터의 온 저항이 커져, 메모리 소자의 기입 직후의 저항값이 커지기 때문에, 공통선에 인가되는 전위가 1.4V 이상에서는, 비트선과 공통선의 사이의 전위가, (MOS 트랜지스터의 전압 임계값) + (메모리 소자의 기입 전압 임계값) 보다 작아지기 때문이다.

도 8의 (b)는, 상기한 도 3에 도시하는 회로도의 메모리 셀에, 게이트 전위 를 2.5V, 비트선 전위(비트선에 인가하는 전위)를 0V로 한 경우에 있어서의 메모리 소자의 소거 가능한 최소 저항값과 공통선에 인가되는 전위와의 관계를 나타내고 있다.

여기서, 비트선과 공통선의 사이에 인가된 전압은, MOS 트랜지스터의 온 저항과, 메모리 소자의 저항과의 비로 분압되기 때문에, 메모리 소자의 도통(기입) 저항이 작은 경우에는 메모리 소자에 인가되는 전압이 소거 전압 임계값 이하가 되어 소거가 불가능하여 진다. 공통선에 인가되는 전위가 상승하면, 메모리 소자에 흐르는 전류가 증대하여, (소거 가능한 저항값) = (소거 전압 임계값)/(메모리 셀에 흐르는 전류값)이기 때문에, 소거 가능한 저항값의 하한은 작아진다.

또한, 공통선에 인가되는 전위가 0.5V 이하에서는, 메모리 소자 간의 전압이 소거 전압 임계값인 0.5V 이하가 되기 때문에, 어떠한 저항값이더라도 소거 불가능하다.

도 8의 (c)는, 상기한 도 8의 (a)와 (b)를 서로 겹치게 한 것이고, 도 8의 (c)로부터 다음과 같은 특징이 알려진다:

공통선에 인가되는 전위를 0.9V ∼ 1.4V의 범위 내로 설정한 경우에는, 기입이 가능하고, 또한, 소거도 가능하다.

공통선에 인가되는 전위를 0.9V 이하에 설정한 경우에는, 기입은 가능하지만, 기입 직후의 저항값이 지나치게 낮고 소거를 할 수 없다.

공통선에 인가되는 전위를 1.4V 이상으로 설정한 경우에는, 소거는 가능하지만, 기입을 할 수 없다.

따라서, 기입과 소거를 모두 동작시키기 위해서는, 공통선에 인가되는 전위를, 도 8의 (c)중 부호 X로 표시되는 0.9V∼1.4V의 범위(최적 전압 범위) 내에서 설정할 필요가 있다.

마찬가지로 하여, 도 4에 도시하는 회로도에 기초하여, 메모리 소자에의 기입 직후의 저항값과 공통선에 인가되는 전위와의 관계 및 메모리 소자의 소거 가능한 최소 저항값과 공통선에 인가되는 전위와의 관계를 서로 중첩하게 한 그래프를 도 9의 (a)에 도시한다. 또한, 도 5에 도시하는 회로도에 기초하여, 메모리 소자에의 기입 직후의 저항값과 공통선에 인가되는 전위와의 관계 및 메모리 소자의 소거 가능한 최소 저항값과 공통선에 인가되는 전위와의 관계를 서로 중첩하게 한 그래프를 도 9의 (b)에 도시한다. 또한, 도 6에 도시하는 회로도에 기초하여, 메모리 소자에의 기입 직후의 저항값과 공통선에 인가되는 전위와의 관계 및 메모리 소자의 소거 가능한 최소 저항값과 공통선에 인가되는 전위와의 관계를 서로 중첩하게 한 그래프를 도 9의 (c)에 도시한다.

도 8의 (c) 및 도 9의 (a) 내지 도 9의 (c)로부터, 도 3 및 도 5에 도시하는 회로도에는 최적 전압 범위 X가 존재하지만, 도 4 및 도 6에 도시하는 회로도에는 최적 전압 범위 X가 전혀 존재하지 않는다. 즉, 도 4 및 도 6에 도시하는 회로도에서는, 기입은 가능하지만, 기입 직후의 저항값이 지나치게 낮고 공통 전위가 어떠한 전위였다고 해도 소거를 할 수 없다. 따라서, 일단 기입을 행한 메모리 소자에 대한 소거는 달성할 수 없다.

이하, 메모리 소자의 극성 및 메모리 소자와 MOS 트랜지스터의 배치 관계에 의해 최적 전압 범위의 유무가 발생하는 이유에 대하여 설명한다. 또한, 이하에서는 비트선 전위를 접지 전위 혹은 전원 전위로 하여 설명을 행하고 있지만, 메모리 소자의 저항값을 가역적으로 변화하는 데 필요한 전위를 인가할 수 있기만 하면, 비트선 전위가 접지 전위 혹은 전원 전위일 필요는 없다.

도 3에 나타내는 회로와 도 4에 나타내는 회로에서는, 소스선으로부터 본 메모리 소자의 극성이 반대, 즉, 기입 시의 비트·소스선 사이의 전압 인가 방향이 역 방향이 되기 때문에, MOS 트랜지스터의 게이트 전압 Vgs가 상이한 것이 된다.

예를 들면, 비트선 전위를 접지 전위 혹은 전원 전위로 하고, 게이트 전위를 2.5V로 하고, 소스선에 1.25 V의 전위를 인가하고, 기입 종료 시의 메모리 소자의 양 단자 사이의 전압이 0.2V 인 경우를 예로 들어 생각하면, 도 3에 나타내는 회로의 기입 종료 후의 MOS 트랜지스터의 소스측의 전위는, 소스선의 전위(1.25V)에 기입 직후의 메모리 소자의 양 단자 사이의 전압(0.2V)을 가하여 얻어진 1.45V이고, MOS 트랜지스터의 게이트 전압 Vgs는 1.05V(= 2.5V - 1.45V)가 된다(도 10의 (a) 참조). 한편, 도 4에 나타내는 회로에서, MOS 트랜지스터의 게이트 전압 Vgs는 2.5V(= 2.5V - 0V)가 된다(도 10의 (b) 참조).

이와 같이, 도 3에 나타내는 회로와 도 4에 나타내는 회로를 비교해보면, 도 3에 나타내는 회로 쪽의 MOS 트랜지스터의 게이트 전압 Vgs가 도 4에 나타내는 MOS 트랜지스터의 게이트 전압 Vgs보다 작아져, 즉, 도 3에 나타낸 회로의 메모리 소자에 흐르는 전류가 도 4에 나타낸 회로의 메모리 소자에 흐르는 전류보다 작아져, 기입 종료 시의 메모리 소자의 양 단자 사이의 전압이 일정한 것을 고려하면, 기입 후의 메모리 소자의 저항값은, 도 3에 나타내는 회로쪽이 도 4에 나타내는 회로보다 커진다.

마찬가지로, 도 3에 나타내는 회로와 도 4에 나타내는 회로에서는, 소거 시의 비트·소스선 사이에 인가되는 전압의 방향이 역 방향이 되기 때문에, MOS 트랜지스터의 게이트 전압 Vgs가 도 3에 나타낸 회로와 도 4에 나타낸 회로 간에 상이한 것이 된다.

예를 들면, 비트선 전위를 접지 전위 혹은 전원 전위로 하고, 게이트 전위를 2.5V로 하고, 소스선에 1.25V의 전위를 인가하고, 소거 개시시의 메모리 소자의 양 단자 사이의 전압이 0.5V 인 경우를 예를 들어 생각하면, 도 3에 나타내는 회로의 MOS 트랜지스터의 게이트 전압 Vgs는 2.5V(= 2.5V - 0V)가 된다(도 10의 (c) 참조). 한편, 도 4에 나타내는 회로의 MOS 트랜지스터의 소스측의 전위는, 소스선의 전위(1.25V)에 소거 개시시의 메모리 소자의 양 단자 사이의 전압(0.5V)을 가한 1.75V로 되고, MOS 트랜지스터의 게이트 전압 Vgs는 0.75V(= 2.5V - 1.75V)로 된다(도 10의 (d) 참조).

이와 같이, 도 3에 나타내는 회로와 도 4에 나타내는 회로에서는, 도 3에 나타내는 회로쪽이 MOS 트랜지스터의 게이트 전압 Vgs가 커져, 즉, 메모리 소자에 흐르는 전류가 커져, 소거 개시시의 메모리 소자의 양 단자 사이의 전압이 일정한 것을 고려하면, 소거 가능한 저항값의 하한은, 도 3에 나타내는 회로쪽이 도 4에 나타내는 회로보다 작아진다.

또한, 소거 개시시의 메모리 소자의 양 단자 사이의 전압이 일정한 것을 고려하면, 기입 후의 메모리 소자의 저항값이 큰 쪽이 소거가 용이하다라고 말할 수있다.

이러한 이유로부터, 메모리 소자와 MOS 트랜지스터의 배치 관계에 의해 최적 전압 범위가 도 3에 있어서는 존재하고, 도 4에 있어서는 존재하지 않는다고 하는 결과로 된 것이다.

또한, 도 5 및 도 6에 나타낸 회로의 MOS 트랜지스터의 게이트 전압 Vgs는 도 3 및 도 4에 나타낸 회로와 메모리 소자 양 단자 사이의 전압분만 서로 다르고, 도 3 및 도 4의 회로에서의 아이디어가 도 5 및 도 6의 회로에 그대로 적용될 수 있어, 마찬가지로, 최적 전압 범위가 도 5의 회로에 있어서는 존재하고, 도 6의 회로에 있어서는 존재하지 않는다고 하는 결과가 되는 것이다.

또한, 인가하는 전위 등의 조건에 따라서는, 기입 종료후의 저항값이 크고, 소거 가능한 저항값의 하한이 작고, 도 4 및 도 6의 회로에서도 최적 전압 범위가 존재하는 것도 있을 수 있다.

그런데, 상기한 바와 같이, 메모리 소자의 극성에 의해 최적 전압 범위의 유무가 발생하기 때문에, 이하, 이 점을 고려한 메모리 소자와 MOS 트랜지스터의 배치 관계에 대하여 설명을 행한다.

우선, 전제로서, "메모리 소자의 극성을 반전하여 배치하는 것"과 "MOS 트랜지스터의 극성을 반전하는 것, 즉, 통상의 N형의 MOS 트랜지스터(이하, "Nmos"라 칭한다) 대신에 P형의 MOS 트랜지스터(이하, "Pmos"라 칭한다)를 사용하는 것"이 특성이 서로 동등하다고 하는 점에 대하여 도 11의 (a) 및 도 11의 (b)를 이용하여 설명한다.

도 11의 (a)는 상기 도 4에 나타내는 회로와 마찬가지의 회로이며, 도 11의 (b)는 도 11의 (a)에 나타내는 회로에 대하여, 소스선으로부터 본 메모리 소자의 극성을 반전시킨 점이 상이하고, 도 11의 (c)는 도 11의 (a)에 나타내는 회로에 대하여, MOS 트랜지스터로서 Nmos 대신에 Pmos를 사용하고 있는 점이 상이하고, 도 11의 (d)는 도 11의 (a)에 나타내는 회로에 대하여, 소스선으로부터 본 메모리 소자의 극성을 반전시킴과 함께, MOS 트랜지스터로서 Nmos 대신에 Pmos를 사용하고 있는 점이 서로 다른 회로이다.

또한, 도 11의 (a)에 나타내는 회로와 도 11(d)에 나타내는 회로에서는, 메모리 소자의 극성이 반전하고 있기 때문에, 기입을 행하는 경우에 도 11의 (a)에 나타내는 메모리 셀은 비트선을 소스선보다 VSS 측에, 도 11의 (d)에 나타내는 메모리 셀은 비트선을 소스선보다 VDD 측에 인가해야 한다. 또한, Nmos와 Pmos 사이에서는 게이트 전압 Vgs 등의 극성은 반대이다.

그런데, 도 11의 (a) 및 도 11의 (d)에 나타낸 바와 같이, 도 11의 (a)에 나타낸 회로의 메모리 소자의 양 단자 사이 전압 및 MOS 트랜지스터의 전압(게이트·소스 사이의 전압 Vgs, 드레인·소스 사이의 전압 Vds, 벌크·소스사이의 전압 Vbs)은 도 11의 (d)에 나타낸 회로에 대해 극성은 반전하고 있지만, 절대값은 모두 동일하다.

이것은, 도 11의 (a)에 나타내는 회로와 도 11의 (d)에 나타내는 회로는, 극성은 반전하고 있지만, 전기적 특성은 동일하다는 것을 의미한다.

상기한 도 11의 (a) 및 도 11의 (d)에 나타내는 회로의 관계와 마찬가지로, 도 11의 (b) 및 도 11의 (c)에 나타내는 회로에 대해서도, 극성은 반전하고 있지만, 전기적 특성은 동일하다고 생각된다.

따라서, 도 11의 (a)에 나타내는 회로에 기초해 볼 때, 도 11의 (a)의 회로의 "메모리 소자의 극성을 반전한" 도 11의 (b)에 나타내는 회로와, 도 11의 (a)의 회로의 "MOS 트랜지스터의 극성을 반전한" 도 11의 (c)에 나타내는 회로가 전기적 특성은 동일하므로, "메모리 소자의 극성을 반전하여 배치하는 것"과 "MOS 트랜지스터의 극성을 반전하는 것"이 특성상 동등하다고 말할 수 있다.

단, Nmos 트랜지스터와 게이트 폭이 동일한 Pmos 트랜지스터는 Nmos 트랜지스터의 반 정도의 전류 구동력밖에 갖지 않기 때문에, Nmos 트랜지스터의 전류 구동력과 같은 정도의 전류 구동력을 얻기 위해서는, Pmos 트랜지스터의 게이트 폭을 Nmos 트랜지스터의 게이트 폭의 약 2배로 할 필요가 있다. 또한, Pmos 트랜지스터와 Nmos 트랜지스터에서는 임계값 전압 Vth 등이 약간 서로 다르기 때문에 완전하게 전기적 특성이 동일하다고는 단언할 수 없다.

상기한 바와 같이, "메모리 소자의 극성을 반전하여 배치하는 것"과 "MOS 트랜지스터의 극성을 반전하는 것"은 특성상 동등한 것을 근거로 하여, 메모리 소자에 대한 기입 및 소거를 실현하기 위해, 메모리 소자 및 MOS 트랜지스터의 극성 및 메모리 소자와 MOS 트랜지스터의 배치 관계에 의해서 도 3 ∼ 도 6에 나타내는 4 종류의 메모리 어레이의 구성이 생각되지만, Nmos 트랜지스터를 사용한 경우에는, 도 4 및 도 6에 나타내는 회로에 대해서는 최적 전압 범위가 존재하지 않고, 어떠한 전위를 공통선에 인가했다고 하더라도 일단 기입을 행한 메모리 셀은 다시 소거를 행하는 것은 할 수 없지만, 도 4 및 도 6에 나타내는 회로에 대해서는, Nmos 트랜지스터 대신에 전기적 극성이 반대인 Pmos 트랜지스터를 이용함으로써, 도 4 및 도 6에 나타낸 회로에 대해 소자 극성이 반전한 도 3 및 도 5에 나타내는 회로와 특성상 동등한 것이 되어, 최적 전압 범위를 얻을 수 있고, 메모리 소자에 대한 기입 및 소거를 실현하게 된다.

즉, 최적의 MOS 트랜지스터의 극성을 선택함으로써, 최적 전압 범위가 존재하게 되어, 최적 전압 범위 내의 전위를 공통선에 인가함으로써, 메모리 셀의 기입 및 소거를 실현하게 된다. 구체적으로는 메모리 소자와 MOS 트랜지스터와의 배치 관계가 도 3 또는 도 5에 나타낸 회로와 동일한 회로에 대해서는 메모리 셀이 Nmos 트랜지스터를 포함하고, 메모리 소자와 MOS 트랜지스터와의 배치 관계가 도 4 또는 도 6에 나타낸 회로와 동일한 회로에 대해서는 메모리 셀이 Pmos 트랜지스터를 포함함으로써, 최적 전압 범위가 존재하게 되어, 최적 전압 범위 내의 전위를 공통선에 인가함으로써, 메모리 셀의 기입 및 소거를 실현할 수 있다.

이것은, 메모리 소자 및 MOS 트랜지스터의 배치 관계를 반전시키는 것이 메모리 셀의 제조상 불가능하거나 곤란하며, 도 4나 도 6에 나타내는 회로의 배치 관계를 채용할 필요가 있는 경우에, Nmos 트랜지스터 대신에 Pmos 트랜지스터를 채용함으로써, 메모리 소자에 대한 기입 및 소거를 가능하게 한다.

예를 들면, 일본 특허출원 2004-50419호 명세서에 기재되어 있는 바와 같이, 메모리 소자를 구성하는 이온 배급층을 메모리 셀마다 패터닝하지 않고 모든 메모리 셀에서 공통의 것으로 한 기억 장치에 대해서는, 도 4에 기재된 회로 구성으로 된다(선택 트랜지스터는 비트선측에만 접속가능하다. 또한 플러스 이온이기 때문에, 공통 소스선 전위보다 작은 비트선 전위로 기입이 가능하고, 즉 메모리 소자의 화살표의 방향은 비트선 방향이다.).

그러나, 도 4에 기재된 회로 구성으로는 메모리 소자에 대한 기입 및 소거가 불가능하기 때문에, 도 3에 나타내는 회로의 배치 관계를 채용하면, 이온 배급층이 절연막의 밑으로 배치되게 되어, 모든 MOS 트랜지스터가 전기적으로 쇼트하는 것이 되고, 이것은 회로 구성상, 실현불가능하다. 따라서, 이와 같이 메모리 소자 및 MOS 트랜지스터의 배치 관계를 반전시키는 것이 메모리 셀의 제조상 불가능한 경우에 Nmos 트랜지스터 대신에 Pmos 트랜지스터를 채용함으로써, 메모리 소자에 대한 기입 및 소거가 가능하게 된다(도 12 참조. 도 12는 도 4의 Nmos 트랜지스터를 Pmos 트랜지스터로 변경한 것이다. ).

또 메모리 소자가 비트선측, 선택 트랜지스터가 공통 단자측에 있는 도 5, 6의 구성은, 분명히 불가능하다.

또한, 본 실시예에서는, 상기 특성을 갖는 메모리 셀을 이용하여 설명을 행한 것이 일반적으로, 1) 소자의 극성에 의해 전기 특성이 상이하고, 2) 소자의 극성에 의해서 제조 용이성이 서로 다른 2개의 특징을 갖는 메모리 소자로 이루어지는 메모리 어레이에서, 각각의 메모리 소자의 구성을 A 및 B(A와 B는 소자의 배치 극성이 정반대)로 한 경우, 액세스 Tr 트랜지스터가 Nmos 트랜지스터에서, 1) "구성 A는 회로 동작 불가이고 구성 B는 가능하다" 또는 "구성 A보다 구성 B의 회로 특성이 좋다", 2) "구성 A는 제작 가능하고 구성 B는 제조 불가" 또는 "구성 A는 구성 B보다 제작이 용이하다"의 특성을 나타내는 경우에는, 액세스 Tr 트랜지스터를 Pmos 트랜지스터로 치환한 특성은, 1) "구성 A는 회로 동작 가능하고 구성 B는 불가" 또는 "구성 B보다 구성 A의 회로 특성이 좋다", 2) "구성 A는 제작 가능하고 구성 B는 제조 불가" 또는 "구성 A는 구성 B보다 제작이 용이하다"인 경우에는 액세스 Tr 트랜지스터에 Pmos 트랜지스터를 채용하는 것이 바람직하다.

반대로, 액세스 Tr 트랜지스터가 Nmos 트랜지스터인 경우의 특성이, 1) "구성 A는 회로 동작 가능하고 구성 B는 불가" 또는 "구성 B보다 구성 A의 회로 특성이 좋다", 2) "구성 A는 제작 가능하고 구성 B는 제조 불가" 또는 "구성 A는 구성 B보다 제작이 용이하다"인 경우의 Pmos 트랜지스터로 치환한 특성은, 1) "구성 A는 동작 가능하고 구성 B는 동작 불가" 또는 "구성 A보다 구성 B의 회로 특성이 좋다", 2) "구성 A는 제작 가능하고 구성 B는 제조 불가" 또는 "구성 A는 구성 B보다 제작이 용이하다"인 경우에는 액세스 Tr 트랜지스터에 Nmos 트랜지스터를 채용하는 것이 바람직하게 된다.

상기한 본 발명의 기억 장치 및 반도체 장치로는, 안정적으로 정보의 기록을 행할 수 있고, 정보의 기록에 요하는 시간을 짧게 하는 것이 가능함과 함께, 기입 및 소거를 실현할 수 있다.

당업자들에게는 설계 요건들 및 기타 요인들에 의존하여 첨부된 특허청구범위 및 그 등가물의 범위 내에 있는 다양한 변형, 조합, 부-조합 및 변경들이 발생할 수 있다는 것이 이해되어야 할 것이다.

Claims

기억 장치로서,

제1 전극과 제2 전극 사이에 기억층이 끼워져 구성되고, 상기 제1 전극과 제2 전극 사이에 제1 임계값 레벨 이상의 전기 신호가 인가됨으로써 저항값이 높은 상태로부터 낮은 상태로 변화하고, 상기 제1 전극과 제2 전극 사이에 상기 제1 임계값 레벨 이상의 전기 신호와는 극성이 상이한 제2 임계값 레벨 이상의 전기 신호가 인가됨으로써 저항값이 낮은 상태로부터 높은 상태로 변화하는 특성을 갖는 기억 소자와,

상기 기억 소자와 직렬로 접속됨과 함께, 그 극성이 P형인 단극성 트랜지스터를 갖는 메모리 셀을 포함하고,

인접하는 복수의 상기 메모리 셀에 있어서, 상기 기억층을 구성하는 층이 동일층에 의해 공통으로 형성되고,

모든 상기 메모리 셀의 상기 기억 소자 측의 단부에는 공통의 전위가 인가되도록 구성되며,

상기 기억 소자는,

상기 메모리 셀의 상기 기억 소자 측의 단부에 1.25V의 전위가 인가되고, 상기 메모리 셀의 상기 단극성 트랜지스터 측의 단부에 0V의 전위가 인가되며, 상기 단극성 트랜지스터의 게이트 전극에 0V의 전위가 인가됨으로써 저항값이 높은 상태로부터 낮은 상태로 변화하며, 저항값이 높은 상태로부터 낮은 상태로 변화한 후의 상기 기억 소자의 양쪽 단자 사이의 전위차가 0.2V이며,

상기 메모리 셀의 상기 기억 소자 측의 단부에 1.25V의 전위가 인가되고, 상기 메모리 셀의 상기 단극성 트랜지스터 측의 단부에 2.5V의 전위가 인가되고, 상기 단극성 트랜지스터의 게이트 전극에 0V의 전위가 인가됨으로써 저항값이 낮은 상태로부터 높은 상태로 변화하며, 저항값이 낮은 상태로부터 높은 상태로 변화하기 전의 상기 기억 소자의 양쪽 단자 사이의 전위차가 0.5V인, 기억 장치.
기억 장치로서,

제1 임계값 레벨 이상의 전기 신호가 인가됨으로써 저항값이 높은 상태로부터 낮은 상태로 변화하고, 상기 제1 임계값 레벨 이상의 상기 전기 신호와는 극성이 상이한 제2 임계값 레벨 이상의 전기 신호가 인가됨으로써 저항값이 낮은 상태로부터 높은 상태로 변화하는 특성을 갖는 기억 소자, 및

상기 기억 소자와 직렬로 접속된 단극성 트랜지스터

를 각각 포함하는 복수의 메모리 셀을 포함하고,

상기 기억 소자는, 제1 전극과 제2 전극 사이에 끼워진 기억층을 포함하고,

인접하는 복수의 메모리 셀의 기억층을 구성하는 적어도 일부의 층이 공통층에 의해 형성되고,

상기 메모리 셀 각각의 제1 단에는 소정의 전위가 인가되고, 상기 메모리 셀 각각의 상기 단극성 트랜지스터측의 제2 단에는 상기 소정의 전위보다 고 전위인 제1 전위 또는 상기 소정의 전위보다 저 전위인 제2 전위가 인가되며,

상기 메모리 셀 각각의 제2 단에 상기 제1 전위를 인가함으로써 상기 기억 소자에 정보가 기입되는 경우에는, 상기 단극성 트랜지스터의 극성은 N형이며,

상기 메모리 셀 각각의 제2 단에 상기 제2 전위를 인가함으로써 상기 기억 소자에 정보가 기입되는 경우에는, 상기 단극성 트랜지스터의 극성은 P형인, 기억 장치.
제2항에 있어서,

상기 제1 전극과 제2 전극 사이에 상기 제1 임계값 레벨 이상의 전기 신호가 인가되는 경우, 상기 저항값은 높은 상태로부터 낮은 상태로 변화하고,

상기 제1 전극과 제2 전극 사이에 상기 제2 임계값 레벨 이상의 전기 신호가 인가되는 경우, 상기 저항값이 낮은 상태로부터 높은 상태로 변화하는, 기억 장치.
제2항에 있어서,

기입 완료 후의 상기 기억 소자의 저항값은 기입시의 전류량에 따라서 변화하는, 기억 장치.
삭제
기억 장치로서,

제1 전극과 제2 전극 사이에 끼워진 기억층을 포함하고, 상기 제1 전극과 제2 전극 사이에 제1 임계값 레벨 이상의 전기 신호가 인가되는 경우 저항값이 높은 상태로부터 낮은 상태로 변화하고, 상기 제1 임계값 레벨 이상의 전기 신호와 극성이 상이한 제2 임계값 레벨 이상의 전기 신호가 상기 제1 전극과 상기 제2 전극 사이에 인가되는 경우 저항값이 낮은 상태로부터 높은 상태로 변화하는 특성을 갖는 기억 소자, 및

상기 기억 소자의 상기 제2 전극측 부분에 직렬로 접속된 단극성 트랜지스터

를 각각 포함하는 복수의 메모리 셀을 포함하고,

상기 복수의 메모리 셀의 제1 전극들은 동일 금속층으로 형성되며,

상기 단극성 트랜지스터는 P형의 극성을 갖는, 기억 장치.
반도체 장치로서,

복수의 메모리 셀을 포함하는 기억 장치를 포함하고,

상기 복수의 메모리 셀 각각은,

제1 전극과 제2 전극 사이에 끼워진 기억층을 포함하고, 상기 제1 전극과 제2 전극 사이에 제1 임계값 레벨 이상의 전기 신호가 인가되는 경우 저항값이 높은 상태로부터 낮은 상태로 변화하고, 상기 제1 임계값 레벨 이상의 전기 신호와 극성이 상이한 제2 임계값 레벨 이상의 전기 신호가 상기 제1 전극과 상기 제2 전극 사이에 인가되는 경우 저항값이 낮은 상태로부터 높은 상태로 변화하는 특성을 갖는 기억 소자, 및

상기 기억 소자의 상기 제2 전극측 부분에 직렬로 접속된 단극성 트랜지스터를 포함하며,

상기 복수의 메모리 셀의 제1 전극들은 동일 금속층으로 형성되고,

상기 단극성 트랜지스터는 P형의 극성을 갖는, 반도체 장치.