JP4458457B2

JP4458457B2 - 半導体装置

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Publication number: JP4458457B2
Application number: JP2003191880A
Authority: JP
Inventors: 航一森野; 宝昭根来
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2003-07-04
Filing date: 2003-07-04
Publication date: 2010-04-28
Anticipated expiration: 2023-07-04
Also published as: EP1644783B1; JP2005025596A; US20060152284A1; EP1644783A1; EP1644783A4; WO2005008355A1

Description

【０００１】
【発明の属する技術分野】
本発明は、高耐圧電圧レギュレータを構成する半導体装置に関し、特に電圧変動が小さく、ＡＣ特性が改善され、異なる電圧帯の製品開発が容易な半導体装置に関する。
【０００２】
【従来の技術】
電圧レギュレータは、例えばバンドギャップリファレンスである基準電圧Ｖｒｅｆを生成する基準電圧発生回路部と、差動増幅回路および出力ドライバからなる電圧レギュレータ部とから構成される。これらの全てが１チップの半導体装置に集積化されている。そして、従来から許容入力電圧を高めるために、出力ドライバであるＭＯＳトランジスタの高耐圧化が図られてきた。このＭＯＳトランジスタを高耐圧構造にすることにより、電圧レギュレータの許容入力電圧は向上してきている。しかし、ＭＯＳトランジスタを高耐圧化するためには、表面ブレークダウン耐圧や絶縁膜破壊の時間依存などを考慮する必要があり、ＭＯＳトランジスタのゲート絶縁膜を厚くしなければならない。
【０００３】
この場合、半導体装置の許容入力電圧を向上させることと、半導体装置を構成する各素子の許容入力電圧を高めることを、並行して検討する必要がある
そのために、高耐圧電圧レギュレータを作成するに当って、基準電圧発生回路部、差動増幅回路、および出力ドライバをそれぞれ高耐圧デバイスで構成する必要がある。一方、消費電流の低減に対しては、電圧入力駆動のＭＯＳトランジスタで構成することが試みられている。アナログ回路（差動増幅回路）に用いる高耐圧ＭＯＳトランジスタに対しては、ソースドレイン耐圧以外にゲート酸化膜耐圧も大きくしなくてはならない。しかし、ゲート酸化膜耐圧を大きくすると、ゲート酸化膜容量が小さくなったり、あるいは、チャンネル長当りのドレイン電流が小さくなる。このため、ＭＯＳトランジスタで構成する基準電圧のばらつきが大きくなったり、差動増幅回路のＡＣ特性が低下する結果となっている。
【０００４】
また、出力ドライバは、入力信号に応答する耐圧のあるデバイスでよく、比較的デバイス開発も簡便にできる。一方、基準電圧発生回路や差動増幅回路のアナログ回路に使用する高耐圧デバイスは、電源電圧（ソース・ドレイン間電圧）に対してドレイン電流の変動がなく、基板バイアス依存も少ないデバイスが要求され、特性の合わせ込みについて、開発期間が長くなる傾向にある。どの電圧帯であっても、アナログ部分の高耐圧デバイスの開発を共通化でき、出力デバイスのデバイス開発のみで構成できる高耐圧電圧レギュレータが所望されていた。
【０００５】
チップ面積の縮小のために、出力ドライバは、ソース・ドレイン間耐圧が高く、低ＯＮ抵抗のＤＭＯＳトランジスタを採用することで開発を行ってきた。このデバイスは、ドレイン濃度と構造でドレイン・ソース間耐圧を上げ、チャンネル拡張が傾斜拡散であるため、ゲート酸化膜厚を厚くし過ぎると、Ｖｔｈ（スレッショールド電圧）の上昇、ソース・ドレイン間パンチスルー耐圧の劣化となり、厚いゲート酸化膜厚を使用することは困難である。このため、アナログ部分の高耐圧デバイスのゲート酸化膜厚とは異なるゲート酸化膜厚を使用せざるを得ない結果となる。また、低ＯＮ抵抗のＤＭＯＳトランジスタを採用することで、ゲート電位が高電圧がかかる時にゲート酸化膜厚が薄いので、破壊される欠点があった。
【０００６】
出力ドライバをＮｃｈＭＯＳトランジスタとする構成の場合には、入出力電圧差が大きくなって問題となるために、入出力電圧差を小さくできるＰｃｈＭＯＳトランジスタを高耐圧ドライバとして使用する方法を考える必要があった。
さらに、上述したように、基準電圧発生回路、差動増幅回路および出力ドライバからなる電圧レギュレータ回路部は、回路が複雑であるため、ＡＣ特性を重視しない回路であれば、出力ドライバトランジスタ以外は高耐圧でないアナログデバイスのみで回路を構成することが必要である。
【０００７】
なお、電圧レギュレータからなる半導体装置の占有面積を縮減し、集積度を向上させたものとしては、例えば、特開２００２−２３８６６号公報（特許文献１参照）がある。これは、出力ドライバであるＰＮＰトランジスタと、ＮｃｈＭＯＳトランジスタ、出力ドライバを制御するＮＰＮトランジスタとこのＮＰＮトランジスタを制御する差動増幅回路からなる電圧レギュレータ回路において、ＮｃｈＭＯＳトランジスタとして高耐圧素子を用い、ＮＰＮトランジスタと差動増幅回路として低耐圧素子を用いる。ただ、この提案では、全ての素子を一体として半導体装置にするのではなく、出力ドライバが外付けとなっている。
【０００８】
また、電流消費を増加させず、電源電圧が低い場合でも、必要なレベルの安定化電圧を生成できる電圧レギュレータとしては、例えば、特開２００２−３６６２３５号公報（特許文献２参照）がある。これは、基準電圧発生回路とこれで発生された基準電圧を入力して動作するクランプ回路部と、基準電圧を入力して基準電圧を生成する電圧レギュレータ回路部とからなる電源回路装置である。ただ、この提案では、電圧レギュレータ回路部の出力ドライバとして、バイポーラトランジスタ（ＰＮＰトランジスタ）が使用されている。
【０００９】
また、ＭＯＳトランジスタの高耐圧化については、例えば、特開平１１−３５４６４７号公報（特許文献３参照）、特開平８−１２５０２６号公報（特許文献４参照）がある。前者では、ＭＯＳトランジスタのゲート・基板間の電圧差が常に小さい回路（ＭＯＳドライバ等）では、ゲート絶縁膜の厚みを薄くし、ゲート・基板間の電位差が大きくなったり小さくなったりする回路（コンパレータ等）では、ゲート絶縁膜の厚みを厚くしたＬＯＣＯＳードレイン構造とするものである。また、後者では、ＭＯＳトランジスタのゲート・基板間電位差に応じて、ＭＯＳトランジスタのゲート絶縁膜の厚みを変えるものである。
【００１０】
【特許文献１】
特開２００２−２３８６６号公報
【特許文献２】
特開２００２−３６６２３５号公報
【特許文献１】
特開平１１−３５４６４７号公報
【特許文献２】
特開平８−１２５０２６号公報
【００１１】
【発明が解決しようとする課題】
前述のように、従来、アナログ回路に用いる高耐圧ＭＯＳトランジスタに対しては、ソースドレイン耐圧以外にゲート酸化膜耐圧も大きくしなくてはならないが、大きくすると、ゲート酸化膜容量が小さくなったり、チャンネル長当りのドレイン電流が小さくなってしまい、差動増幅回路のＡＣ特性が低下する結果を生じていた。そして、どの電圧帯であっても、アナログ部分の高耐圧デバイスの開発を共通化でき、出力デバイスのデバイスの開発のみで構成できる高耐圧電圧レギュレータが望まれていた。
また、出力ドライバにＮｃｈＭＯＳトランジスタを用いると、入出力電圧差が大きくなるため、問題となる場合が多く、ＰｃｈＭＯＳトランジスタを高耐圧ドライバとして使用することが望ましい。
【００１２】
本発明の目的は、電圧レギュレータの全ての素子をＩＣで一体化した場合に、アナログ回路である電圧レギュレータのコントロール部分の入力電圧変動を小さくして、ＡＣ特性の改善を図ることができ、また、ドライバを最適な電圧帯にしてデバイス開発することで、異なる電圧帯の製品開発が容易となり、生産工数も削減できる半導体装置を提供することにある。
【００１３】
【課題を解決するための手段】
本発明の半導体装置は、（１）電源ラインと基準電圧発生回路と差動増幅回路と直列接続された第１の定電流源およびＭＯＳトランジスタからなる定電流インバータと出力ドライバと分割抵抗とで構成される高耐圧電圧レギュレータ回路を内蔵した半導体装置において、前記差動増幅回路の一方の入力端子に、前記基準電圧回路の出力基準電圧が入力され、前記差動増幅回路の他方の入力端子に、前記出力ドライバの出力電圧が前記分割抵抗で分割されて入力され、前記差動増幅回路の出力が前記定電流インバータに入力され、該定電流インバータの出力が前記出力ドライバに入力され、前記出力ドライバがＰｃｈＭＯＳトランジスタで構成される場合には、そのゲートとソース間、前記出力ドライバがＮｃｈＭＯＳトランジスタで構成される場合には、そのゲートとグランド間に、ゲート酸化膜破壊耐圧より低い逆耐圧のダイオードが配置され、前記電源ラインと前記基準電圧発生回路の出力基準電圧および前記差動増幅回路の間に、ゲートとソースが接続されたＮｃｈＤｅｐＭＯＳトランジスタからなる第２の定電流回路を設けたことを特徴とする。
【００２０】
また、（２）前記ゲートとソースが接続されたＮｃｈＤｅｐＭＯＳトランジスタからなる第２の定電流回路を、多段に直列に配置する構成としたことも特徴とする。
【００２１】
【発明の実施の形態】
以下、本発明の参考形態および本発明の実施の形態を、図面により詳細に説明する。
（第１の参考形態）
図１は、本発明の第１の参考形態に係る半導体装置のブロック構成図である。
図１に示すように、第１の参考形態の半導体装置は、高耐圧電圧レギュレータにおいて、低耐圧電圧レギュレータ１２の前段に、高耐圧印可の入力電圧で動作する高耐圧電圧レギュレータ１１を接続し、その出力電圧を低電圧デバイスで構成される基準電圧と差動増幅回路の入力電圧とし、その低耐圧デバイスの差動増幅回路の出力を高耐圧ドライバＭ６に入力し、その高耐圧ドライバＭ６の出力に接続された抵抗で分圧された電圧が前記低耐圧電圧レギュレータ１２にフィードバックされて、基準電圧と比較することで出力電圧を規定する。
【００２２】
図１の半導体装置では、出力ドライバＭ６として、ＮｃｈＭＯＳトランジスタを使用するとともに、大電流が流れることで、ＮｃｈＭＯＳトランジスタＭ６のゲート・ソース間の電圧が上がっていくと、トランジスタＭ６が破壊されるおそれがあるので、電圧の上がり過ぎを防止するためのツェナーダイオードＤを、ゲートとグラウンドの間に接続する。
なお、ＰｃｈＭＯＳトランジスタの方がＮｃｈＭＯＳトランジスタより入出力電圧差が小さいので、出力ドライバＭ６をＰｃｈＭＯＳトランジスタに置き換えてもよい。ただし、この場合には、ツェナーダイオードＤは、電源とゲート間に配置する。
【００２３】
図１に示す構成を採用することで、高電圧は１段目の電圧レギュレータ１１と高耐圧ドライバＭ６で処理され、１段目の電圧レギュレータ１１により定電圧化された電圧で２段目の電圧レギュレータ１２が動作するので、２段目電圧レギュレータの入力電圧変動は小さく、ＡＣ特性の改善が図れる。そして、出力ドライバＭ６を最適な電圧帯にしてデバイス開発を行うことにより、異なる電圧帯の製品開発も容易に行える。
【００２４】
（第２の参考形態）
図２は、本発明の第２の参考形態に係る半導体装置の回路構成図である。
図２において、１１は図１と同じく高耐圧レギュレータ、１２は図１と同じく低耐圧レギュレータ、１３は高耐圧の定電流インバータ回路、Ｍ６は出力ドライバであるＰｃｈＭＯＳトランジスタ、ＤはＰｃｈＭＯＳトランジスタＭ６のゲート・ソース間の電圧低下を防止するためのツェナダイオードである。
このように、第２の参考形態の電圧レギュレータは、図１に示す回路構成において、高耐圧ドライバＭ６と低耐圧デバイス１２はＭＯＳトランジスタであり、両方とも同じゲート酸化膜厚を持ち、高耐圧レギュレータ部分１１の高耐圧ＭＯＳトランジスタより薄いゲート酸化膜厚であることを特徴としている。
【００２５】
図５は、図２の出力ドライバおよび低耐圧レギュレータを構成する一般的なＭＯＳトランジスタの構造図である。
ただし、図５の出力ドライバを図７に示すようなＤＭＯＳトランジスタ構造としてもよい。
図５において、２１はゲート電極、２２はゲート酸化膜（ＳｉＯ_２）、２３はドレイン電極（Ｐ＋）、２４はソース電極（Ｐ＋）、２５は基板（Ｎ）である。
ゲート酸化膜２２は、膜の厚さ、不純物の有無などがＭＯＳトランジスタの特性を決定するための極めて重要な部分であって、精密なコントロールの下に作成される。図５は、ＰｃｈＭＯＳトランジスタを示しているが、基板２５をＰ型に、ドレイン電極２３とソース電極２４の極性をＮに入れ換えることで、ＮｃｈＭＯＳトランジスタとなる。本実施形態では、高耐圧ドライバＭ６と低耐圧レギュレータ１２を構成する各ＭＯＳトランジスタの酸化膜２２の厚さを、高耐圧レギュレータ１１を構成するＭＯＳトランジスタの酸化膜２２の厚さよりも薄くする。
【００２６】
図７は、一般的な出力ドライバとして用いられるＤＭＯＳトランジスタの構造図である。
図７において、２１はゲート電極、２２はゲート酸化膜、２３はドレイン電極、２４はソース電極、２５は基板、２６はチャンネル拡散領域である。
このように、ＤＭＯＳトランジスタの構造は、ＭＯＳトランジスタのようにソース電極とドレイン電極とが基板上に対向して設けられず、基板上の広い範囲にドレイン電極があり、その中にソース電極が配置される。
【００２７】
図２において、高耐圧レギュレータ１１の差動増幅回路Ｍ１には、バンドギャップリファレンスを用いた電圧ＶＲＥＦ１が反転入力端子側に入力しているが、正確にはここに基準電圧発生回路が含まれるが、ここでは記載が省略されている。また、電圧ＶＲＥＦ２の箇所にも同じく基準電圧発生回路の記載が省略されている。
Ｖ１は高電圧入力であり、基準電圧発生回路はＶ１によって基準電圧ＶＲＥＦ１を生成する。差動増幅回路Ｍ１とＰｃｈＭＯＳトランジスタＭ３をドライバトランジスタとして、抵抗Ｒ１とＲ２で分割された電圧を差動増幅回路Ｍ１の非反転入力端子側にフィードバック入力するようにして、電圧レギュレータ１１を構成する。
【００２８】
この電圧レギュレータ１１の出力電圧Ｖ２は、低耐圧レギュレータの最低動作電圧以上とする。出力ドライバＭ３の出力電流は、出力ドライバＭ６の出力電流Ｉ３に依存することなく、差動増幅回路Ｍ５と低耐圧レギュレータ１２の差動増幅回路Ｍ５の反転入力端子側に入力するＶＲＥＦ２で消費される電流（１００μＡ以下）で一定に保持されるため、Ｍ３は小さな出力ドライバで実現できる。
高耐圧レギュレータ１１は、高耐圧デバイスが必要であるが、基準電圧回路Ｖ５と、差動増幅回路Ｍ５は、この電圧Ｖ２を入力電圧として使用するので、低耐圧デバイスでよい。さらに、Ｖ２は高耐圧電圧レギュレータ１１で安定化された電圧であるため、Ｖ２のＡＣ変動が低減されており、入力電圧Ｖ１の変動の低耐圧デバイス１２の入力電圧Ｖ２への影響は軽減される。
【００２９】
安定化された電圧Ｖ２を入力電圧とする基準電圧発生回路Ｖ５によってＶＲＥＦ２を生成し、差動増幅回路Ｍ５と高耐圧ＭＯＳトランジスタＭ７でＶ１側の定電流回路ＩとＮｃｈＭＯＳトランジスタＭ７とで構成する定電流インバータ１３でＰｃｈＭＯＳトランジスタＭ６を出力ドライバトランジスタとしてゲート電圧を制御し、抵抗Ｒ３とＲ４で分割された電圧を差動増幅回路Ｍ５の反転入力端子側に入力するフィードバック電圧とし、電圧レギュレータ１２を構成する。
また、前述したように、出力ドライバのＰｃｈＭＯＳトランジスタＭ６のゲートとソースとの間には、ゲート保護用にソース方向から逆方向特性のダイオードＤが内蔵されている。ここでは、ＰｃｈＭＯＳトランジスタとして出力ドライバＭ６を接続する例であるが、Ｍ３またはＭ６のどちらか一方または両方がＮｃｈＭＯＳトランジスタの場合にも、同様の構成で電圧レギュレータを構成することができる。図１に示すように、出力ドライバとしてＮｃｈＭＯＳトランジスタを接続した場合にも、ゲートと接地との間にゲート酸化膜保護ダイオードＤが配置された回路構成となる。
【００３０】
次に、図２の定電流インバータ１３について説明する。
定電流回路は、動作バイアス電流が電源電圧の変動、周囲温度の変動に対して比較的安定であること、差動増幅回路のエミッタに付加した場合、差動増幅回路の入力抵抗を大きくとることができること、などが利点となっている。
図２において、高耐圧ドライバＭ６がＰｃｈＭＯＳトランジスタである場合、その制御用入力信号を、高電圧入力と接地との間にＰｃｈ高耐圧ＭＯＳトランジスタとＮｃｈ高耐圧ＭＯＳトランジスタを２組配置し、一方のＮｃｈ高耐圧ＭＯＳトランジスタに低耐圧デバイスで作られる基準電圧を入力させ、Ｐｃｈ高耐圧ＭＯＳトランジスタを定電流化し、他方のＰｃｈ高耐圧ＭＯＳトランジスタを電流ミラー構成で折り返すことで定電流インバータとし、低耐圧デバイスの差動増幅回路の出力をＮｃｈ高耐圧ＭＯＳトランジスタの入力として動作させ、その出力をＰｃｈＭＯＳトランジスタの高耐圧ドライバの入力として動作させる。
【００３１】
本参考形態では、出力ドライバＭ６と低電圧部分のゲート酸化膜厚を同じにしているため、生産工程を削減できるとともに、逆方向耐圧がゲート酸化膜耐圧より低いツェナーダイオードＤを接続しているため、高電圧印加時にもトランジスタの破壊の心配がない。
なお、本参考形態では、定電流インバータの例を、最も特性のよい電流ミラー構成の回路で説明したが、その他の構成の定電流回路であっても勿論差し支えはない。また、本参考形態では、ＭＯＳトランジスタの例で記述しているが、基準電圧が一般的なバンドギャップリファレンスを用いた場合や、差動増幅回路やドライバがバイポーラデバイスなどの他のデバイスで構成されるものであっても可能である。
【００３２】
（第１の実施形態）
図３は、本発明の第１の実施形態に係る半導体装置の回路構成図である。
図１、図２に示す回路構成は複雑であるため、ＡＣ特性を重視しない回路であれば、出力ドライバＭ６のトランジスタ以外は高耐圧でないアナログデバイスのみで回路を構成することが要望される。
そこで、本実施形態においては、図３に示すように、基準電圧発生回路と差動増幅回路と出力ドライバと抵抗とで構成される高耐圧レギュレータで、電源ラインＶ１と基準電圧発生回路ＶＲＥＦ２および差動増幅回路Ｍ５の間に、ＭＯＳトランジスタによる定電流回路を介して構成された回路を設ける。この場合、定電流回路は、ＮｃｈあるいはＰｃｈＤｅｐＭＯＳトランジスタ、または、ＮｃｈあるいはＰｃｈＥｎｈＭＯＳトランジスタである。
すなわち、定電流回路であるＭＯＳトランジスタは、図２に示す高耐圧レギュレータ１１（基準電圧発生回路ＶＲＥＦ１を含む）と等価回路を形成することになる。
【００３３】
図３に示すように、基準電圧ＶＲＥＦ２と差動増幅回路Ｍ５の電源ライン側に、ＮｃｈＤｅｐＭＯＳトランジスタＭ１１をゲートとソースを短絡させ、定電流化を行う。このとき、ＮｃｈＤｅｐＭＯＳトランジスタＭ１１の電流駆動能力は接地側になる回路の定電流値よりは大きい値とする。つまり、接地側の回路である基準電圧発生回路ＶＲＥＦ２および差動増幅回路Ｍ５で消費する全電流を供給できる能力を持っていることが前提となる。
このように、基準電圧発生回路ＶＲＥＦ２と差動増幅回路部分Ｍ５は、定電流回路を介して電源ラインに接続されているので、電源接地との間に配置されている各トランジスタを高耐圧デバイスにしなくても、回路構成が可能になる。
【００３４】
デプレッション（Ｄｅｐ）とエンハンスメント（Ｅｎｈ）との関係は、ＰｃｈＭＯＳトランジスタでは、ドレイン電流が流れなくなるゲート電圧値、つまり、閾値電圧Ｖｒが負の値であるのがエンハンスメント形で、正の値であるのがデプレッション形であり、ＮｃｈＭＯＳトランジスタでは、この関係が逆になる。
すなわち、Ｐｃｈでは、Ｖｒ＞０がデプレッション形、Ｖｒ＜０がエンハンスメント形であり、Ｎｃｈでは、Ｖｒ＜０がデプレッション形で、Ｖｒ＞０がエンハンスメント形である。
【００３５】
（第２の実施形態）
図４は、本発明の第２の実施形態に係る半導体装置の回路構成図であり、図６は多段接続定電流回路の特性図である。
図４に示すように、基準電圧ＶＲＥＦ２と差動増幅回路Ｍ５の電源ライン側に、多段構成で直接接続されたＮｃｈＤｅｐＭＯＳトランジスタＭ１１，Ｍ１２をそれぞれゲートとソースを短絡させ、定電流化を行う。このとき、ＮｃｈＤｅｐＭＯＳトランジスタＭ１１とＭ１２の電流駆動能力は接地側になる回路の定電流値よりは大きい値とする。つまり、接地側の回路である基準電圧発生回路ＶＲＥＦ２および差動増幅回路Ｍ５で消費する全電流を供給できる能力を持っていることが前提となる。
これにより、ＡＣ特性を重視しない回路であれば、ドライバトランジスタ以外は高耐圧でないアナログデバイスのみで回路を構成することができ、設計が容易となる。
【００３６】
図４において、多段に直列接続されたＮｃｈＤｅｐＭＯＳトランジスタＭ１１、Ｍ１２は、それぞれソースとドレイン間に電圧が発生し、高電圧Ｖ１は各トランジスタＭ１１，Ｍ１２により緩和される。
すなわち、図６のＭＡは図３の場合のトランジスタＭ１１のソース・ドレイン間電圧特性であり、ＭＢは図４の場合のトランジスタＭ１１，Ｍ１２のソース・ドレイン間電圧特性を示す。トランジスタＭ１１のソース・ドレイン間電圧は、ＭＡのように飽和曲線となり、また、トランジスタＭ１１，Ｍ１２のソース・ドレイン間電圧は、ＭＢのように飽和曲線となるため、印加される高電圧は緩和される。
【００３７】
【発明の効果】
以上説明したように、本発明によれば、以下のような効果を奏する。
基準電圧と差動増幅回路部分は、定電流回路を介して電源ラインに接続されているため、電源接地との間に配置されている各トランジスタを、高耐圧デバイスにしなくても、回路構成が可能になる。
【図面の簡単な説明】
【図１】本発明の第１の参考形態に係る半導体装置のブロック構成図である。
【図２】本発明の第２の参考形態に係る半導体装置の回路構成図である。
【図３】本発明の第１の実施形態に係る半導体装置のブロック構成図である。
【図４】本発明の第２の実施形態に係る半導体装置の回路構成図である。
【図５】本発明の出力ドライバおよび低耐圧レギュレータを構成するＭＯＳトランジスタの構造図である。
【図６】本発明の多段直列接続された定電流形ＭＯＳトランジスタの電圧特性図である。
【図７】出力ドライバとして一般的に用いられるＤＭＯＳトランジスタの構造図である。
【符号の説明】
１１…高耐圧電圧レギュレータ、１２…低耐圧電圧レギュレータ、
１３…高耐圧定電流インバータ回路、Ｄ…ゲート酸化膜保護用ダイオード、
２１…ゲート電極、２２…ゲート酸化膜、２３…ドレイン電極（Ｐ＋）、
２４…ソース電極（Ｐ＋）、２５…基板（Ｎ）、Ｍ６…出力ドライバ、
Ｒ１〜Ｒ４…抵抗、Ｖ３…出力電圧、Ｍ１…高耐圧差動増幅回路、
Ｍ５…低耐圧差動増幅回路、Ｍ３…高耐圧電圧レギュレータのドライバ、
Ｖ１…高入力電圧、Ｖ２…低入力電圧、ＶＲＥＦ１，２…基準電圧発生回路、
Ｍ７…定電流インバータを構成するＭＯＳトランジスタ、
Ｍ１１，Ｍ１２…ＭＯＳトランジスタによる定電流回路、
ＭＡ，ＭＢ…定電流回路による電圧電流特性、Ｉ…定電流回路。

Claims

電源ラインと基準電圧発生回路と差動増幅回路と直列接続された第１の定電流源およびＭＯＳトランジスタからなる定電流インバータと出力ドライバと分割抵抗とで構成される高耐圧電圧レギュレータ回路を内蔵した半導体装置において、
前記差動増幅回路の一方の入力端子に、前記基準電圧回路の出力基準電圧が入力され、前記差動増幅回路の他方の入力端子に、前記出力ドライバの出力電圧が前記分割抵抗で分割されて入力され、
前記差動増幅回路の出力が前記定電流インバータに入力され、
該定電流インバータの出力が前記出力ドライバに入力され、
前記出力ドライバがＰｃｈＭＯＳトランジスタで構成される場合には、そのゲートとソース間、前記出力ドライバがＮｃｈＭＯＳトランジスタで構成される場合には、そのゲートとグランド間に、ゲート酸化膜破壊耐圧より低い逆耐圧のダイオードが配置され、
前記電源ラインと前記基準電圧発生回路の出力基準電圧および前記差動増幅回路の間に、ゲートとソースが接続されたＮｃｈＤｅｐＭＯＳトランジスタからなる第２の定電流回路を設けたことを特徴とする半導体装置。
請求項１に記載の半導体装置において、
前記ゲートとソースが接続されたＮｃｈＤｅｐＭＯＳトランジスタからなる第２の定電流回路を、多段に直列に配置する構成としたことを特徴とする半導体装置。