JP4458457B2 - 半導体装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、高耐圧電圧レギュレータを構成する半導体装置に関し、特に電圧変動が小さく、AC特性が改善され、異なる電圧帯の製品開発が容易な半導体装置に関する。
【0002】
【従来の技術】
電圧レギュレータは、例えばバンドギャップリファレンスである基準電圧Vrefを生成する基準電圧発生回路部と、差動増幅回路および出力ドライバからなる電圧レギュレータ部とから構成される。これらの全てが1チップの半導体装置に集積化されている。そして、従来から許容入力電圧を高めるために、出力ドライバであるMOSトランジスタの高耐圧化が図られてきた。このMOSトランジスタを高耐圧構造にすることにより、電圧レギュレータの許容入力電圧は向上してきている。しかし、MOSトランジスタを高耐圧化するためには、表面ブレークダウン耐圧や絶縁膜破壊の時間依存などを考慮する必要があり、MOSトランジスタのゲート絶縁膜を厚くしなければならない。
【0003】
この場合、半導体装置の許容入力電圧を向上させることと、半導体装置を構成する各素子の許容入力電圧を高めることを、並行して検討する必要がある
そのために、高耐圧電圧レギュレータを作成するに当って、基準電圧発生回路部、差動増幅回路、および出力ドライバをそれぞれ高耐圧デバイスで構成する必要がある。一方、消費電流の低減に対しては、電圧入力駆動のMOSトランジスタで構成することが試みられている。アナログ回路(差動増幅回路)に用いる高耐圧MOSトランジスタに対しては、ソースドレイン耐圧以外にゲート酸化膜耐圧も大きくしなくてはならない。しかし、ゲート酸化膜耐圧を大きくすると、ゲート酸化膜容量が小さくなったり、あるいは、チャンネル長当りのドレイン電流が小さくなる。このため、MOSトランジスタで構成する基準電圧のばらつきが大きくなったり、差動増幅回路のAC特性が低下する結果となっている。
【0004】
また、出力ドライバは、入力信号に応答する耐圧のあるデバイスでよく、比較的デバイス開発も簡便にできる。一方、基準電圧発生回路や差動増幅回路のアナログ回路に使用する高耐圧デバイスは、電源電圧(ソース・ドレイン間電圧)に対してドレイン電流の変動がなく、基板バイアス依存も少ないデバイスが要求され、特性の合わせ込みについて、開発期間が長くなる傾向にある。どの電圧帯であっても、アナログ部分の高耐圧デバイスの開発を共通化でき、出力デバイスのデバイス開発のみで構成できる高耐圧電圧レギュレータが所望されていた。
【0005】
チップ面積の縮小のために、出力ドライバは、ソース・ドレイン間耐圧が高く、低ON抵抗のDMOSトランジスタを採用することで開発を行ってきた。このデバイスは、ドレイン濃度と構造でドレイン・ソース間耐圧を上げ、チャンネル拡張が傾斜拡散であるため、ゲート酸化膜厚を厚くし過ぎると、Vth(スレッショールド電圧)の上昇、ソース・ドレイン間パンチスルー耐圧の劣化となり、厚いゲート酸化膜厚を使用することは困難である。このため、アナログ部分の高耐圧デバイスのゲート酸化膜厚とは異なるゲート酸化膜厚を使用せざるを得ない結果となる。また、低ON抵抗のDMOSトランジスタを採用することで、ゲート電位が高電圧がかかる時にゲート酸化膜厚が薄いので、破壊される欠点があった。
【0006】
出力ドライバをNchMOSトランジスタとする構成の場合には、入出力電圧差が大きくなって問題となるために、入出力電圧差を小さくできるPchMOSトランジスタを高耐圧ドライバとして使用する方法を考える必要があった。
さらに、上述したように、基準電圧発生回路、差動増幅回路および出力ドライバからなる電圧レギュレータ回路部は、回路が複雑であるため、AC特性を重視しない回路であれば、出力ドライバトランジスタ以外は高耐圧でないアナログデバイスのみで回路を構成することが必要である。
【0007】
なお、電圧レギュレータからなる半導体装置の占有面積を縮減し、集積度を向上させたものとしては、例えば、特開2002−23866号公報(特許文献1参照)がある。これは、出力ドライバであるPNPトランジスタと、NchMOSトランジスタ、出力ドライバを制御するNPNトランジスタとこのNPNトランジスタを制御する差動増幅回路からなる電圧レギュレータ回路において、NchMOSトランジスタとして高耐圧素子を用い、NPNトランジスタと差動増幅回路として低耐圧素子を用いる。ただ、この提案では、全ての素子を一体として半導体装置にするのではなく、出力ドライバが外付けとなっている。
【0008】
また、電流消費を増加させず、電源電圧が低い場合でも、必要なレベルの安定化電圧を生成できる電圧レギュレータとしては、例えば、特開2002−366235号公報(特許文献2参照)がある。これは、基準電圧発生回路とこれで発生された基準電圧を入力して動作するクランプ回路部と、基準電圧を入力して基準電圧を生成する電圧レギュレータ回路部とからなる電源回路装置である。ただ、この提案では、電圧レギュレータ回路部の出力ドライバとして、バイポーラトランジスタ(PNPトランジスタ)が使用されている。
【0009】
また、MOSトランジスタの高耐圧化については、例えば、特開平11−354647号公報(特許文献3参照)、特開平8−125026号公報(特許文献4参照)がある。前者では、MOSトランジスタのゲート・基板間の電圧差が常に小さい回路(MOSドライバ等)では、ゲート絶縁膜の厚みを薄くし、ゲート・基板間の電位差が大きくなったり小さくなったりする回路(コンパレータ等)では、ゲート絶縁膜の厚みを厚くしたLOCOSードレイン構造とするものである。また、後者では、MOSトランジスタのゲート・基板間電位差に応じて、MOSトランジスタのゲート絶縁膜の厚みを変えるものである。
【0010】
【特許文献1】
特開2002−23866号公報
【特許文献2】
特開2002−366235号公報
【特許文献1】
特開平11−354647号公報
【特許文献2】
特開平8−125026号公報
【0011】
【発明が解決しようとする課題】
前述のように、従来、アナログ回路に用いる高耐圧MOSトランジスタに対しては、ソースドレイン耐圧以外にゲート酸化膜耐圧も大きくしなくてはならないが、大きくすると、ゲート酸化膜容量が小さくなったり、チャンネル長当りのドレイン電流が小さくなってしまい、差動増幅回路のAC特性が低下する結果を生じていた。そして、どの電圧帯であっても、アナログ部分の高耐圧デバイスの開発を共通化でき、出力デバイスのデバイスの開発のみで構成できる高耐圧電圧レギュレータが望まれていた。
また、出力ドライバにNchMOSトランジスタを用いると、入出力電圧差が大きくなるため、問題となる場合が多く、PchMOSトランジスタを高耐圧ドライバとして使用することが望ましい。
【0012】
本発明の目的は、電圧レギュレータの全ての素子をICで一体化した場合に、アナログ回路である電圧レギュレータのコントロール部分の入力電圧変動を小さくして、AC特性の改善を図ることができ、また、ドライバを最適な電圧帯にしてデバイス開発することで、異なる電圧帯の製品開発が容易となり、生産工数も削減できる半導体装置を提供することにある。
【0013】
【課題を解決するための手段】
本発明の半導体装置は、(1)電源ラインと基準電圧発生回路と差動増幅回路と直列接続された第1の定電流源およびMOSトランジスタからなる定電流インバータと出力ドライバと分割抵抗とで構成される高耐圧電圧レギュレータ回路を内蔵した半導体装置において、前記差動増幅回路の一方の入力端子に、前記基準電圧回路の出力基準電圧が入力され、前記差動増幅回路の他方の入力端子に、前記出力ドライバの出力電圧が前記分割抵抗で分割されて入力され、前記差動増幅回路の出力が前記定電流インバータに入力され、該定電流インバータの出力が前記出力ドライバに入力され、前記出力ドライバがPchMOSトランジスタで構成される場合には、そのゲートとソース間、前記出力ドライバがNchMOSトランジスタで構成される場合には、そのゲートとグランド間に、ゲート酸化膜破壊耐圧より低い逆耐圧のダイオードが配置され、前記電源ラインと前記基準電圧発生回路の出力基準電圧および前記差動増幅回路の間に、ゲートとソースが接続されたNchDepMOSトランジスタからなる第2の定電流回路を設けたことを特徴とする。
【0020】
また、(2)前記ゲートとソースが接続されたNchDepMOSトランジスタからなる第2の定電流回路を、多段に直列に配置する構成としたことも特徴とする。
【0021】
【発明の実施の形態】
以下、本発明の参考形態および本発明の実施の形態を、図面により詳細に説明する。
(第1の参考形態)
図1は、本発明の第1の参考形態に係る半導体装置のブロック構成図である。
図1に示すように、第1の参考形態の半導体装置は、高耐圧電圧レギュレータにおいて、低耐圧電圧レギュレータ12の前段に、高耐圧印可の入力電圧で動作する高耐圧電圧レギュレータ11を接続し、その出力電圧を低電圧デバイスで構成される基準電圧と差動増幅回路の入力電圧とし、その低耐圧デバイスの差動増幅回路の出力を高耐圧ドライバM6に入力し、その高耐圧ドライバM6の出力に接続された抵抗で分圧された電圧が前記低耐圧電圧レギュレータ12にフィードバックされて、基準電圧と比較することで出力電圧を規定する。
【0022】
図1の半導体装置では、出力ドライバM6として、NchMOSトランジスタを使用するとともに、大電流が流れることで、NchMOSトランジスタM6のゲート・ソース間の電圧が上がっていくと、トランジスタM6が破壊されるおそれがあるので、電圧の上がり過ぎを防止するためのツェナーダイオードDを、ゲートとグラウンドの間に接続する。
なお、PchMOSトランジスタの方がNchMOSトランジスタより入出力電圧差が小さいので、出力ドライバM6をPchMOSトランジスタに置き換えてもよい。ただし、この場合には、ツェナーダイオードDは、電源とゲート間に配置する。
【0023】
図1に示す構成を採用することで、高電圧は1段目の電圧レギュレータ11と高耐圧ドライバM6で処理され、1段目の電圧レギュレータ11により定電圧化された電圧で2段目の電圧レギュレータ12が動作するので、2段目電圧レギュレータの入力電圧変動は小さく、AC特性の改善が図れる。そして、出力ドライバM6を最適な電圧帯にしてデバイス開発を行うことにより、異なる電圧帯の製品開発も容易に行える。
【0024】
(第2の参考形態)
図2は、本発明の第2の参考形態に係る半導体装置の回路構成図である。
図2において、11は図1と同じく高耐圧レギュレータ、12は図1と同じく低耐圧レギュレータ、13は高耐圧の定電流インバータ回路、M6は出力ドライバであるPchMOSトランジスタ、DはPchMOSトランジスタM6のゲート・ソース間の電圧低下を防止するためのツェナダイオードである。
このように、第2の参考形態の電圧レギュレータは、図1に示す回路構成において、高耐圧ドライバM6と低耐圧デバイス12はMOSトランジスタであり、両方とも同じゲート酸化膜厚を持ち、高耐圧レギュレータ部分11の高耐圧MOSトランジスタより薄いゲート酸化膜厚であることを特徴としている。
【0025】
図5は、図2の出力ドライバおよび低耐圧レギュレータを構成する一般的なMOSトランジスタの構造図である。
ただし、図5の出力ドライバを図7に示すようなDMOSトランジスタ構造としてもよい。
図5において、21はゲート電極、22はゲート酸化膜(SiO2)、23はドレイン電極(P+)、24はソース電極(P+)、25は基板(N)である。
ゲート酸化膜22は、膜の厚さ、不純物の有無などがMOSトランジスタの特性を決定するための極めて重要な部分であって、精密なコントロールの下に作成される。図5は、PchMOSトランジスタを示しているが、基板25をP型に、ドレイン電極23とソース電極24の極性をNに入れ換えることで、NchMOSトランジスタとなる。本実施形態では、高耐圧ドライバM6と低耐圧レギュレータ12を構成する各MOSトランジスタの酸化膜22の厚さを、高耐圧レギュレータ11を構成するMOSトランジスタの酸化膜22の厚さよりも薄くする。
【0026】
図7は、一般的な出力ドライバとして用いられるDMOSトランジスタの構造図である。
図7において、21はゲート電極、22はゲート酸化膜、23はドレイン電極、24はソース電極、25は基板、26はチャンネル拡散領域である。
このように、DMOSトランジスタの構造は、MOSトランジスタのようにソース電極とドレイン電極とが基板上に対向して設けられず、基板上の広い範囲にドレイン電極があり、その中にソース電極が配置される。
【0027】
図2において、高耐圧レギュレータ11の差動増幅回路M1には、バンドギャップリファレンスを用いた電圧VREF1が反転入力端子側に入力しているが、正確にはここに基準電圧発生回路が含まれるが、ここでは記載が省略されている。また、電圧VREF2の箇所にも同じく基準電圧発生回路の記載が省略されている。
V1は高電圧入力であり、基準電圧発生回路はV1によって基準電圧VREF1を生成する。差動増幅回路M1とPchMOSトランジスタM3をドライバトランジスタとして、抵抗R1とR2で分割された電圧を差動増幅回路M1の非反転入力端子側にフィードバック入力するようにして、電圧レギュレータ11を構成する。
【0028】
この電圧レギュレータ11の出力電圧V2は、低耐圧レギュレータの最低動作電圧以上とする。出力ドライバM3の出力電流は、出力ドライバM6の出力電流I3に依存することなく、差動増幅回路M5と低耐圧レギュレータ12の差動増幅回路M5の反転入力端子側に入力するVREF2で消費される電流(100μA以下)で一定に保持されるため、M3は小さな出力ドライバで実現できる。
高耐圧レギュレータ11は、高耐圧デバイスが必要であるが、基準電圧回路V5と、差動増幅回路M5は、この電圧V2を入力電圧として使用するので、低耐圧デバイスでよい。さらに、V2は高耐圧電圧レギュレータ11で安定化された電圧であるため、V2のAC変動が低減されており、入力電圧V1の変動の低耐圧デバイス12の入力電圧V2への影響は軽減される。
【0029】
安定化された電圧V2を入力電圧とする基準電圧発生回路V5によってVREF2を生成し、差動増幅回路M5と高耐圧MOSトランジスタM7でV1側の定電流回路IとNchMOSトランジスタM7とで構成する定電流インバータ13でPchMOSトランジスタM6を出力ドライバトランジスタとしてゲート電圧を制御し、抵抗R3とR4で分割された電圧を差動増幅回路M5の反転入力端子側に入力するフィードバック電圧とし、電圧レギュレータ12を構成する。
また、前述したように、出力ドライバのPchMOSトランジスタM6のゲートとソースとの間には、ゲート保護用にソース方向から逆方向特性のダイオードDが内蔵されている。ここでは、PchMOSトランジスタとして出力ドライバM6を接続する例であるが、M3またはM6のどちらか一方または両方がNchMOSトランジスタの場合にも、同様の構成で電圧レギュレータを構成することができる。図1に示すように、出力ドライバとしてNchMOSトランジスタを接続した場合にも、ゲートと接地との間にゲート酸化膜保護ダイオードDが配置された回路構成となる。
【0030】
次に、図2の定電流インバータ13について説明する。
定電流回路は、動作バイアス電流が電源電圧の変動、周囲温度の変動に対して比較的安定であること、差動増幅回路のエミッタに付加した場合、差動増幅回路の入力抵抗を大きくとることができること、などが利点となっている。
図2において、高耐圧ドライバM6がPchMOSトランジスタである場合、その制御用入力信号を、高電圧入力と接地との間にPch高耐圧MOSトランジスタとNch高耐圧MOSトランジスタを2組配置し、一方のNch高耐圧MOSトランジスタに低耐圧デバイスで作られる基準電圧を入力させ、Pch高耐圧MOSトランジスタを定電流化し、他方のPch高耐圧MOSトランジスタを電流ミラー構成で折り返すことで定電流インバータとし、低耐圧デバイスの差動増幅回路の出力をNch高耐圧MOSトランジスタの入力として動作させ、その出力をPchMOSトランジスタの高耐圧ドライバの入力として動作させる。
【0031】
本参考形態では、出力ドライバM6と低電圧部分のゲート酸化膜厚を同じにしているため、生産工程を削減できるとともに、逆方向耐圧がゲート酸化膜耐圧より低いツェナーダイオードDを接続しているため、高電圧印加時にもトランジスタの破壊の心配がない。
なお、本参考形態では、定電流インバータの例を、最も特性のよい電流ミラー構成の回路で説明したが、その他の構成の定電流回路であっても勿論差し支えはない。また、本参考形態では、MOSトランジスタの例で記述しているが、基準電圧が一般的なバンドギャップリファレンスを用いた場合や、差動増幅回路やドライバがバイポーラデバイスなどの他のデバイスで構成されるものであっても可能である。
【0032】
(第1の実施形態)
図3は、本発明の第1の実施形態に係る半導体装置の回路構成図である。
図1、図2に示す回路構成は複雑であるため、AC特性を重視しない回路であれば、出力ドライバM6のトランジスタ以外は高耐圧でないアナログデバイスのみで回路を構成することが要望される。
そこで、本実施形態においては、図3に示すように、基準電圧発生回路と差動増幅回路と出力ドライバと抵抗とで構成される高耐圧レギュレータで、電源ラインV1と基準電圧発生回路VREF2および差動増幅回路M5の間に、MOSトランジスタによる定電流回路を介して構成された回路を設ける。この場合、定電流回路は、NchあるいはPchDepMOSトランジスタ、または、NchあるいはPchEnhMOSトランジスタである。
すなわち、定電流回路であるMOSトランジスタは、図2に示す高耐圧レギュレータ11(基準電圧発生回路VREF1を含む)と等価回路を形成することになる。
【0033】
図3に示すように、基準電圧VREF2と差動増幅回路M5の電源ライン側に、NchDepMOSトランジスタM11をゲートとソースを短絡させ、定電流化を行う。このとき、NchDepMOSトランジスタM11の電流駆動能力は接地側になる回路の定電流値よりは大きい値とする。つまり、接地側の回路である基準電圧発生回路VREF2および差動増幅回路M5で消費する全電流を供給できる能力を持っていることが前提となる。
このように、基準電圧発生回路VREF2と差動増幅回路部分M5は、定電流回路を介して電源ラインに接続されているので、電源接地との間に配置されている各トランジスタを高耐圧デバイスにしなくても、回路構成が可能になる。
【0034】
デプレッション(Dep)とエンハンスメント(Enh)との関係は、PchMOSトランジスタでは、ドレイン電流が流れなくなるゲート電圧値、つまり、閾値電圧Vrが負の値であるのがエンハンスメント形で、正の値であるのがデプレッション形であり、NchMOSトランジスタでは、この関係が逆になる。
すなわち、Pchでは、Vr>0がデプレッション形、Vr<0がエンハンスメント形であり、Nchでは、Vr<0がデプレッション形で、Vr>0がエンハンスメント形である。
【0035】
(第2の実施形態)
図4は、本発明の第2の実施形態に係る半導体装置の回路構成図であり、図6は多段接続定電流回路の特性図である。
図4に示すように、基準電圧VREF2と差動増幅回路M5の電源ライン側に、多段構成で直接接続されたNchDepMOSトランジスタM11,M12をそれぞれゲートとソースを短絡させ、定電流化を行う。このとき、NchDepMOSトランジスタM11とM12の電流駆動能力は接地側になる回路の定電流値よりは大きい値とする。つまり、接地側の回路である基準電圧発生回路VREF2および差動増幅回路M5で消費する全電流を供給できる能力を持っていることが前提となる。
これにより、AC特性を重視しない回路であれば、ドライバトランジスタ以外は高耐圧でないアナログデバイスのみで回路を構成することができ、設計が容易となる。
【0036】
図4において、多段に直列接続されたNchDepMOSトランジスタM11、M12は、それぞれソースとドレイン間に電圧が発生し、高電圧V1は各トランジスタM11,M12により緩和される。
すなわち、図6のMAは図3の場合のトランジスタM11のソース・ドレイン間電圧特性であり、MBは図4の場合のトランジスタM11,M12のソース・ドレイン間電圧特性を示す。トランジスタM11のソース・ドレイン間電圧は、MAのように飽和曲線となり、また、トランジスタM11,M12のソース・ドレイン間電圧は、MBのように飽和曲線となるため、印加される高電圧は緩和される。
【0037】
【発明の効果】
以上説明したように、本発明によれば、以下のような効果を奏する。
基準電圧と差動増幅回路部分は、定電流回路を介して電源ラインに接続されているため、電源接地との間に配置されている各トランジスタを、高耐圧デバイスにしなくても、回路構成が可能になる。
【図面の簡単な説明】
【図1】 本発明の第1の参考形態に係る半導体装置のブロック構成図である。
【図2】 本発明の第2の参考形態に係る半導体装置の回路構成図である。
【図3】 本発明の第1の実施形態に係る半導体装置のブロック構成図である。
【図4】 本発明の第2の実施形態に係る半導体装置の回路構成図である。
【図5】 本発明の出力ドライバおよび低耐圧レギュレータを構成するMOSトランジスタの構造図である。
【図6】 本発明の多段直列接続された定電流形MOSトランジスタの電圧特性図である。
【図7】 出力ドライバとして一般的に用いられるDMOSトランジスタの構造図である。
【符号の説明】
11…高耐圧電圧レギュレータ、12…低耐圧電圧レギュレータ、
13…高耐圧定電流インバータ回路、D…ゲート酸化膜保護用ダイオード、
21…ゲート電極、22…ゲート酸化膜、23…ドレイン電極(P+)、
24…ソース電極(P+)、25…基板(N)、M6…出力ドライバ、
R1〜R4…抵抗、V3…出力電圧、M1…高耐圧差動増幅回路、
M5…低耐圧差動増幅回路、M3…高耐圧電圧レギュレータのドライバ、
V1…高入力電圧、V2…低入力電圧、VREF1,2…基準電圧発生回路、
M7…定電流インバータを構成するMOSトランジスタ、
M11,M12…MOSトランジスタによる定電流回路、
MA,MB…定電流回路による電圧電流特性、I…定電流回路。
Claims (2)
- 電源ラインと基準電圧発生回路と差動増幅回路と直列接続された第1の定電流源およびMOSトランジスタからなる定電流インバータと出力ドライバと分割抵抗とで構成される高耐圧電圧レギュレータ回路を内蔵した半導体装置において、
前記差動増幅回路の一方の入力端子に、前記基準電圧回路の出力基準電圧が入力され、前記差動増幅回路の他方の入力端子に、前記出力ドライバの出力電圧が前記分割抵抗で分割されて入力され、
前記差動増幅回路の出力が前記定電流インバータに入力され、
該定電流インバータの出力が前記出力ドライバに入力され、
前記出力ドライバがPchMOSトランジスタで構成される場合には、そのゲートとソース間、前記出力ドライバがNchMOSトランジスタで構成される場合には、そのゲートとグランド間に、ゲート酸化膜破壊耐圧より低い逆耐圧のダイオードが配置され、
前記電源ラインと前記基準電圧発生回路の出力基準電圧および前記差動増幅回路の間に、ゲートとソースが接続されたNchDepMOSトランジスタからなる第2の定電流回路を設けたことを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記ゲートとソースが接続されたNchDepMOSトランジスタからなる第2の定電流回路を、多段に直列に配置する構成としたことを特徴とする半導体装置。
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