JP2011100950A

JP2011100950A - 半導体記憶装置

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Publication number: JP2011100950A
Application number: JP2009256479A
Authority: JP
Inventors: Susumu Shudo; 晋首藤
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2009-11-09
Filing date: 2009-11-09
Publication date: 2011-05-19

Abstract

【課題】
本発明は、より微細化可能な半導体記憶装置を提供する。
【解決手段】半導体基板１０と、前記半導体基板１０上に設けられた複数のトランジスタ１４ａ，１４ｂと、前記トランジスタ１４ａ，１４ｂ上に設けられ、下部電極２０ａ，２０ｂと上部電極２２ａ，２２ｂとの間に設けられた強誘電体膜２１ａ，２１ｂを含む複数の強誘電体キャパシタ２３ａ，２３ｂと、前記半導体基板１０と前記下部電極２０ａ，２０ｂを接続する下層コンタクトプラグ１７ａ，１７ｂと、前記上部電極２２ａ，２２ｂ上に設けられた上層コンタクトプラグ２６ａ，２６ｂと、隣接する前記上層コンタクトプラグ間に設けられ、前記上層コンタクトプラグと前記半導体基板とを接続する共有コンタクトプラグ２７とを備え、前記共有コンタクトプラグ２７が、前記上層コンタクトプラグ２６ａ，２６ｂと直接接触し、接続されることを特徴とする半導体記憶装置。
【選択図】図１

Description

本発明は、強誘電体キャパシタを有する半導体記憶装置に関する。

ＤＲＡＭに匹敵する容量、速度、コストの実現化を目指し開発されている次世代の不揮発性メモリとして、ＦｅＲＡＭ（Ferroelectric Random Access Memory）がある。

半導体記憶装置の微細化に伴い、ＦｅＲＡＭのメモリセルを高集積化するには、強誘電
体キャパシタ及びトランジスタの平面方向の微細化が必要となる。従来では、例えば、セルトランジスタ（Ｔ）のソースドレイン間にキャパシタ（Ｃ）の両端をそれぞれ接続し、これをユニットセルとし，このユニットセルを複数直列に接続した「ＴＣ並列ユニット直列接続型強誘電体メモリ」構造では、１マスクエッチングにより強誘電体キャパシタを形成することで、隣接する強誘電体キャパシタ同士の距離を短くし、ＦｅＲＡＭのメモリセルの高密度化をしている（例えば、特許文献１参照）。

しかしながら、上記のＴＣ並列ユニット直列接続型強磁性体メモリ構造では、強誘電体キャパシタの上部電極に接続されている上層コンタクトプラグと隣接する上層コンタクトプラグを接続する配線との合わせずれや、上記の上層コンタクトプラグと、半導体基板の拡散層と配線とを接続する共有コンタクトプラグとの合わせずれを考慮して、例えば第１の方向（複数の強誘電体キャパシタが並列されている方向に対して直交する方向）における配線の幅に、ゆとりを持たせる必要がある。これにより、半導体記憶装置の微細化には物理的限界が生じるという問題がある。

また、近年における半導体記憶装置の高集積化、高密度化に伴い、半導体記憶装置のより微細化が望まれている。

特開２００８−２０５３００号公報

本発明は、より微細化可能な半導体記憶装置を提供する。

上記目的を達成するために、本発明の一態様の半導体記憶装置は、半導体基板と、前記半導体基板上に設けられた複数のトランジスタと、前記トランジスタ上に設けられ、下部電極と上部電極との間に設けられた強誘電体膜を含む複数の強誘電体キャパシタと、前記半導体基板と前記下部電極を接続する下層コンタクトプラグと、前記上部電極上に設けられた上層コンタクトプラグと、隣接する前記上層コンタクトプラグ間に設けられ、前記上層コンタクトプラグと前記半導体基板とを接続する共有コンタクトプラグとを備え、前記共有コンタクトプラグが、前記上層コンタクトプラグと直接接触し、接続されることを特徴とする。

本発明によれば、より微細化可能な半導体記憶装置を提供できる。

本発明の第１の実施形態における半導体記憶装置の構成を示す側方断面図。本発明の第１の実施形態における半導体記憶装置の第３のコンタクトプラグを示す側方断面図。本発明の第１の実施形態における半導体記憶装置の構成を示す平面図。本発明の第１の実施形態における半導体記憶装置の製造工程を示す側方断面図。本発明の第２の実施形態における半導体記憶装置の構成を示す側方断面図。本発明の第２の実施形態における半導体記憶装置の構成を示す平面図。本発明の第２の実施形態における半導体記憶装置の製造工程を示す側方断面図。本発明の第２の実施形態における半導体記憶装置の変形例を示す側方断面図。

以下、本発明の実施形態について図面を参照しながら説明する。各図では、同一の構成要素には同一の符号を付す。

（第１の実施形態）
［第１の実施形態における構成］
第１の実施形態は本発明の一態様としてＴＣ並列ユニット直列接続型強誘電体メモリに適用したものであり、図１乃至図３を参照して説明する。図１は、本発明の第１の実施形態における半導体記憶装置の構成を示す側方断面図である。図２は、本発明の第１の実施形態における半導体記憶装置の第３のコンタクトプラグを示す側方断面図である。図３は、本発明の第１の実施形態における半導体記憶装置の構成を示す平面図である。

図１に示すように、第１の実施形態の半導体記憶装置は、半導体基板１０と、トランジスタ１４ａ，１４ｂと、下層コンタクトプラグ１７ａ，１７ｂと、強誘電体キャパシタ２３ａ，２３ｂと、上層コンタクトプラグ２６ａ，２６ｂと、共有コンタクトプラグ２７と、半導体基板１０の拡散層１１と共有コンタクトプラグ２７とを接続するコンタクトプラグ１６とで構成される。

半導体基板１０はＰ型基板に相当し、半導体基板１０内にＮ型の拡散層１１が設けられている。

また、トランジスタ１４ａ，１４ｂは、ゲート絶縁膜１２、ゲート電極１３、ソース／ドレイン拡散層を備え、ソースあるいはドレインとしての拡散層１１の一方と強誘電体キャパシタ２３ａ，２３ｂの一方の電極とが電気的に接続され、ソースあるいはドレインとしての拡散層１１の他方と強誘電体キャパシタ２３ａ，２３ｂの他方の電極とが電気的に接続されている。

下層コンタクトプラグ１７ａ，１７ｂは、トランジスタ１４ａ，１４ｂのソースあるいはドレインとしての拡散層１１の一方と後述する強誘電体キャパシタ２３ａ，２３ｂの下部電極２０ａ，２０ｂとを接続させるためのものである。

強誘電体キャパシタ２３ａ，２３ｂは、図１に示すように、半導体基板１０上に設けられた下層コンタクトプラグ１７ａ，１７ｂ及び、半導体基板１０に積層された第１の層間絶縁膜１５上に設けられ、下層より水素バリア膜１８、第２の層間絶縁膜１９で構成される積層膜の上に設けられている。

強誘電体キャパシタ２３ａ，２３ｂは、下部電極２０ａ，２０ｂと、この下部電極２０ａ，２０ｂ上に形成されたそれぞれの強誘電体膜２１ａ，２１ｂと、この強誘電体膜２１ａ，２１ｂ上に形成された上部電極２２ａ，２２ｂとを備えている。この下部電極２０ａ，２０ｂには、例えばPt、Ir、IrO₂等の材料を使用することができる。また、強誘電体膜２１ａ，２１ｂには、例えばPZT（Pb（Zr,Ti）O₃）、SBT（SrBi₂Ta₂O₉）等を用いることができる。さらに、上部電極２２ａ，２２ｂには、例えばPt、Ir、IrO₂等を用いることができる。保護膜２４は上記の強誘電体キャパシタ２３ａ，２３ｂ上に設けられており、上記の積層膜が上に形成されていない第１の層間絶縁膜１５の表面に、保護膜２４が設けられている（図１参照）。

なお、水素バリア膜１８は、強誘電体キャパシタ２３ａ，２３ｂと水素との反応を防止するための膜である。水素バリア膜１８には、例えばSiN、Al₂O₃、TiO₂、ZrO₂、HfO₂
等を用いることができる。また、保護膜２４は水素バリア性を有しており、例えばSiN、Al₂O₃、TiO₂、ZrO₂、HfO₂等を用いることができる。

上層コンタクトプラグ２６ａ，２６ｂは、強誘電体キャパシタ２３ａ，２３ｂの上部電極２２ａ，２２ｂ上に形成され、共有コンタクトプラグ２７と直接接触しており、トランジスタ１４ａ，１４ｂのソースあるいはドレインとしての拡散層１１の他方に電気的に接続されている。

共有コンタクトプラグ２７は、強誘電体キャパシタ２３ａ，２３ｂの上部電極２２ａ，２２ｂと電気的に接続されている上層コンタクトプラグ２６ａ，２６ｂと、半導体基板１０と、を接続するためのものである。図１に示すように、隣接する上層コンタクトプラグ２６ａ，２６ｂとコンタクトプラグ１６とを接続するコンタクトプラグを共有コンタクトプラグ２７と定義する。

共有コンタクトプラグ２７を、図２に示すように、第１の部分Ａ（下部）と第２の部分Ｂ（上部）に分けて定義する。第１の部分Ａは、コンタクトプラグ１６と共有コンタクトプラグ２７のうち第２の方向（複数の強誘電体キャパシタが並列されている方向）における共有コンタクトプラグ２７の幅が、第２の方向におけるコンタクトプラグ１６の幅と同程度である部分を意味し、第２の部分Ｂは、共有コンタクトプラグ２７から第１の部分を差し引いた部分を意味する。

第１の部分Ａの外径ｄ１が第２の部分Ｂの外径ｄ２よりも細く形成されており、共有コンタクトプラグ２７全体では、縦長の形状である。

第１の部分Ａは、柱状の形状を有している。以下、第１の実施形態における半導体記憶装置の側断面を眺めた場合について説明する。第２の方向（図１におけるＸ方向）に対して、第１の部分Ａの幅は、略一定である。一方で、第２の部分Ｂは、図２におけるＺ方向上方に向かって拡開した形状を有している。つまり、第２の部分Ｂの幅はＺ方向上方に進むほど幅が増大する形状を有している。

図２と図３に示すように、第２の部分Ｂを上面から眺めたとき、第１の部分Ａにおける外径ｄ１の中心を通るＺ方向の直線Ｌを基準として、この直線Ｌから第２の部分Ｂの外周までの距離が略等距離に設けられている。即ち、第２の部分Ｂの第２の方向（Ｘ方向）における断面はどれも上記直線Ｌを基準として、この直線Ｌから第２の部分Ｂの外周までの距離が略等距離に設けられている。ここで、「略等距離」とは、等方性エッチングにより形成される食刻によって、定まる距離をいう。

［第１の実施形態における製造方法］
次に、本実施形態における半導体記憶装置の製造工程について図４で説明する。図４は、本発明の第１の実施形態における半導体記憶装置の製造工程を示す側方断面図である。

まず、図４（ａ）に至る製造工程について説明する。半導体基板１０内に素子分離領域（図示略）が形成され、半導体基板１０の活性領域の表面上にゲート絶縁膜１２が形成され、ゲート絶縁膜１２上にゲート電極１３が形成される。ゲート電極１３を形成した後、ゲート電極１３の両端部における半導体基板１０の活性領域の表面部にソースあるいはドレインとしての拡散層１１が形成される。この結果、半導体基板１０上にメモリセルのトランジスタ１４ａ，１４ｂが形成される。

なお、ゲート絶縁膜１２には、例えばSiO₂、Si₃N₄、SiONのいずれかの単層膜、又は少なくともそれら２種類以上を積層した複合膜を実用的に使用することができる。ゲート電極１３には、例えばシリコン多結晶、高融点金属、高融点金属シリサイドのいずれかの単層膜、又はシリコン多結晶膜上に高融点金属膜若しくは高融点金属シリサイド膜を積層した複合膜を実用的に使用することができる。

半導体基板１０上にトランジスタ１４ａ，１４ｂを被覆する第１の層間絶縁膜１５を形成する。第１の層間絶縁膜１５として、例えばＴＥＯＳ膜を用いることができる。

その後に、第１の層間絶縁膜１５の全面にフォトレジストを塗布し、光リソグラフィ−技術により所望のレジストパターンを形成した後、このレジストパターンをマスクとして第１の層間絶縁膜１５をドライエッチングにより加工し、第１の層間絶縁膜１５に半導体基板１０の上面のうち一部を露出する第１の開口を形成する。コンタクトプラグ１６に用いる材料で第１の開口を充填し、コンタクトプラグ１６を形成する。

その後に、第１の層間絶縁膜１５とコンタクトプラグ１６上に下層より順に水素バリア膜１８、第２の層間絶縁膜１９を積層することで、積層膜を形成し、化学的機械的研磨（Chemical Mechanical Polishing；以下では「ＣＭＰ」という）により表面を平坦化する。そして、上記同様の方法で、第１の層間絶縁膜１５、水素バリア膜１８、第２の層間絶縁膜１９を貫通する第２の開口を形成し、下層コンタクトプラグ１７ａ，１７ｂに用いる材料で第２の開口を充填し、下層コンタクトプラグ１７ａ，１７ｂを形成する。

第２の層間絶縁膜１９と下層コンタクトプラグ１７ａ，１７ｂ上に強誘電体キャパシタ２３a、２３ｂの下部電極２０ａ，２０ｂが形成され、更にこの下部電極２０ａ，２０ｂ上に強誘電体膜２１ａ，２１ｂ、上部電極２２ａ，２２ｂが形成される。例えば、下部電極２０ａ，２０ｂ、強誘電体膜２１ａ，２１ｂ、上部電極２２ａ，２２ｂを形成するための層を積層後に、共通のマスク層を利用して一括的に加工する１マスクエッチングにより下部電極２０ａ，２０ｂ、強誘電体膜２１ａ，２１ｂ、上部電極２２ａ，２２ｂによる強誘電体キャパシタ２３ａ，２３ｂが形成される（図４（ａ）参照）。このとき、第１の層間絶縁膜１５の上面を一部露出するように水素バリア膜１８と第２の層間絶縁膜１９までエッチングする。

なお、下部電極２０ａ，２０ｂには、例えばPt膜、Ir膜、IrO₂膜、SRO膜等を単層若しくは積層で使用することができ、これらの薄膜はスパッタリングやＣＶＤ法により成膜される。また、強誘電体膜２１ａ，２１ｂには例えばPZT、SBT等を実用的に使用することができる。これらの薄膜はスパッタリング法やＭＯＣＶＤ法により成膜される。さらに上部電極２２ａ，２２ｂは、下部電極２０ａ，２０ｂと同様に、例えばPt膜、Ir膜、IrO₂膜、SRO膜等を単層又は積層で使用することができる。

上記の強誘電体キャパシタ２３a、２３ｂの上面及び側面及び露出した第１の層間絶縁膜１５上に保護膜２４を形成する（図４（ａ）参照）。

次に、図４（ｂ）に至る製造工程について説明する。上記の保護膜２４の上に第３の層間絶縁膜２５を形成し、ＣＭＰにより表面を平坦化する。その後に、フォトリソグラフィ及びＲＩＥにより、第３の開口及び第４の開口を形成する。第３の開口は、第３の層間絶縁膜２５と保護膜２４とを貫通し、強誘電体キャパシタ２３ａにおける上部電極２２ａが露出するように形成されている。同様に、第４の開口は、第３の層間絶縁膜２５と保護膜２４とを貫通し、第２の強誘電体キャパシタ２３ｂにおける第２の上部電極２２ｂが露出するように形成されている。上層コンタクトプラグ２６ａ，２６ｂに用いる材料で第３の開口及び第４の開口を充填し、ＣＭＰにより表面を平坦化して上層コンタクトプラグ２６ａ，２６ｂを形成する（図４（ｂ）参照）。なお、上層コンタクトプラグ２６ａ，２６ｂとして、例えば下層よりバリアメタル層、タングステン層又はアルミニウム層の積層膜である。

次に、図４（ｅ）に至る製造工程について説明する。まず、第３の層間絶縁膜２５、上層コンタクトプラグ２６ａ，２６ｂ上全面にフォトレジストを塗布し、光リソグラフィ−技術によりコンタクトプラグ１６の上方に第５の開口を形成できるようレジストパターンを形成する（図４（ｃ）参照）。その後に、このレジストパターンを用いて、第３の層間絶縁膜２５に対して等方性エッチングを行い、図４（ｄ）に示すように、第３の層間絶縁膜２５が等方に食刻された形状をなすことになる。少なくとも上層コンタクトプラグ２６ａ，２６ｂの一部を露出するまで、等方性エッチングを行う。上層コンタクトプラグ２６ａ，２６ｂ上部の側面（側壁）の一部を等方性エッチングにより食刻する。これにより、上層コンタクトプラグ２６ａ，２６ｂ上部の側壁の一部に凹部が形成される。なお、等方性エッチングの方法は問わず、例えばバッファＨＦを含むＨＮＯ_３溶液を用いたウエットエッチングを用いてもよく、ドライエッチングで行ってもよい。

その後に、上記のレジストパターンを用いて異方性エッチングを行い、コンタクトプラグ１６の上面を露出するように第５の開口を形成する（図４（ｄ）参照）。

さらに、共有コンタクトプラグ２７に用いる材料で第５の開口を充填し、ＣＭＰにより表面を平坦化、共有コンタクトプラグ２７を形成する（図４（ｅ）参照）
なお、コンタクトプラグ１６、上層コンタクトプラグ２６ａ，２６ｂ及び共有コンタクトプラグ２７として、例えば下層よりバリアメタル層、タングステン膜やアルミニウム膜又は銅膜を用いてもよい。

以上より、ある上層コンタクトプラグ２６ａとこの上層コンタクトプラグ２６ａの一方に隣接する上層コンタクトプラグ２６ｂと共有コンタクトプラグ２７との間を接続する配線層が不要であるため、より微細化可能な半導体記憶装置を提供できる。

従来では、一定間隔で第１の方向に複数形成された共有コンタクトプラグ２７に対して、同じく一定間隔で第１の方向に複数形成された配線層があわせずれを起こした場合、例えば、ある配線層に対し隣接する共有コンタクトプラグ２７が接触する可能性や、配線層に上層コンタクトプラグ２６ａ，２６ｂが接続されない可能性があったが、本発明の第１の実施形態では、配線層を用いないため、そのような心配がない。その結果、合わせずれによる影響が軽減される。

また、上層コンタクトプラグ２６ａ，２６ｂ同士を接続する配線層を不要としているため、この配線層が不要になった部分に別の配線層を設けることが可能になる。その結果、配線層の効率的な使用が可能となり、より微細化可能な半導体記憶装置及びその製造方法を提供できる。例えば、メモリセル上の金属配線は、ビット線や、抵抗減を目的としたワード線の平行配線や、各種信号線などに使われているが、この役割を別途設ける配線層に担わせることができる。その結果、半導体記憶装置の製造費用も削減することができる。

（第２の実施形態）
［第２の実施形態における構成］
本発明の第２の実施形態にかかる半導体記憶装置について図５と図６を参照して説明する。図５は、本発明の第２の実施形態における半導体記憶装置の構成を示す側方断面図である。図６は、本発明の第２の実施形態における半導体記憶装置の構成を示す平面図である。

なお、第２の実施形態にかかる半導体記憶装置は、第1の実施形態にかかる半導体記憶装置とは、上層コンタクトプラグ２６ａ、２６ｂと共有コンタクトプラグ２７の形状が異なり、その他の構成部分については、同一構成を有している。従って、以下の説明において、第１の実施形態と同様の構成部分については、詳細説明を省略し、異なる構成部分（上層コンタクトプラグ２６ａ，２６ｂと共有コンタクトプラグ２７）について説明する。説明を簡単にするため、先に共有コンタクトプラグ２７について説明する。

＜共有コンタクトプラグ＞
共有コンタクトプラグ２７は、後述する上層コンタクトプラグ２６ａ，２６ｂと半導体基板１０とを接続するためのものあり、第２の実施形態では、かかる共有コンタクトプラグ２７は、柱状の形状を有している。

＜上層コンタクトプラグ＞
複数の上層コンタクトプラグ２６ａ、２６ｂは同一形状であり、第１の実施形態と同様に、上層コンタクトプラグ２６ａ、２６ｂの第３の部分Ｃ（下部）と第４の部分Ｄ（上部）について以下、説明する。第３の部分Ｃは、等方性エッチング後に残存する異方性エッチングにより形成された部分を意味し、第４の部分Ｄは、上層コンタクトプラグ２６ａ，２６ｂから第３の部分Ｃを差し引いた部分を意味する。

第３の部分Ｃが、柱状の形状を有しており、第２の実施形態における半導体記憶装置の側断面を眺めたとき、第２の方向における第３の部分Ｃの幅は略一定である。そして、第３の部分Ｃにおける外径は第４の部分Ｄにおける外径よりも細く形成されており、上層コンタクトプラグ２６ａ，２６ｂ全体では、縦長の形状である。第４の部分Ｄは、図４におけるＺ方向上方に向かって拡開した形状を有している。第４の部分Ｄにおける幅はＺ方向上方に進むほど幅が増大する形状を有している。

図６に示すように、第４の部分Ｄを上面から眺めたとき、第３の部分Ｃにおける外径の中心を通るＺ方向の直線を基準として、この直線から第４の部分Ｄの外周までの距離が略等距離に設けられている。即ち、第４の部分Ｄの第２の方向における断面はどれも上記直線を基準として略等距離に第４の部分Ｄの外周が設けられている。これにより、共有コンタクトプラグ２７と接触するように上層コンタクトプラグ２６ａ，２６ｂが設けられている。

［第２の実施形態における製造方法］
次に、第２の実施形態における半導体記憶装置の製造工程について図７で説明する。図７は、本発明の第２の実施形態における半導体記憶装置の製造工程を示す側方断面図である。

なお、第２の実施形態にかかる半導体記憶装置の製造方法は、第１の実施形態にかかる半導体記憶装置の製造方法とは、上層コンタクトプラグ２６ａ，２６ｂと共有コンタクトプラグ２７の形成方法が異なり、その他の工程については、同一工程を有している。従って、以下の説明において、第１の実施形態と同様の工程については、詳細説明を省略し、異なる工程部分について説明する。

まず、図７（ａ）に至る過程については、第１の実施形態における図４（ａ）に至る過程と同様であるため、説明を省略し、図７（ｂ）について説明する。

第３の層間絶縁膜２５の形成後に（図７（ａ）参照）、第３の層間絶縁膜２５の全面にフォトレジストを塗布し、光リソグラフィ−技術により所望のレジストパターンを形成した後、このレジストパターンをマスクとして第３の層間絶縁膜２５をドライエッチングにより加工し、第３の層間絶縁膜２５にコンタクトプラグ１６の上面を露出する第６の開口を形成する。共有コンタクトプラグ２７で用いる材料で、この第６の開口を充填し、ＣＭＰで表面を平坦化し、共有コンタクトプラグ２７を形成する（図７（ｂ）参照）。

その後、第３の層間絶縁膜２５と共有コンタクトプラグ２７上に再度フォトレジストを塗布し上層コンタクトプラグ２６ａ，２６ｂを形成するためのレジストパターンを形成する（図７（ｃ）参照）。

このレジストパターンを用いて、第３の層間絶縁膜２５に対して等方性エッチングを行い、図７（ｄ）に示すように、第３の層間絶縁膜２５が等方に食刻された形状をなすことになる。少なくとも共有コンタクトプラグ２７の一部を露出するまで、等方性エッチングを行う。共有コンタクトプラグ２７上部の側面（側壁）の一部を等方性エッチングにより食刻する。これにより、共有コンタクトプラグ２７上部の側壁の一部に凹部が形成される。

その後に、上記のレジストパターンを用いて異法性エッチングを行い、強誘電体キャパシタ２３ａ，２３ｂの上部電極２２ａ，２２ｂ表面を一部露出するように第７の開口を形成する（図７（ｄ）参照）。

さらに、上層コンタクトプラグ２６ａ，２６ｂに用いる材料で、第７の開口を充填し、ＣＭＰにより表面を平坦化し、上層コンタクトプラグ２６ａ，２６ｂを形成する（図７（ｅ）参照）。なお、上層コンタクトプラグ２６ａ、２６ｂ及び共有コンタクトプラグ２７として、例えば下層よりバリアメタル層、タングステン膜やアルミニウム膜又は銅膜を用いてもよい。

また、第１の実施形態同様に、本発明の第２の実施形態では、配線層を用いないため、例えば、ある配線層に対し隣接する上層コンタクトプラグが接触する可能性や、配線層に上層コンタクトプラグが接続されない可能性などの心配がない。その結果、合わせずれによる影響が軽減される。さらに、半導体記憶装置の製造費用も削減することができる。

本発明における各実施形態では、上層コンタクトプラグ２６ａ、２６ｂと共有コンタクトプラグ２７における材料を銅にしている。銅は比較的低抵抗であるため、上層コンタクトプラグ２６ａ、２６ｂと共有コンタクトプラグ２７の接触抵抗を低減することができる。

なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。例えば、図８に示すように、第１の実施形態と第２の実施形態とを組み合わせてもよい。ここで、図８は本発明の第２の実施形態における半導体記憶装置の変形例を示す断面図である。

具体的には、上層コンタクトプラグ２６ａ、２６ｂの形状を第２の実施形態と同様に、共有コンタクトプラグ２７の形状を第１の実施形態と同様にしてもよい。これにより、第１の実施形態と第２の実施形態同様に、より微細化可能な半導体記憶装置及びその製造方法を提供できる。さらに、この場合には、第１の実施形態における第２の部分Ｂの外径ｄ１や第２の実施形態における第４の部分Ｄの外径よりも小さな径をそれぞれ用いても、上層コンタクトプラグ２６ａ、２６ｂと共有コンタクトプラグ２７とを接触されることができる。その結果、第１の実施形態や第２の実施形態に比べて、上層コンタクトプラグ２６ａ、２６ｂと共有コンタクトプラグ２７との合わせずれに対する影響をより軽減することができる。また、製造費用も削減できる。

更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。

１０…半導体基板
１１…拡散領域
１２…ゲート絶縁膜
１３…ゲート電極
１４…トランジスタ
１５…第１の層間絶縁膜
１６…第３の下層コンタクトプラグ
１７…下層コンタクトプラグ
１８…水素バリア膜
１９…第２の層間絶縁膜
２０ａ，２０ｂ…下部電極
２１ａ，２１ｂ…強誘電体
２２ａ，２２ｂ…上部電極
２３ａ，２３ｂ…強誘電体キャパシタ
２４…保護膜
２５…第３の層間絶縁膜
２６ａ、２６ｂ…上層コンタクトプラグ
２７…共有コンタクトプラグ

Claims

半導体基板と、
前記半導体基板上に設けられた複数のトランジスタと、
前記トランジスタ上に設けられ、下部電極と上部電極との間に設けられた強誘電体膜を含む複数の強誘電体キャパシタと、
前記半導体基板と前記下部電極を接続する下層コンタクトプラグと、
前記上部電極上に設けられた上層コンタクトプラグと、
隣接する前記上層コンタクトプラグ間に設けられ、前記上層コンタクトプラグと前記半導体基板とを接続する共有コンタクトプラグと
を備え、
前記共有コンタクトプラグが、前記上層コンタクトプラグと直接接触し、接続されることを特徴とする半導体記憶装置。
前記共有コンタクトプラグが、前記上層コンタクトプラグ上部に有する凹部に係合ように設けられていることを特徴とする請求項１記載の半導体記憶装置。
前記共有コンタクトプラグ下部が柱状であり、前記共有コンタクトプラグ上部は、上方に向かって拡開した形状をなすことを特徴とする請求項１又は請求項２記載の半導体記憶装置。
前記共有コンタクトプラグを上面から眺めたとき、前記共有コンタクトプラグ下部における断面の中心を通る鉛直方向の直線を基準として、前記直線から前記共有コンタクトプラグの外周までの距離が略等距離であることを特徴とする請求項３記載の半導体記憶装置。
前記上層コンタクトプラグ下部が、さらに、柱状であり、前記上層コンタクトプラグ上部は、上方に向かって拡開した形状をなすことを特徴とする請求項１乃至請求項４記載の半導体記憶装置。
前記上層コンタクトプラグを上面から眺めたとき、前記上層コンタクトプラグ下部における断面の中心を通る鉛直方向の直線を基準として、前記直線から前記上層コンタクトプラグの外周までの距離が略等距離であることを特徴とする請求項５記載の半導体記憶装置。