JP2010056133A - 半導体記憶装置 - Google Patents

Abstract

【課題】ＣＯＢ構造を備えた半導体記憶装置において、容量絶縁膜の水素による劣化を防止するとともに、ビット線のエッチングでの薄膜化を防止する。
【解決手段】半導体記憶装置は、ＭＯＳトランジスタ３２０と、メモリ領域３１０の上方に設けられ、不純物拡散層２０３ｂに電気的に接続されたビット線２０７と、強誘電体または高誘電体を含む容量絶縁膜２１３とを有し、ビット線２０７よりも高い位置に設けられたキャパシタ２１５と、キャパシタ２１５の下方を覆う下部水素バリア膜２１０と、キャパシタ２１５の側方及び上方を覆う上部水素バリア膜２１８と、周辺回路領域３００の上方に形成された配線２２１と、ビット線２０７よりも低い位置に形成され、上方から見た場合にメモリ領域３１０から周辺回路領域３００へと延伸し、ビット線２０７と配線２２１とを電気的に接続させる導電層２０３ａとを備える。
【選択図】図１

Description

本発明は、半導体記憶装置、特に、強誘電体又は高誘電体からなり、ビット線よりも高い位置に形成されたキャパシタを備えた半導体記憶装置に関する。

高誘電体からなる容量絶縁膜を有するキャパシタは小さい面積で大きな静電容量が得られるため、ＤＲＡＭ(Dynamic Random Access Memory)に用いることで回路面積を大幅に縮小することができる。また、強誘電体からなる容量絶縁膜は、残留分極によってヒステリシス特性を示すとともに、高い比誘電率を有しているため、この容量絶縁膜を有するキャパシタを備えた半導体記憶装置は、酸化シリコン又は窒化シリコンからなる容量絶縁膜を有するキャパシタを備えたＤＲＡＭなどの半導体記憶装置と置き換わる可能性がある。

しかしながら、強誘電体又は高誘電体は、結晶構造自体がその物理的特性を決定する酸化物であるため、還元作用を有する水素と接触することにより結晶構造が変化し、ヒステリシス特性や誘電率などの物理的特性が大きく変化してしまう。一方、ＭＯＳトランジスタ形成工程、多層配線形成工程及び保護膜形成工程等では、水素ガスはもとより、水素原子を含むシランガス、レジスト材料及び水（水分）等を多用する場合が多い。そのため、半導体記憶装置の製造工程中に発生する水素等から容量絶縁膜を保護することが必要となっている。

そこで近年、キャパシタの周囲に水素バリア層を設け、キャパシタを単体ごとに又は複数のキャパシタを一単位としてその全体を水素バリアで覆う技術が提示されている（例えば、特許文献１を参照）。

以下、特許文献１に開示された、第１の従来例に係る、強誘電体からなる容量絶縁膜を有する半導体記憶装置について図８を参照しながら説明する。

図８は、第１の従来例に係る半導体記憶装置を示す断面図である。同図に示すように、第１の従来例に係る半導体記憶装置は、基板４に形成された駆動素子部３と、駆動素子部３より上の位置に第１層間絶縁膜６を介して配設された強誘電体キャパシタ２とを備えた強誘電体メモリ１である。強誘電体キャパシタ２は、下部電極８及び上部電極１０と、これら一対の電極間に挟持された強誘電体層９とで構成されている。また、駆動素子部３と下部電極８とを電気的に接続する第１導電部１２が第１層間絶縁膜６を貫通しており、第１層間絶縁膜６と下部電極８との間には、第１導電部１２上を除く部位に第１水素バリア膜７が設けられている。強誘電体キャパシタ２の上部電極１０には第２層間絶縁膜１４内に設けられた第２導電部２０が接続され、強誘電体キャパシタ２の上面及び側面は、上部電極１０と第２導電部２０との接続部分を除いて、第２水素バリア膜１３で覆われている。

この半導体記憶装置では、第１水素バリア膜７および第２水素バリア膜１３により、配線や保護膜等を形成する際の、水素雰囲気中での熱処理工程において強誘電体層９が水素により還元されにくくなっており、信頼性が向上している。

一方、高集積化技術としてＤＲＡＭに代表される半導体記憶装置においては、一般的にＣＯＢ（Capacitor Over Bit line）構造が提示されている（例えば、特許文献２を参照）。以下、特許文献２に開示された、第２の従来例に係る半導体記憶装置について図９を参照しながら説明する。

図９は、第２の従来例に係る半導体記憶装置を示す断面図である。第２の従来例に係る半導体記憶装置において、メモリセル選択用トランジスタの半導体領域（ソース領域、ドレイン領域）の一方には、データの書き込み、読み出しを行うためのビット線ＢＬ１、ＢＬ２が接続されている。この従来例は、ビット線ＢＬ１、ＢＬ２が、メモリセル選択用トランジスタと容量素子Ｃとの間の高さ位置に配置された、いわゆるＣＯＢ構造を有している。ＣＯＢ構造は、容量素子上にビット線を配置するＣＵＢ（Capacitor Under Bit line）構造よりも容量素子間にコンタクトプラグが不要な分だけセル面積縮小が可能なため、高集積性に優れているという特徴を持つ。
特開２００７−１６５４３９号公報 特開平９−３２１２４２号公報

しかしながら、容量絶縁膜の劣化防止とセル面積の縮小の両方の効果を得るために第１の従来例と第２の従来例とを組み合わせた場合、図１０（ａ）に示すように、強誘電体キャパシタ２が第１水素バリア膜７及び第２水素バリア膜１３とで被覆される構造を備えつつＣＯＢ構造を形成することになり、強誘電体キャパシタ２および第１水素バリア膜７及び第２水素バリア膜１３とを加工する工程がビット線形成後に発生することになる。

そのため、図１０（ｂ）および（ｃ）に示すように、ハードマスク３３またはレジストマスク４０を用いた第１水素バリア膜７や第２水素バリア膜１３の加工時に行われるオーバーエッチングによってビット線３２も同時にエッチングされることになる。ビット線３２がエッチングされると膜厚が薄くなってビット線３２が高抵抗化する。そのため、回路の遅延係数の変化による動作不良や、ビット線容量とキャパシタ保持電荷量との比が変わり、読み出し不良になるという課題が発生する。

そこで本発明は、ＣＯＢ構造を備えた半導体記憶装置において、容量絶縁膜の水素による劣化を防止するとともに、ビット線のエッチングでの薄膜化を防止し、ビット線の高抵抗化による回路の動作不良およびメモリの読み出し不良を発生させないことを目的とする。

上記の課題を解決するために、本発明の半導体装置は、メモリ領域と前記メモリ領域に隣接する周辺回路領域とが形成された半導体基板と、前記メモリ領域上に形成され、前記半導体基板上に形成されたゲート電極と、前記半導体基板の上部であって、前記ゲート電極の両側方に位置する領域に形成された第１及び第２の不純物拡散層とを有するＭＯＳトランジスタと、前記メモリ領域の上方に設けられ、前記第１の不純物拡散層に電気的に接続されたビット線と、下部電極と、上部電極と、前記下部電極と前記上部電極との間に挟まれ、強誘電体または高誘電体を含む容量絶縁膜とを有し、前記メモリ領域の上方であって前記ビット線よりも高い位置に設けられたキャパシタと、前記ビット線と前記キャパシタとの間に形成され、前記キャパシタの下方を覆う下部水素バリア膜と、前記キャパシタの側方及び上方を覆い、上方から見て前記キャパシタを囲む領域において前記下部水素バリア膜に直接的に接続する上部水素バリア膜と、前記周辺回路領域の上方に形成された第１の配線と、前記ビット線よりも低い位置に形成され、上方から見た場合に前記メモリ領域から前記周辺回路領域へと延伸し、前記ビット線と前記第１の配線とを電気的に接続させる導電層とを備えている。

この構成によれば、下部水素バリア膜と上部水素バリア膜とがキャパシタ全体を囲んでいるため、製造工程中に容量絶縁膜が水素により還元されるのを防ぐことができ、容量絶縁膜の物理的特性が変化するのを抑えることができる。さらに、ビット線が、当該ビット線よりも低い位置に形成された導電層を介して周辺回路領域上の第１の配線に電気的に接続されているので、下部水素バリア膜や上部水素バリア膜の形成時でのエッチング工程でビット線が露出することがなくなり、ビット線の膜減りの発生を防ぐことができる。このため、ビット線が設定値に比べて高抵抗化するのを防ぐことができ、半導体記憶装置の信頼性を向上させることができる。

また、前記キャパシタは複数個設けられ、前記メモリ領域上においてマトリクス状に配置されており、前記下部水素バリア膜及び前記上部水素バリア膜は、前記複数個のキャパシタを一括して囲んでいてもよい。

前記導電層は、前記半導体基板の上部に形成された第３の不純物拡散層であってもよい。この場合、第３の不純物拡散層は第１及び第２の不純物拡散層と同時に形成することができる。

前記導電層は、前記ビット線よりも低い位置に設けられた第２の配線であってもよい。

前記導電層は、前記ゲート電極と同一層内に形成された電極配線であってもよい。この場合、電極配線はゲート電極と同時に形成することができる。

前記キャパシタの側方及び上に形成された層間絶縁膜をさらに備え、前記層間絶縁膜のうち、前記メモリ領域と前記周辺回路部との境界部の上方に位置する部分に溝部が形成されており、前記上部水素バリア膜は、前記層間絶縁膜の上面上から前記溝部の内面に亘って形成されていてもよい。

前記下部電極は前記第２の不純物拡散層に電気的に接続されていれば、半導体記憶装置はいわゆるＤＲＡＭまたはＦｅＲＡＭとなる。

前記下部水素バリア膜は絶縁体で構成されていることが好ましい。

前記上部水素バリア膜と前記下部水素バリア膜とは、前記導電層の直上方において接していることが好ましい。

本発明に係る半導体記憶装置では、ビット線をキャパシタ領域の上方から周辺回路領域の上方まで延伸する場合に発生するビット線の膜減りを防ぐことができる。このため、本発明の半導体記憶装置では、ビット線の抵抗変動による動作不良の発生が抑えられている。

本発明の実施形態について図面を参照しながら説明する。

（実施形態）
図１は、本発明の実施形態に係る半導体記憶装置のメモリ領域と周辺回路の境界部における断面図であり、図２は本実施形態に係る半導体装置の同境界部を示す平面図である。ここで、図１は、図２のＩ−Ｉ線における断面構成を示している。また、図２では、説明しやすいように上部電極２１４や配線２２１の下に設けられた部材も示している。

図１及び図２に示すように、本実施形態の半導体記憶装置は、周辺回路領域３００及びメモリ領域３１０とが形成された半導体基板２０１と、半導体基板２０１のメモリ領域３１０上に例えばマトリクス状に配置されたメモリセルと、メモリセルに接続されたビット線２０７とを備えている。各メモリセルは、例えばゲート絶縁膜を挟んで半導体基板２０１上に形成されたゲート電極２０４及びゲート電極２０４の両側方に位置する領域に形成されたｎ型不純物を含む不純物拡散層２０３ｂ、２０３ｃを有するＭＯＳトランジスタ（セル選択トランジスタ）３２０と、導電性の第２の下部水素バリア膜２１１、下部電極２１２、上部電極２１４、及び下部電極２１２と上部電極２１４とに挟まれた容量絶縁膜２１３を有し、半導体基板２０１の上方に形成されたキャパシタ２１５とを有している。容量絶縁膜２１３は、例えばペロブスカイト型酸化物などの高誘電体又は強誘電体、例えば一般式Ｐｂ(Ｚｒ_xＴｉ_1-x）Ｏ₃、（Ｂａ_xＳｒ_1-x)ＴｉＯ₃又は（Ｂｉ_xＬａ_1-x）₄Ｔｉ₃Ｏ₁₂（但し、いずれもｘは０≦ｘ≦１である。）などで構成される。なお、容量絶縁膜２１３の一部に高誘電体膜や強誘電体膜が設けられていてもよい。以下、本実施形態の半導体記憶装置の構成をより詳細に説明する。

半導体基板２０１上にはＭＯＳトランジスタ３２０を埋める第１の層間絶縁膜２０５が設けられ、第１の層間絶縁膜２０５上には複数のビット線２０７が設けられている。また、半導体基板２０１のメモリ領域３１０から周辺回路領域３００に至る領域には、素子分離領域２０２によって不純物拡散層２０３ｃと区画された不純物拡散層２０３ａが設けられ、ビット線２０７は第１の層間絶縁膜を貫通する第１のコンタクトプラグ２０６を介してこの不純物拡散層２０３ａに接続されている。また、メモリ領域３１０の上方において、第１の層間絶縁膜２０５及びビット線２０７上には第２の層間絶縁膜２０８が設けられ、第２の層間絶縁膜２０８の上には絶縁性の第１の下部水素バリア膜２１０が設けられている。第１の下部水素バリア膜２１０は、例えば水素を透過させにくい窒化シリコンなどで構成される。

第１の下部水素バリア膜２１０上には導電性の第２の下部水素バリア膜２１１が設けられ、第２の下部水素バリア膜２１１の上には下から順に下部電極２１２、容量絶縁膜２１３、及び上部電極２１４が設けられている。下部電極２１２は、第１の層間絶縁膜２０５、第２の層間絶縁膜２０８、及び第１の下部水素バリア膜２１０を貫通する第２のコンタクトプラグ２０９によりＭＯＳトランジスタ３２０の不純物拡散層２０３ｃに接続される。メモリ領域３１０の上方において、第２の層間絶縁膜２０８及び第１の下部水素バリア膜２１０の上には第２の下部水素バリア膜２１１及び下部電極２１２の周囲を埋める第３の層間絶縁膜２１６が設けられており、第３の層間絶縁膜２１６の上及び上部電極２１４の上には第４の層間絶縁膜２１７が設けられている。第２の層間絶縁膜２０８、第３の層間絶縁膜２１６及び第４の層間絶縁膜２１７の、周辺回路領域３００とメモリ領域３１０との境界部に面する側面はテーパー形状となっている。具体的には、第２の層間絶縁膜２０８、第３の層間絶縁膜２１６及び第４の層間絶縁膜２１７の当該側面は、上方に向かうにつれて周辺回路領域３００からメモリ領域３１０へと向かう方向に傾いたテーパー形状となっている。そして、第４の層間絶縁膜２１７の上面及び側面上、第３の層間絶縁膜２１６及び第２の層間絶縁膜２０８の側面上、及び境界部近傍の第１の層間絶縁膜２０５上面上には第１の下部水素バリア膜２１０と接する上部水素バリア膜２１８が設けられている。図示しないが、第１の下部水素バリア膜２１０と上部水素バリア膜２１８はメモリ領域３１０上に形成された複数のキャパシタ２１５を一括して囲んでいる。図２における符号２２２は、基板上方から見た場合の第１の下部水素バリア膜２１０の境界線を示し、符号２２３は、基板上方から見た場合の上部水素バリア膜２１８の境界線を示す。

また、周辺回路領域３００上に形成された第１の層間絶縁膜２０５上及び上部水素バリア膜２１８上には第５の層間絶縁膜２１９が設けられ、第５の層間絶縁膜２１９上には配線２２１が設けられている。周辺回路領域３００上の配線２２１は、第５の層間絶縁膜２１９を貫通する第３のコンタクトプラグ２２０を介してｎ型不純物を含む不純物拡散層２０３ａに接続される。この構成により、ビット線２０７は、第１のコンタクトプラグ２０６、不純物拡散層２０３ａ、第３のコンタクトプラグ２２０、及び配線２２１を介してセンスアンプ等、周辺回路領域３００上に設けられた回路に電気的に接続される。

本実施形態の半導体記憶装置の特徴は、上述のように、第１の下部水素バリア膜２１０及び上部水素バリア膜２１８がキャパシタ２１５の全方位を囲んでいることにある。ここで、第１の下部水素バリア膜２１０及び上部水素バリア膜２１８は複数のキャパシタ２１５を一括して囲んでいてもよいし、各キャパシタ２１５をそれぞれ囲んでいてもよい。

この構成により、第１の下部水素バリア膜２１０及び上部水素バリア膜２１８で囲まれた領域の外部から水素が侵入するのを防ぐことができるので、容量絶縁膜２１３を金属酸化物等の高誘電体又は強誘電体で構成した場合でも、容量絶縁膜２１３の物理的特性が還元により変化するのを防ぐことができる。このため、容量絶縁膜２１３が強誘電体で構成される場合には誘電率及びヒステリシス特性の変化などが抑制されることにより不揮発性メモリとしての性能の劣化を抑えることができ、容量絶縁膜２１３が高誘電体で構成される場合には、誘電率の変化などが抑制されることにより通常のメモリとしての性能の劣化を抑えることができる。

また、本実施形態の半導体記憶装置では、ビット線２０７と第１の下部水素バリア膜２１０との間に第２の層間絶縁膜２０８が設けられており、且つ第１の下部水素バリア膜２１０の直上に第２の下部水素バリア膜２１１が設けられている。この構成により、第２の下部水素バリア膜２１１を形成する際にビット線２０７がエッチングされることがなくなっている。

本実施形態の半導体記憶装置のもう一つの特徴は、半導体基板２０１の上方から見てメモリ領域３１０から周辺回路領域３００まで、両領域の境界部を含んで延び、ビット線２０７よりも低い位置に形成された導電層を介してビット線２０７が周辺回路領域３００上に設けられた回路に接続されていることである。図１に示す例では、半導体基板２０１の境界部に設けられた不純物拡散層２０３ａが上述の導電層となっている。すなわち、ビット線２０７はメモリ領域３１０と周辺回路領域３００との境界部上において、第１のコンタクトプラグ２０６、不純物拡散層２０３ａ、及び第３のコンタクトプラグ２２０を介してキャパシタ２１５より高い位置に設けられた配線２２１に接続されている。そのため、本実施形態の半導体記憶装置では、第１の下部水素バリア膜２１０ならびに第２の下部水素バリア膜２１１の形成時、及び上部水素バリア膜２１８の形成時などでのエッチング工程においてビット線２０７が露出することがなくなっており、ビット線２０７がエッチングされることがなくなっている。従って、ビット線２０７の膜減りによる配線抵抗の増大が生じず、本実施形態の半導体記憶装置は設計通りの性能を発揮できるようになっている。

図３は、本実施形態の第１の変形例に係る半導体記憶装置を示す断面図である。同図では、図１における不純物拡散層２０３ｂ、２０３ｃをまとめて不純物拡散層２０３として表示している。図１に示す本実施形態の半導体記憶装置では、メモリ領域３１０と周辺回路領域３００との境界部に形成された不純物拡散層２０３ａを介してビット線２０７と配線２２１とを電気的に接続するのに対し、本変形例では、ビット線２０７よりも高さが低い配線層内に形成されたタングステン膜及びチタン膜などからなる第２の配線２３０を介してビット線２０７と配線２２１とを電気的に接続している。第１のコンタクトプラグ２０６ａは第２の配線２３０とビット線２０７とを電気的に接続させ、第３のコンタクトプラグ２２０は第２の配線２３０と配線２２１とを電気的に接続させる。また、第１の層間絶縁膜２０５及び第２の配線２３０の上には第４の層間絶縁膜２６０が設けられ、第４の層間絶縁膜２６０の上に上部水素バリア膜２１８の一部とビット線２０７とが設けられている。

このような配線方式であっても、第１の下部水素バリア膜２１０及び上部水素バリア膜２１８を形成するためのエッチング工程で、ビット線２０７及び第２の配線２３０がエッチングされることがないので、ビット線２０７と周辺回路領域３００の配線２２１との間の配線抵抗が意図せずに大きくなるのを防ぐことができる。

図４は、本実施形態の第２の変形例に係る半導体記憶装置を示す断面図である。本変形例の半導体記憶装置では、半導体基板２０１の周辺回路領域３００とメモリ領域３１０との境界部上に配置され、ＭＯＳトランジスタのゲート電極２０４と同じ層内に形成された電極配線２５０を介してビット線２０７が配線２２１に接続されている。電極配線２５０はゲート電極２０４と同様に、例えば上部がシリサイド化されたポリシリコンで構成されており、ゲート電極２０４と同じ工程で形成される。このような配線方式であっても、上部水素バリア膜２１８を形成するためのエッチング工程で、ビット線２０７及び電極配線２５０がエッチングされることがない。また、電極配線２５０はゲート電極２０４と同時に形成することができるので、工程数を増加させることなく信頼性の高い半導体記憶装置を製造することが可能となる。

図５は、本実施形態の第３の変形例に係る半導体記憶装置を示す断面図である。図１、図３、及び図４に示す半導体記憶装置のキャパシタ２１５はプレーナスタック型であるが、図５に示すように、キャパシタ２１５が凹型又は凸型の立体型キャパシタであってもよい。この場合、下部電極２１２は第３の層間絶縁膜２１６に形成された第１の溝部２７０の側壁上にも設けられ、容量絶縁膜２１３は下部電極２１２上に、第１の溝部２７０の内面に沿うような形状で形成される。また、上部水素バリア膜２１８は、メモリ領域３１０の上方において、第４の層間絶縁膜２１７の上面上及び、第３の層間絶縁膜２１６から第４の層間絶縁膜２１７及び第２の層間絶縁膜２０８に亘って形成された第２の溝部２８０の内面上に設けられている。この場合、上部水素バリア膜２１８のパターニングは第４の層間絶縁膜２１７上で行われるため、加工時にビット線２０７をエッチングするリスクは減らすことが可能である。さらに、ビット線２０７と配線２２１とをビット線２０７よりも下層に位置する導電層を介して電気的に接続しているので、絶縁性の第１の下部水素バリア膜２１０の加工や、第３の層間絶縁膜２１６および第４の層間絶縁膜２１７に第２の溝部２８０を形成する際のオーバーエッチングによるビット線２０７の膜減りの発生を抑えることができる。

なお、第１の下部水素バリア膜２１０および上部水素バリア膜２１８の形状についても、図１から図５までに示した形状に限定されるものではなく、第１の下部水素バリア膜２１０と上部水素バリア膜２１８とがキャパシタ２１５を囲んでいればよい。例えば、図６に示すように、第１の下部水素バリア膜２１０の加工をせず、第２のコンタクトプラグ２０９と第３のコンタクトプラグ２２０以外の全領域で、第１の下部水素バリア膜２１０を基板上に残す構造としてもよい。

なお、図５および図６に示す変形例に係る半導体記憶装置において、第３の層間絶縁膜２１６および第４の層間絶縁膜２１７に第２の溝部２８０を形成する際には、第１の下部水素バリア膜２１０を貫通せずに、第１の下部水素バリア膜２１０の上面を露出する状態で停止していても構わない。

また、上部水素バリア膜２１８はビット線２０７を含む導電膜と接することがないため、導電性膜であってもよいし、絶縁性膜であってもよい。

また、以上で説明した半導体記憶装置では、キャパシタ２１５の下部電極２１２がＭＯＳトランジスタ３２０の不純物拡散層２０３ｃに接続された構成をとっているが、下部電極２１２がＭＯＳトランジスタ３２０のゲート電極に接続される構成の半導体記憶装置であっても本発明の構成を適用できる。

次に、本実施形態の半導体記憶装置の製造方法について図面を参照しながら説明する。

図７（ａ）〜（ｇ）は、本実施形態に係る半導体装置の製造方法を示す断面図である。
まず、図７（ａ）に示すように、リソグラフィ法及びドライエッチング法により、例えばＰ型シリコンからなる半導体基板２０１ の上部に深さが約３００ｎｍの溝部を形成する。続いて、ＣＶＤ(Chemical Vapor Deposition)法により、半導体基板２０１上にシリコン酸化膜を形成してから化学機械的研磨（ＣＭＰ）法により当該シリコン酸化膜を平坦化することで、溝部に埋め込まれたシリコン酸化物により構成された素子分離領域２０２を選択的に形成する。その後、例えば熱酸化法により、半導体基板２０１の主面（上面）上に膜厚が約１０ｎｍのゲート絶縁膜を形成する。続いて、低圧ＣＶＤ法により、膜厚が約２００ｎｍのポリシリコン膜をゲート絶縁膜上に形成し、形成されたポリシリコン膜をリソグラフィ法及びドライエッチング法によりパターニングして、ポリシリコンからなる複数のゲート電極２０４を形成する。次に、図示はしていないが、ＣＶＤ法により、半導体基板２０１の上にゲート電極２０４を覆い、膜厚が約５０ｎｍの酸化シリコン膜を形成し、エッチバックを行なってゲート電極２０４の側面にサイドウォール絶縁膜を形成する。続いて、ゲート電極２０４及びサイドウォール絶縁膜をマスクとして、半導体基板２０１の上部に例えば高濃度のヒ素イオンを注入することにより、Ｎ型の不純物拡散層（ドレイン拡散層）２０３ｂ及びＮ型の不純物拡散層（ソース拡散層）２０３ｃを形成する。これにより、ＭＯＳトランジスタを形成する。不純物拡散層２０３ｂ、２０３ｃと同時に、半導体基板２０１におけるメモリ領域と周辺回路領域との境界部には配線用の不純物拡散層２０３ａを形成する。

次に、図７（ｂ）に示すように、ＣＶＤ法により、半導体基板２０１の全面上にゲート電極２０４を埋めるシリコン酸化膜を形成した後、ＣＭＰ法により、当該シリコン酸化膜に対してゲート電極２０４の上側部分の膜厚が約２００ｎｍとなるように平坦化して、酸化シリコンからなる第１の層間絶縁膜２０５を形成する。続いて、リソグラフィ法及びドライエッチング法により、第１の層間絶縁膜２０５を貫通し、不純物拡散層２０３ａ、２０３ｂ、２０３ｃを露出させるコンタクトホールを形成する。その後、ＣＶＤ法により、第１の層間絶縁膜２０５の上に、膜厚が約１０ｎｍのチタン膜、膜厚が約２０ｎｍの窒化チタン膜及び膜厚が約３００ｎｍのタングステン膜を順次コンタクトホールに充填するように堆積し、続いて、ＣＭＰ法により堆積膜における第１の層間絶縁膜２０５上に残る部分を形成する。これにより、第１の層間絶縁膜２０５に、不純物拡散層２０３ａおよびＭＯＳトランジスタの不純物拡散層２０３ｂと接続する第１のコンタクトプラグ２０６を形成する。続いて、スパッタ法により、第１の層間絶縁膜２０５の上に、膜厚が約１０ｎｍのチタン膜及び膜厚が約１００ｎｍのタングステン膜を順次形成し、その後、リソグラフィ法及びドライエッチング法により、形成した金属積層膜をパターニングして、第１のコンタクトプラグ２０６と接続されるビット線２０７を形成する。

また、ここでは第１の層間絶縁膜２０５の構成材料にはシリコン酸化物を用いる例を説明したが、より詳細にはホウ素（Ｂ）及びリン（Ｐ）を添加したいわゆるＢＰＳＧ（Boro-Phospho-Silicate Glass）や、高密度プラズマにより形成され、ホウ素やリンが添加されない、いわゆるＨＤＰ−ＮＳＧ（High Density Plasma-Non Silicate Glass）、又は酸化雰囲気にオゾン（Ｏ₃）を用いたＯ₃−ＮＳＧを用いることが好ましい。また、第１の層間絶縁膜２０５の平坦後の膜厚は、ゲート電極２０４の上側で１００ｎｍ以上５００ｎｍ以下程度であればよい。

ここでは、一例として半導体基板２０１としてＰ型シリコン基板を用い、半導体基板２０１上にＮチャネル型ＭＯＳトランジスタを形成する場合について説明したが、Ｎ型半導体基板を用い、Ｎ型半導体基板上にＰチャネル型ＭＯＳトランジスタを形成した場合でも本発明は有効である。

次に、図７（ｃ）に示すように、例えばＣＶＤ法により、第１の層間絶縁膜２０５ の上にビット線２０７を含む基板（作製中の半導体装置）全面上にシリコン酸化膜を形成した後、ＣＭＰ法により、ビット線２０７の上側部分の膜厚が約１００ｎｍとなるように当該シリコン酸化膜を平坦化して、酸化シリコンからなる第２の層間絶縁膜２０８を形成する。続いて、ＣＶＤ法により、第２の層間絶縁膜２０８の上に、膜厚が約１００ｎｍの窒化シリコンからなる第１の下部水素バリア膜２１０を形成する。その後、リソグラフィ法及びドライエッチング法により、ＭＯＳトランジスタの不純物拡散層２０３ｃを露出させるコンタクトホールを形成する。続いて、ＣＶＤ法により、第１の下部水素バリア膜２１０の上に、膜厚が約１０ｎｍのチタン膜、膜厚が約２０ｎｍの窒化チタン膜及び膜厚が約３００ｎｍのタングステン膜を、これらの膜がコンタクトホールに充填されるように順次形成する。次いで、ＣＭＰ法により形成された金属積層膜のうちコンタクトホールの外部に形成された部分を除去することにより、ＭＯＳトランジスタの不純物拡散層２０３ｃと接続され、第１の下部水素バリア膜２１０、第２の層間絶縁膜２０８及び第１の層間絶縁膜２０５を貫通する第２のコンタクトプラグ２０９を形成する。ここでも、第２の層間絶縁膜２０８の構成材料としては、ＢＰＳＧ、ＨＤＰ−ＮＳＧ又はＯ₃−ＮＳＧ等の酸化シリコンなどが好ましく用いられる。また、平坦化された後の第２の層間絶縁膜２０８の膜厚は、ビット線２０７の上側において０ｎｍを越え５００ｎｍ以下程度であればよい。なお、第１の下部水素バリア膜２１０として膜厚が約１００ｎｍの窒化シリコン膜を用いたが、これに限られず、酸化窒化シリコン（ＳｉＯＮ） 、酸化アルミニウム（Ａｌ₂Ｏ₃）、酸化チタンアルミニウム（ＴｉＡｌＯ） 、酸化タンタルアルミニウム（ＴａＡｌＯ）、珪化酸化チタン（ＴｉＳｉＯ） 又は珪化酸化タンタル（ＴａＳｉＯ）を第１の下部水素バリア膜２１０の材料として用いてもよい。また、第１の下部水素バリア膜２１０の膜厚は、５ｎｍ以上且つ２００ｎｍ以下程度とすれば有効である。

次に、図７（ｄ）に示すように、例えばスパッタ法により、第１の下部水素バリア膜２１０及び第２のコンタクトプラグ２０９を含む基板の全面上に、膜厚がそれぞれ約５０ｎｍの窒化チタンアルミニウム膜、イリジウム膜、酸化イリジウム膜、白金膜を順次形成する。続いて、リソグラフィ法及びドライエッチング法により、この積層膜のうち、各第２のコンタクトプラグ２０９の近傍領域を残すように当該積層膜のパターニングを行なって、窒化チタンアルミニウムからなる第２の下部水素バリア膜２１１と、イリジウム膜、酸化イリジウム膜、及び白金膜を含む下部電極２１２とを形成する。これにより、下部電極２１２直下には導電性の第２の下部水素バリア膜２１１が配置され、平面的に見て下部電極２１２を囲む領域では、第１の下部水素バリア膜２１０が下部電極２１２の下方を覆うことになる。なお、第２の下部水素バリア膜２１１の形成時に第１の下部水素バリア膜２１０は一部エッチングされるため、第１の下部水素バリア膜２１０の膜厚は１００ｎｍより小さくなる。また、第２の下部水素バリア膜２１１には、膜厚が約５０ｎｍの窒化チタンアルミニウムを用いたが、これに代えて、珪化窒化チタン（ＴｉＳｉＮ） 、窒化タンタル（ＴａＮ）、珪化窒化タンタル（ＴａＳｉＮ）、窒化タンタルアルミニウム（ＴａＡｌＮ）、又はタンタルアルミニウム（ＴａＡｌ）を用いることができる。また、その膜厚は、５ｎｍから２００ｎｍ程度とすれば有効である。

また、下部電極２１２には、膜厚がそれぞれ約５０ｎｍのイリジウム膜、酸化イリジウム膜、白金膜からなる積層膜を用いたが、これに代えて、膜厚が５０ｎｍ以上３００ｎｍ以下程度の酸化イリジウム膜又は酸化ルテニウム（ＲｕＯ₂）膜等の組み合わせを用いてもよい。また、下層から順次形成され膜厚がそれぞれ５０ｎｍ以上３００ｎｍ以下程度のルテニウム膜と酸化ルテニウム膜とからなる積層膜を下部電極２１２として用いてもよく、さらには、これらの単層膜及び積層膜のうちの少なくとも２つを含む積層膜により下部電極２１２を構成してもよい。

また、本実施形態の製造方法においては、第１の下部水素バリア膜２１０の形成にＣＶＤ法を、第２の下部水素バリア膜２１１の形成にスパッタ法をそれぞれ用いたが、これらに限定されず、例えば、第１の下部水素バリア膜２１０の形成にスパッタ法を、第２の下部水素バリア膜２１１の形成にＣＶＤ法をそれぞれ用いても構わない。

次に、図７（ｅ）に示すように、ＣＶＤ法により、第１の下部水素バリア膜２１０の上の全面上に下部電極２１２を埋めるようにシリコン酸化膜を形成した後、ＣＭＰ法により、下部電極２１２の上面が露出するまで当該シリコン酸化膜を研磨することで、互いに隣接する下部電極２１２の間に第３の層間絶縁膜２１６を、下部電極２１２と同一の上面高さを有するように形成する。ここでも、第３の層間絶縁膜２１６の構成材料としては、ＢＰＳＧ、ＨＤＰ−ＮＳＧ又はＯ₃−ＮＳＧ等の酸化シリコンを用いるとよい。また下部電極２１２の露出には、ＣＭＰ法により下部電極２１２上に膜厚が０ｎｍを越え１００ｎｍ以下程度の酸化シリコンを残し、その後ドライエッチあるいはウェットエッチ法を用いても構わない。

次に、ＭＯＤ（有機金属分解）法、ＭＯＣＶＤ（有機金属化学気相成膜）法、スパッタ法又は塗布法により、下部電極２１２及び第３の層間絶縁膜２１６の上に、５０ｎｍ以上１５０ｎｍ以下の厚さを持ち、ビスマス層状ペロブスカイト構造を有する強誘電体であるＳｒＢｉ₂（Ｔａ_1-xＮｂ_x）からなる膜を形成した後、白金膜及び強誘電体膜をパターニングすることにより、強誘電体膜からなる容量絶縁膜２１３と白金からなる上部電極２１４とを形成する。これによって、下部電極２１２、容量絶縁膜２１３及び上部電極２１４で構成されたキャパシタ２１５が形成される。

また、容量絶縁膜２１３の構成材料としては、ビスマス層状ペロブスカイト型酸化物である強誘電体、例えば、一般式Ｐｂ(Ｚｒ_xＴｉ_1-x）Ｏ₃、（Ｂａ_xＳｒ_1-x)ＴｉＯ₃又は（Ｂｉ_xＬａ_1-x）₄Ｔｉ₃Ｏ₁₂（但し、いずれもｘは０≦ｘ≦１である。）を用いることができる。また、高誘電体材料である五酸化タンタル（Ｔａ₂Ｏ₅）を用いてもよい。

次に、図７（ｆ）に示すように、ＣＶＤ法により、第３の層間絶縁膜２１６及びキャパシタ２１５の上部電極２１４を含む基板全面上に酸化シリコンからなる第４の層間絶縁膜２１７を形成する。続いて、リソグラフィ法及びドライエッチング法により、メモリ領域外の第４の層間絶縁膜２１７、第３の層間絶縁膜２１６および第１の下部水素バリア膜２１０を除去する。ここでは、第４の層間絶縁膜２１７及び第３の層間絶縁膜２１６のうち、半導体基板２０１のメモリ領域以外の領域上方に形成された部分を除去し、メモリ領域上方に形成された部分を残す。この際に、第２の層間絶縁膜２０８、第３の層間絶縁膜２１６及び第４の層間絶縁膜２１７の側面（端面）は、上方へ向かうにつれてメモリ領域の内部方向に傾くテーパー形状になっている。

続いて、スパッタ法により、第４の層間絶縁膜２１７の上面上及び側面上、第３の層間絶縁膜２１６の側面上並びに第１の下部水素バリア膜２１０の側面上に、膜厚が約５０ｎｍの酸化チタンアルミニウムからなる上部水素バリア膜２１８を形成する。これにより、上部水素バリア膜２１８は、上方から見てキャパシタ２１５を囲む領域（メモリ領域内の周辺部上）において第１の下部水素バリア膜２１０と直接的に接続（接触）する。その後、上部水素バリア膜２１８のうち周辺回路領域上に形成された不要な部分をリソグラフィ法及びドライエッチング法により除去する。ここでも、第４の層間絶縁膜２１７の構成材料としては、ＢＰＳＧ、ＨＤＰ−ＮＳＧ又はＯ₃−ＮＳＧ等の酸化シリコンを用いるとよい。また、第４の層間絶縁膜２１７は上部電極２１４の上側において５０ｎｍ以上５００ｎｍ以下程度の厚さがあればよい。なお、上部水素バリア膜２１８として、膜厚が約５０ｎｍの酸化チタンアルミニウム膜を用いたが、これに限られず、上部水素バリア膜２１８は、窒化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化タンタルアルミニウム、珪化酸化チタン又は珪化酸化タンタルで構成されていてもよい。なお、上部水素バリア膜２１８は、膜厚を５ｎｍ以上２００ｎｍ以下程度とすれば水素に対するバリア性が十分に発揮される。

次に、図７（ｇ）に示すように、ＣＶＤ法により、上部水素バリア膜２１８及び第１の層間絶縁膜２０５を含む基板の全面上にシリコン酸化膜を形成した後、ＣＭＰ法により当該シリコン酸化膜を平坦化し、第５の層間絶縁膜２１９を形成する。第５の層間絶縁膜２１９のうちメモリ領域外の領域上で、メモリ領域の周辺部から周辺回路領域へと延伸し、メモリ領域と周辺回路領域との境界部に形成された不純物拡散層２０３ａを露出するコンタクトホールを選択的に形成する。続いて、ＣＶＤ法により、第５の層間絶縁膜２１９の上に、膜厚が約１０ｎｍのチタン膜、膜厚が約２０ｎｍの窒化チタン膜、及び膜厚が約３００ｎｍのタングステン膜を順次コンタクトホールに充填されるように形成した後、形成された膜のうち第５の層間絶縁膜２１９の上面上に形成された部分をＣＭＰ法により除去し、不純物拡散層２０３ａに接続された第３のコンタクトプラグ２２０を形成する。次に、スパッタ法により、第５の層間絶縁膜２１９及び第３のコンタクトプラグ２２０の上に膜厚が約１０ｎｍのチタン膜、膜厚が約５０ｍの窒化チタン膜、膜厚が約５００ｎｍのアルムミニウム膜及び膜厚が約５０ｎｍの窒化チタン膜を順次形成し、その後、形成された積層膜に対してドライエッチング法によりパターニングを行なって、当該積層膜の一部からなり、第３のコンタクトプラグ２２０に接続された配線２２１を形成する。ここでも、第５の層間絶縁膜２１９構成材料としては、ＢＰＳＧ、ＨＤＰ−ＮＳＧ又はＯ₃−ＮＳＧ等の酸化シリコンを用いるとよい。また、第５の層間絶縁膜２１９の平坦化の際に、上部水素バリア膜２１８上の第５の層間絶縁膜２１９の膜厚は５０ｎｍ以上３００ｎｍ以下程度であればよい。

次に、図示はしていないが、多層配線の形成、保護膜の形成、及びパッドの形成等の公知の製造プロセスにより、所望の半導体記憶装置を得る。

以上のようにして得られた本発明の半導体記憶装置によれば、キャパシタ２１５よりも下層に形成されたビット線２０７の電位を周辺回路領域上にまで引き出すための配線方式として、ビット線２０７よりもさらに下層に形成された導電層を経由して引き出すため、従来のビット線から上方へ直接電位を引き出す配線方式において発生する危険性が高いビット線２０７の膜減りが発生しない。そのため、ビット線２０７の膜減りに起因するビット線２０７の抵抗変動による動作不良が発生しない半導体記憶装置を安定して製造、提供することが可能となる。なお、ビット線２０７に接続された導電層として不純物拡散層２０３ａやゲート電極２０４と同一層内に配置された電極層（図４参照）を用いた場合、製造工程数を増やすことなく半導体記憶装置の信頼性を向上させることができる。

以上で説明したように、本発明は、ＣＯＢ構造を有する半導体記憶装置の信頼性向上に有用である。

本発明の実施形態に係る半導体記憶装置を示す要部断面図である。 本発明の実施形態に係る半導体記憶装置を示す要部平面図である。 本発明の実施形態の第１の変形例に係る半導体記憶装置を示す要部断面図である。 本発明の実施形態の第２の変形例に係る半導体記憶装置を示す要部断面図である。 本発明の実施形態の第３の変形例に係る半導体記憶装置を示す要部断面図である。 本発明の実施形態の第４の変形例に係る半導体記憶装置を示す要部断面図である。 （ａ）〜（ｇ）は本発明の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 第１の従来例に係る半導体記憶装置を示す断面図である。 第２の従来例に係る半導体記憶装置を示す断面図である。 （ａ）〜（ｃ）は、第１および第２の従来例を組み合わせたＣＯＢ型半導体記憶装置において発生する課題を説明する断面図である。

符号の説明

２０１ 半導体基板
２０２ 素子分離領域
２０３、２０３ａ、２０３ｂ、２０３ｃ 不純物拡散層
２０４ ゲート電極
２０５ 第１の層間絶縁膜
２０６、２０６ａ 第１のコンタクトプラグ
２０７ ビット線
２０８ 第２の層間絶縁膜
２０９ 第２のコンタクトプラグ
２１０ 第１の下部水素バリア膜
２１１ 第２の下部水素バリア膜
２１２ 下部電極
２１３ 容量絶縁膜
２１４ 上部電極
２１５ キャパシタ
２１６ 第３の層間絶縁膜
２１７ 第４の層間絶縁膜
２１８ 上部水素バリア膜
２１９ 第５の層間絶縁膜
２２０ 第３のコンタクトプラグ
２２１ 配線
２３０ 第２の配線
２５０ 電極層
２６０ 第４の層間絶縁膜
２７０ 第１の溝部
２８０ 第２の溝部
３００ 周辺回路領域
３１０ メモリ領域
３２０ ＭＯＳトランジスタ

Claims (9)

1. メモリ領域と前記メモリ領域に隣接する周辺回路領域とが形成された半導体基板と、
   前記メモリ領域上に形成され、前記半導体基板上に形成されたゲート電極と、前記半導体基板の上部であって、前記ゲート電極の両側方に位置する領域に形成された第１及び第２の不純物拡散層とを有するＭＯＳトランジスタと、
   前記メモリ領域の上方に設けられ、前記第１の不純物拡散層に電気的に接続されたビット線と、
   下部電極と、上部電極と、前記下部電極と前記上部電極との間に挟まれ、強誘電体または高誘電体を含む容量絶縁膜とを有し、前記メモリ領域の上方であって前記ビット線よりも高い位置に設けられたキャパシタと、
   前記ビット線と前記キャパシタとの間に形成され、前記キャパシタの下方を覆う下部水素バリア膜と、
   前記キャパシタの側方及び上方を覆い、上方から見て前記キャパシタを囲む領域において前記下部水素バリア膜に直接的に接続する上部水素バリア膜と、
   前記周辺回路領域の上方に形成された第１の配線と、
   前記ビット線よりも低い位置に形成され、上方から見た場合に前記メモリ領域から前記周辺回路領域へと延伸し、前記ビット線と前記第１の配線とを電気的に接続させる導電層とを備えている半導体記憶装置。
2. 前記キャパシタは複数個設けられ、前記メモリ領域上においてマトリクス状に配置されており、
   前記下部水素バリア膜及び前記上部水素バリア膜は、前記複数個のキャパシタを一括して囲んでいることを特徴とする請求項１に記載の半導体記憶装置。
3. 前記導電層は、前記半導体基板の上部に形成された第３の不純物拡散層であることを特徴とする請求項１または２に記載の半導体記憶装置。
4. 前記導電層は、前記ビット線よりも低い位置に設けられた第２の配線であることを特徴とする請求項１または２に記載の半導体記憶装置。
5. 前記導電層は、前記ゲート電極と同一層内に形成された電極配線であることを特徴とする請求項１または２に記載の半導体記憶装置。
6. 前記キャパシタの側方及び上に形成された層間絶縁膜をさらに備え、
   前記層間絶縁膜のうち、前記メモリ領域と前記周辺回路部との境界部の上方に位置する部分に溝部が形成されており、
   前記上部水素バリア膜は、前記層間絶縁膜の上面上から前記溝部の内面に亘って形成されていることを特徴とする請求項１〜５のうちいずれか１つに記載の半導体記憶装置。
7. 前記下部電極は前記第２の不純物拡散層に電気的に接続されていることを特徴とする請求項１〜６のうちいずれか１つに記載の半導体記憶装置。
8. 前記下部水素バリア膜は絶縁体で構成されていることを特徴とする請求項１〜７のうちいずれか１つに記載の半導体記憶装置。
9. 前記上部水素バリア膜と前記下部水素バリア膜とは、前記導電層の直上方において接していることを特徴とする請求項１〜８のうちいずれか１つに記載の半導体記憶装置。

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