JP4421629B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造方法に関し、特に、３水準の膜厚のゲート絶縁膜を作り分ける半導体装置の製造方法に関する。
近年、１つのチップに複数の機能を持たせた多機能混載型の半導体装置が開発されている。このような半導体装置においては、複数の水準の制御電圧を使用できるようにするために、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：金属酸化物半導体電界効果トランジスタ）のゲート絶縁膜も、複数の水準の膜厚になるように形成することが好ましい。
例えば、特許文献１においては、１つのチップ内に３水準の膜厚のゲート絶縁膜を形成する技術が開示されている。しかし、この従来の技術においては、ゲート絶縁膜を作り分ける際に、シリコン窒化膜をマスクとして使用している。このため、マスクとしてのシリコン窒化膜とゲート絶縁膜としてのシリコン酸化膜との間でエッチングの選択比が取りにくく、ゲート絶縁膜の形状の制御性が低いという問題がある。また、一旦形成したシリコン窒化膜を、マスクとして使用した後に除去する必要があるため、工程数が多くなるという問題もある。
特開２００３−６００７４号公報
本発明の目的は、工程が簡略で形状の制御性が高い半導体装置の製造方法を提供することである。
本発明の一態様によれば、上面に第１領域、第２領域及び第３領域が設定されたシリコン基板における前記第２領域に対してトランジスタのチャネルを形成するための不純物を注入する工程と、前記第２領域に対して不純物を注入する工程の後、前記シリコン基板の上面の前記第１領域を覆い前記第２領域及び前記第３領域を覆わないように第１のシリコン酸化膜を形成する工程と、前記第１のシリコン酸化膜を形成する工程の後、前記シリコン基板に酸化処理を施すことにより、前記第１領域に形成された前記第１のシリコン酸化膜を厚膜化すると共に前記第２領域及び前記第３領域に第２のシリコン酸化膜を形成する工程と、前記第２のシリコン酸化膜を形成する工程の後、前記第１領域に対してトランジスタのチャネルを形成するための不純物を注入する工程と、前記第１領域に対して不純物を注入する工程の後、前記第１領域及び前記第２領域を覆い前記第３領域を覆わないように第１のポリシリコン膜を形成する工程と、前記第１のポリシリコン膜を形成する工程の後、前記第３領域に対してトランジスタのチャネルを形成するための不純物を注入する工程と、前記第３領域に対して不純物を注入する工程の後、前記第１のポリシリコン膜をマスクとしてエッチングを行い、前記第３領域に形成された前記第２のシリコン酸化膜を除去する工程と、前記第２のシリコン酸化膜を除去する工程の後、前記第３領域に前記第２のシリコン酸化膜よりも薄い第３のシリコン酸化膜を形成する工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。
本発明によれば、工程が簡略で形状の制御性が高い半導体装置の製造方法を実現することができる。
以下、図面を参照しつつ、本発明の実施形態について説明する。
本実施形態は、３水準の膜厚のゲート絶縁膜を持つ半導体装置の製造方法についての実施形態である。
図１（ａ）乃至（ｃ）〜図８（ａ）乃至（ｃ）は、本実施形態に係る半導体装置の製造方法を例示する工程断面図である。
先ず、図１（ａ）に示すように、例えば単結晶のシリコンウェーハからなり、導電型がＰ型のシリコン基板１を用意する。このシリコン基板１の上面には、中耐圧素子、例えば、ゲート電圧が５乃至１８Ｖ（ボルト）程度のＭＯＳＦＥＴが形成される領域ＲＨと、ゲート電圧が５Ｖ程度のＭＯＳＦＥＴが形成される領域ＲＭと、ゲート電圧が３Ｖ程度のＭＯＳＦＥＴが形成される領域ＲＬとが設定されている。
次に、図１（ｂ）に示すように、シリコン基板１上に、通常のフォトリソグラフィ法により、すなわち、シリコン基板１の上面にレジスト膜を塗布し、このレジスト膜をマスク（図示せず）を介して露光し、現像して選択的に除去する方法により、レジストパターン２を形成する。そして、このレジストパターン２をマスクとして比較的高い加速電圧でリン（Ｐ）をイオン注入し、領域ＲＨ、領域ＲＭ及び領域ＲＬのそれぞれに、導電型がＮ型で比較的深いＮウェル３を形成する。その後、レジストパターン２を除去する。
なお、このとき、イオン注入によってシリコン基板１にダメージが導入されることを緩和すると共に、注入したリンが蒸発することを防止するために、シリコン基板１の上面に犠牲酸化膜（図示せず）を形成し、イオン注入後に除去する。以後のイオン注入工程においても同様に、犠牲酸化膜を形成し、その後除去することがあるが、説明及び図示は省略する。また、以後の工程でレジストパターンを形成する際には、上述のレジストパターン２と同様に、通常のフォトリソグラフィ法により形成する。
次に、図１（ｃ）に示すように、シリコン基板１上にレジストパターン４を形成し、このレジストパターン４をマスクとしてボロン（Ｂ）をイオン注入し、Ｎウェル３内及びＮウェル３間に、Ｐウェル５を形成する。Ｐウェル５の導電型はＰ型となる。Ｎウェル３内に形成されたＰウェル５は、後述する工程でＮチャネル型ＭＯＳＦＥＴが形成される領域となる。一方、Ｎウェル３間に形成されたＰウェル５は、領域ＲＨ、領域ＲＭ及び領域ＲＬを相互に分離する領域となる。その後、レジストパターン４を除去する。これにより、シリコン基板１が露出する。
次に、図２（ａ）に示すように、シリコン基板１上の全面に、バッファー酸化膜としてシリコン酸化膜６を形成し、その上に、多結晶シリコンからなるポリシリコン膜７を形成し、その上に、シリコン窒化膜８を形成する。次に、シリコン窒化膜８上にレジストパターン９を形成し、このレジストパターン９をマスクとしてＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）を施して、シリコン窒化膜８、ポリシリコン膜７及びシリコン酸化膜６を選択的に除去する。これにより、シリコン酸化膜６、ポリシリコン膜７及びシリコン窒化膜８からなる３層膜がパターニングされ、この３層膜が除去された領域ではシリコン基板１が露出する。その後、レジストパターン９を除去する。
次に、図２（ｂ）に示すように、シリコン基板１を炉に装入し、熱酸化処理を施す。これにより、ＬＯＣＯＳ（Local Oxidation of Silicon）法により、素子分離膜１０を形成する。すなわち、シリコン基板１の上面のうち、シリコン酸化膜６、ポリシリコン膜７及びシリコン窒化膜８からなる３層膜によって覆われていない領域が選択的に酸化され、素子分離膜１０となる。次に、シリコン窒化膜８及びポリシリコン膜７を除去する。その後、全面をエッチングしてシリコン酸化膜６を除去する。
次に、図２（ｃ）に示すように、改めて熱酸化処理を施し、シリコン基板１の露出面の全面に、ダミー酸化膜としてのシリコン酸化膜１１を形成する。シリコン酸化膜１１の膜厚は例えば２６ｎｍ（ナノメートル）とする。
次に、図３（ａ）に示すように、素子分離膜１０及びシリコン酸化膜１１上にレジストパターン１２を形成する。レジストパターン１２は、領域ＲＭにおけるＮウェル３内に形成されたＰウェル５の直上域、すなわち、Ｎチャネル型ＭＯＳＦＥＴのチャネル及びソース・ドレインが形成される予定の領域のみが開口している。そして、レジストパターン１２をマスクとし、シリコン酸化膜１１を介して、Ｎ型トランジスタのチャネルを形成するための不純物、例えば、ボロンをイオン注入する。これにより、不純物注入領域１３が形成される。その後、レジストパターン１２を除去する。
次に、図３（ｂ）に示すように、素子分離膜１０及びシリコン酸化膜１１上にレジストパターン１４を形成する。レジストパターン１４は、領域ＲＭにおけるＮウェル３内であってＰウェル５の外部の領域の直上域、すなわち、Ｐチャネル型ＭＯＳＦＥＴのチャネル及びソース・ドレインが形成される予定の領域のみが開口している。そして、レジストパターン１４をマスクとし、シリコン酸化膜１１を介して、Ｐ型トランジスタのチャネルを形成するための不純物をイオン注入する。例えば、リン（Ｐ）、砒素（Ａｓ）及びボロン（Ｂ）をこの順にイオン注入する。なお、ボロンはカウンターとして注入する。これにより、不純物注入領域１５が形成される。その後、レジストパターン１４を除去する。
次に、図３（ｃ）に示すように、領域ＲＨを覆い、領域ＲＭ及び領域ＲＬを露出させるようなレジストパターン１６を形成し、このレジストパターン１６をマスクとしてエッチングを行う。これにより、領域ＲＭ及び領域ＲＬからダミー酸化膜（シリコン酸化膜１１）を除去する。このとき、領域ＲＭ及び領域ＲＬにおいては、素子分離膜１０の上層部も除去され、素子分離膜１０が減厚される。エッチング終了後には、領域ＲＭ及び領域ＲＬにおいてはシリコン基板１が露出し、領域ＲＨにおいては、膜厚が例えば２６ｎｍのダミー酸化膜（シリコン酸化膜１１）が残留する。このようにして、領域ＲＨを覆い領域ＲＭ及び領域ＲＬを覆わないようにシリコン酸化膜１１を形成する。その後、レジストパターン１６を除去する。
次に、図４（ａ）に示すように、シリコン基板１を炉に装入し、熱酸化処理を施す。この熱酸化処理は、例えば、シリコン基板１の露出部分に膜厚が１４ｎｍの熱酸化膜が形成されるような条件で行う。これにより、シリコン基板１が露出している領域ＲＭ及び領域ＲＬにおいては、膜厚が１４ｎｍのシリコン酸化膜１７が形成される。一方、シリコン酸化膜１１が残留している領域ＲＨにおいては、膜厚が例えば２６ｎｍのシリコン酸化膜１１が積み増し酸化されて厚膜化し、膜厚が例えば３５ｎｍのシリコン酸化膜１８となる。この結果、領域ＲＭにおいては、シリコン酸化膜１７がゲート絶縁膜となる。また、領域ＲＨにおいては、シリコン酸化膜１８がゲート絶縁膜となる。
次に、図４（ｂ）に示すように、レジストパターン１９を形成する。レジストパターン１９は、領域ＲＨにおけるＮウェル３内に形成されたＰウェル５の直上域、すなわち、Ｎチャネル型ＭＯＳＦＥＴのチャネル及びソース・ドレインが形成される予定の領域のみが開口している。そして、レジストパターン１９をマスクとし、シリコン酸化膜１８を介して、Ｎ型トランジスタのチャネルを形成するための不純物をイオン注入する。これにより、不純物注入領域２０が形成される。その後、レジストパターン１９を除去する。
次に、図４（ｃ）に示すように、レジストパターン２１を形成する。レジストパターン２１は、領域ＲＨにおけるＮウェル３内であってＰウェル５の外部の領域の直上域、すなわち、Ｐチャネル型ＭＯＳＦＥＴのチャネル及びソース・ドレインが形成される予定の領域のみが開口している。そして、レジストパターン２１をマスクとし、シリコン酸化膜１８を介して、Ｐ型トランジスタのチャネルを形成するための不純物をイオン注入する。これにより、不純物注入領域２２が形成される。その後、レジストパターン２１を除去する。
次に、図５（ａ）に示すように、ＣＶＤ法（Chemical Vapor Deposition法：化学気相成長法）により、シリコン基板１上の全面に１層目のポリシリコン膜２３を形成する。ポリシリコン膜２３は多結晶のシリコンにより形成し、その膜厚は例えば１５０ｎｍとする。
次に、図５（ｂ）に示すように、ポリシリコン膜２３上に、領域ＲＨ及び領域ＲＭを覆い、領域ＲＬを露出させるように、レジストパターン２４を形成する。そして、レジストパターン２４をマスクとしてＣＤＥ（Chemical Dry Etching：化学的乾式エッチング）を行う。これにより、領域ＲＬにおいては、ポリシリコン膜２３が除去されてシリコン酸化膜１７が露出する。このようにして、領域ＲＨ及び領域ＲＭを覆い領域ＲＬを覆わないように１層目のポリシリコン膜２３を形成する。その後、レジストパターン２４を除去する。
次に、図５（ｃ）に示すように、レジストパターン２５を形成する。レジストパターン２５は、領域ＲＬにおけるＮウェル３内に形成されたＰウェル５の直上域、すなわち、Ｎチャネル型ＭＯＳＦＥＴのチャネル及びソース・ドレインが形成される予定の領域のみが開口している。そして、レジストパターン２５をマスクとし、シリコン酸化膜１７を介して、Ｎ型トランジスタのチャネルを形成するための不純物をイオン注入する。これにより、不純物注入領域２６が形成される。その後、レジストパターン２５を除去する。
次に、図６（ａ）に示すように、レジストパターン２７を形成する。レジストパターン２７は、領域ＲＬにおけるＮウェル３内であってＰウェル５の外部の領域の直上域、すなわち、Ｐチャネル型ＭＯＳＦＥＴのチャネル及びソース・ドレインが形成される予定の領域のみが開口している。そして、レジストパターン２７をマスクとし、シリコン酸化膜１７を介して、Ｐ型トランジスタのチャネルを形成するための不純物をイオン注入する。これにより、不純物注入領域２８が形成される。その後、レジストパターン２７を除去する。
次に、図６（ｂ）に示すように、ポリシリコン膜２３をマスクとしてエッチングを行う。これにより、領域ＲＬに形成されたシリコン酸化膜１７が除去され、シリコン基板１が露出する。また、このとき、領域ＲＬにおいては、素子分離膜１０の上層部も除去される。
次に、図６（ｃ）に示すように、シリコン基板１を炉に入れて、熱酸化処理を施す。これにより、領域ＲＬにおいて、シリコン基板１の上面に、シリコン酸化膜１７よりも薄いシリコン酸化膜２９が形成される。シリコン酸化膜２９の膜厚は、例えば９ｎｍとする。領域ＲＬにおいては、このシリコン酸化膜２９がゲート絶縁膜となる。また、このとき、領域ＲＨ及び領域ＲＭにおいては、ポリシリコン膜２３の上面及び端面が酸化され、酸化層３０が形成される。
次に、図７（ａ）に示すように、ＣＶＤ法により全面に、２層目のポリシリコン膜３１を形成する。ポリシリコン膜３１は多結晶のシリコンにより形成し、その膜厚は例えば１５０ｎｍとする。
次に、図７（ｂ）に示すように、領域ＲＬを覆い、領域ＲＭ及び領域ＲＨを露出させるように、レジストパターン３２を形成する。そして、このレジストパターン３２をマスクとしてＣＤＥを施し、領域ＲＭ及び領域ＲＨからポリシリコン膜３１を除去する。続いて、レジストパターン３２をマスクとしてウェットエッチングを行い、酸化層３０を除去する。その後、レジストパターン３２を除去する。このようにして、シリコン酸化膜２９上にポリシリコン膜３１を形成する。この結果、領域ＲＬにおいては、２層目のポリシリコン膜３１が残留し、領域ＲＭ及び領域ＲＨにおいては、１層目のポリシリコン膜２３が残留する。このとき、１層目のポリシリコン膜２３と２層目のポリシリコン膜３１との間には、隙間が形成されることがある。
次に、図７（ｃ）に示すように、ＣＶＤ法により全面に、３層目のポリシリコン膜３３を成膜する。ポリシリコン膜３３は、ポリシリコン膜２３及び３１並びにそれらの隙間を覆うように堆積する。これにより、ポリシリコン膜２３、３１及び３３からなる積層ポリシリコン膜３４が形成される。ポリシリコン膜３３の膜厚は例えば２５０ｎｍとする。従って、積層ポリシリコン膜３４の膜厚は、例えば４００ｎｍ（＝１５０ｎｍ＋２５０ｎｍ）となる。
次に、積層ポリシリコン膜３４の全体に、リンを導入する。この結果、積層ポリシリコン膜３４の導電性が向上する。このリンの導入は、例えば以下の方法によって行う。すなわち、液体のＰＯＣｌ３（オキシ塩化リン）中を通過させた窒素ガス（Ｎ２ガス）を酸素ガス（Ｏ２ガス）と共に積層ポリシリコン膜３４に接触させることにより、積層ポリシリコン膜３４の表面にリンの酸化物層（図示せず）を形成する。これにより、このリンの酸化物層が拡散源となって積層ポリシリコン膜３４内にリンが導入される。
次に、図８（ａ）に示すように、積層ポリシリコン膜３４上にレジストパターン３５を形成する。レジストパターン３５は、各領域の各ＭＯＳＦＥＴのゲートを形成する予定の領域を覆い、それ以外の領域を露出させるようにパターニングする。
次に、図８（ｂ）に示すように、レジストパターン３５をマスクとしてＲＩＥを施し、積層ポリシリコン膜３４を選択的に除去してパターニングする。これにより、各領域に積層ポリシリコン膜３４からなるゲート電極３６が形成される。その後、レジストパターン３５を除去する。
次に、図８（ｃ）に示すように、各領域の各導電型のＭＯＳＦＥＴのそれぞれについて、レジストパターン（図示せず）及びゲート電極３６をマスクとして不純物をイオン注入する。このとき、例えば、領域ごとにイオン注入の条件、すなわち、イオン種又は加速電圧などを異ならせてもよい。そして、不純物の拡散処理を施し、ソース・ドレイン領域３７を形成する。その後、シリコン基板１上にゲート電極３６を埋め込むように層間絶縁膜（図示せず）を形成し、配線等（図示せず）を形成する。これにより、半導体装置４０が作製される。
図８（ｃ）に示すように、本実施形態に係る半導体装置４０においては、領域ＲＨ、領域ＲＭ及び領域ＲＬにそれぞれ、Ｎチャネル型ＭＯＳＦＥＴ及びＰチャネル型ＭＯＳＦＥＴが形成されている。そして、領域ごとにゲート絶縁膜の膜厚が異なっている。すなわち、領域ＲＨに形成されたトランジスタは、ゲート電圧が例えば５乃至１８Ｖ程度の中耐圧トランジスタであり、ゲート絶縁膜として膜厚が例えば３５ｎｍのシリコン酸化膜１８が用いられている。また、領域ＲＭに形成されたトランジスタは、ゲート電圧が例えば５Ｖ程度のトランジスタであり、ゲート絶縁膜として膜厚が例えば１４ｎｍのシリコン酸化膜１７が用いられている。更に、領域ＲＬに形成されたトランジスタは、ゲート電圧が例えば３Ｖ程度のトランジスタであり、ゲート絶縁膜として膜厚が例えば９ｎｍのシリコン酸化膜３１が用いられている。このように、半導体装置４０においては、３水準の膜厚のゲート絶縁膜が形成されている。
一例では、領域ＲＨ及び領域ＲＭに形成されたトランジスタは、５Ｖの電源により２．９Ｖの定電圧を出力する定電圧レギュレーターを構成しており、領域ＲＬに形成されたトランジスタは、２．９Ｖの定電圧を１．８Ｖの定電圧に変換するレベルシフターを構成している。また、半導体装置４０には、これら以外に、サーノフ回路などの静電保護回路が作製されていてもよい。
以下、本実施形態の作用効果について説明する。
上述の如く、本実施形態によれば、３水準の膜厚のゲート絶縁膜を１つのチップ上に作り込むことができるため、３種類のスレッショルド電圧を持つトランジスタの作り込みが可能となる。これにより、相互に異なる機能を持つ回路、例えば、アナログ回路とデジタル回路とを１つのチップ上に混載することが可能となり、ダイサイズの大幅な縮小を図ることができる。この結果、パッケージの小型化を図ることができる。
また、本実施形態においては、図３（ｃ）に示す工程では、領域ＲＭ及び領域ＲＬのダミー酸化膜（シリコン酸化膜１１）をエッチングする際のマスクとしてレジストパターン１６を使用しており、図６（ｂ）に示す工程では、領域ＲＬのシリコン酸化膜１７をエッチングする際のマスクとしてポリシリコン膜２３を使用している。このため、シリコン酸化膜をエッチングする際のマスクとして、シリコン窒化膜を使用することがない。ポリシリコン膜は、シリコン窒化膜と比較して、シリコン酸化膜に対するエッチング選択比を大きくとることができる。このため、シリコン酸化膜を精度良くエッチングすることができ、ゲート絶縁膜の形状を精確に制御することができる。
更に、本実施形態においては、シリコン窒化膜を成膜し、マスクとして使用した後に除去する工程が不要であるため、工程数を少なく抑えることができる。本実施形態においては、マスクとして使用したポリシリコン膜２３を、そのままゲート電極３６の一部として使用しているため、ポリシリコン膜２３を除去する工程が不要である。
更にまた、本実施形態においては、図５（ｂ）に示す工程においてポリシリコン膜２３を選択的にエッチングして領域ＲＬから除去しているが、このエッチングに際しては、ポリシリコン膜２３とその下層に形成されたシリコン酸化膜１７との間で大きなエッチング選択比を取ることができる。これにより、このエッチングによってシリコン酸化膜１７が目減りしたり、損傷を受けたりすることがなく、このシリコン酸化膜１７をそのまま、図５（ｃ）及び図６（ａ）に示すイオン注入工程において犠牲酸化膜として使用することができる。この結果、シリコン酸化膜１７を一旦除去した後、改めて犠牲酸化膜を形成しなくても、領域ＲＬにチャネルを形成するための不純物を精度良く注入することができ、工程を簡略化することができる。
更にまた、本実施形態によれば、図５（ａ）に示す工程において１層目のポリシリコン膜２３を形成し、図５（ｂ）に示す工程においてこのポリシリコン膜２３をパターニングして領域ＲＬから除去した後、図７（ａ）に示す工程において２層目のポリシリコン膜３１を形成し、図７（ｂ）に示す工程においてこのポリシリコン膜３１をパターニングして領域ＲＬのみに残留させ、図７（ｃ）に示す工程において全面に３層目のポリシリコン膜３３を形成している。これにより、各領域において、積層ポリシリコン膜３４を２層構成としている。この結果、厚いポリシリコン膜を一時に形成する必要がなくなり、ポリシリコン膜の被覆率（カバレージ）を向上させることができる。また、３層目のポリシリコン膜３３を全面に形成することにより、例えば、図７（ｂ）に示す工程においてポリシリコン膜２３とポリシリコン膜３１との間に隙間が発生しても、ポリシリコン膜３３によってこの隙間を埋めることができ、全体の平坦性を良好なものとすることができる。この結果、半導体装置４０の全域にわたって、ゲート電極３６を均一に作製することができる。
このように、本実施形態によれば、工程が簡略で形状の制御性が高い半導体装置を製造することができる。
以上、実施形態を参照して本発明を説明したが、本発明はこの実施形態に限定されるものではない。例えば、前述の実施形態に対して、当業者が適宜、工程の追加、削除、条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。例えば、前述の実施形態において、いずれかの領域にデプレッションタイプのトランジスタを形成してもよい。又は、各領域にキャパシタを形成してもよい。この場合、キャパシタの絶縁膜をゲート絶縁膜により構成し、一方の電極を例えばＮウェル３により構成し、他方の電極を積層ポリシリコン膜３４により形成すれば、このキャパシタを上述のＭＯＳＦＥＴと同じ工程により形成することができる。また、この場合、キャパシタの絶縁膜の膜厚を３水準に設定することができるため、３水準の容量を持つキャパシタを作り分けることができる。更に、前述の実施形態においては、シリコン酸化膜又は酸化層をエッチングする際のマスクとしてポリシリコン膜を使用する例を示したが、本発明はこれに限定されず、例えば、単結晶シリコン膜などのシリコン膜を使用してもよい。この場合においても、シリコン酸化膜との間のエッチング選択比を大きくとることができ、前述の実施形態と同様な効果を得ることができる。
（ａ）乃至（ｃ）は、本発明の実施形態に係る半導体装置の製造方法を例示する工程断面図である。 （ａ）乃至（ｃ）は、本実施形態に係る半導体装置の製造方法を例示する工程断面図である。 （ａ）乃至（ｃ）は、本実施形態に係る半導体装置の製造方法を例示する工程断面図である。 （ａ）乃至（ｃ）は、本実施形態に係る半導体装置の製造方法を例示する工程断面図である。 （ａ）乃至（ｃ）は、本実施形態に係る半導体装置の製造方法を例示する工程断面図である。 （ａ）乃至（ｃ）は、本実施形態に係る半導体装置の製造方法を例示する工程断面図である。 （ａ）乃至（ｃ）は、本実施形態に係る半導体装置の製造方法を例示する工程断面図である。 （ａ）乃至（ｃ）は、本実施形態に係る半導体装置の製造方法を例示する工程断面図である。
符号の説明
１ シリコン基板、２、４、９、１２、１４、１６、１９、２１、２４、２５、２７、３２、３５ レジストパターン、３ Ｎウェル、５ Ｐウェル、６、１１、１７、１８、２９ シリコン酸化膜、７、２３、３１、３３ ポリシリコン膜、８ シリコン窒化膜、１０ 素子分離膜、１３、１５、２０、２２、２６、２８ 不純物注入領域、３０ 酸化層、３４ 積層ポリシリコン膜、３６ ゲート電極、３７ ソース・ドレイン領域、４０ 半導体装置、ＲＨ、ＲＭ、ＲＬ 領域

Claims (4)

  1. 上面に第１領域、第２領域及び第３領域が設定されたシリコン基板における前記第２領域に対してトランジスタのチャネルを形成するための不純物を注入する工程と、
    前記第２領域に対して不純物を注入する工程の後、前記シリコン基板の上面の前記第１領域を覆い前記第２領域及び前記第３領域を覆わないように第１のシリコン酸化膜を形成する工程と、
    前記第１のシリコン酸化膜を形成する工程の後、前記シリコン基板に酸化処理を施すことにより、前記第１領域に形成された前記第１のシリコン酸化膜を厚膜化すると共に前記第２領域及び前記第３領域に第２のシリコン酸化膜を形成する工程と、
    前記第２のシリコン酸化膜を形成する工程の後、前記第１領域に対してトランジスタのチャネルを形成するための不純物を注入する工程と、
    前記第１領域に対して不純物を注入する工程の後、前記第１領域及び前記第２領域を覆い前記第３領域を覆わないように第１のポリシリコン膜を形成する工程と、
    前記第１のポリシリコン膜を形成する工程の後、前記第３領域に対してトランジスタのチャネルを形成するための不純物を注入する工程と、
    前記第３領域に対して不純物を注入する工程の後、前記第１のポリシリコン膜をマスクとしてエッチングを行い、前記第３領域に形成された前記第２のシリコン酸化膜を除去する工程と、
    前記第２のシリコン酸化膜を除去する工程の後、前記第３領域に前記第２のシリコン酸化膜よりも薄い第３のシリコン酸化膜を形成する工程と、
    を備えたことを特徴とする半導体装置の製造方法。
  2. 前記第３のシリコン酸化膜上に第２のポリシリコン膜を形成する工程と、
    前記第１及び第２のポリシリコン膜をパターニングしてゲート電極を形成する工程と、
    をさらに備えたことを特徴とする請求項１記載の半導体装置の製造方法。
  3. 前記第２のポリシリコン膜を形成する工程の後、前記ゲート電極を形成する工程の前に、前記第１のポリシリコン膜及び前記第２のポリシリコン膜を覆うように第３のポリシリコン膜を形成する工程をさらに備え、
    前記ゲート電極を形成する工程において、前記第１及び第２のポリシリコン膜と共に前記第３のポリシリコン膜もパターニングすることを特徴とする請求項２記載の半導体装置の製造方法。
  4. 前記第１領域、前記第２領域及び前記第３領域のそれぞれに、選択的に第１導電型ウェルを形成する工程と、
    前記第１導電型ウェルを形成する工程の後、各前記第１導電型ウェル内に第２導電型ウェルを形成する工程と、
    前記第２導電型ウェルを形成する工程の後、素子分離膜を形成する工程と、
    をさらに備え、
    前記素子分離膜を形成する工程の後、前記第２領域に対して不純物を注入する工程を実施することを特徴とする請求項１〜３のいずれか１つに記載の半導体装置の製造方法。
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