JP4416288B2 - 逆導通サイリスタ - Google Patents
逆導通サイリスタ Download PDFInfo
- Publication number
- JP4416288B2 JP4416288B2 JP2000226985A JP2000226985A JP4416288B2 JP 4416288 B2 JP4416288 B2 JP 4416288B2 JP 2000226985 A JP2000226985 A JP 2000226985A JP 2000226985 A JP2000226985 A JP 2000226985A JP 4416288 B2 JP4416288 B2 JP 4416288B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- conductivity type
- guard ring
- reverse conducting
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000926 separation method Methods 0.000 claims description 27
- 239000000758 substrate Substances 0.000 claims description 22
- 239000012535 impurity Substances 0.000 claims description 21
- 239000004065 semiconductor Substances 0.000 claims description 18
- 238000002955 isolation Methods 0.000 claims description 2
- 230000003247 decreasing effect Effects 0.000 claims 1
- 238000009413 insulation Methods 0.000 description 10
- 230000015556 catabolic process Effects 0.000 description 9
- 230000005684 electric field Effects 0.000 description 5
- 230000007423 decrease Effects 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 230000006378 damage Effects 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000005549 size reduction Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/7404—Thyristor-type devices, e.g. having four-zone regenerative action structurally associated with at least one other device
- H01L29/7412—Thyristor-type devices, e.g. having four-zone regenerative action structurally associated with at least one other device the device being a diode
- H01L29/7416—Thyristor-type devices, e.g. having four-zone regenerative action structurally associated with at least one other device the device being a diode the device being an antiparallel diode, e.g. RCT
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Thyristors (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、逆導通サイリスタ、特に、ゲートターンオフサイリスタとダイオードとが逆並列接続された逆導通サイリスタに関する。
【０００２】
【従来の技術】
一般に、逆導通サイリスタでは、ゲートターンオフサイリスタ（以下「ＧＴＯサイリスタ」とよぶ。）とフリーホイールダイオードとが逆並列に接続されている。図８は、全体が５００で示される、従来の逆導通サイリスタの断面図である。逆導通サイリスタは、図中にＡで示されるダイオード部と、Ｂで示されるＧＴＯサイリスタ部と、これらに挟まれ、Ｃで示される分離部とからなる。
【０００３】
この逆導通サイリスタでは、第１主面と第２主面を有するＮ-シリコン基板５０１の第１主面上に、膜厚が約９０μｍのｐ層５０２が形成されている。ダイオード部ＡとＧＴＯサイリスタ部Ｂとの間を電気的に分離するために、分離部Ｃのｐ層５０２は、深さ約６０μｍ、幅約５ｍｍの溝状にエッチングされている。これにより、ダイオード部ＡとＧＴＯサイリスタ部Ｂとの間の抵抗値は３００〜５００Ωとなる。ＧＴＯサイリスタ部Ｂには、更に、ｐ層５０２上にｎ層５０３が形成されている。
一方、ｎ-シリコン基板５０１の第２主面上には、ｎ+層５０４が形成され、その上にｐ層５０５とｎ++層５０６とが形成されている。
【０００４】
更に、ＧＴＢサイリスタ部Ｂのｎ層５０３上にはカソード電極５１０が設けられ、ｐ層５０２上にはゲート電極５１１が設けられている。また、ダイオード部Ａのｐ層５０２上にはカソード電極５１２が設けられている。
一方、ｎ-シリコンの半導体基板５０１の第２主面上には、ダイオード部Ａ、ＧＴＯサイリスタ部Ｂの共通電極として、アノード電極５１３が形成されている。
【０００５】
図９は、逆導通サイリスタ５００の回路図である。図８のｐ層５０２とｎ+層５０４がダイオード部を形成し、ｎ層５０３、ｐ層５０２、ｎ+層５０４及びｐ層５０５がＧＴＯサイリスタ部を形成する。
【０００６】
【発明が解決しようとする課題】
しかし、逆導通サイリスタ５００では、ダイオード部ＡとＧＴＯサイリスタ部Ｂとを分離する分離部Ｃの表面積が大きくなり、逆導通サイリスタ５００の小型化の妨げとなっていた。また、大面積のウエハ上に複数の逆導通サイリスタ５００を作製する場合、Ｐ層５０２のエッチング深さがウエハ内で不均一となり、分離部Ｃの絶縁特性にばらつきが生じていた。
【０００７】
そこで、本発明は、分離部の面積が小さく、かつ絶縁特性にばらつきのない逆導通サイリスタを提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明は、逆並列接続されたダイオードとサイリスタとが同一基板上に形成された逆導通サイリスタであって、第１導電型の半導体基板と、該半導体基板の主面に形成された該ダイオードの第２導電型ダイオード領域と、該半導体基板の該主面に、該第２導電型ダイオード領域から分離領域を隔てて形成された該サイリスタの第２導電型ベース領域とを含み、該分離領域が、該半導体基板の該主面に形成された第２導電型の薄層領域と、第２導電型のガードリング領域とを含む逆導通サイリスタである。
かかる逆導通サイリスタでは、分離部の面積を小さくし、また、分離部の絶縁特性のばらつきを低減できる。更には、分離部に薄層領域を設けることにより、リーク電流の集中による素子破壊を防止できる。
【０００９】
上記ガードリングと上記第２導電型ダイオード領域との距離、及び上記ガードリングと第２導電型ベース領域との距離が、いずれも３０μｍ以下であることが好ましい。逆導通サイリスタの耐圧を大きくするためである。
【００１０】
上記ガードリングの深さは、上記第２導電型ダイオード領域、及び上記第２導電型ベース領域の深さより小さいことが好ましい。
【００１１】
上記ガードリング領域は、２以上設けられたことが好ましい。分離部において、十分な絶縁特性を得るためである。
【００１２】
上記ガードリング領域の間の距離は、３０μｍ以下であることが好ましい。逆導通サイリスタの耐圧を大きくするためである。
【００１３】
上記薄層領域の深さは、１０μｍ以下であることが好ましい。分離部において、十分な絶縁特性を得るためである。
【００１４】
上記薄層領域に含まれる第２導電型不純物の濃度は、上記第２導電型ダイオード領域及び上記第２導電型ベース領域に含まれる第２導電型不純物の濃度より低いことが好ましい。
【００１５】
上記ガードリング領域に含まれる第２導電型不純物の濃度は、上記第２導電型ダイオード領域及び上記第２導電型ベース領域に含まれる第２導電型不純物の濃度より高いことが好ましい。
【００１６】
上記ガードリング領域、上記第２導電型ダイオード領域及び上記第２導電型ベース領域、上記薄層領域の順に、それぞれの領域に含まれる第２導電型不純物の濃度が低くなることが好ましい。
【００１７】
【発明の実施の形態】
図１は、本実施の形態にかかる逆導通サイリスタの断面図である。以下に、製造工程に触れながら、逆導通サイリスタの構造について説明する。
全体が１００で示される逆導通サイリスタでは、まず、第１主面と第２主面を備えたｎ―シリコン半導体基板１が準備される。半導体基板１のｎ型不純物濃度は、約７×１０12ａｔｏｍ／ｃｍ3である。
ダイオード部Ａには、半導体基板１の第１主面上にｐ層２が拡散等により形成される。ｐ層２のｐ型不純物濃度は、約１×１０16〜７×１０16ａｔｏｍ／ｃｍ3であり、好ましくは約４×１０16ａｔｏｍ／ｃｍ3である。
ＧＴＯサイリスタ部Ｂには、第１主面上にｐベース層２’、ｎカソード層３が順次形成される。ｐベース層２’のｐ型不純物濃度はｐ層２とほぼ同じである。また、ｎカソード層３のｎ型不純物濃度は、約５×１０19ａｔｏｍ／ｃｍ3である。
続いて、分離部Ｃを含む領域をエッチングして、ｎカソード層３の下部のｐベース層２’を露出させる。
【００１８】
一方、半導体基板１の第２主面には、まず、ｎ+層４が拡散等により形成される。続いて、ｎ+層４上にｎ++層６、ｐ層５がそれぞれ形成される。ｎ+層４とｎ++層６とは、ダイオード部Ａのｎ側領域として機能するとともに、ＧＴＯサイリスタ部Ｂのｎベース領域としても機能する。ｎ+層４のｎ型不純物濃度は約３×１０15ａｔｏｍ／ｃｍ3、ｎ++層６のｎ型不純物濃度は約１×１０20ａｔｏｍ／ｃｍ3、ｐ層５のｐ型不純物濃度は約１×１０18ａｔｏｍ／ｃｍ3である。
【００１９】
次に、分離部Ｂの半導体基板１の第１主面に、拡散等によりｐ型のガードリング領域７が形成される。ガードリング領域７のｐ型不純物濃度は、約１×１０16〜１×１０17ａｔｏｍ／ｃｍ3であり、好ましくは約５×１０16ａｔｏｍ／ｃｍ3である。
ガードリング領域７の数を増やすことにより、ｐ層２とｐベース層２’との間の絶縁性を大きくすることができる。一方、ガードリング領域７の数を増やすことは、分離部Ｃの幅を大きくすることとなる。そこで、ガードリング領域７の数はこれらを考慮して、適当な数とすることが好ましい。本実施の形態では２つのガードリング領域７を設けた。
【００２０】
次に、分離部Ｃの表面に露出した半導体基板１の第１主面に、拡散等により、ｐ薄層領域８を形成する。薄層領域８のｐ型不純物濃度は、約５×１０15〜５×１０16ａｔｏｍ／ｃｍ3であり、好ましくは約１×１０16ａｔｏｍ／ｃｍ3である。
【００２１】
最後に、ダイオード部Ａのｐ層２上にカソード電極１２が形成され、また、ＧＴＯサイリスタ部Ｂのｐベース層２’上にはゲート電極１１を、ｎカソード層３上には、カソード電極１０がそれぞれ形成される。一方、半導体基板１の第２主面上には、ダイオード部Ａ、ＧＴＯサイリスタ部Ｂの共通の電極としてアノード電極１３が形成される。
【００２２】
このように、本実施の形態にかかる逆導通サイリスタでは、分離部Ｃにガードリング領域７を形成して絶縁分離を行うため、分離部Ｃの面積を小さくすることができる。また、分離部Ｃの絶縁特性（抵抗値）のばらつきも大幅に低減できる。
【００２３】
これに対して、特開平７−８６５６７号公報には、分離部Ｃにガードリング領域のみを設けた構造が記載されている。
しかし、かかるガードリング領域のみの構造では、ガードリング領域内の欠陥等によりガードリング領域の絶縁性が低下し、リーク電流が発生した場合に問題がある。即ち、かかるリーク電流は、例えば、ガードリング領域７とｐ層２との間の半導体基板１の表面近傍を集中的に流れ、素子の破壊を起こすこととなる。特に、リーク電流の量が微量で、逆導通サイリスタとしては使用可能な範囲である場合であっても、リーク電流の集中に起因する素子破壊により、結局、逆導通サイリスタが使用できなくなる場合があった。
【００２４】
そこで、本実施の形態にかかる逆導通サイリスタでは、ｐ型の薄層領域８を設けて、リーク電流が発生した場合に、かかるリーク電流が薄層領域８内を流れるようにしている。これにより、従来のようなリーク電流の集中が防止でき、電流集中に起因する素子破壊を防止することができる。
【００２５】
【実施例】
実施例１．
図２に、本発明の第１の実施例を示す。逆導通サイリスタ１００の構造は、図１のサイリスタと同じである。図２の逆導通サイリスタ１００では、分離部Ｃに２つのガードリング領域７を形成した。また、ガードリング領域７とｐ層２との間隔、ガードリング領域７とｐベース層２’との間隔、及び２つのガードリング７の間隔を３０μｍとした。
【００２６】
図３は、ガードリング領域７とｐ層２等との間隔と、アノード電極／カソード電極間の耐圧の関係を示す。アノード電極／カソード電極間の耐圧は、ガードリング領域７とｐ層２等との間隔が３０μｍである場合の耐圧を１とした比率で表している。図３から明らかなように、間隔が３０μｍより大きくなると耐圧が低下し、特に、間隔が５０μｍ以下では、耐圧が約２５％も低下してしまう。
従って、図２に示すように、ガードリング領域７とｐ層２等の間隔は、３０μｍまたはこれ以下とすることが好ましい。
【００２７】
実施例２．
図４に、本発明の第２の実施例を示す。逆導通サイリスタ１００の構造は、図１のサイリスタと同じである。図４の逆導通サイリスタ１００では、分離部Ｃに２つのガードリング領域７を形成し、ガードリング領域７とｐ層２等との間隔は３０μｍとした。
【００２８】
図５は、薄層領域８の深さと、ダイオードのカソード電極１２とＧＴＯサイリスタのカソード電極１０の間の抵抗との関係である。抵抗は、薄層領域８の深さを１０μｍとした場合の抵抗値を１とした比率で表した。
図５から明らかなように、薄層領域８の深さが約１０μｍより小さくなると、抵抗値が徐々に大きくなる。一方、深さが約１０μｍ以上では、抵抗値はほぼ一定である。
従って、分離部Ｃにおいて、良好な絶縁特性を得るためには、薄層領域８の深さは１０μｍ以下とすることが好ましい。
【００２９】
また、図６は、薄層領域８の濃度と、ダイオードのカソード電極１２とＧＴＯサイリスタのカソード電極１０の間の抵抗との関係である。抵抗は、薄層領域８の濃度を５×１０16ａｔｏｍ／ｃｍ3とした場合の抵抗値を基準として、その抵抗値に対して増加する割合（％）で表した。
図６から明らかなように、薄層領域８のｐ型不純物濃度が低いほど、薄層領域８の抵抗値を大きくできることがわかる。
従って、分離部Ｃにおいて良好な絶縁特性を得るためには、薄層領域８の濃度は５×１０16ａｔｏｍ／ｃｍ3以下であることが好ましい。
【００３０】
実施例３．
図７に、本発明の第３の実施例を示す。逆導通サイリスタ１００の構造は、図１のサイリスタと同じである。図７の逆導通サイリスタ１００では、分離部Ｃに２つのガードリング領域７を形成し、ガードリング領域７とｐ層２等との間隔は３０μｍ以下とした。また、ｐ型不純物濃度は、ガードリング領域７、ｐ層２及びｐベース層２’、薄層領域８の順に低くなるようにした。
【００３１】
更に、ガードリング領域７の深さは、ｐ層２及びｐベース層２’より浅くなるようにした。
これは、ガードリング領域７を浅くすることにより、ガードリング領域７のカソード側で空乏層が延びることにより生じる、ＰＮＰ間の電界の最大値が抑えられるからである。
即ち、ガードリング領域７が深いほど、そのＰＮＰ間で生じる電界は高くなり、浅いほど電界が緩和される傾向にある。また、深さが深い領域間で生じる電界ほど高く、浅い領域間ほど低い傾向にある。
従って、ガードリング領域７を浅くすることにより、ＰＮＰ間に生じる電界を小さくすることが可能となる。
【００３２】
【発明の効果】
以上の説明から明らかなように、本発明にかかる逆導通サイリスタでは、分離部の面積を小さくし、素子の小型化が可能となる。
【００３３】
また、ウエハ上に複数の逆導通サイリスタを形成する場合に、分離部の絶縁特性のばらつきを低減し、素子特性の均一化が可能となる。
【００３４】
また、リーク電流による素子破壊を防止し、逆導通サイリスタの製造歩留まりを向上させることができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態にかかる逆導通サイリスタの断面図である。
【図２】 本発明の実施例１にかかる逆導通サイリスタの断面図である。
【図３】 ｐ型領域の間隔と耐圧との関係である。
【図４】 本発明の実施例２にかかる逆導通サイリスタの断面図である。
【図５】 薄層領域の深さと抵抗値との関係である。
【図６】 薄層領域の濃度と抵抗値との関係である。
【図７】 本発明の実施例３にかかる逆導通サイリスタの断面図である。
【図８】 従来の逆導通サイリスタの断面図である。
【図９】 従来の逆導通サイリスタの回路図である。
【符号の説明】
１ 半導体基板、２ ｐ層、２’ ｐベース層、３ ｎカソード層、４ ｎ+層、５ ｐ層、６ ｎ++層、７ ガードリング領域、８ 薄層領域、１０ カソード電極、１１ ゲート電極、１２ カソード電極、１３ アノード電極、１００ 逆導通サイリスタ。
【発明の属する技術分野】
本発明は、逆導通サイリスタ、特に、ゲートターンオフサイリスタとダイオードとが逆並列接続された逆導通サイリスタに関する。
【０００２】
【従来の技術】
一般に、逆導通サイリスタでは、ゲートターンオフサイリスタ（以下「ＧＴＯサイリスタ」とよぶ。）とフリーホイールダイオードとが逆並列に接続されている。図８は、全体が５００で示される、従来の逆導通サイリスタの断面図である。逆導通サイリスタは、図中にＡで示されるダイオード部と、Ｂで示されるＧＴＯサイリスタ部と、これらに挟まれ、Ｃで示される分離部とからなる。
【０００３】
この逆導通サイリスタでは、第１主面と第２主面を有するＮ-シリコン基板５０１の第１主面上に、膜厚が約９０μｍのｐ層５０２が形成されている。ダイオード部ＡとＧＴＯサイリスタ部Ｂとの間を電気的に分離するために、分離部Ｃのｐ層５０２は、深さ約６０μｍ、幅約５ｍｍの溝状にエッチングされている。これにより、ダイオード部ＡとＧＴＯサイリスタ部Ｂとの間の抵抗値は３００〜５００Ωとなる。ＧＴＯサイリスタ部Ｂには、更に、ｐ層５０２上にｎ層５０３が形成されている。
一方、ｎ-シリコン基板５０１の第２主面上には、ｎ+層５０４が形成され、その上にｐ層５０５とｎ++層５０６とが形成されている。
【０００４】
更に、ＧＴＢサイリスタ部Ｂのｎ層５０３上にはカソード電極５１０が設けられ、ｐ層５０２上にはゲート電極５１１が設けられている。また、ダイオード部Ａのｐ層５０２上にはカソード電極５１２が設けられている。
一方、ｎ-シリコンの半導体基板５０１の第２主面上には、ダイオード部Ａ、ＧＴＯサイリスタ部Ｂの共通電極として、アノード電極５１３が形成されている。
【０００５】
図９は、逆導通サイリスタ５００の回路図である。図８のｐ層５０２とｎ+層５０４がダイオード部を形成し、ｎ層５０３、ｐ層５０２、ｎ+層５０４及びｐ層５０５がＧＴＯサイリスタ部を形成する。
【０００６】
【発明が解決しようとする課題】
しかし、逆導通サイリスタ５００では、ダイオード部ＡとＧＴＯサイリスタ部Ｂとを分離する分離部Ｃの表面積が大きくなり、逆導通サイリスタ５００の小型化の妨げとなっていた。また、大面積のウエハ上に複数の逆導通サイリスタ５００を作製する場合、Ｐ層５０２のエッチング深さがウエハ内で不均一となり、分離部Ｃの絶縁特性にばらつきが生じていた。
【０００７】
そこで、本発明は、分離部の面積が小さく、かつ絶縁特性にばらつきのない逆導通サイリスタを提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明は、逆並列接続されたダイオードとサイリスタとが同一基板上に形成された逆導通サイリスタであって、第１導電型の半導体基板と、該半導体基板の主面に形成された該ダイオードの第２導電型ダイオード領域と、該半導体基板の該主面に、該第２導電型ダイオード領域から分離領域を隔てて形成された該サイリスタの第２導電型ベース領域とを含み、該分離領域が、該半導体基板の該主面に形成された第２導電型の薄層領域と、第２導電型のガードリング領域とを含む逆導通サイリスタである。
かかる逆導通サイリスタでは、分離部の面積を小さくし、また、分離部の絶縁特性のばらつきを低減できる。更には、分離部に薄層領域を設けることにより、リーク電流の集中による素子破壊を防止できる。
【０００９】
上記ガードリングと上記第２導電型ダイオード領域との距離、及び上記ガードリングと第２導電型ベース領域との距離が、いずれも３０μｍ以下であることが好ましい。逆導通サイリスタの耐圧を大きくするためである。
【００１０】
上記ガードリングの深さは、上記第２導電型ダイオード領域、及び上記第２導電型ベース領域の深さより小さいことが好ましい。
【００１１】
上記ガードリング領域は、２以上設けられたことが好ましい。分離部において、十分な絶縁特性を得るためである。
【００１２】
上記ガードリング領域の間の距離は、３０μｍ以下であることが好ましい。逆導通サイリスタの耐圧を大きくするためである。
【００１３】
上記薄層領域の深さは、１０μｍ以下であることが好ましい。分離部において、十分な絶縁特性を得るためである。
【００１４】
上記薄層領域に含まれる第２導電型不純物の濃度は、上記第２導電型ダイオード領域及び上記第２導電型ベース領域に含まれる第２導電型不純物の濃度より低いことが好ましい。
【００１５】
上記ガードリング領域に含まれる第２導電型不純物の濃度は、上記第２導電型ダイオード領域及び上記第２導電型ベース領域に含まれる第２導電型不純物の濃度より高いことが好ましい。
【００１６】
上記ガードリング領域、上記第２導電型ダイオード領域及び上記第２導電型ベース領域、上記薄層領域の順に、それぞれの領域に含まれる第２導電型不純物の濃度が低くなることが好ましい。
【００１７】
【発明の実施の形態】
図１は、本実施の形態にかかる逆導通サイリスタの断面図である。以下に、製造工程に触れながら、逆導通サイリスタの構造について説明する。
全体が１００で示される逆導通サイリスタでは、まず、第１主面と第２主面を備えたｎ―シリコン半導体基板１が準備される。半導体基板１のｎ型不純物濃度は、約７×１０12ａｔｏｍ／ｃｍ3である。
ダイオード部Ａには、半導体基板１の第１主面上にｐ層２が拡散等により形成される。ｐ層２のｐ型不純物濃度は、約１×１０16〜７×１０16ａｔｏｍ／ｃｍ3であり、好ましくは約４×１０16ａｔｏｍ／ｃｍ3である。
ＧＴＯサイリスタ部Ｂには、第１主面上にｐベース層２’、ｎカソード層３が順次形成される。ｐベース層２’のｐ型不純物濃度はｐ層２とほぼ同じである。また、ｎカソード層３のｎ型不純物濃度は、約５×１０19ａｔｏｍ／ｃｍ3である。
続いて、分離部Ｃを含む領域をエッチングして、ｎカソード層３の下部のｐベース層２’を露出させる。
【００１８】
一方、半導体基板１の第２主面には、まず、ｎ+層４が拡散等により形成される。続いて、ｎ+層４上にｎ++層６、ｐ層５がそれぞれ形成される。ｎ+層４とｎ++層６とは、ダイオード部Ａのｎ側領域として機能するとともに、ＧＴＯサイリスタ部Ｂのｎベース領域としても機能する。ｎ+層４のｎ型不純物濃度は約３×１０15ａｔｏｍ／ｃｍ3、ｎ++層６のｎ型不純物濃度は約１×１０20ａｔｏｍ／ｃｍ3、ｐ層５のｐ型不純物濃度は約１×１０18ａｔｏｍ／ｃｍ3である。
【００１９】
次に、分離部Ｂの半導体基板１の第１主面に、拡散等によりｐ型のガードリング領域７が形成される。ガードリング領域７のｐ型不純物濃度は、約１×１０16〜１×１０17ａｔｏｍ／ｃｍ3であり、好ましくは約５×１０16ａｔｏｍ／ｃｍ3である。
ガードリング領域７の数を増やすことにより、ｐ層２とｐベース層２’との間の絶縁性を大きくすることができる。一方、ガードリング領域７の数を増やすことは、分離部Ｃの幅を大きくすることとなる。そこで、ガードリング領域７の数はこれらを考慮して、適当な数とすることが好ましい。本実施の形態では２つのガードリング領域７を設けた。
【００２０】
次に、分離部Ｃの表面に露出した半導体基板１の第１主面に、拡散等により、ｐ薄層領域８を形成する。薄層領域８のｐ型不純物濃度は、約５×１０15〜５×１０16ａｔｏｍ／ｃｍ3であり、好ましくは約１×１０16ａｔｏｍ／ｃｍ3である。
【００２１】
最後に、ダイオード部Ａのｐ層２上にカソード電極１２が形成され、また、ＧＴＯサイリスタ部Ｂのｐベース層２’上にはゲート電極１１を、ｎカソード層３上には、カソード電極１０がそれぞれ形成される。一方、半導体基板１の第２主面上には、ダイオード部Ａ、ＧＴＯサイリスタ部Ｂの共通の電極としてアノード電極１３が形成される。
【００２２】
このように、本実施の形態にかかる逆導通サイリスタでは、分離部Ｃにガードリング領域７を形成して絶縁分離を行うため、分離部Ｃの面積を小さくすることができる。また、分離部Ｃの絶縁特性（抵抗値）のばらつきも大幅に低減できる。
【００２３】
これに対して、特開平７−８６５６７号公報には、分離部Ｃにガードリング領域のみを設けた構造が記載されている。
しかし、かかるガードリング領域のみの構造では、ガードリング領域内の欠陥等によりガードリング領域の絶縁性が低下し、リーク電流が発生した場合に問題がある。即ち、かかるリーク電流は、例えば、ガードリング領域７とｐ層２との間の半導体基板１の表面近傍を集中的に流れ、素子の破壊を起こすこととなる。特に、リーク電流の量が微量で、逆導通サイリスタとしては使用可能な範囲である場合であっても、リーク電流の集中に起因する素子破壊により、結局、逆導通サイリスタが使用できなくなる場合があった。
【００２４】
そこで、本実施の形態にかかる逆導通サイリスタでは、ｐ型の薄層領域８を設けて、リーク電流が発生した場合に、かかるリーク電流が薄層領域８内を流れるようにしている。これにより、従来のようなリーク電流の集中が防止でき、電流集中に起因する素子破壊を防止することができる。
【００２５】
【実施例】
実施例１．
図２に、本発明の第１の実施例を示す。逆導通サイリスタ１００の構造は、図１のサイリスタと同じである。図２の逆導通サイリスタ１００では、分離部Ｃに２つのガードリング領域７を形成した。また、ガードリング領域７とｐ層２との間隔、ガードリング領域７とｐベース層２’との間隔、及び２つのガードリング７の間隔を３０μｍとした。
【００２６】
図３は、ガードリング領域７とｐ層２等との間隔と、アノード電極／カソード電極間の耐圧の関係を示す。アノード電極／カソード電極間の耐圧は、ガードリング領域７とｐ層２等との間隔が３０μｍである場合の耐圧を１とした比率で表している。図３から明らかなように、間隔が３０μｍより大きくなると耐圧が低下し、特に、間隔が５０μｍ以下では、耐圧が約２５％も低下してしまう。
従って、図２に示すように、ガードリング領域７とｐ層２等の間隔は、３０μｍまたはこれ以下とすることが好ましい。
【００２７】
実施例２．
図４に、本発明の第２の実施例を示す。逆導通サイリスタ１００の構造は、図１のサイリスタと同じである。図４の逆導通サイリスタ１００では、分離部Ｃに２つのガードリング領域７を形成し、ガードリング領域７とｐ層２等との間隔は３０μｍとした。
【００２８】
図５は、薄層領域８の深さと、ダイオードのカソード電極１２とＧＴＯサイリスタのカソード電極１０の間の抵抗との関係である。抵抗は、薄層領域８の深さを１０μｍとした場合の抵抗値を１とした比率で表した。
図５から明らかなように、薄層領域８の深さが約１０μｍより小さくなると、抵抗値が徐々に大きくなる。一方、深さが約１０μｍ以上では、抵抗値はほぼ一定である。
従って、分離部Ｃにおいて、良好な絶縁特性を得るためには、薄層領域８の深さは１０μｍ以下とすることが好ましい。
【００２９】
また、図６は、薄層領域８の濃度と、ダイオードのカソード電極１２とＧＴＯサイリスタのカソード電極１０の間の抵抗との関係である。抵抗は、薄層領域８の濃度を５×１０16ａｔｏｍ／ｃｍ3とした場合の抵抗値を基準として、その抵抗値に対して増加する割合（％）で表した。
図６から明らかなように、薄層領域８のｐ型不純物濃度が低いほど、薄層領域８の抵抗値を大きくできることがわかる。
従って、分離部Ｃにおいて良好な絶縁特性を得るためには、薄層領域８の濃度は５×１０16ａｔｏｍ／ｃｍ3以下であることが好ましい。
【００３０】
実施例３．
図７に、本発明の第３の実施例を示す。逆導通サイリスタ１００の構造は、図１のサイリスタと同じである。図７の逆導通サイリスタ１００では、分離部Ｃに２つのガードリング領域７を形成し、ガードリング領域７とｐ層２等との間隔は３０μｍ以下とした。また、ｐ型不純物濃度は、ガードリング領域７、ｐ層２及びｐベース層２’、薄層領域８の順に低くなるようにした。
【００３１】
更に、ガードリング領域７の深さは、ｐ層２及びｐベース層２’より浅くなるようにした。
これは、ガードリング領域７を浅くすることにより、ガードリング領域７のカソード側で空乏層が延びることにより生じる、ＰＮＰ間の電界の最大値が抑えられるからである。
即ち、ガードリング領域７が深いほど、そのＰＮＰ間で生じる電界は高くなり、浅いほど電界が緩和される傾向にある。また、深さが深い領域間で生じる電界ほど高く、浅い領域間ほど低い傾向にある。
従って、ガードリング領域７を浅くすることにより、ＰＮＰ間に生じる電界を小さくすることが可能となる。
【００３２】
【発明の効果】
以上の説明から明らかなように、本発明にかかる逆導通サイリスタでは、分離部の面積を小さくし、素子の小型化が可能となる。
【００３３】
また、ウエハ上に複数の逆導通サイリスタを形成する場合に、分離部の絶縁特性のばらつきを低減し、素子特性の均一化が可能となる。
【００３４】
また、リーク電流による素子破壊を防止し、逆導通サイリスタの製造歩留まりを向上させることができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態にかかる逆導通サイリスタの断面図である。
【図２】 本発明の実施例１にかかる逆導通サイリスタの断面図である。
【図３】 ｐ型領域の間隔と耐圧との関係である。
【図４】 本発明の実施例２にかかる逆導通サイリスタの断面図である。
【図５】 薄層領域の深さと抵抗値との関係である。
【図６】 薄層領域の濃度と抵抗値との関係である。
【図７】 本発明の実施例３にかかる逆導通サイリスタの断面図である。
【図８】 従来の逆導通サイリスタの断面図である。
【図９】 従来の逆導通サイリスタの回路図である。
【符号の説明】
１ 半導体基板、２ ｐ層、２’ ｐベース層、３ ｎカソード層、４ ｎ+層、５ ｐ層、６ ｎ++層、７ ガードリング領域、８ 薄層領域、１０ カソード電極、１１ ゲート電極、１２ カソード電極、１３ アノード電極、１００ 逆導通サイリスタ。
Claims (9)
- 逆並列接続されたダイオードとサイリスタとが同一基板上に形成された逆導通サイリスタであって、
第１導電型の半導体基板と、
該半導体基板の主面に形成された該ダイオードの第２導電型ダイオード領域と、
該半導体基板の該主面に、該第２導電型ダイオード領域から分離領域を隔てて形成された該サイリスタの第２導電型ベース領域とを含み、
該分離領域が、該半導体基板の該主面に形成された第２導電型の薄層領域と、第２導電型のガードリング領域とを含む逆導通サイリスタ。 - 上記ガードリングと上記第２導電型ダイオード領域との距離、及び上記ガードリングと第２導電型ベース領域との距離が、いずれも３０μｍ以下であることを特徴とする請求項１に記載の逆導通サイリスタ。
- 上記ガードリングの深さが、上記第２導電型ダイオード領域及び上記第２導電型ベース領域の深さより小さいことを特徴とする請求項１に記載の逆導通サイリスタ。
- 上記ガードリング領域が、２以上設けられたことを特徴とする請求項１に記載の逆導通サイリスタ。
- 上記ガードリング領域の間の距離が、３０μｍ以下であることを特徴とする請求項４に記載の逆導通サイリスタ。
- 上記薄層領域の深さが、１０μｍ以下であることを特徴とする請求項１に記載の逆導通サイリスタ。
- 上記薄層領域に含まれる第２導電型不純物の濃度が、上記第２導電型ダイオード領域及び上記第２導電型ベース領域に含まれる第２導電型不純物の濃度より低いことを特徴とする請求項１に記載の逆導通サイリスタ。
- 上記ガードリング領域に含まれる第２導電型不純物の濃度が、上記第２導電型ダイオード領域及び上記第２導電型ベース領域に含まれる第２導電型不純物の濃度より高いことを特徴とする請求項１に記載の逆導通サイリスタ。
- 上記ガードリング領域、上記第２導電型ダイオード領域及び上記第２導電型ベース領域、上記薄層領域の順に、それぞれの領域に含まれる第２導電型不純物の濃度を低くしたことを特徴とする請求項１に記載の逆導通サイリスタ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000226985A JP4416288B2 (ja) | 2000-07-27 | 2000-07-27 | 逆導通サイリスタ |
| US09/824,090 US6388276B1 (en) | 2000-07-27 | 2001-04-03 | Reverse conducting thyristor |
| DE10121551A DE10121551B4 (de) | 2000-07-27 | 2001-05-03 | Rückwärts leitende Thyristoreinrichtung |
| CH00820/01A CH695519A8 (de) | 2000-07-27 | 2001-05-04 | Sperrstromthyristor. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000226985A JP4416288B2 (ja) | 2000-07-27 | 2000-07-27 | 逆導通サイリスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002043561A JP2002043561A (ja) | 2002-02-08 |
| JP4416288B2 true JP4416288B2 (ja) | 2010-02-17 |
Family
ID=18720507
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000226985A Expired - Fee Related JP4416288B2 (ja) | 2000-07-27 | 2000-07-27 | 逆導通サイリスタ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6388276B1 (ja) |
| JP (1) | JP4416288B2 (ja) |
| CH (1) | CH695519A8 (ja) |
| DE (1) | DE10121551B4 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4264316B2 (ja) * | 2003-09-01 | 2009-05-13 | 株式会社豊田中央研究所 | 半導体装置とその製造方法 |
| DE10352437A1 (de) | 2003-11-10 | 2005-06-16 | Wagner Alarm- Und Sicherungssysteme Gmbh | Vorrichtung zum Verhindern und Löschen von Bränden |
| JP2005340550A (ja) * | 2004-05-28 | 2005-12-08 | Sanyo Electric Co Ltd | 半導体装置 |
| JP2005353991A (ja) * | 2004-06-14 | 2005-12-22 | Sanyo Electric Co Ltd | 半導体装置 |
| US7514819B2 (en) * | 2004-07-01 | 2009-04-07 | Dana Automotive Systems Group, Llc | Semiconductor switch assembly for pulse power apparatus |
| US7511346B2 (en) * | 2005-12-27 | 2009-03-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Design of high-frequency substrate noise isolation in BiCMOS technology |
| JP4743447B2 (ja) * | 2008-05-23 | 2011-08-10 | 三菱電機株式会社 | 半導体装置 |
| CN108899358A (zh) * | 2018-07-11 | 2018-11-27 | 北京优捷敏半导体技术有限公司 | 一种门极可关断晶闸管及其制造方法 |
| CN111969054A (zh) * | 2020-08-20 | 2020-11-20 | 湖南大学 | 一种逆导型SiC GTO半导体器件及其制备方法 |
| US11799021B2 (en) * | 2021-08-23 | 2023-10-24 | Globalfoundries U.S. Inc. | Lateral bipolar transistor structure with marker layer for emitter and collector |
| CN116110945A (zh) * | 2023-04-14 | 2023-05-12 | 江西萨瑞微电子技术有限公司 | 一种tss半导体放电管及其制备方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6074677A (ja) * | 1983-09-30 | 1985-04-26 | Toshiba Corp | 複合型サイリスタ |
| DE3521079A1 (de) * | 1984-06-12 | 1985-12-12 | Kabushiki Kaisha Toshiba, Kawasaki, Kanagawa | Rueckwaerts leitende vollsteuergate-thyristoranordnung |
| JPS6257250A (ja) | 1985-09-06 | 1987-03-12 | Hitachi Ltd | 半導体装置 |
| JP2796470B2 (ja) * | 1992-05-06 | 1998-09-10 | 三菱電機株式会社 | 自己消弧型サイリスタおよびその製造方法 |
| JP2796057B2 (ja) * | 1993-03-25 | 1998-09-10 | 三菱電機株式会社 | 逆導通ゲートターンオフサイリスタ |
| US5835985A (en) * | 1993-09-14 | 1998-11-10 | Kabushiki Kaisha Toshiba | Reverse conducting gate-turnoff thyristor |
| JPH0786567A (ja) | 1993-09-14 | 1995-03-31 | Toshiba Corp | 半導体装置 |
| US5682044A (en) * | 1995-01-31 | 1997-10-28 | Takashige Tamamushi | Reverse conducting thyristor with a planar-gate, buried-gate, or recessed-gate structure |
| US5698454A (en) * | 1995-07-31 | 1997-12-16 | Ixys Corporation | Method of making a reverse blocking IGBT |
| DE19640656A1 (de) * | 1996-10-02 | 1998-04-09 | Asea Brown Boveri | Rückwärtsleitender GTO |
-
2000
- 2000-07-27 JP JP2000226985A patent/JP4416288B2/ja not_active Expired - Fee Related
-
2001
- 2001-04-03 US US09/824,090 patent/US6388276B1/en not_active Expired - Lifetime
- 2001-05-03 DE DE10121551A patent/DE10121551B4/de not_active Expired - Fee Related
- 2001-05-04 CH CH00820/01A patent/CH695519A8/de not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| CH695519A8 (de) | 2006-08-15 |
| DE10121551A1 (de) | 2002-02-14 |
| US6388276B1 (en) | 2002-05-14 |
| CH695519A5 (de) | 2006-06-15 |
| JP2002043561A (ja) | 2002-02-08 |
| US20020030199A1 (en) | 2002-03-14 |
| DE10121551B4 (de) | 2006-08-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN104145342B (zh) | 半导体装置 | |
| US8421148B2 (en) | Grid-UMOSFET with electric field shielding of gate oxide | |
| JP5321377B2 (ja) | 電力用半導体装置 | |
| JP5711646B2 (ja) | ダイオード | |
| JP4282972B2 (ja) | 高耐圧ダイオード | |
| JPH09283754A (ja) | 高耐圧半導体装置 | |
| JP4416288B2 (ja) | 逆導通サイリスタ | |
| JP5601863B2 (ja) | 電力半導体装置 | |
| JP2024019464A (ja) | 半導体装置 | |
| JP4631268B2 (ja) | 半導体装置 | |
| JP2950025B2 (ja) | 絶縁ゲート型バイポーラトランジスタ | |
| JP4857590B2 (ja) | 半導体素子 | |
| JP2012004466A (ja) | 半導体装置 | |
| JP2021019156A (ja) | 炭化珪素半導体装置 | |
| JP3468571B2 (ja) | 半導体装置 | |
| JP7338242B2 (ja) | 半導体装置 | |
| JPH06112216A (ja) | 高耐圧半導体装置 | |
| JP2002353455A (ja) | 電力用半導体素子 | |
| JP4241158B2 (ja) | 半導体装置 | |
| US11824084B2 (en) | Power semiconductor device | |
| WO2023145071A1 (ja) | 半導体装置および半導体装置の製造方法 | |
| JP7113386B2 (ja) | 半導体装置 | |
| JP2013251467A (ja) | 半導体装置および半導体装置の製造方法 | |
| JPS6327865B2 (ja) | ||
| JP4697384B2 (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060215 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070404 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20091117 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20091124 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121204 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121204 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131204 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |