JP4416108B2 - 半導体ウェーハの製造方法 - Google Patents

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Description

本発明は、例えば、IC、LSI等の半導体チップが複数形成された半導体ウェーハの裏面を研削装置によって全体を薄く且つ均等に研削した後に、その裏面に酸化膜等を形成する半導体ウェーハの製造方法に関するものである。
この種のIC、LSI等の半導体チップが複数形成された半導体ウェーハは、研削装置により裏面が研削されて薄く形成された後に、ダイシング装置などの分割装置によって個々の半導体チップに分割され、携帯電話、パソコンなどの電気機器の回路に組み込まれて広く利用されるものである。
ところで、近年の半導体チップの薄型化に伴い、半導体チップを上下に積層して機能、処理能力、記憶容量等の向上を図った積層チップが実用化されており、それによって携帯電話機、ノートブック型パソコン等の電気機器の薄型化、小型化、軽量化が可能となっている。
積層チップの製造においては、半導体ウェーハの段階で、回路が形成された表面から裏面に至る電極を埋設し、裏面の機械的研削または化学的エッチングを行うことにより電極を露出させると共に、電極を構成する銅等の金属がシリコン等の半導体内部に拡散するのを防止するために、半導体ウェーハの裏面にSiO膜等の絶縁膜を形成している。
また、半導体ウェーハの表面にパワートランジスタ等の回路を形成した後に、半導体ウェーハの裏面を研削またはエッチングし、その裏面にTi、Ag、Au等の金属膜を数十nmの厚さで形成して半導体ウェーハを構成する技術も実用に供されている。
このように表面に回路が形成された半導体ウェーハの裏面を研削・研磨等して薄く形成した後に裏面に膜を形成する場合においては、半導体チップの熱的及び電気的特性を良好にするために、半導体ウェーハを極力薄く形成することが必要とされる。
しかしながら、半導体ウェーハの厚さを、例えば100μm〜15μmほどに薄く加工すると、半導体ウェーハに反りが生じて膜の形成に支障が生じ、膜を均一に形成することができないという問題がある。
特に、膜の形成に、減圧下の環境で膜を形成する減圧成膜装置を用いると、半導体ウェーハを保持する保持テーブルにおいて吸引力を使用することができず、静電式にて半導体ウェーハを保持することとなるため、膜の応力が静電式の保持テーブルの保持力に抗して反りを生じさせることとなり、膜を均一に形成することができなくなる。
従って、半導体ウェーハに反りが生じない程度の剛性を持たせるために、その厚さは現状では200μm程度が限界となっており、それより薄く形成することはできないという問題がある。
特開2001−93863
そこで、本発明者は、半導体ウェーハの裏面に膜を形成する場合においては、半導体ウェーハをより薄く形成した場合でも、均一な膜の形成を可能とするように、ガラス基板等の剛性の高い支持基板に半導体ウェーハを貼着支持し、その状態で半導体ウェーハの裏面を研削して要求される厚さまで薄型化し、その後膜生成装置に半導体ウェーハの裏面に所要の膜を形成する技術を開発して、同一出願人名で既に出願してある。
[先願発明]特願2002−240578号明細書
ところが、研削装置によって半導体ウェーハの裏面を研削すると、その研削加工工程の際に発生したコンタミが支持基板の裏面に付着し、その後洗浄工程を経るが、その洗浄工程において付着したコンタミを完全には除去出来ず、膜生成装置に搬入して減圧下において生膜すると除去できなかったコンタミが膜生成装置内を汚染し、一部ではあるが半導体ウェーハの裏面に生成される膜の品質を低下させるという問題が生じた。
従って、支持基板に支持された状態で半導体ウェーハの裏面を研削装置によって研削加工工程を経た後に膜生成装置に搬入する際に、支持基板の裏面にコンタミが付着していない状態にすることに解決すべき課題がある。
本発明は、表面に回路が形成された半導体ウェーハの裏面に膜を形成する半導体ウェーハの製造方法であって、少なくとも、平坦な支持面を有する支持基板に半導体ウェーハの表面を支持させて該支持基板と該半導体ウェーハとを一体にする一体化工程と、半導体ウェーハを保持するチャックテーブルと、該チャックテーブルに保持された半導体ウェーハの裏面を研削する研削手段とを有する研削装置を用い、一体になった支持基板側を該チャックテーブルに保持させ、該研削手段によって半導体ウェーハの裏面を研削して薄型化する研削加工工程と、半導体ウェーハを保持するチャックテーブルと、該チャックテーブルに保持された半導体ウェーハの面に膜を生成させる膜生成手段とを有する膜生成装置を用い、一体になった支持基板側を該チャックテーブルに保持させ、該膜生成手段によって半導体ウェーハの裏面に膜を生成させる膜生成工程とから構成され、前記一体化工程において、前記支持基板の裏面に、剥離可能な保護テープを貼着して研削加工工程を実施し、前記膜生成工程を実施する前に一体化した半導体ウェーハと支持基板の周囲に洗浄水を万遍なく吹き付けて、付着しているコンタミを洗い流す洗浄工程を行い、該洗浄工程後に該保護テープを剥離除去する保護テープ剥離除去工程が遂行されることからなることを最も主要な特徴とする半導体ウェーハの製造方法である。
そして、本発明に係る半導体ウェーハの製造方法においては、前記支持基板は、ガラス基板またはポリエーテルイミド基板であり、前記保護テープは、塩化ビニールテープまたはポリオレフィンテープであること;前記支持基板の厚みは、1〜3mmの範囲であること;および前記一体化工程において、半導体ウェーハは、アクリル系、エステル系、またはウレタン系の接着剤を介して支持基板に貼着されること;を付加的な要件として含むものである。
本発明に係る半導体ウェーハの製造方法においては、半導体ウェーハが剛性の高い支持基板によって支持された状態で膜形成工程が遂行されるため、研削加工工程において厚さが100μm以下のように極めて薄く加工された半導体ウェーハであっても反りが生じることがなく、その半導体ウェーハの裏面に均一な膜を形成することができ、半導体ウェーハのより一層の薄型化が可能となる。
特に、研削加工工程において半導体ウェーハを支持している支持基板の裏面側に、研削によって生じたコンタミが付着するが、膜生成装置に搬入する前にその支持基板の裏面側に貼着してある保護テープを剥離除去することによって、支持基板の裏面側にはコンタミが全く存在しない状態になり、膜生成装置において減圧下の環境で膜形成工程が行われても、膜生成装置にコンタミが持ち込まれていないのであるから、一部といえども半導体ウェーハの裏面に生成される膜の品質を低下させることはなくなるのである。
表面に回路が形成された半導体ウェーハの裏面を研削して薄型化し、その裏面に薄膜を形成する半導体ウェーハの製造方法であって、裏面を削して薄型化する際および膜を形成する際に半導体ウェーハ自身に反りを生じさせないようにするためと、膜の生成時に研削加工工程で生じたコンタミの一部が不純物として生成された膜に入り込んで膜の品質が低下するのを防止するものであって、概ね、平坦な支持面を有する支持基板に半導体ウェーハの表面を支持させて該支持基板と該半導体ウェーハとを一体にする一体化工程と、その一体になった支持基板側を研削装置のチャックテーブルに保持させ、研削手段によって半導体ウェーハの裏面を研削して薄型化する研削加工工程と、薄型化された半導体ウェーハと一体になっている支持基板側を膜生成装置のチャックテーブルに保持させ、膜生成手段により半導体ウェーハの裏面に膜を生成させる膜生成工程とからなるものであるが、前記一体化工程において、前記支持基板の裏面に、剥離可能保護テープを貼着して削加工工程を実施し、前記膜生成工程を実施する前に該保護テープを剥離除去する保護テープ剥離除去工程を介在させることによって、半導体ウェーハに反りが生じないで均一な薄型化ができると共に、半導体ウェーハの裏面にコンタミが混在しない均一な膜が効率よく形成できることを実現化したものである。
また、使用される支持基板は、例えば、厚みが、1〜3mmの範囲にあるガラス基板またはポリエーテルイミド基板であって、半導体ウェーハとほぼ同形状に形成されたものであり、アクリル系、エステル系、またはウレタン系の接着剤を介して半導体ウェーハと支持基板とを貼着させるものである。また、支持基板の裏面に貼着される保護テープは、例えば、塩化ビニールテープまたはポリオレフィンテープであって、支持基板に対する貼着は、少なくとも、支持基板と半導体ウェーハとの一体化工程で行われるものであるが、その一体化工程の前に、予め保護テープが貼着された支持基板を使用しても良いし、また、一体化工程後に支持基板の裏面に保護テープを貼着しても良いのである。要するに、研削加工工程の前に、支持基板の裏面に保護テープが存在していれば良いのである。
そして、半導体ウェーハと一体化した支持基板の裏面側、即ち、保護テープ面を研削装置のチャックテーブルに載置して吸着固定し、研削手段によって半導体ウェーハの裏面を研削して薄型化するものであるが、その研削によって生じたコンタミの一部が吸着されている保護テープ面にも付着するのであり、研削加工工程後に洗浄工程によりコンタミの除去を行うが、それでも付着したコンタミを完全に除去することができないのである。
仮に、コンタミの一部が膜生成装置内に持ち込まれると、減圧下において膜生成手段を作用させることで、コンタミが膜生成装置内で飛散し、膜生成物質と一緒になって半導体ウェーハの裏面に堆積し、コンタミの不純物を含んだ膜が一部で形成されてしまうのである。そこで、一体化状態にある半導体ウェーハと支持基板の洗浄工程後に、膜生成装置内へ搬入する前に、コンタミで汚染された保護テープを剥離除去することによって支持基板の裏面側からコンタミを完全に除去でき、膜生成装置内にコンタミを持ち込まないのであり、膜生成工程においてコンタミによる不都合を解消することができるのである。
このように本発明に係る半導体ウェーハの製造方法によれば、半導体ウェーハが剛性の高い支持基板によって支持された状態で薄型化の研削加工工程と膜形成工程が遂行されるため、厚さが100μm以下の均一で極めて薄く加工された半導体ウェーハを得ることができると共に、膜生成工程において不純物のない品質の良い膜を形成することができる。
本発明に係る半導体ウェーハの製造方法について、図面を参照しながら説明すると、図1は、半導体ウェーハ1を示すものであり、該半導体ウェーハ1の裏面を、例えば、研削またはエッチングした後に膜を形成する場合について説明する。この半導体ウェーハ1の表面には、所定の間隔を置いて複数のストリート2が格子状に形成されており、ストリート2によって区画された多数の矩形領域には回路パターンが施されている。そして、ストリート2を切削することにより、各矩形領域が半導体チップ3となる。
この半導体ウェーハ1の裏面の研削・研磨及び膜の形成前に、図2に示す支持基板10と一体化する。この支持基板10は、研削によって厚さが100μm以下のように極めて薄くなった半導体ウェーハを湾曲または反らせずに安定的に支持することができるように剛性の高い部材により構成され、例えば、ガラス基板またはポリエーテルイミド基板を用いることができる。このポリエーテルイミドで形成された基板は、200℃の温度でも剛性が維持されると共に変形しない性質をもっており、スミライトFS−1400シリーズ(商品名;住友ベークライト(株))、またはULTEM1000(商品名;日本ジーイープラスチック(株))として市販されているものが使用できる。また、その他に、例えば、セラミックス、合金、金属、樹脂等も用いることもできる。いずれにしても、これらの材料からなる支持基板は、その厚さを1mm〜3m程度とすることが望ましい。
支持基板10の支持面である表面10a及び裏面は平坦に形成され、図3に示すように、支持基板10の表面10aと半導体ウェーハ1の表面とが対面するように、接着剤によって両者を貼着して一体化することにより、表面10aにおいて半導体ウェーハ1を支持する、いわゆる一体化工程を遂行する。この一体化工程によって半導体ウェーハ1は、回路が形成されていない裏面側が露出することになる。
使用される接着剤としては、例えば、アクリル系、エステル系、ウレタン系等の樹脂からなる接着剤を用いることが好ましい。また、支持基板10として透明な基板を用いた場合には、接着剤として紫外線により接着力が低下するタイプのものを使用すれば、後で透明な基板を透過させて接着剤に紫外線を照射することができるため、支持基板10と半導体ウェーハ1との剥離を容易に行うことができる。
この一体化工程において、支持基板10の裏面側に保護テープ11が貼着される。この場合に使用される保護テープ11は、例えば、塩化ビニールテープ、ポリオレフィンテープ等であり、一体化した後に、この種技術分野において公知のテープ貼り機を使用して貼着させるか、または、予め裏面側に保護テープ11が貼着された支持基板10を用いて半導体ウェーハ1と一体化させても良いのである。いずれにしても、次工程の研削による薄型化の工程前に支持基板10の裏面に保護テープ11が貼着されていることが要件であって、一体化工程またはその前後のいずれであっても良いのである。
次に、上記のようにして支持基板10に支持された半導体ウェーハ1の裏面を研削または研磨して薄型化加工を行う。この薄型化加工には、例えば、図4に示した研削または研磨装置(以下、研削装置と称する)20を使用することができる。
この研削装置20においては、基台21の端部から立設した壁部22の内側の面に一対のレール23が垂直方向に配設されており、レール23に沿って支持板24が昇降するのに伴って支持板24に取り付けられた薄型化の加工手段である研削手段25が上下動するよう構成されている。また、基台21上には、ターンテーブル26が回転可能に配設され、更にターンテーブル26上には研削・研磨対象物を保持するチャックテーブル27が回転可能に複数配設されている。
前記研削手段25においては、垂直方向の軸心を有するスピンドル28の先端にマウンタ29を介して研削ホイール30が装着されており、研削ホイール30の下面には研削砥石31が固着され、スピンドル28の回転に伴って研削砥石31が回転する構成となっている。
支持基板10と一体化された半導体ウェーハ1は、支持基板10の保護テープ11を貼着した裏面側がチャックテーブル27に保持されることにより吸着支持され、ターンテーブル26の回転によって研削手段25の直下に位置付けられ、半導体ウェーハ1の裏面が上を向いた状態で研削砥石31と対峙する。
そして、研削砥石31が回転しながら研削手段25が下降して半導体ウェーハ1の裏面に作用して押圧力が加えられることにより裏面が研削・研磨され、この研削・研磨を所定量行うことにより、裏面が所定量削られて除去され、半導体ウェーハ1が薄く加工されて所望の厚さ、例えば100μm〜15μmの厚さに形成される、つまり、薄型化の研削加工工程が遂行される。
なお、薄型化加工装置としては、前記した研削装置20に加え、CMP装置、ドライエッチング装置、ウェットエッチング装置等を用いることもできる。また、研削した後に研削面をエッチングすることを可能にするために、研削装置とエッチング装置とを組み合わせてもよい。
研削加工工程後に、一体化した半導体ウェーハ1を研削装置20からピックアップし、研削によって生じたコンタミの付着を除去するために洗浄工程を行う。この洗浄工程は、一体化した半導体ウェーハ1と支持基板10の周囲に洗浄水を万遍なく吹き付けて、付着しているコンタミを洗い流すものである。
洗浄工程後に、一体化した半導体ウェーハ1と支持基板10は、水切りを行って乾燥させ、次の膜形成工程に移送される。そして、膜形成工程を行う膜形成装置内に搬入する前に、図5に示したように、支持基板10の裏面に貼着してある保護テープ11を剥離し除去する。つまり、コンタミで汚染されている保護テープ11の剥離除去工程を行う。
次の膜形成工程では、適宜の膜形成装置を用いて、薄型化加工された半導体ウェーハ1の裏面に膜を形成する。膜形成装置としては、PVD(Physical Vapor Deposition)装置、CVD(Chemical Vapor Deposition)装置を用いることができるが、本発明の実施例では、図6に示す減圧式成膜装置40を使用する場合について以下に説明する。
この減圧式成膜装置40においては、スパッタチャンバー41の内部に静電式にて、またはチャックテーブルで吸着式にて板状物を保持する保持部42が配設されており、その上方の対向する位置には励磁部材43に支持されてAu等のスパッタ源44が配設されている。このスパッタ源44には、高周波電源47が連結されている。また、スパッタチャンバー41の一方の側部には、スパッタガスを導入する導入口45が設けられ、もう一方の側部には減圧源に連通する減圧口46が設けられている。そして、スパッタチャンバー41と励磁部材43とスパッタ源44と導入口45と減圧口46と高周波電源47とで膜形成手段48を構成している。
半導体ウェーハ1と一体となった支持基板10の裏面が保持部42に保持されることにより、半導体ウェーハ1の裏面がスパッタ源44に対向して保持される。そして、励磁部材43によって磁化されたスパッタ源44に高周波電源47から40kHz程度の高周波電力を加え、減圧口46からスパッタチャンバー41の内部を10−2Pa〜10−4Pa程度に減圧して減圧下の環境にすると共に、導入口45からアルゴンガス等の不活性ガスを導入してプラズマを発生させると、プラズマ中のアルゴンイオンがスパッタ源44に衝突してスパッタ源44の金属粒子がはじき出されて半導体ウェーハ1の裏面に堆積し、膜が形成される。つまり、膜形成工程が遂行される。
上記のようにして行う膜の形成時には、スパッタチャンバー41の内部が真空に近い状態となり、保持部42において半導体ウェーハ1を吸着することが困難であるため、好ましい静電式にて保持しているが、静電式の保持部42において薄くなった半導体ウェーハ1を直接保持することとすると、吸着式に比べて保持力が弱いために、薄くなった半導体ウェーハ1には反りが生じてしまう。
しかし、本発明においては、反りが生じない剛性の高い支持基板10を介してこれと一体となった半導体ウェーハ1を保持することができるため、薄型化加工によって厚さが100μm〜15μmほどに形成された半導体ウェーハであっても反りが生じることがないのであり、半導体ウェーハ1の裏面に高精度に均一な膜を形成すると共に、支持基板10の裏面側に保護テープ11を貼着し、研削による薄型化加工で生ずるコンタミが支持基板11の裏面側に付着するのを保護テープ11で受け止め、膜形成工程の前にその保護テープ11を剥がして除去することによって、減圧式成膜装置40内にコンタミを持ち込まなくしたので、不純物を含まない高精度な膜を形成することを、実現化したものである。
本発明は、要するに、表面に回路が形成された半導体ウェーハの裏面を研削して薄型化し、その裏面に薄膜を形成する半導体ウェーハの製造方法であって、裏面を研削して薄型化する際および膜を形成する際に半導体ウェーハ自身に反りを生じさせないようにするために剛性のある支持基板と一体化させること、研削加工工程で生じたコンタミの一部が、支持基板の裏面側に付着して膜生成装置内に持ち込まれ、膜の生成時に不純物として生成された膜に入り込んで膜の品質が低下するのを防止するために支持基板の裏面側に予め剥離可能保護テープを貼着しておいて、膜生成工程を実施する前に該保護テープを剥離除去することによって支持基板からコンタミを完全に除去し、半導体ウェーハの裏面に不純物を含まない高精度に均一な膜を形成することができるのであり、この種の半導体ウェーハにおいて、裏面を効率よく研削して小型・薄型化し且つ品質の高い膜を形成する半導体チップの製造に広く利用することができるのである。
本発明が適用される半導体ウェーハの一例を示す斜視図である。 同半導体ウェーハと一体化される支持基板および保護テープの一例を分離して示した斜視図である。 同半導体ウェーハと支持基板とが一体化され、且つ保護テープを貼着した状態を示す斜視図である。 本発明を構成する薄型化の研削加工工程に用いる研削装置の一例を示す斜視図である。 本発明における膜生成工程の前に半導体ウェーハと一体化した支持基板の裏面から保護テープを剥離除去する状況を示す斜視図である。 本発明を構成する膜形成工程に用いる減圧式成膜装置の一例を示す略示的断面図である。
符号の説明
1...半導体ウェーハ、 2...ストリート、 3...半導体チップ
10...支持基板、 11...保護テープ
20...研削装置、 21...基台、 22...壁部
23...レール、 24...支持板、 25...研削手段
26...ターンテーブル、 27...チャックテーブル
28...スピンドル、 29...マウンタ
30...研削ホイール、 31...研削砥石
40...減圧式成膜装置、 41...スパッタチャンバー
42...保持部、 43...励磁部材
44...スパッタ源、 45...導入口
46...減圧口、 47...高周波電源
48...膜形成手段

Claims (4)

  1. 表面に回路が形成された半導体ウェーハの裏面に膜を形成する半導体ウェーハの製造方法であって、
    少なくとも、平坦な支持面を有する支持基板に半導体ウェーハの表面を支持させて該支持基板と該半導体ウェーハとを一体にする一体化工程と、
    半導体ウェーハを保持するチャックテーブルと、該チャックテーブルに保持された半導体ウェーハの裏面を研削する研削手段とを有する研削装置を用い、一体になった支持基板側を該チャックテーブルに保持させ、該研削手段によって半導体ウェーハの裏面を研削して薄型化する研削加工工程と、
    半導体ウェーハを保持するチャックテーブルと、該チャックテーブルに保持された半導体ウェーハの面に膜を生成させる膜生成手段とを有する膜生成装置を用い、一体になった支持基板側を該チャックテーブルに保持させ、該膜生成手段によって半導体ウェーハの裏面に膜を生成させる膜生成工程とから構成され、
    前記一体化工程において、前記支持基板の裏面に、剥離可能な保護テープを貼着して前記研削加工工程を実施し、前記膜生成工程を実施する前に一体化した半導体ウェーハと支持基板の周囲に洗浄水を万遍なく吹き付けて、付着しているコンタミを洗い流す洗浄工程を行い、該洗浄工程後に該保護テープを剥離除去する保護テープ剥離除去工程が遂行されること
    を特徴とする半導体ウェーハの製造方法。
  2. 前記支持基板は、ガラス基板またはポリエーテルイミド基板であり、前記保護テープは、塩化ビニールテープまたはポリオレフィンテープである
    請求項1に記載の半導体ウェーハの製造方法。
  3. 前記支持基板の厚みは、1〜3mmの範囲である
    請求項1または2に記載の半導体ウェーハの製造方法。
  4. 前記一体化工程において、半導体ウェーハは、アクリル系、エステル系、またはウレタン系の接着剤を介して支持基板に貼着される
    請求項1乃至3のいずれかに記載の半導体ウェーハの製造方法。
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3859682B1 (ja) * 2005-09-08 2006-12-20 東京応化工業株式会社 基板の薄板化方法及び回路素子の製造方法
JP5074719B2 (ja) 2006-07-14 2012-11-14 東京応化工業株式会社 ウエハを薄くする方法及びサポートプレート
US8389099B1 (en) 2007-06-01 2013-03-05 Rubicon Technology, Inc. Asymmetrical wafer configurations and method for creating the same
US8348720B1 (en) 2007-06-19 2013-01-08 Rubicon Technology, Inc. Ultra-flat, high throughput wafer lapping process
JP2009224454A (ja) * 2008-03-14 2009-10-01 Disco Abrasive Syst Ltd 光デバイスの製造方法
FR2944645B1 (fr) 2009-04-21 2011-09-16 Soitec Silicon On Insulator Procede d'amincissement d'un substrat silicium sur isolant
US9227295B2 (en) 2011-05-27 2016-01-05 Corning Incorporated Non-polished glass wafer, thinning system and method for using the non-polished glass wafer to thin a semiconductor wafer
JP5890977B2 (ja) * 2011-07-20 2016-03-22 株式会社ディスコ 加工方法
JP5846060B2 (ja) * 2011-07-27 2016-01-20 信越化学工業株式会社 ウエハ加工体、ウエハ加工用部材、ウエハ加工用仮接着材、及び薄型ウエハの製造方法
JP2013168430A (ja) * 2012-02-14 2013-08-29 Disco Abrasive Syst Ltd ウエーハの加工方法
JP5687647B2 (ja) * 2012-03-14 2015-03-18 株式会社東芝 半導体装置の製造方法、半導体製造装置
JP2013197511A (ja) * 2012-03-22 2013-09-30 Toshiba Corp サポート基板、半導体装置の製造方法、半導体装置の検査方法
JP2013201240A (ja) 2012-03-23 2013-10-03 Toshiba Corp 半導体装置の製造方法および半導体基板支持用ガラス基板
JP6093328B2 (ja) * 2013-06-13 2017-03-08 東京エレクトロン株式会社 基板処理システム、基板処理方法、プログラム及びコンピュータ記憶媒体
CN103956337B (zh) * 2014-05-23 2016-06-15 扬州杰利半导体有限公司 一种半导体晶片的切割方法
JP2016092065A (ja) * 2014-10-30 2016-05-23 株式会社ディスコ ウェーハの研削方法及び積層保護テープ
JP6601493B2 (ja) * 2015-05-28 2019-11-06 Agc株式会社 ガラス基板、および積層基板
US11133186B2 (en) * 2018-09-14 2021-09-28 Disco Corporation Processing method of workpiece

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10337823A (ja) * 1997-04-11 1998-12-22 Lintec Corp 基材および該基材を用いた粘着テープ
JP2000040677A (ja) * 1998-07-23 2000-02-08 Nippon Telegr & Teleph Corp <Ntt> 半導体素子の製造方法
JP2001093863A (ja) * 1999-09-24 2001-04-06 Toshiba Corp ウェーハ裏面スパッタリング方法及び半導体製造装置
JP2002075940A (ja) * 2000-08-25 2002-03-15 Hitachi Ltd 半導体装置の製造方法
JP2003197581A (ja) * 2001-10-18 2003-07-11 Fujitsu Ltd 板状物支持部材及びその使用方法
JP2003209082A (ja) * 2002-01-15 2003-07-25 Nitto Denko Corp 保護テープの貼付方法およびその装置並びに保護テープの剥離方法
US7534498B2 (en) * 2002-06-03 2009-05-19 3M Innovative Properties Company Laminate body, method, and apparatus for manufacturing ultrathin substrate using the laminate body
JP2004079889A (ja) 2002-08-21 2004-03-11 Disco Abrasive Syst Ltd 半導体ウェーハの製造方法

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