JP4366938B2 - 半導体装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体装置、特にオン電圧の低下を図った半導体装置に関する。
【0002】
【従来の技術】
従来の半導体装置の一例が特開2001−127286号公報(特許文献1)に示されている。この従来の半導体装置においては、n+型エミッタ領域を形成している領域とn+型エミッタ領域を形成しない領域とを分離して設け、n+型エミッタ領域を形成している領域にn+型の正孔バリアを設けている。これによって、ラッチアップの防止及びオン電圧の低下を図っている。なお、その他にも特許文献2〜4に示す半導体装置が開示されている。
【0003】
【特許文献1】
特開2001−127286号公報
【特許文献2】
特開平10−294461号公報
【特許文献3】
特開平9−331063号公報
【特許文献4】
特開2001−15747号公報
【0004】
【発明が解決しようとする課題】
しかしながら、特許文献1に示す従来の半導体装置においては、n+型エミッタ領域を形成しない領域を通過してエミッタ電極へ正孔が抜けるため、十分なオン電圧の低減効果が得られないという課題があった。
【0005】
本発明は上記課題に鑑みてなされたものであり、オン電圧の低減効果を向上させる半導体装置を提供することを目的とする。
【0006】
【課題を解決するための手段】
このような目的を達成するために、第1の本発明に係る半導体装置は、トレンチに形成された第1の電極及び絶縁膜により互いに分離された複数の半導体領域を含み、該第1の電極が該絶縁膜を介して半導体領域と接続された半導体装置であって、半導体領域の少なくとも1つは、第1導電型のキャリアの供給が可能であり、他の半導体領域は、第2導電型のキャリアの通過を抑制するバリア領域を含む半導体領域を有し、第2導電型の第1の領域と、該第1の領域と接合された第1導電型の第2の領域と、をさらに含み、第1導電型のキャリアの供給が可能な半導体領域は、第1導電型の第3の領域と、該第3の領域及び前記第2の領域と接合された第2導電型の第4の領域と、を含み、前記バリア領域を含む半導体領域は、前記第2の領域と接合された第2導電型の第5の領域をさらに含み、前記第3の領域、前記第4の領域、及び前記第5の領域と接合された第2の電極をさらに含み、前記第5の領域については、前記バリア領域の上面側に、下面側より高濃度の第2導電型の領域が形成されており、前記バリア領域は、第1導電型の領域であり、前記絶縁膜と接触しておらず、前記第1の領域からの第2導電型のキャリアの通過を抑制することを特徴とする。なお、第1導電型のキャリアは半導体装置にとっての少数キャリアであり、第2導電型のキャリアは多数キャリアであることが好ましい。第1あるいは第2導電型のキャリアとは、導電型がn型の場合は電子、p型の場合は正孔である。
【0009】
第2の本発明に係る半導体装置は、第1の本発明に記載の装置であって、前記バリア領域は、断続的に形成されていることを特徴とする。
【0012】
第3の本発明に係る半導体装置は、第1または第2の本発明に記載の装置であって、前記第2の電極は、前記バリア領域を含む半導体領域において、前記バリア領域を含む第1導電型の領域と接合していないことを特徴とする。
【0013】
第4の本発明に係る半導体装置は、トレンチに形成された第1の電極及び絶縁膜により互いに分離された複数の半導体領域を含み、該第1の電極が該絶縁膜を介して半導体領域と接続された半導体装置であって、半導体領域の少なくとも1つは、第1導電型のキャリアの供給が可能であり、他の半導体領域は、第2導電型のキャリアの通過を抑制するバリア領域を含む半導体領域を有し、第2導電型の第1の領域と、該第1の領域と接合された第1導電型の第2の領域と、をさらに含み、第1導電型のキャリアの供給が可能な半導体領域は、第1導電型の第3の領域と、該第3の領域及び前記第2の領域と接合された第2導電型の第4の領域と、を含み、前記バリア領域を含む半導体領域は、前記第2の領域と接合された第2導電型の第5の領域をさらに含み、前記第3の領域、前記第4の領域、及び前記バリア領域と接合された第2の電極をさらに含み、前記バリア領域は、第1導電型の領域であり、前記絶縁膜と接触しておらず、前記第1の領域からの第2導電型のキャリアの通過を抑制することを特徴とする。
【0014】
第5の本発明に係る半導体装置は、第4の本発明に記載の装置であって、前記バリア領域は、前記第2の電極と断続的に接合していることを特徴とする。第6の本発明に係る半導体装置は、第1〜5の本発明のいずれか1に記載の装置であって、前記第1の領域と接合された第3の電極をさらに含むことを特徴とする。
【0015】
【発明の実施の形態】
以下、本発明の実施の形態(以下実施形態という)を、図面に従って説明する。
【0016】
(1)第1実施形態
図1は、本発明の第1実施形態に係る半導体装置の構成の概略を示す図であり、図1(a)は平面図を示し、図1(b)は断面図を示す。ただし、図1(a)においてはエミッタ電極及び絶縁膜の図示を省略しており、図1(a)のB−Bに沿って切断した断面図が図1(b)である。本実施形態は本発明をIGBTに適用した場合を示し、本実施形態のIGBTは、ゲート電極206a,206b,206c、エミッタ電極209、コレクタ電極210、p+コレクタ領域201、nドリフト領域202、pボディ領域203a,203b、p+エミッタ領域203c,203d、n+エミッタ領域204a、ゲート絶縁膜205、絶縁膜207及びn正孔バリア領域211を含んでいる。
【0017】
p+コレクタ領域201はシリコン基板に形成されている。p+コレクタ領域201上にはnドリフト領域202が接合されており、p+コレクタ領域201下にはコレクタ電極210が接合されている。nドリフト領域202上にはpボディ領域が接合されている。
【0018】
ゲート電極206a,206b,206cは、トレンチにそれぞれ埋め込まれている。トレンチは、pボディ領域を貫通し、nドリフト領域202に到達している。ゲート電極206aとトレンチの内側面及び底面との間、ゲート電極206bとトレンチの内側面及び底面との間、ゲート電極206cとトレンチの内側面及び底面との間には、ゲート絶縁膜205が形成されている。
【0019】
ここで、トレンチによって半導体領域213aが規定され、トレンチによって半導体領域213bが規定される。半導体領域213aと半導体領域213bとはトレンチに形成されたゲート電極206b及びゲート絶縁膜205によって分離されている。また、半導体領域213a内のpボディ領域をpボディ領域203aとし、半導体領域213b内のpボディ領域をpボディ領域203bとする。
【0020】
半導体領域213a内のpボディ領域203a上には、n+エミッタ領域204aが接合されている。n+エミッタ領域204a内には、p+エミッタ領域203cが断続的に形成されている。p+エミッタ領域203cはゲート絶縁膜205と接触しておらず、n+エミッタ領域204aはゲート絶縁膜205と接触している。
【0021】
一方、半導体領域213bには、n+エミッタ領域が形成されておらず、pボディ領域203b内にn正孔バリア領域211が接合されている。そして、n正孔バリア領域211上にp+エミッタ領域203dが接合されている。n正孔バリア領域211はゲート絶縁膜205と接触しておらず、p+エミッタ領域203dはゲート絶縁膜205と接触している。
【0022】
トレンチ上には、絶縁膜207が形成されている。そして、絶縁膜207を覆うようにエミッタ電極209が形成されており、エミッタ電極209は、n+エミッタ領域204a及びp+エミッタ領域203c,203dと接触している。ここで、n+エミッタ領域204a及びp+エミッタ領域203cと接触しているエミッタ電極209の部分がコンタクト開口208となる。
【0023】
以上の構成において、p+コレクタ領域201が第1の領域の一例、nドリフト領域202が第2の領域の一例、n+エミッタ領域204aが第3の領域の一例、pボディ領域203a及びp+エミッタ領域203cが第4の領域の一例、pボディ領域203b及びp+エミッタ領域203dが第5の領域の一例、n正孔バリア領域211がバリア領域の一例となっている。また、ゲート電極206a,206b,206cが第1の電極の一例、エミッタ電極209が第2の電極の一例、コレクタ電極210が第3の電極の一例となっている。なお、図1においては、半導体領域213a,213bを1つずつしか図示していないが、半導体領域213a,213bの数については任意に設定できる。
【0024】
次に、本実施形態のIGBTの製造方法について図2を用いて説明する。
【0025】
まずp+コレクタ領域201となるシリコン基板上にnドリフト領域202をエピタキシャル成長させる。次に、約1000℃のパイロジェニック酸化によりnドリフト領域202表面に厚さ約700nmの熱酸化膜(図示せず)を形成する。その後、熱酸化膜表面上にレジスト(図示せず)を積層し、フォトリソグラフィ工程により開口パターンを形成する。このレジストパターンをマスクとしてウェットエッチングにより熱酸化膜を除去し、素子を形成する領域を形成する(図示せず)。次に、nドリフト領域202の表面に雰囲気温度約900℃の酸化処理により厚さ約18nmの酸化膜207bを形成する。その後、酸化膜207b表面にレジストを積層し、フォトリソグラフィ工程により開口パターンを形成した後、レジストパターンをマスクとして約60keVの加速電圧、約4.7×1013cm-2のドーズ量でホウ素をイオン注入する。その後、雰囲気温度約1150℃の熱処理により拡散し、深さ約5μmのpボディ領域203を形成する。次に、フォトリソグラフィ工程により開口パターンを形成した後、レジストパターンをマスクとして100〜300keVの加速電圧、約3×1014cm-2のドーズ量で砒素をイオン注入する。その後、雰囲気温度約1150℃の熱処理により拡散し、n正孔バリア領域211を形成する(図2(a))。
【0026】
なお、以上の工程においては、nドリフト領域202としてn−シリコン基板を用いて、一主面にp型不純物を注入し、アニールすることにより拡散してp+コレクタ領域201を形成してもよい。さらに、p型不純物の注入の代わりに、p型不純物を導入した半導体膜をCVD法により堆積してもよい。n−シリコン基板を用いることで製造コストを削減できる。
【0027】
次に、CVD法により酸化膜207b上に厚さ約400nmの酸化膜207cを堆積した後、その表面にレジストを積層し、フォトリソグラフィ工程により帯状の開口パターンを形成する。その後、レジストパターンをマスクとして酸化膜207b,207cをRIE法によりエッチングを行うことで除去し、シリコンエッチング用マスクを形成する。次に、このシリコンエッチング用マスクをマスクとしてRIE法によりエッチングを行い、pボディ領域203を貫通して深さ約6μmのトレンチを形成する。その後、トレンチの側壁をCDE法によりエッチングした後、雰囲気温度約1100℃の酸化処理により酸化膜(図示せず)を形成し、側壁の欠陥を除去する。その後、雰囲気温度約1100℃の酸化処理により約100nmのゲート絶縁膜205を形成する(図2(b))。
【0028】
次に、CVD法により厚さ約800nmの多結晶シリコン膜を堆積する。その後、雰囲気温度約950℃の熱処理を行い多結晶シリコン膜中に燐を拡散する。その後、レジストを積層し、フォトリソグラフィ工程によりゲート配線(図示せず)パターンを形成した後、レジストパターンをマスクとしてRIE法のエッチングによりトレンチに埋設された多結晶シリコン膜を残すようにトレンチの開口部まで除去してゲート電極206を形成する。次に、pボディ領域203表面とトレンチに埋設した表面に、雰囲気温度約950℃の酸化処理により厚さ約30nmの酸化膜(図示せず)を形成した後、レジストを積層し、フォトリソグラフィ工程によりp+エミッタ領域203c,203dのパターンを形成する。その後、レジストパターンをマスクとして約70keVの加速電圧、約4×1015cm-2のドーズ量でホウ素をイオン注入する。次に、酸化膜の表面にレジストを積層し、フォトリソグラフィ工程によりn+エミッタ領域204aのパターンを形成する。その後、レジストパターンをマスクとして約120keVの加速電圧、約5×1015cm-2のドーズ量で燐をイオン注入する。その後、CVD法により酸化膜表面に厚さ約1.5μmのBPSG膜207を堆積した後、雰囲気温度約950℃の熱処理によりBPSG膜207を平坦化するとともに、p+エミッタ領域203c,203dとn+エミッタ領域204aを拡散して形成する。次に、BPSG膜207の表面にレジストを積層し、フォトリソグラフィ工程によりpボディ領域203、p+エミッタ領域203c,203d及びn+エミッタ領域204aの表面を露出するようにコンタクト開口208のパターンを形成した後、レジストパターンをマスクとしてRIE法によりエッチングしてBPSG膜207及び酸化膜(図示せず)を除去する(図2(c))。
【0029】
次に、エッチングにより露出したpボディ領域203とp+エミッタ領域203c,203dとn+エミッタ領域204aとが短絡するように、pボディ領域203、p+エミッタ領域203c,203d、n+エミッタ領域204a及びトレンチの多結晶シリコン膜に接続するゲート配線(図示せず)にスパッタリング法によりチタンからなるバリアメタル膜とAl膜を積層する。その後、Al膜の表面にレジストを積層し、フォトリソグラフィ工程によりエミッタ電極209及びゲート配線電極のパターンを同時に形成する。その後、レジストパターンをマスクとしてウェットエッチングとRIE法によるエッチングにより、エミッタ電極209及びゲート配線電極(図示せず)を同時に形成する(図2(d))。次に、p+コレクタ領域201の表面にスパッタリング法によりコレクタ電極210(Ti/Ni/Al等)を形成する(図2(e))。以上の工程によって本実施形態のIGBTが製造される。
【0030】
本実施形態におけるIGBTのオン動作時には、半導体領域213a側のゲート絶縁膜205近傍にチャネルが形成され、n+エミッタ領域204aから供給された電子(少数キャリア)がチャネルを通って流れる。一方、半導体領域213bにおいては、電子の供給は行われない。ここで、ゲート絶縁膜205近傍に形成されたチャネルが電子の流路となるため、図3(a)に示すように、ゲート絶縁膜205近傍に電子が蓄積する。さらに、半導体領域213b内にn正孔バリア領域211が設けられているため、p+コレクタ領域201から供給され半導体領域213bを通過する正孔(多数キャリア)の流路が極めて狭くなり、正孔のエミッタ電極209への流出が抑制される。これによって、nドリフト領域202内の正孔の減少を抑えることができるので、IGBTのオン電圧の低減効果を向上させることができる。さらに、チャネル密度を低下させてもオン電圧を高めることなく短絡電流を低減することができる。
【0031】
一方、オフ動作時には、図3(b)に示すように、ゲート絶縁膜205近傍に蓄積していた電子が消滅するため、正孔がゲート絶縁膜205近傍の流路を通過してエミッタ電極209へ流出する。これによって、安定したスイッチング特性が得られる。さらに、n正孔バリア領域211の上面側に、高濃度のp+エミッタ領域203dが形成されていることにより、オフ動作時に正孔をより効率よくエミッタ電極209へ流出させることができる。そして、n正孔バリア領域211の下面側に、低濃度のpボディ領域203bが形成されていることにより、反転層を形成させて正孔蓄積効果を高めることができ、さらに、pボディ領域203bとnドリフト領域202との接合における電界の上昇がなく高耐圧化を実現できる。
【0032】
(2)第2実施形態
図4は、本発明の第2実施形態に係る半導体装置の構成の概略を示す図であり、図4(a)は平面図を示し、図4(b)、(c)は断面図を示す。ただし、図4(a)においてはエミッタ電極及び絶縁膜の図示を省略しており、図4(a)のB−Bに沿って切断した断面図が図4(b)であり、図4(a)のC−Cに沿って切断した断面図が図4(c)である。本実施形態においては、pボディ領域203b内にn正孔バリア領域211が断続的に形成されている。より具体的には、断面図で見たときに、図4(b)に示すようにn正孔バリア領域211が形成されている断面と、図4(c)に示すようにn正孔バリア領域211が形成されていない断面とが存在する。他の構成については第1実施形態と同様であるため説明を省略する。
【0033】
本実施形態においても第1実施形態と同様に、オン電圧の低減効果を向上させることができ、短絡電流を低減でき、高耐圧化を実現できる。さらに、本実施形態においては、n正孔バリア領域211を断続的に形成しており、その間隔を調節することで半導体領域213bを通過してエミッタ電極209へ流出する正孔の流出量を調節できる。したがって、半導体装置内の電流を均一化することができ、オン動作時の半導体装置内の発熱を均一化できる。
【0034】
(3)第3実施形態
図5は、本発明の第3実施形態に係る半導体装置の構成の概略を示す図であり、図5(a)は平面図を示し、図5(b)、(c)は断面図を示す。ただし、図5(a)においてはエミッタ電極及び絶縁膜の図示を省略しており、図5(a)のB−Bに沿って切断した断面図が図5(b)であり、図5(a)のC−Cに沿って切断した断面図が図5(c)である。本実施形態においては、n正孔バリア領域211上にp+エミッタ領域203d及びn+エミッタ領域204bが断続的に形成されている。より具体的には、断面図で見たときに、図5(b)に示すようにn正孔バリア領域211上にn+エミッタ領域204bが形成されている断面と、図5(c)に示すようにn正孔バリア領域211上にp+エミッタ領域203dが形成されている断面とが存在する。ここで、n正孔バリア領域211だけでなくn+エミッタ領域204bもバリア領域の一例となっている。他の構成については第1実施形態と同様であるため説明を省略する。
【0035】
本実施形態においても第1実施形態と同様に、オン電圧の低減効果を向上させることができ、短絡電流を低減でき、高耐圧化を実現できる。さらに、本実施形態においては、n正孔バリア領域211上にn+エミッタ領域204bを断続的に形成しており、その間隔を調節することでチャネル密度を調節することができ、エミッタ電極209への正孔の流出をさらに抑制できる。したがって、耐圧を変動させることなくオン電圧と短絡電流を調節できる。また、n+エミッタ領域204bとn正孔バリア領域211とを接触させることにより、n+エミッタ領域204bとn正孔バリア領域211とを同電位にできるので、n+エミッタ領域204b/pボディ領域203b/n正孔バリア領域211/pボディ領域203bからなるサイリスタ動作を防止することができ、安定したスイッチング動作を実現できる。
【0036】
(4)第4実施形態
図6は、本発明の第4実施形態に係る半導体装置の構成の概略を示す図であり、図6(a)は平面図を示し、図6(b)は断面図を示す。ただし、図6(a)においてはエミッタ電極及び絶縁膜の図示を省略しており、図6(a)のB−Bに沿って切断した断面図が図6(b)である。本実施形態においては、p+エミッタ領域203dが形成されておらず、n正孔バリア領域211がエミッタ電極209と接触している。他の構成については第1実施形態と同様であるため説明を省略する。
【0037】
本実施形態においても第1実施形態と同様に、オン電圧の低減効果を向上させることができ、短絡電流を低減でき、高耐圧化を実現できる。さらに、本実施形態においては、第3実施形態におけるn+エミッタ領域204bとn正孔バリア領域211とを兼用して同時に形成することができるので、製造コスト削減を実現できる。
【0038】
なお、実施形態においては、本発明が上記の記載の内容に限定されるものではなく、本発明の技術思想が反映される範囲内で様々な変形が可能である。例えば、図7,8に示すようなコレクタショート型においてもn正孔バリア領域211を適用することができる。
【0039】
図7の断面図に示す構成においては、nドリフト領域202はコレクタ電極210にも接合されており、p+コレクタ領域201がnドリフト領域202によって分離されている。図7におけるp+コレクタ領域201については、フォトリソグラフィ工程により一部開口を設けたパターンを形成し、このパターンをマスクとしてp型不純物を注入し、アニールによって拡散することで形成される。
【0040】
図8の断面図に示す構成においては、nドリフト領域202、p+コレクタ領域201及びコレクタ電極210と接合されたnバッファ領域214が設けられており、p+コレクタ領域201がnバッファ領域214によって分離されている。図8におけるnバッファ領域214については、n型の不純物を堆積し、アニールによって拡散することで形成される。
【0041】
その他にも、第1〜4実施形態の特徴部分については、例えば第2実施形態+第3実施形態、第2実施形態+第4実施形態等、組み合わせて用いることもできる。また、半導体基板については、シリコンの他にもSiC,GaN,GaAs等を使用することができる。そして、ゲート電極206a,206b,206cの平面形状については、円、楕円、多角形等の任意の形状とすることができる。さらに、ゲート電極206a,206b,206cについては、トレンチ型の代わりにプレーナ型、コンケーブ型等のゲート電極を用いてもよい。また、各実施形態においては、ノンパンチスルー型の場合について説明したが、n+バッファ領域を有するパンチスルー型においても本発明の適用が可能である。そして、nドリフト領域202の濃度分布は均一である必要はない。さらに、荷電粒子または電子線照射等によりp+コレクタ領域201とnドリフト領域202の境界付近またはnドリフト領域202内に欠陥領域を設けてもよい。そして、p型とn型とを反転させた半導体装置でも本発明の適用が可能である。また、本発明の適用が可能な半導体装置はIGBTに限るものではなく、例えばMOSコントロールサイリスタ等の他の半導体装置においても本発明の適用が可能である。
【0042】
【発明の効果】
以上説明したように、本発明によれば、第1導電型のキャリアの供給が行われない半導体領域は、第2導電型のキャリアの通過を抑制するバリア領域を含むことにより、オン電圧の低減効果を向上させることができる。
【図面の簡単な説明】
【図1】 本発明の第1実施形態に係る半導体装置の構成の概略を示す図である。
【図2】 本発明の第1実施形態に係る半導体装置の製造方法を説明する図である。
【図3】 本発明の第1実施形態に係る半導体装置の動作を説明する図である。
【図4】 本発明の第2実施形態に係る半導体装置の構成の概略を示す図である。
【図5】 本発明の第3実施形態に係る半導体装置の構成の概略を示す図である。
【図6】 本発明の第4実施形態に係る半導体装置の構成の概略を示す図である。
【図7】 本発明の他の実施形態に係る半導体装置の構成の概略を示す図である。
【図8】 本発明の他の実施形態に係る半導体装置の構成の概略を示す図である。
【符号の説明】
201 p+コレクタ領域、202 nドリフト領域、203a,203b pボディ領域、203c,203d p+エミッタ領域、204a,204b n+エミッタ領域、205 ゲート絶縁膜、206a,206b,206c ゲート電極、209 エミッタ電極、210 コレクタ電極、211 n正孔バリア領域、213a,213b 半導体領域。
Claims (6)
- トレンチに形成された第1の電極及び絶縁膜により互いに分離された複数の半導体領域を含み、該第1の電極が該絶縁膜を介して半導体領域と接続された半導体装置であって、
半導体領域の少なくとも1つは、第1導電型のキャリアの供給が可能であり、
他の半導体領域は、第2導電型のキャリアの通過を抑制するバリア領域を含む半導体領域を有し、
第2導電型の第1の領域と、該第1の領域と接合された第1導電型の第2の領域と、をさらに含み、
第1導電型のキャリアの供給が可能な半導体領域は、第1導電型の第3の領域と、該第3の領域及び前記第2の領域と接合された第2導電型の第4の領域と、を含み、
前記バリア領域を含む半導体領域は、前記第2の領域と接合された第2導電型の第5の領域をさらに含み、
前記第3の領域、前記第4の領域、及び前記第5の領域と接合された第2の電極をさらに含み、
前記第5の領域については、前記バリア領域の上面側に、下面側より高濃度の第2導電型の領域が形成されており、
前記バリア領域は、第1導電型の領域であり、前記絶縁膜と接触しておらず、前記第1の領域からの第2導電型のキャリアの通過を抑制することを特徴とする半導体装置。 - 請求項1に記載の半導体装置であって、
前記バリア領域は、断続的に形成されていることを特徴とする半導体装置。 - 請求項1または2に記載の半導体装置であって、
前記第2の電極は、前記バリア領域を含む半導体領域において、前記バリア領域を含む第1導電型の領域と接合していないことを特徴とする半導体装置。 - トレンチに形成された第1の電極及び絶縁膜により互いに分離された複数の半導体領域を含み、該第1の電極が該絶縁膜を介して半導体領域と接続された半導体装置であって、
半導体領域の少なくとも1つは、第1導電型のキャリアの供給が可能であり、
他の半導体領域は、第2導電型のキャリアの通過を抑制するバリア領域を含む半導体領域を有し、
第2導電型の第1の領域と、該第1の領域と接合された第1導電型の第2の領域と、をさらに含み、
第1導電型のキャリアの供給が可能な半導体領域は、第1導電型の第3の領域と、該第3の領域及び前記第2の領域と接合された第2導電型の第4の領域と、を含み、
前記バリア領域を含む半導体領域は、前記第2の領域と接合された第2導電型の第5の領域をさらに含み、
前記第3の領域、前記第4の領域、及び前記バリア領域と接合された第2の電極をさらに含み、
前記バリア領域は、第1導電型の領域であり、前記絶縁膜と接触しておらず、前記第1の領域からの第2導電型のキャリアの通過を抑制することを特徴とする半導体装置。 - 請求項4に記載の半導体装置であって、
前記バリア領域は、前記第2の電極と断続的に接合していることを特徴とする半導体装置。 - 請求項1〜5のいずれか1に記載の半導体装置であって、
前記第1の領域と接合された第3の電極をさらに含むことを特徴とする半導体装置。
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