DE10110469A1 - Integrierter Speicher und Verfahren zum Testen und Reparieren desselben - Google Patents

Integrierter Speicher und Verfahren zum Testen und Reparieren desselben

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Abstract

Ein integrierter Speicher umfaßt Speicherzellen (MC) in einem Speicherzellenblock (22), der eine Mehrzahl von Spaltenleitungen (BL) und eine Mehrzahl von Zeilenleitungen (WL) aufweist, wobei die Mehrzahl von Zeilenleitungen reguläre Zeilenleitungen (WL) und redundante Zeilenleitungen (RWL) aufweist. Eine Selbsttesteinheit (50) überprüft bei einem Lesezugriff auf eine aktuelle Zeilenleitung (28) die Korrektheit der gelesenen Speicherzelleninhalte (32), generiert bei einem Fehler ein Fehlersignal für die aktuelle Zeilenleitung (28), erfaßt die für jede reguläre Zeilenleitung (WL) festgestellten Fehler, vergleicht sie mit einem mittleren Fehler für alle regulären Zeilenleitungen (WL) und gibt bei Erfüllen einer vorbestimmten Reparaturbedingung bei dem Vergleich ein Zeilenreparatursignal für die aktuelle Zeilenleitung (28) aus. Eine mit der Selbsttesteinheit (50) zusammenwirkende Selbstreparatureinheit (60) ersetzt auf ein Zeilenreparatursignal hin die aktuelle Zeilenleitung (28) im laufenden Betrieb des integrierten Speichers durch eine redundante Zeilenleitung (RWL). Durch Nutzen der vorhandenen Redundanz noch nach der Auslieferung kann die Ausfallwahrscheinlichkeit des Speicherbausteins deutlich gesenkt werden.

Description

Die vorliegende Erfindung betrifft einen integrierten Spei­ cher mit Speicherzellen, die in einem Speicherzellenblock an­ geordnet sind, der eine Mehrzahl von Spaltenleitungen und ei­ ne Mehrzahl von Zeilenleitungen aufweist. Die Erfindung be­ trifft weiter ein Verfahren zum Testen und Reparieren eines derartigen integrierten Speichers.
Integrierte Halbleiterspeicher werden im allgemeinen von den Herstellern vor ihrer Auslieferung auf Funktionsfähigkeit ge­ testet und soweit möglich repariert. Dazu weisen die Halblei­ terspeicher neben regulären Speicherzellen auch redundante Speicherzellen auf, die im Fall festgestellter Fehler einen gewissen Anteil der regulären Speicherzellen ersetzen können. Die redundanten Speicherzellen sind dabei in der Regel ebenso wie die regulären Speicherzellen zu Zeilenleitungen (word­ line, WL) und Spaltenleitungen (bitline, BL) zusammengefaßt.
Durch ein derartiges Redundanzkonzept läßt sich die Chipaus­ beute bei der Herstellung steigern. Nach der Chipfertigung werden Speicherfehler durch gezieltes Testen ermittelt und in einem Fehlerprotokoll aufgezeichnet. Dann werden durch pro­ grammierbare Elemente, beispielsweise eine Reihe von soge­ nannten Laserfuses einzelne fehlerhafte Zeilenleitungen oder Spaltenleitungen adressmäßig gegen fehlerfreie redundante Zeilen- bzw. Spaltenleitungen ausgetauscht.
Werden Laserfuses als programmierbare Elemente verwendet, so ist ein Ersetzen defekter Zeilen- oder Spaltenleitungen nur während der Tests auf Waferebene möglich, da die Laserfuses nach dem Einbau des Chips in ein Gehäuse für den programmie­ renden Laserstrahl nicht mehr zugänglich sind.
Werden elektrisch programmierbare Fuses, sogenannte e-Fuses als programmierbare Elemente verwendet, ist eine Redundanzak­ tivierung auch nach dem Einbau der Chips in ein Gehäuse mög­ lich. Dies wird vor allem dann genutzt, wenn Bausteinfehler erst spät im Produktions- oder Testverlauf entdeckt werden.
Nach der Auslieferung der Bausteine findet eine Fehlerkorrek­ tur durch Austausch redundanter Elemente nicht mehr statt. In diesem Stadium auftretende Fehler führen schlimmstenfalls zum Ausfall des Bausteins und zu einem Zurücksenden an den Her­ steller. Um dieser Gefahr vorzubeugen, werden die Bauelemente üblicherweise sogenannten Streßtests unterworfen, deren Ziel es ist, möglichst alle anfälligen Bauelemente bereits in der Testphase beim Hersteller ausfallen zu lassen, so daß der Ab­ nehmer nur bereits reparierte Bausteine mit geringer Ausfall­ wahrscheinlichkeit für die Zukunft erhält. Solche Streßtests sind allerdings Zeit- und kostenaufwendig. Sie können auch die Ausfallrate regulärer Bausteine nach Auslieferung nicht verringern.
Hier setzt die Erfindung an. Der Erfindung, wie sie in den Ansprüchen gekennzeichnet ist, liegt die Aufgabe zugrunde, einen integrierten Speicher mit geringer Ausfallwahrschein­ lichkeit nach Auslieferung bereitzustellen. Diese Aufgabe wird durch den integrierten Speicher nach Anspruch 1 und 6 gelöst. Die Erfindung stellt weiter ein Verfahren zum Testen und Reparieren eines integrierten Speichers nach Anspruch 7, 8 und 13 bereit. Bevorzugte Ausgestaltungen sind Gegenstand der Unteransprüche.
Der erfindungsgemäße integrierte Speicher umfaßt Speicherzel­ len, die in einem Speicherzellenblock angeordnet sind, der eine Mehrzahl von Spaltenleitungen und eine Mehrzahl von Zei­ lenleitungen aufweist, wobei die Mehrzahl von Zeilenleitungen reguläre Zeilenleitungen und redundante Zeilenleitungen auf­ weist.
Er umfaßt weiter eine Selbsttesteinheit, die bei einem Lese­ zugriff auf eine aktuelle Zeilenleitung die Korrektheit der gelesenen Speicherzelleninhalte einer Zeile überprüft und bei einem Fehler ein Fehlersignal für die aktuelle Zeilenleitung generiert, die weiter für jede reguläre Zeilenleitung die festgestellten Fehler erfaßt und mit einem mittleren Fehler für alle regulären Zeilenleitungen vergleicht, und die bei Erfüllen einer vorbestimmten Reparaturbedingung bei dem Ver­ gleich ein Zeilenreparatursignal für die aktuelle Zeilenlei­ tung ausgibt.
Der integrierte Speicher umfaßt weiter eine mit der Selbstte­ steinheit zusammenwirkende Selbstreparatureinheit, die auf ein Zeilenreparatursignal hin die aktuelle Zeilenleitung im laufenden Betrieb des integrierten Speichers durch eine red­ undante Zeilenleitung ersetzt.
Die Erfindung beruht somit auf dem Gedanken, die nach den Funktionstests und der Fehlerkorrektur beim Hersteller übrig gebliebenen redundanten Speicherzellen zur Fehlerkorrektur im laufenden Betrieb des Bausteins zu verwenden. Zu diesem Zweck sind eine zusammenwirkende Selbsttesteinheit und eine Selbstreparatureinheit (Built-in self repair, BISR) vorgese­ hen.
Um zu entscheiden, ob eine Zeilenleitung fehlerhaft ist und ausgetauscht werden muß, protokolliert die Selbsttesteinheit die Anzahl der bei jeder der Zeilenleitung aufgetretenen Feh­ ler sowie einen mittleren Fehler für alle Zeilenleitungen. Wird eine Zeilenleitung auffällig, beispielsweise durch eine gegenüber dem Durchschnitt signifikant erhöhte Fehleranzahl, wird für diese Zeilenleitung ein Reparatursignal erzeugt. Die Selbstreparatureinheit tauscht daraufhin die fehlerhafte Zei­ lenleitung im laufenden Betrieb durch eine redundante Zeilen­ leitung aus.
Durch diese Maßnahme ist es möglich, die auf dem Baustein vorhandene Redundanz an Speicherzellen auch noch nach der Auslieferung an den Kunden zu nutzen und damit die Ausfall­ wahrscheinlichkeit des Speicherbausteins deutlich zu vermin­ dern. Andererseits ist es auch möglich, die Prüfschärfe bei den Tests des Herstellers zu senken und dadurch Zeit und Ko­ sten zu sparen, da nicht mehr alle Fehler bereits in diesem Stadium korrigiert werden müssen.
Bevorzugt weist die Selbstreparatureinheit einen wiederbe­ schreibbaren Speicher zur schnellen Umleitung der Adresse der aktuellen Zeilenleitung auf die Adresse der redundanten Zei­ lenleitung und einen irreversibel programmierbaren Speicher zur dauerhaften Ersetzung der aktuellen Zeilenleitung durch die redundante Zeilenleitung auf.
Diese Ausgestaltung trägt der Beobachtung Rechnung, daß die sichere und dauerhafte Programmierung eines irreversibel pro­ grammierbaren Speichers, insbesondere einer e-Fuse einige Zeit, typischerweise eine bis eintausend Mikrosekunden benö­ tigt. Um während dieser Zeit den normalen Betrieb des Spei­ cherbausteines aufrecht erhalten zu können, wird die Adresse der zu reparierenden Zeilenleitung vorübergehend über einen wiederbeschreibbaren Speicher umgeleitet, bis die Aktivierung des irreversibel programmierbaren Speichers abgeschlossen ist.
In einer bevorzugten Ausgestaltung überprüft die Selbstte­ steinheit die Korrektheit der gelesenen Speicherzelleninhalte der aktuellen Zeilenleitung anhand eines Vergleichs einer be­ rechneten Signatur der Speicherinhalte mit einer abgespei­ cherten Signatur der Speicherinhalte. Zweckmäßig wird bei je­ dem Schreibzugriff einer Zeilenleitung eine Signatur der Speicherzelleninhalte berechnet und abgespeichert. Sofern die Zeilenleitung noch redundante Bits zur Verfügung hat, kann diese Signatur in einem Teil dieser Bits abgespeichert wer­ den.
Als Signatur kommen dabei etwa die Berechnung eines Prüfbits, Berechnung einer Prüfsumme oder auch die Verwendung komplexe­ rer Prüfpolynome unter Verwendung von ECC (Error correction code) in Betracht. Einfache Signaturen erlauben dabei ledig­ lich zu erkennen, daß ein Fehler aufgetreten ist, während komplexere Signaturen die Bestimmung der Fehlerposition und zum Teil auch eine Korrektur des aufgetretenen Fehlers ermög­ lichen. Alle diese, an sich bekannten, Verfahren zur Berech­ nung einer Signatur aus den Speicherinhalten werden im Rahmen der vorliegenden Erfindung in Betracht gezogen.
In einer bevorzugten Ausgestaltung des integrierten Speichers weist die Mehrzahl von Spaltenleitungen reguläre Spaltenlei­ tungen und redundante Spaltenleitungen auf. Dieser Speicher enthält weiter eine Selbsttesteinheit, die bei einem Lesezu­ griff auf eine aktuelle Zeilenleitung die Korrektheit der ge­ lesenen Speicherzelleninhalte überprüft und bei einem Fehler ein Fehlersignal für die aktuelle Zeilenleitung generiert, die weiter im Fall eines festgestellten Fehlers eine berech­ nete Signatur der Speicherzelleninhalte mit einer zuvor abge­ speicherten Signatur vergleicht, zur Bestimmung der Spalten­ leitung, in der der Fehler aufgetreten ist, die weiter für jede reguläre Zeilenleitung und für jede reguläre Spaltenlei­ tung die festgestellten Fehler erfaßt und jeweils mit einem mittleren Fehler für alle regulären Zeilenleitungen und alle regulären Spaltenleitungen vergleicht, und die bei Erfüllen einer vorbestimmten Reparaturbedingung bei dem Vergleich ein Zeilenreparatursignal für die aktuelle Zeilenleitung oder ein Spaltenreparatursignal für eine als fehlerhaft erkannte Spal­ tenleitung ausgibt.
Die Selbstreparatureinheit des integrierten Speichers ersetzt auf ein Zeilenreparatursignal hin die aktuelle Zeilenleitung im laufenden Betrieb durch eine redundante Zeilenleitung und auf ein Spaltenreparatursignal hin die als fehlerhaft erkann­ te Spaltenleitung durch eine redundante Spaltenleitung. Mit diesem integrierten Speicher ist neben der zuvor beschriebe­ nen Reparatur von Zeilenleitungen auch die Reparatur defekter Spaltenleitungen möglich.
Bevorzugt enthält die Selbstreparatureinheit einen irreversi­ bel programmierbaren Speicher zur dauerhaften Ersetzung der als fehlerhaft erkannten Spaltenleitung durch die redundante Spaltenleitung und Mittel zum Wiederherstellen der in der fehlerhaften Spaltenleitung gespeicherten Speicherzellenin­ halte. Die Mittel zum Wiederherstellen können dabei der Reihe nach auf alle Zeilenleitungen zugreifen, über einen Fehlerer­ kennungscode den Inhalt der Speicherzelle der fehlerhaften Spaltenleitung wiederherstellen und in die entsprechende Speicherzelle der neuen, redundanten Spaltenleitung abspei­ chern.
In einer weiteren Ausgestaltung der Erfindung kann alternativ oder zusätzlich zur vorbeschriebenen Selbsttesteinheit eine weitere Selbsttesteinheit vorgesehen sein, die bei einem Le­ sezugriff auf eine aktuelle Zeilenleitung die Korrektheit der gelesenen Speicherzelleninhalte überprüft und bei einem Feh­ ler ein Fehlersignal für die aktuelle Zeilenleitung gene­ riert, die im Fall eines festgestellten Fehlers eine berech­ nete Signatur der Speicherzelleninhalte mit einer zuvor abge­ speicherten Signatur vergleicht, zur Bestimmung der Spalten­ leitung, in der der Fehler aufgetreten ist, die weiter die vollständigen Adressen der Speicherzellen, in denen ein Feh­ ler aufgetreten ist, sukzessive in einem Schieberegister ab­ legt, die weiter im Fall des wiederholten Ablegens der Adres­ se derselben Speicherzelle in dem Schieberegister die der Speicherzelle zugehörige Zeilenleitung und Spaltenleitung be­ stimmt, und die bei Erfüllen einer vorbestimmten Reparaturbe­ dingung ein Zeilenreparatursignal für die zugehörige Zeilen­ leitung oder ein Spaltenreparatursignal für die zugehörige Spaltenleitung ausgibt.
Bei dieser Selbsttesteinheit wird berücksichtigt, daß manche Speicherzellen nicht bei jedem Zugriff einen Fehler erzeugen (harter Fehler), sondern nur gelegentlich ausfallen. Um auch diese Speicherzellen feststellen und ersetzen zu können, wird die vollständige Adresse einer Speicherzelle, in der ein Feh­ ler aufgetreten ist, in einem Schieberegister gespeichert. Wird dort wiederholt die selbe Adresse abgelegt, wird die zu­ gehörige Speicherzelle als defekt erkannt und entweder die zugehörige Zeilenleitung oder die zugehörige Spaltenleitung durch eine fehlerfreie Redundante ersetzt.
Weitere vorteilhafte Ausgestaltungen, Merkmale und Details der Erfindungen ergeben sich aus den abhängigen Ansprüchen, der Beschreibung der Ausführungsbeispiele und der Zeichnun­ gen.
Die Erfindung soll nachfolgend anhand von Ausführungsbeispie­ len im Zusammenhang mit den Zeichnungen näher erläutert wer­ den. Dabei sind jeweils nur die für das Verständnis der Er­ findung wesentlichen Elemente dargestellt. Es zeigen:
Fig. 1 eine schematische Darstellung eines matrixförmigen Speicherzellenfeldes;
Fig. 2 eine schematische Darstellung eines Ausführungsbei­ spiels eines erfindungsgemäßen integrierten Spei­ chers;
Fig. 3 eine Selbsttesteinheit einer anderen Ausführungsform des erfindungsgemäßen Speichers;
Fig. 4a, 4b ein Flußdiagramm eines erfindungsgemäßen Ver­ fahrens zum Testen und Reparieren eines integrierten Speichers;
Fig. 5a, 5b ein Flußdiagramm eines weiteren erfindungsge­ mäßen Verfahrens zum Testen und Reparieren eines in­ tegrierten Speichers.
In Fig. 1 ist ein matrixförmig organisiertes Speicherzellen­ feld 22, beispielsweise eines DRAMs dargestellt, das reguläre Zeilenleitungen WL und reguläre Spaltenleitungen BL aufweist, sowie redundante Zeilenleitungen (RWL) und redundante Spal­ tenleitungen (RBL), die im Fehlerfall reguläre Zeilenleitun­ gen beziehungsweise Spaltenleitungen ersetzen können.
In jedem Kreuzungspunkt einer Zeilenleitung WL und einer Spaltenleitung BL befindet sich eine Speicherzelle MC, die einen Auswahltransistor und einen Speicherkondensator C ent­ hält. Nach Aktivierung einer Zeilenleitung WL fließt jeweils die auf dem Kondensator C gespeicherte Ladung über den durch­ geschalteten Auswahltransistor zur zugehörigen Spaltenleitung BL und verursacht dort eine Spannungspegeländerung, die durch einen der Spaltenleitung BL zugeordneten Leseverstärker 2 verstärkt wird. Die gesamte Information der aktuellen Wort­ leitung ist dann in den Leseverstärkern 2 zwischengespei­ chert. Dabei sind in der Leseverstärkerzeile sowohl die In­ halte der regulären Speicherzellen 4, als auch die der redun­ danten Speicherzellen 6 verfügbar.
Fig. 2 zeigt ein Blockdiagramm einer Ausführungsform eines erfindungsgemäßen integrierten Speichers 10. Der integrierte Speicher 10 enthält einen Speicherblock 20, der ein Array re­ gulärer Speicherzellen aus 4096 regulären Zeilenleitungen WL und 512 regulären Spaltenleitungen BL enthält. Daneben umfaßt der Speicherblock 20 redundante Speicherzellen, die in 128 redundanten Zeilenleitungen RWL und 8 redundanten Spaltenlei­ tungen RBL zusammengefaßt sind.
Der Speicherblock 20 ist mit einer Steuerungseinheit 40, ei­ ner Selbsttesteinheit 50 und einer mit der Selbsttesteinheit zusammenwirkenden Selbstreparatureinheit (Built-in self repair, BISR) 60 verbunden. Die Steuerungseinheit 40 tauscht verschiedene Signale mit dem Speicherblock 20 aus, legt bei­ spielsweise Adressen 42 an und schreibt oder liest Daten 44 von dem Speicherblock 20.
Bei einem Speicherzugriff auf den Speicherblock 20 wird durch eine Adresse 42 genau eine Zeilenleitung 28 und genau eine Spaltenleitung 26, im Ergebnis also genau eine Speicherzelle 24 angesprochen. Durch die Zeilenleitungsaktivierung (RAS, row address strobe) wird die Wortleitung 28 aktiviert, wo­ durch alle 4096 angekoppelten Auswahltransistoren, die zusam­ men eine sogenannte Page bilden, durchgeschaltet werden, so daß die in Form von Ladung auf den zugehörigen Kondensatoren C gespeicherte Information auf die jeweilige Spaltenleitung übertragen wird. Die entstehende Spannungspegeländerung auf den Spaltenleitungen werden durch die den Spaltenleitungen zugeordneten Leseverstärker 2 verstärkt und zwischengespei­ chert.
Der nachfolgende Spaltenleitungsaktivierungsbefehl (CAS, co­ lumn address strobe) wählt dann aus den zwischengespeicherten Speicherzelleninhalten 4 einen einzigen aus. Die den redun­ danten Spaltenleitungen RBL zugeordneten Leseverstärker 6 werden für den regulären Speicherbetrieb nicht genutzt. Im Ausführungsbeispiel werden drei der acht verfügbaren Bits verwendet, um eine Signatur 36 der regulären Speicherzel­ leninhalte 4 zur Fehlerkorrektur aufzunehmen. Die fünf rest­ lichen Bits 38 werden als Zähler genutzt, indem die Anzahl der bisher aufgetretenen Lesefehler im Zusammenhang mit der Zeilenleitung 28 gespeichert werden.
Die Selbsttesteinheit 50 enthält ein 16 Bit breites Gesamt­ zeilenfehlerregister 52 zur Aufnahme der Gesamtfehlerzahl, bei allen Lesezugriffen auf die Zeilenleitungen WL auftreten.
Die oberen vier Bits des Gesamtzeilenfehlerregisters 52 bil­ den ein erstes Zeilenfehlerregister 54, das bei 4096 Zeilenleitungen (4096 = 2^12) gerade die mittlere Fehlerzahl pro Zeilenleitung enthält. Das zweite Zeilenfehlerregister 56 ist ebenfalls vier Bit breit und dient zur Zwischenspeicherung der Werte des ersten Zeilenfehlerregisters 54.
Die Selbstreparatureinheit 60 enthält ein Softfuse-Register 62 als wiederbeschreibbaren Speicher, in dem die Adresse der nächsten freien redundanten Zeilenleitung abgelegt ist. Eine Reihe von elektrisch programmierbaren Schaltern, sogenannten e-Fuses 64 dient der dauerhaften Ersetzung einer defekten Zeilenleitung durch eine redundante Zeilenleitung. Das Repa­ turflag 66 gibt jeweils an, ob zum gegenwärtigen Zeitpunkt eine Reparatur möglich ist. Die Selbsttesteinheit 50 und die Selbstreparatureinheit 60 tauschen über Verbindungen 58, 68 Daten und Steuerbefehle mit dem Speicherblock 20 aus.
Die Funktionsweise des integrierten Speichers und das Verfah­ ren zum Testen und Reparieren desselben wird nunmehr anhand des Flußdiagramms der Fig. 4a und 4b näher erläutert. Das Verfahren 200 zum Testen und Reparieren defekter Zeilen eines integrierten Speichers beginnt mit Schritt 210, der Initiali­ sierung der Fehlerregister. Dabei wird das Gesamtzeilenfeh­ lerregister 52 und damit auch das erste Zeilenfehlerregister 54, sowie das zweite Zeilenfehlerregister 56 auf Null ge­ setzt. Weiter werden der Reihe nach alle 4096 Zeilenleitungen in die Leseverstärker 2 gelesen, der Fehlerzähler 38 jeweils auf Null gesetzt und die Zeilen zurückgespeichert.
Im Schritt 220 wird geprüft, ob noch eine redundante Zeilen­ leitung RWL vorhanden ist. Falls ja, wird die Selbstreparatur in Schritt 230 freigegeben und die Adresse der nächsten red­ undanten Zeilenleitung im Softfuse-Register 62 gespeichert. Ist keine redundante Zeilenleitung mehr vorhanden, wird die Selbstreparatur in Schritt 235 gesperrt. Dann wird im Schritt 250 auf den nächsten Schreib- oder Lesezugriff gewartet.
Findet ein Schreibzugriff auf eine Zeilenleitung statt, so wird in einem Schritt 260 vor dem Abspeichern der Speicher­ zelleninhalte der Zeilenleitung eine Signatur der regulären Bits 4 errechnet und in den Signaturbits 36 abgelegt. Dann wird die Zeile von den Leseverstärkern 2 in die zugehörigen Speicherzellen geschrieben. Danach kehrt das Verfahren zu Schritt 250 zurück, wo wiederum auf den nächsten Schreib/Lesezugriff gewartet wird.
Erfolgt ein Lesezugriff auf eine Zeilenleitung 28, so wird im Schritt 270 eine Leseinitialisierung der Fehlerregister durchgeführt (Fig. 4b). Dabei wird zunächst der Inhalt des ersten Zeilenfehlerregisters 54 in das zweite Zeilenfehlerre­ gister 56 kopiert. Dann wird der Inhalt des Gesamtzeilenfeh­ lerregisters 52 um eins erniedrigt. Der Fehlerzähler 38 der gelesenen Zeilenleitung wird um den Inhalt des zweiten Zei­ lenfehlerregisters 56, also um die mittlere Fehleranzahl al­ ler Zeilenleitungen erniedrigt. Würde der Fehlerzähler 38 da­ durch auf einen negativen Wert gesetzt, wird er gleich Null gesetzt. Anschließend wird auch das Gesamtzeilenfehlerregi­ ster 52 um den Inhalt des zweiten Zeilenfehlerregisters 56 erniedrigt, kleinstenfalls jedoch auf Null gesetzt.
Anschließend schreitet das Verfahren mit Schritt 280 fort, in dem aus den regulären Bits 4 der gelesenen Zeilenleitung 28 erneut eine Signatur berechnet wird. In Schritt 290 wird die­ se neu berechnete Signatur mit der beim letzten Schreibzu­ griff berechneten und in den Signaturbits 36 abgelegten Si­ gnatur verglichen. Stimmen die beiden Signaturen überein, so wird der Zugriff auf alle Speicherzellen als fehlerfrei be­ wertet und das Verfahren kehrt zurück zu Schritt 250, wo es auf den nächsten Schreib/Lese-Zugriff wartet.
Stimmen die beiden Signaturen nicht überein, so ist zumindest ein Speicherzelleninhalt 24 der Zeilenleitung 28 fehlerhaft. Wurde für die Signatur eine ausreichende Anzahl Signaturbits 36 bereitgestellt, so ist es oft möglich, in einem Schritt 300 den Fehler zu korrigieren. Beispielsweise kann ein Spei­ cherzellenarray 4096 + 32 Zeilenleitungen und 512 + 32 Spal­ tenleitungen aufweisen. Dann stehen 32 Spaltenbits zur Verfü­ gung, von denen beispielsweise 5 Bits für dem Zeilenfehler­ zähler und bis zu 27 Bits als Signaturbits verwendet werden können.
Darüber hinaus werden in Schritt 300 die Fehlerregister ak­ tualisiert. Insbesondere wird das Gesamtzeilenfehlerregister 52 und der Fehlerzähler 38 um den Inhalt des Zeilenfehlerre­ gisters 56 erhöht und das Gesamtzeilenfehlerregister 52 um eins hochgezählt. Dadurch werden die bei der Leseinitialisie­ rung 270 durchgeführten Schritte im Fehlerfall wieder rück­ gängig gemacht. Zusätzlich wird der Fehlerzähler 38 der Zei­ lenleitung 28 und das Gesamtzeilenfehlerregister 52 jeweils um eins erhöht. Insgesamt ergibt sich somit, daß im Fehler­ fall der Fehlerzähler 38 der jeweiligen Zeilenleitung und der Gesamtzeilenfehlerregister 52 um eins erhöht werden, während im Fall eines fehlerfreien Zugriffes auf eine Zeilenleitung deren Fehlerzähler 38 und das Gesamtzeilenfehlerregister 52 um den mittleren Fehler pro Zeile erniedrigt werden, jedoch nicht weiter als bis auf Null.
In Schritt 310 wird nunmehr geprüft, ob die als fehlerhaft erkannte Zeile 28 repariert werden soll. Eine Reparatur soll nicht bei jedem Fehler erfolgen, sondern nur, wenn die Feh­ lerhäufigkeit der Zeilenleitung 28 signifikant über dem durchschnittlichen Fehler aller Zeilenleitungen WL liegt. Da­ durch lassen sich zufällige oder sporadisch auftretende feh­ lerhafte Lesezugriffe, beispielsweise verursacht durch den Einfall von Alpha-Strahlen akzeptieren, während harte Fehler, die im wesentlichen bei jedem Zugriff auftreten, zuverlässig erkannt und beseitigt werden.
Im Ausführungsbeispiel ist als Reparaturbedingung vorgesehen, daß der Fehlerzähler 38 der aktuellen Zeilenleitung 28 einen Wert größer oder gleich 16 annimmt und der im ersten Zeilenfehlerregister 54 gespeicherte mittlere Fehler aller regulä­ ren Zeilenleitungen kleiner als 8 ist. Eine solche Bedingung läßt sich einfach und durch schnelle Bitschiebeoperationen abfragen, nämlich durch Abfragen, ob die Bedingungen Fehler­ zähler 38 DIV 16 < 0 und erstes Zeilenfehlerregister 54 DIV 8 = 0 erfüllt sind. Sind beide Bedingungen zugleich erfüllt, so ist die aktuelle Zeilenleitung mindestens doppelt so oft aus­ gefallen wie der Durchschnitt aller Zeilenleitungen und die aktuelle Zeilenleitung 28 wird als dauernd fehlerhaft einge­ stuft.
Ist die Selbstreparatur freigegeben, Schritt 320, wird in Schritt 330 die Selbstreparatur eingeleitet. Dazu wird zu­ nächst die in dem Softfuse-Register 62 gespeicherte Zeilen­ leitung geöffnet und alle Zugriffe auf die fehlerhafte Zei­ lenleitung 28 auf diese redundante Zeilenleitung umgeleitet. Der Inhalt der aktuellen Zeilenleitung wird in die redundante Zeilenleitung kopiert. Da das Softfuse-Register 62 nunmehr in Benutzung ist, wird in Schritt 340 die Selbstreparaturmög­ lichkeit vorübergehend gesperrt.
Nunmehr wird in Schritt 350 die Programmierung der e-Fuse 64 eingeleitet, die üblicherweise 1 µs bis 1000 µs, beispiels­ weise 200 µs andauert. Das Aktivieren der e-Fuse 64 kann je­ doch im Hintergrund ablaufen, da Zugriffe auf die defekte Wortleitung 28 über das Softfuse-Register 62 während des Pro­ grammierprozesses umgeleitet sind. Es kommt somit auch wäh­ rend des Programmiervorgangs zu keiner Störung des laufenden Betriebs. Ist die Programmierung der e-Fuse 64 abgeschlossen, so ist die defekte Wortleitung 28 durch eine redundante feh­ lerfreie Wortleitung dauerhaft ersetzt, und die Selbstrepara­ tur kann wieder freigegeben werden, soweit noch redundante Zeilenleitungen RWL vorhanden sind.
Bei erfolgter Reparatur wird die im Gesamtzeilenfehlerregi­ ster 52 gespeicherte Gesamtfehleranzahl um die Fehleranzahl der fehlerhaften Zeilenleitung 28 erniedrigt, und der Fehler­ zähler der neuen Zeilenleitung auf Null gesetzt.
Das erfindungsgemäße Verfahren nutzt also das schnelle Soft­ fuse-Register 62 zum Umleiten der Zeilenleitungsadressen wäh­ rend der Programmierung der e-Fuses 64 aus, so daß der Spei­ cherbaustein während der Programmierung ungestört weiterar­ beiten kann. Damit wird eine Beeinträchtigung der Nutzung vermieden.
In einer anderen Ausgestaltung des integrierten Speichers und des Verfahrens zum Testen und Reparieren desselben ist es möglich, nicht nur fehlerhafte Zeilen, sondern auch fehler­ hafte Spalten durch redundante Zeilen bzw. Spalten auszutau­ schen. Für den Fall eines Speicherzellenblocks mit 4096 × 512 regulären Speicherzellen weist dazu die Selbsttesteinheit 50 neben den oben beschriebenen Registern ein 13 Bit breites Ge­ samtspaltenfehlerregister zur Aufnahme der Anzahl der Fehler aller regulären Spalten, ein durch die obersten vier Bits des Gesamtspaltenfehlerregisters gebildetes erstes Spaltenfehler­ register und ein separates zweites Spaltenfehlerregister zur Zwischenspeicherung auf.
Daneben sind 512 Spaltenfehlerzähler zur Aufnahme der Fehler­ zahl jeder der einzelnen Spalten vorgesehen. Mit Bezug auf Fig. 5a wird bei dem Verfahren zum Testen und Korrigieren von Zeilen- und Spaltenfehlern 400 zunächst in Schritt 410 die Fehlerregister initialisiert, indem alle Fehlerregister auf Null gesetzt werden. In Schritt 420 wird abgefragt, ob noch redundante Zeilenleitungen vorhanden sind und entspre­ chend dem Ergebnis der Abfrage wird die Zeilenselbstreparatur freigegeben (Schritt 430) oder gesperrt (Schritt 435). Analog wird in Schritt 440 geprüft, ob noch redundante Spaltenlei­ tungen vorhanden sind und entsprechend dem Ergebnis wird in Schritt 450 die Spaltenselbstreparatur freigegeben oder in Schritt 455 gesperrt. In Schritt 460 wartet die Routine dann auf den nächsten Schreib/Lese-Zugriff.
Im Falle eines Schreibzugriffs wird in Schritt 470 analog zum vorbeschriebenen Verfahren eine neue Signatur der gelesenen Zeilenleitung erstellt und abgespeichert.
Bei einem Lesezugrift (Fig. 5b) wird in Schritt 480 eine Le­ seinitialiserung der Fehlerregister durchgeführt. Für die Zeilenleitungen werden dabei dieselben Operationen durchge­ führt, wie oben in Zusammenhang mit Schritt 270 beschrieben. Für die Spaltenleitungen wird zunächst der Inhalt des ersten Spaltenfehlerregisters in das zweite Spaltenfehlerregister kopiert und der Inhalt des Gesamtspaltenfehlerregisters um 512 (die Anzahl der Spalten) erniedrigt. Dann werden alle 512 Spaltenfehlerzähler jeweils um den Inhalt des zweiten Spal­ tenfehlerregisters, und das Gesamtspaltenfehlerregisters um das 512-fache des Inhalts des zweiten Spaltenfehlerregisters erniedrigt. Kleinstenfalls werden alle Fehlerregister auf Null gesetzt.
Dann wird, wie oben ausführlich beschrieben, eine Signatur der gelesenen regulären Bits 4 errechnet und in Schritt 490 mit einer zuvor abgespeicherten Signatur verglichen. Stimmen beide Signaturen überein, gilt der Zugriff als fehlerfrei und das Verfahren geht zurück zu Schritt 460 und wartet auf den nächsten Schreib/Lese-Zugriff.
Im Fehlerfall schreitet das Verfahren zu Schritt 500 fort, wo, falls möglich, anhand der Signatur eine Fehlerkorrektur durchgeführt wird. Weiterhin wird versucht, aus der Signatur diejenige Spaltenleitung j, mit j = 0. . . 511 zu bestimmen, in der der Fehler aufgetreten ist. Anschließend werden die Feh­ lerregister aktualisiert, das heißt für die Fehlerregister werden die bei der Leseinitialisierung gemachten Aktionen rückgängig gemacht und der Fehlerzähler 38 und der Wert des Gesamtzeilenfehlerregisters 52 um eins erhöht. Analoge Aktio­ nen werden mit den Spaltenregistern durchgeführt, also das Gesamtspaltenfehlerregister und der Spaltenfehlerzähler der Spalte j im Ergebnis um eins erhöht.
Nunmehr wird in Schritt 510 abgefragt, ob überhaupt eine Re­ paratur stattfinden soll und falls ja, ob die aktuelle Zei­ lenleitung oder die als fehlerhaft erkannte Spaltenleitung ersetzt werden soll. Dazu wird zunächst geprüft, ob die Zei­ lenselbstreparatur und die Spaltenselbstreparatur überhaupt freigegeben ist. Unter der Bedingung Zeilenfehlerzähler DIV 16 < 0 und erstes Zeilenfehlerregister 54 DIV 8 = 0 wird dann ein Zeilenreparatursignal ausgegeben. Ein Spaltenreparatursi­ gnal für die Spaltenleitung j wird unter der Bedingung Spal­ tenfehlerzähler j DIV 16 < 0 und erstes Spaltenfehlerregister DIV 8 = 0 erzeugt.
Anschließend wird noch geprüft, ob eine Zeilenreparatur bzw. eine Spaltenreparatur sinnvoll ist. Wird nur ein Reparatursi­ gnal ausgegeben, dann ist je nach Signalart entweder eine Spalten- oder Zeilenreparatur vorzunehmen. Ist ein sogenann­ ter Single Cell Fail vorhanden, also nur eine Zeile und eine Spalte betroffen, dann ist die Zeilenreparatur vor der Spal­ tenreparatur vorzunehmen, bis die vorhandene Zeilenredundanz aufgebraucht ist. Danach werden die Single Cell Fails mit Spaltenreparatur behoben, bis auch diese Redundanz auf ge­ braucht ist.
Auf ein Zeilenreparatursignal hin wird in Schritt 520 die Zeilenleitung zunächst über das Softfuse-Register 62 umgelei­ tet und anschließend die e-Fuse 64 in Schritt 530 wie bereits oben beschrieben aktiviert.
Soll die als defekt erkannte Spaltenleitung ersetzt werden, wird eine entsprechende Aktivierung einer e-Fuse in Schritt 540 eingeleitet. Die Reparatur einer Spaltenleitung ist nicht im Hintergrund möglich, da zum Kopieren der defekten Spalten­ leitung alle 4096 Wortleitungen abgefragt und das der defek­ ten Spaltenleitung entsprechende Bit kopiert beziehungsweise durch ECC aus der Signatur errechnet werden muß. Hier ist so­ mit ein einfaches Kopieren der defekten Leitung um eine vor­ übergehende Umleitung nicht ausreichend.
In diesem Fall werden während der Programmierung der e-Fuse Speicherzellenzugriffe angehalten. Nach abgeschlossener Pro­ grammierung der e-Fuse wird ein Bank-Refresh durchgeführt, bei dem auch der Reihe nach alle Zeilenleitungen gelesen wer­ den, der Speicherzelleninhalt der Spaltenleitung j unter Be­ nutzung der abgespeicherten Signatur 36 rekonstruiert wird und dieser Wert an die entsprechende Stelle der redundanten Spaltenleitung geschrieben wird.
Nach Abschluß einer erfolgten Zeilenreparatur wird der Ge­ samtzeilenfehler im Register 52 um den Fehlerzähler der repa­ rierten Zeile erniedrigt und der Fehlerzähler 38 der repa­ rierten und jetzt fehlerfreien Zeilenleitung auf Null ge­ setzt. Eine analoge Aktion findet nach der Reparatur einer Spaltenleitung statt.
In einer weiteren Ausgestaltung des integrierten Speichers, die allein oder in Zusammenhang mit einer der vorbeschriebe­ nen Ausführungsformen benutzt werden kann, sollen Einzelzel­ lenfehler repariert werden. Der integrierte Speicher weist dazu, gegebenenfalls zusätzlich zur Selbsttesteinheit 50, ei­ ne Selbsttesteinheit 150 (Fig. 3) auf. Die Selbsttesteinheit 150 umfaßt ein Schieberegister 152 mit 16 Registern 152 0 bis 152 15, die jeweils die vollständige Adresse einer Speicher­ zelle, nämlich die Speicherbank 154a, die Zeile 154b und die Spalte 154c aufnehmen können. Zusätzlich ist ein 5-Bit-Zähler 156 vorgesehen, der bei dem Einspeichern einer Adresse in das Schieberegister um eins hochgezählt wird. Die Logikeinheit 158 führt bei einem vorbestimmten Wert des Zählers 156 eine Überprüfung durch, ob eine Adresse wiederholt in den Schiebe­ registern 152 0 bis 152 15 abgelegt ist.
Im Betrieb wird beispielsweise bei jedem festgestellten Spei­ cherzellenfehler die vollständige Adresse der fehlerhaften Speicherzelle in das Schieberegister 152 gespeichert und der Zähler 156 um eins hochgezählt. Hat der Zähler 156 den Wert 16, ist das Schieberegister 152 also gefüllt, führt die Logi­ keinheit 158 eine XOR-Verknüpfung der einzelnen Bits der Schieberegister durch. Ist sechzehnmal die selbe Adresse ab­ gelegt, ergibt sich insgesamt der Wert 0. Diese Speicherzelle mit dieser Adresse wird dann als fehlerhaft erkannt, selbst wenn den sechzehn fehlerhaften Zugriffen eine höhere Zahl an fehlerfreien Zugriffen, die jedoch nicht zu einer Löschung der gespeicherten Adressen führt, gegenüber steht. Somit las­ sen sich auch solche Speicherzellen als fehlerhaft charakte­ risieren, die keinen harten Fehler aufweisen, also nicht bei jedem einzelnen Zugriff ein Fehlersignal hervorrufen.
Ist eine Speicherzelle 24 als fehlerhaft erkannt, wird die zugehörige Zeilenleitung 28 und Spaltenleitung 26 bestimmt und entweder die Zeilenleitung 28 oder die Spaltenleitung 26 durch eine redundante Leitung ersetzt. Dabei wird die Zeilen­ reparatur vor der Spaltenreparatur vorgenommen, bis die vor­ handene Zeilenredundanz aufgebraucht ist. Danach werden die Einzelzellenfehler mit Spaltenreparatur behoben, bis auch diese Redundanz auf gebraucht ist.
Selbstverständlich kann die Logikeinheit 158 auch eine kom­ plexere Auswertung der im Schieberegister 152 gespeicherten Adressen vornehmen. Zeigen beispielsweise zwei Speicherzellen gelegentliche Ausfälle, werden zwei verschiedene Adressen im Register 152 erscheinen. Die Logikeinheit 158 kann dann bei­ spielsweise durch einen Bubblesort die Speicherzelle, die am häufigsten ausgefallen ist bestimmen und für diese eine Repa­ ratur einleiten.

Claims (13)

1. Integrierter Speicher,
mit Speicherzellen (MC), die in einem Speicherzellenblock (22) angeordnet sind, der eine Mehrzahl von Spaltenleitungen (BL) und eine Mehrzahl von Zeilenleitungen (WL) aufweist,
bei dem die Mehrzahl von Zeilenleitungen reguläre Zeilen­ leitungen (WL) und redundante Zeilenleitungen (RWL) aufweist,
mit einer Selbsttesteinheit (50),
die bei einem Lesezugrift auf eine aktuelle Zeilenleitung (28) die Korrektheit der gelesenen Speicherzelleninhalte (32) überprüft und bei einem Fehler ein Fehlersignal für die aktu­ elle Zeilenleitung (28) generiert,
die für jede reguläre Zeilenleitung (WL) die festgestellten Fehler erfaßt und mit einem mittleren Fehler für alle regulä­ ren Zeilenleitungen (WL) vergleicht, und
die bei Erfüllen einer vorbestimmten Reparaturbedingung bei dem Vergleich ein Zeilenreparatursignal für die aktuelle Zei­ lenleitung (28) ausgibt,
und mit einer mit der Selbsttesteinheit (50) zusammenwir­ kenden Selbstreparatureinheit (60),
die auf ein Zeilenreparatursignal hin die aktuelle Zeilenlei­ tung (28) im laufenden Betrieb des integrierten Speichers durch eine redundante Zeilenleitung (RWL) ersetzt.
2. Integrierter Speicher nach Anspruch 1,
bei dem die Selbstreparatureinheit (60) einen wiederbe­ schreibbaren Speicher (62) zur schnellen Umleitung der Adres­ se der aktuellen Zeilenleitung (28) auf die Adresse der red­ undante Zeilenleitung, und
einen irreversiblen programmierbaren Speicher (64) zur dauer­ haften Ersetzung der aktuellen Zeilenleitung (28) durch die redundante Zeilenleitung aufweist.
3. Integrierter Speicher nach Anspruch 1 oder 2, bei dem die Selbsttesteinheit (50) die Korrektheit der gele­ senen Speicherzelleninhalte (32) der aktuellen Zeilenleitung (28) anhand eines Vergleichs einer berechneten Signatur der Speicherzelleninhalte (32) mit einer abgespeicherten Signatur (36) der Speicherzelleninhalte überprüft.
4. Integrierter Speicher nach einem der vorigen Ansprüche,
bei dem die Mehrzahl von Spaltenleitungen reguläre Spalten­ leitungen (BL) und redundante Spaltenleitungen (RBL) auf­ weist,
bei dem die Selbsttesteinheit (50)
bei einem Lesezugrift auf eine aktuelle Zeilenleitung (28) die Korrektheit der gelesenen Speicherzelleninhalte (32) überprüft und bei einem Fehler ein Fehlersignal für die aktu­ elle Zeilenleitung (28) generiert,
im Fall eines festgestellten Fehlers eine berechnete Signatur der Speicherzelleninhalte (32) mit einer zuvor abgespeicher­ ten Signatur (36) vergleicht, zur Bestimmung der Spaltenlei­ tung (26), in der der Fehler aufgetreten ist,
für jede reguläre Zeilenleitung (WL) und für jede reguläre Spaltenleitung (BL) die festgestellten Fehler erfaßt und je­ weils mit einem mittleren Fehler für alle reguläre Zeilenlei­ tungen (WL) und alle reguläre Spaltenleitungen (BL) ver­ gleicht, und
bei Erfüllen einer vorbestimmten Reparaturbedingung bei dem Vergleich ein Zeilenreparatursignal für die aktuelle Zeilen­ leitung (28) oder eine Spaltenreparatursignal für eine als fehlerhaft erkannte Spaltenleitung (26) ausgibt, und
bei dem die Selbstreparatureinheit (60) auf ein Zeilenreparatursignal hin die aktuelle Zeilenleitung (28) im laufenden Betrieb durch eine redundante Zeilenleitung (RWL) ersetzt und
auf ein Spaltenreparatursignal hin die als fehlerhaft erkann­ te Spaltenleitung (26) durch eine redundante Spaltenleitung (RBL) ersetzt.
5. Integrierter Speicher nach Anspruch 4, bei dem die Selbstreparatureinheit (60) einen irreversiblen programmier­ baren Speicher (64) zur dauerhaften Ersetzung der als fehlerhaft erkannten Spaltenleitung (26) durch die redundante Spal­ tenleitung (RBL), und Mittel zum Wiederherstellen der in der fehlerhaften Spalten­ leitung (26) gespeicherten Speicherzelleninhalte aufweist.
6. Integrierter Speicher, insbesondere nach einem der vorigen Ansprüche
mit Speicherzellen (MC), die in einem Speicherzellenblock angeordnet sind, der eine Mehrzahl von Spaltenleitungen (BL) und eine Mehrzahl von Zeilenleitungen (WL) aufweist,
bei dem die Mehrzahl von Zeilenleitungen reguläre Zeilen­ leitungen (WL) und redundante Zeilenleitungen (RWL) aufweist, und die Mehrzahl von Spaltenleitungen reguläre Spaltenleitun­ gen (BL) und redundante Spaltenleitungen (RBL) aufweist,
mit einer Selbsttesteinheit (150),
die bei einem Lesezugrift auf eine aktuelle Zeilenleitung (28) die Korrektheit der gelesenen Speicherzelleninhalte (32) überprüft und bei einem Fehler ein Fehlersignal für die aktu­ elle Zeilenleitung (28) generiert,
die im Fall eines festgestellten Fehlers eine berechnete Si­ gnatur der Speicherzelleninhalte (32) mit einer zuvor abge­ speicherten Signatur (36) vergleicht, zur Bestimmung der Spaltenleitung (26), in der der Fehler aufgetreten ist, die die vollständigen Adressen der Speicherzellen (24), in denen ein Fehler aufgetreten ist, sukzessive in einem Schie­ beregister (152) ablegt,
die im Fall des wiederholten Ablegens der Adresse derselben Speicherzelle (24) in dem Schieberegister (152) die der Spei­ cherzelle (24) zugehörige Zeilenleitung (28) und Spaltenlei­ tung (26) bestimmt, und
die bei Erfüllen einer vorbestimmten Reparaturbedingung ein Zeilenreparatursignal für die zugehörige Zeilenleitung (28) oder ein Spaltenreparatursignal für die zugehörige Spalten­ leitung (26) ausgibt,
und mit einer mit der Selbsttesteinheit zusammenwirkenden Selbstreparatureinheit (60),
auf ein Zeilenreparatursignal hin die aktuelle Zeilenleitung (28) im laufenden Betrieb durch eine redundante Zeilenleitung (RWL) ersetzt und
auf ein Spaltenreparatursignal hin die als fehlerhaft erkann­ te Spaltenleitung (26) durch eine redundante Spaltenleitung (RBL) ersetzt.
7. verfahren zum Testen und Reparieren eines integrierten Speichers, der Speicherzellen (MC) aufweist, die in einem Speicherzellenblock mit einer Mehrzahl von Spaltenleitungen (BL) und einer Mehrzahl von Zeilenleitungen (WL) angeordnet sind, und bei dem die Mehrzahl von Zeilenleitungen reguläre Zeilenleitungen (WL) und redundante Zeilenleitungen (RWL) aufweist, mit den Verfahrensschritten:
  • - Lesen der Speicherzelleninhalte einer aktuellen Zeilenlei­ tung,
  • - Überprüfen der Korrektheit der gelesenen Speicherzellenin­ halte,
  • - Generieren eines Fehlersignals für die aktuelle Zeilenlei­ tung im Fehlerfall,
  • - Erfassen der für jede reguläre Zeilenleitung festgestellten Fehler,
  • - Vergleichen der Fehleranzahl der aktuellen Zeilenleitung mit einem mittleren Fehler für alle reguläre Zeilenleitungen,
  • - Ausgeben eines Zeilenreparatursignals für die aktuelle Zei­ lenleitung bei Erfüllen einer vorbestimmten Reparaturbedin­ gung bei dem Vergleich, und
  • - Ersetzen der aktuellen Zeilenleitung im laufenden Betrieb durch eine redundante Zeilenleitung auf ein Zeilenreparatur­ signal hin.
8. Verfahren zum Testen und Reparieren eines integrierten Speichers, der Speicherzellen (MC) aufweist, die in einem Speicherzellenblock mit einer Mehrzahl von Spaltenleitungen (BL) und einer Mehrzahl von Zeilenleitungen (WL) angeordnet sind, bei dem die Mehrzahl von Zeilenleitungen reguläre Zei­ lenleitungen (WL) und redundante Zeilenleitungen (RWL) und die Mehrzahl von Spaltenleitungen reguläre Spaltenleitungen (BL) und redundante Spaltenleitungen (RBL) aufweist, mit den Verfahrensschritten:
  • - Lesen der Speicherzelleninhalte einer aktuellen Zeilenlei­ tung,
  • - Überprüfen der Korrektheit der gelesenen Speicherzellenin­ halte,
  • - im Fehlerfall, Vergleichen einer berechneten Signatur der Speicherzelleninhalt mit einer zuvor gespeicherten Signatur zur Bestimmung der Spaltenleitung, in der der Fehler aufge­ treten ist,
  • - im Fehlerfall, Generieren eines Fehlersignals für die aktu­ elle Zeilenleitung und einer als fehlerhaft bestimmten Spal­ tenleitung,
  • - Erfassen der für jede reguläre Zeilenleitung und jede regu­ läre Spaltenleitung festgestellten Fehler,
  • - Vergleichen der Fehleranzahl der aktuellen Zeilenleitung mit einem mittleren Fehler für alle regulären Zeilenleitun­ gen, und der Fehleranzahl einer als fehlerhaft bestimmten Spaltenleitung mit einem mittleren Fehler für alle regulären Spaltenleitungen,
  • - Ausgeben eines Zeilenreparatursignals für die aktuelle Zei­ lenleitung oder eines Spaltenreparatursignals für eine als fehlerhaft bestimmte Spaltenleitung bei Erfüllen einer vorbe­ stimmten Reparaturbedingung bei den Vergleichen, und
  • - Ersetzen der aktuellen Zeilenleitung im laufenden Betrieb durch eine redundante Zeilenleitung auf ein Zeilenreparatur­ signal hin oder Ersetzen der als fehlerhaft erkannten Spal­ tenleitung durch eine redundante Spaltenleitung auf ein Spal­ tenreparatursignal hin.
9. Verfahren nach Anspruch 7 oder 8, bei dem beim Schreiben der Speicherzelleninhalte einer aktuellen Zeilenleitung eine erste Signatur der Speicherzelleninhalte berechnet und abge­ speichert wird,
bei einem Lesen dieser Zeilenleitung eine zweite Signatur der Speicherzelleninhalte berechnet wird,
und die Korrektheit der gelesenen Speicherzelleninhalte durch Vergleich der ersten und zweiten Signatur festgestellt wird.
10. Verfahren nach einem der Ansprüche 7 bis 9, bei dem die mittlere Fehlerzahl für alle regulären Zeilenleitungen bei einem fehlerhaften Lesevorgang einer Zeilenleitung erhöht, und bei einem fehlerfreien Lesevorgang erniedrigt wird.
11. Verfahren nach einem der Ansprüche 7 bis 10, bei dem ein Zeilenreparatursignal ausgegeben wird, wenn die Fehlerzahl der aktuellen Zeilenleitung doppelt so groß ist wie die mitt­ lere Fehlerzahl aller regulären Zeilenleitungen.
12. Verfahren nach einem der Ansprüche 7 bis 11, bei dem der Schritt des Ersetzen der aktuellen Zeilenleitung folgende Verfahrensschritte umfaßt:
  • - Aktivieren eines irreversiblen programmierbaren Speichers zur dauerhaften Ersetzung der aktuellen Zeilenleitung durch die redundante Zeilenleitung, und
  • - Umleiten der Adresse der aktuellen Zeilenleitung auf die redundante Zeilenleitung durch einen wiederbeschreibbaren Speicher solange die Aktivierung des irreversiblen program­ mierbaren Speichers andauert.
13. Verfahren zum Testen und Reparieren eines integrierten Speichers, der Speicherzellen (MC) aufweist, die in einem Speicherzellenblock mit einer Mehrzahl von Spaltenleitungen (BL) und einer Mehrzahl von Zeilenleitungen (WL) angeordnet sind, bei dem die Mehrzahl von Zeilenleitungen reguläre Zei­ lenleitungen (WL) und redundante Zeilenleitungen (RWL) und die Mehrzahl von Spaltenleitungen reguläre Spaltenleitungen (BL) und redundante Spaltenleitungen (RBL) aufweist, mit den Verfahrensschritten:
  • - Lesen der Speicherzelleninhalte einer aktuellen Zeilenlei­ tung,
  • - Überprüfen der Korrektheit der gelesenen Speicherzellenin­ halte,
  • - im Fehlerfall, Vergleichen einer berechneten Signatur der Speicherzelleninhalt mit einer zuvor gespeicherten Signatur zur Bestimmung der Spaltenleitung, in der der Fehler aufge­ treten ist,
  • - im Fehlerfall, Generieren eines Fehlersignals für die aktu­ elle Zeilenleitung und einer als fehlerhaft bestimmten Spal­ tenleitung,
  • - Speichern der vollständigen Adressen der Speicherzellen, in denen ein Fehler aufgetreten ist,
  • - Prüfen auf wiederholtes Ablegen der Adresse derselben Spei­ cherzelle,
  • - bei Erreichen einer in einer vorgegeben Anzahl oder Häufig­ keit, Bestimmen der zu der Speicherzelle zugehörigen Zeilen­ leitung und Spaltenleitung,
  • - Ausgeben eines Zeilenreparatursignals für die zugehörige Zeilenleitung oder eines Spaltenreparatursignals für die zu­ gehörige Spaltenleitung bei Erfüllen einer vorbestimmten Re­ paraturbedingung, und
  • - Ersetzen der aktuellen Zeilenleitung im laufenden Betrieb durch eine redundante Zeilenleitung auf ein Zeilenreparatur­ signal hin oder Ersetzen der als fehlerhaft erkannten Spal­ tenleitung durch eine redundante Spaltenleitung auf ein Spal­ tenreparatursignal hin.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10256487A1 (de) * 2002-12-03 2004-07-08 Infineon Technologies Ag Integrierter Speicher und Verfahren zum Testen eines integrierten Speichers
DE102004040432A1 (de) * 2004-08-20 2005-10-20 Infineon Technologies Ag Integrierte Speicherschaltung und Verfahren zum automatischen Erkennen von Fehlern in der integrierten Speicherschaltung
DE102004015890A1 (de) * 2004-03-31 2005-11-03 Infineon Technologies Ag Speichersystem, Verfahren zum Abspeichern von Informationen in einem solchen sowie Verfahren zum Betreiben eines solchen

Families Citing this family (56)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3133004B2 (ja) * 1996-11-21 2001-02-05 株式会社日立製作所 ディスクアレイ装置およびその制御方法
US20030101312A1 (en) * 2001-11-26 2003-05-29 Doan Trung T. Machine state storage apparatus and method
US7133972B2 (en) 2002-06-07 2006-11-07 Micron Technology, Inc. Memory hub with internal cache and/or memory access prediction
US7117316B2 (en) 2002-08-05 2006-10-03 Micron Technology, Inc. Memory hub and access method having internal row caching
US6754117B2 (en) * 2002-08-16 2004-06-22 Micron Technology, Inc. System and method for self-testing and repair of memory modules
EP1394559A1 (de) * 2002-08-27 2004-03-03 Siemens Aktiengesellschaft Verfahren und Anordnung zur Erkennung und Behebung von Leitungsdefekten
US7836252B2 (en) 2002-08-29 2010-11-16 Micron Technology, Inc. System and method for optimizing interconnections of memory devices in a multichip module
US6820181B2 (en) 2002-08-29 2004-11-16 Micron Technology, Inc. Method and system for controlling memory accesses to memory modules having a memory hub architecture
US7102907B2 (en) * 2002-09-09 2006-09-05 Micron Technology, Inc. Wavelength division multiplexed memory module, memory system and method
US20040123181A1 (en) * 2002-12-20 2004-06-24 Moon Nathan I. Self-repair of memory arrays using preallocated redundancy (PAR) architecture
JP4381014B2 (ja) * 2003-03-18 2009-12-09 株式会社ルネサステクノロジ 半導体集積回路
US7245145B2 (en) 2003-06-11 2007-07-17 Micron Technology, Inc. Memory module and method having improved signal routing topology
US7120727B2 (en) 2003-06-19 2006-10-10 Micron Technology, Inc. Reconfigurable memory module and method
US7260685B2 (en) 2003-06-20 2007-08-21 Micron Technology, Inc. Memory hub and access method having internal prefetch buffers
US7389364B2 (en) 2003-07-22 2008-06-17 Micron Technology, Inc. Apparatus and method for direct memory access in a hub-based memory system
US7210059B2 (en) * 2003-08-19 2007-04-24 Micron Technology, Inc. System and method for on-board diagnostics of memory modules
US7136958B2 (en) 2003-08-28 2006-11-14 Micron Technology, Inc. Multiple processor system and method including multiple memory hub modules
US7310752B2 (en) * 2003-09-12 2007-12-18 Micron Technology, Inc. System and method for on-board timing margin testing of memory modules
US7194593B2 (en) * 2003-09-18 2007-03-20 Micron Technology, Inc. Memory hub with integrated non-volatile memory
US7120743B2 (en) 2003-10-20 2006-10-10 Micron Technology, Inc. Arbitration system and method for memory responses in a hub-based memory system
US7330992B2 (en) * 2003-12-29 2008-02-12 Micron Technology, Inc. System and method for read synchronization of memory modules
US7216196B2 (en) * 2003-12-29 2007-05-08 Micron Technology, Inc. Memory hub and method for memory system performance monitoring
US7188219B2 (en) 2004-01-30 2007-03-06 Micron Technology, Inc. Buffer control system and method for a memory system having outstanding read and write request buffers
US7788451B2 (en) 2004-02-05 2010-08-31 Micron Technology, Inc. Apparatus and method for data bypass for a bi-directional data bus in a hub-based memory sub-system
US7181584B2 (en) * 2004-02-05 2007-02-20 Micron Technology, Inc. Dynamic command and/or address mirroring system and method for memory modules
US7366864B2 (en) 2004-03-08 2008-04-29 Micron Technology, Inc. Memory hub architecture having programmable lane widths
US7257683B2 (en) 2004-03-24 2007-08-14 Micron Technology, Inc. Memory arbitration system and method having an arbitration packet protocol
US7120723B2 (en) 2004-03-25 2006-10-10 Micron Technology, Inc. System and method for memory hub-based expansion bus
US7213082B2 (en) * 2004-03-29 2007-05-01 Micron Technology, Inc. Memory hub and method for providing memory sequencing hints
US6980042B2 (en) 2004-04-05 2005-12-27 Micron Technology, Inc. Delay line synchronizer apparatus and method
US7590797B2 (en) 2004-04-08 2009-09-15 Micron Technology, Inc. System and method for optimizing interconnections of components in a multichip memory module
US7162567B2 (en) * 2004-05-14 2007-01-09 Micron Technology, Inc. Memory hub and method for memory sequencing
US7222213B2 (en) * 2004-05-17 2007-05-22 Micron Technology, Inc. System and method for communicating the synchronization status of memory modules during initialization of the memory modules
US20050255676A1 (en) * 2004-05-17 2005-11-17 Emmert James R Configuring a performance state of an integrated circuit die on wafer
US7363419B2 (en) 2004-05-28 2008-04-22 Micron Technology, Inc. Method and system for terminating write commands in a hub-based memory system
US7519788B2 (en) 2004-06-04 2009-04-14 Micron Technology, Inc. System and method for an asynchronous data buffer having buffer write and read pointers
US7310748B2 (en) * 2004-06-04 2007-12-18 Micron Technology, Inc. Memory hub tester interface and method for use thereof
US7392331B2 (en) * 2004-08-31 2008-06-24 Micron Technology, Inc. System and method for transmitting data packets in a computer system having a memory hub architecture
US20060168407A1 (en) * 2005-01-26 2006-07-27 Micron Technology, Inc. Memory hub system and method having large virtual page size
JP4401319B2 (ja) * 2005-04-07 2010-01-20 株式会社日立製作所 Ｄｒａｍ積層パッケージ並びにｄｒａｍ積層パッケージの試験および救済方法
US20070118778A1 (en) * 2005-11-10 2007-05-24 Via Telecom Co., Ltd. Method and/or apparatus to detect and handle defects in a memory
US20070141731A1 (en) * 2005-12-20 2007-06-21 Hemink Gerrit J Semiconductor memory with redundant replacement for elements posing future operability concern
US7626874B1 (en) * 2007-02-23 2009-12-01 Xilinx, Inc. Method and apparatus for testing a memory device with a redundant self repair feature
US8446161B2 (en) * 2009-03-17 2013-05-21 Taiwan Semiconductor Manufacturing Company, Ltd. Method of self monitoring and self repair for a semiconductor IC
US8456926B2 (en) * 2010-11-18 2013-06-04 Grandis, Inc. Memory write error correction circuit
TWI424401B (zh) * 2009-11-02 2014-01-21 Chunghwa Picture Tubes Ltd 顯示器與其閘極驅動電路
US8959416B1 (en) * 2011-12-16 2015-02-17 Western Digital Technologies, Inc. Memory defect management using signature identification
WO2016009902A1 (ja) 2014-07-18 2016-01-21 ソニー株式会社 受信装置、受信方法およびコンピュータプログラム
US9583219B2 (en) * 2014-09-27 2017-02-28 Qualcomm Incorporated Method and apparatus for in-system repair of memory in burst refresh
US10157097B2 (en) * 2016-08-11 2018-12-18 SK Hynix Inc. Redundant bytes utilization in error correction code
US10372566B2 (en) * 2016-09-16 2019-08-06 Micron Technology, Inc. Storing memory array operational information in nonvolatile subarrays
US10504607B1 (en) * 2017-09-29 2019-12-10 Cadence Design Systems, Inc. Multiple-channel, programmable fuse control unit
US10852350B2 (en) * 2018-09-21 2020-12-01 Tetramem Inc. Defect mitigation in a crossbar-based computing environment
FR3091019B1 (fr) * 2018-12-21 2021-05-07 St Microelectronics Sa Mémoire de puce électronique
US11221911B2 (en) * 2019-10-11 2022-01-11 International Business Machines Corporation Data recovery due to transient effects in NAND flash memories
US11791011B1 (en) * 2022-05-03 2023-10-17 Micron Technology, Inc. Self-repair verification

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4939694A (en) * 1986-11-03 1990-07-03 Hewlett-Packard Company Defect tolerant self-testing self-repairing memory system
US6178124B1 (en) * 1998-09-22 2001-01-23 Siemens Aktiengesllschaft Integrated memory having a self-repair function

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6011734A (en) * 1998-03-12 2000-01-04 Motorola, Inc. Fuseless memory repair system and method of operation
US6067262A (en) * 1998-12-11 2000-05-23 Lsi Logic Corporation Redundancy analysis for embedded memories with built-in self test and built-in self repair
JP3848004B2 (ja) * 1999-03-11 2006-11-22 株式会社東芝 半導体メモリ装置及び半導体メモリ装置搭載システム
US6259637B1 (en) * 2000-12-01 2001-07-10 Advanced Micro Devices, Inc. Method and apparatus for built-in self-repair of memory storage arrays

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4939694A (en) * 1986-11-03 1990-07-03 Hewlett-Packard Company Defect tolerant self-testing self-repairing memory system
US6178124B1 (en) * 1998-09-22 2001-01-23 Siemens Aktiengesllschaft Integrated memory having a self-repair function

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10256487A1 (de) * 2002-12-03 2004-07-08 Infineon Technologies Ag Integrierter Speicher und Verfahren zum Testen eines integrierten Speichers
US7237153B2 (en) 2002-12-03 2007-06-26 Infineon Technologies Ag Integrated memory and method for testing an integrated memory
DE10256487B4 (de) * 2002-12-03 2008-12-24 Infineon Technologies Ag Integrierter Speicher und Verfahren zum Testen eines integrierten Speichers
DE102004015890A1 (de) * 2004-03-31 2005-11-03 Infineon Technologies Ag Speichersystem, Verfahren zum Abspeichern von Informationen in einem solchen sowie Verfahren zum Betreiben eines solchen
DE102004040432A1 (de) * 2004-08-20 2005-10-20 Infineon Technologies Ag Integrierte Speicherschaltung und Verfahren zum automatischen Erkennen von Fehlern in der integrierten Speicherschaltung

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Publication number Publication date
US20020122341A1 (en) 2002-09-05
US6590816B2 (en) 2003-07-08

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