JPWO2017212644A1 - 半導体装置 - Google Patents
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Abstract
Description
ゲート型ダイオードは、半導体層(半導体基板)上にゲートが設けられ、半導体層のゲートの一方側にp型領域、他方側にn型領域が形成されており、半導体層のゲート下の部分が電流経路となるダイオードである。
STI型ダイオードは、半導体層(半導体基板)にp型領域及びn型領域が形成され、半導体層のp型領域とn型領域との間にSTI素子分離構造が形成されており、半導体層のSTI素子分離構造下の部分が電流経路となるダイオードである。
本発明は、上記の問題を解決すべくなされたものであり、低抵抗化及び占有面積の低減を図るも、大きなサージ電流に十分に対処することができるダイオードを備えた信頼性の高い半導体装置を実現することを目的とする。
以下、第1の実施形態について説明する。図1A〜図11は、本実施形態による半導体装置の製造方法を示す模式図である。
詳細には、シリコン基板11の表面にp型不純物をイオン注入し、シリコン基板11の表層にp型ウェル12を形成する。
詳細には、先ず、シリコン基板11の表面にレジストを塗布し、リソグラフィーによりレジストを加工する。以上により、トランジスタ形成領域において、シリコン基板11の表面のn型ウェル形成領域を露出する開口13aを有するレジストマスク13が形成される。
次に、レジストマスク13を用いて、開口13aから露出するシリコン基板11の部分にn型不純物をイオン注入する。これにより、トランジスタ形成領域には、シリコン基板11の表層に、p型ウェル12と隣接するn型ウェル14が形成される。レジストマスク13は、ウェット処理又はアッシング処理により除去される。
詳細には、先ず、シリコン基板11のp型ウェル12及びn型ウェル14の部分をリソグラフィー及びドライエッチングにより、ストライプ状に並ぶフィン状に加工する。p型ウェル12のフィン状部分をフィン12a、n型ウェル14のフィン状部分をフィン14aとする。図2Cのダイオード形成領域では、フィン12aが図面上側で3本、図面下側で3本の群として配置されているが、その本数は3本に限られない。例えばフィン12aの群の本数が、1本や2本であってもよいし、例えば7本のような、3本より大きい数の本数であってもよい。また、ダイオード形成領域と同様に、図2Cのトランジスタ領域のフィン12a及び14aのそれぞれの本数も3本に限られず任意である。
詳細には、先ず、シリコン基板11の表面を熱酸化し、熱酸化膜を形成する。
次に、シリコン基板11の全面にCVD法等により多結晶シリコン膜を堆積する。リソグラフィー及びドライエッチングにより熱酸化膜及び多結晶シリコン膜をゲート形状に加工する。以上により、フィン12a,14aの長手方向に直交するゲート形状に、ダミーゲート絶縁膜16及びダミーゲート電極17が形成される。
詳細には、先ず、シリコン基板11の表面にレジストを塗布し、リソグラフィーによりレジストを加工する。以上により、ダイオード形成領域ではフィン12aにおけるn型領域の形成部位を露出する開口18aを、トランジスタ形成領域ではフィン12aにおけるn型ソース/ドレイン領域の形成部位を露出する開口18aを有するレジストマスク18が形成される。
次に、レジストマスク18を用いて、開口18aから露出するフィン12aの部分にn型不純物をイオン注入する。イオン注入は、n型ウェル14のn型不純物濃度よりも高濃度となる条件で行われる。これにより、ダイオード形成領域ではフィン12aにn型領域19aが、トランジスタ形成領域ではフィン12aにn型ソース/ドレイン領域19bがそれぞれ形成される。レジストマスク18は、ウェット処理又はアッシング処理により除去される。
詳細には、先ず、シリコン基板11の表面にレジストを塗布し、リソグラフィーによりレジストを加工する。以上により、ダイオード形成領域ではフィン12aにおけるp型領域の形成部位を露出する開口21aを、トランジスタ形成領域ではフィン14aにおけるp型ソース/ドレイン領域の形成部位を露出する開口21aを有するレジストマスク21が形成される。
次に、レジストマスク21を用いて、開口21aから露出するフィン12a,14aの部分にp型不純物をイオン注入する。イオン注入は、p型ウェル12のp型不純物濃度よりも高濃度となる条件で行われる。以上により、ダイオード形成領域ではフィン12aにn型領域22aが、トランジスタ形成領域ではフィン14aにp型ソース/ドレイン領域22bがそれぞれ形成される。レジストマスク21は、ウェット処理又はアッシング処理により除去される。
詳細には、先ず、シリコン11の全面を覆う絶縁膜、例えばシリコン酸化膜をCVD法等により堆積し、層間絶縁膜23を形成する。化学機械研磨(Chemical Mechanical Polishing:CMP)法により、層間絶縁膜23を、ダミーゲート電極17の上面が露出するまで平坦化する。その後、例えばウェットエッチングによりダミーゲート絶縁膜16及びダミーゲート電極17を選択的に除去する。
次に、ダミーゲート絶縁膜16及びダミーゲート電極17を除去したことにより層間絶縁膜23に形成された開口内に、ゲート絶縁膜24及びゲート電極25を形成する。ゲート絶縁膜24は高誘電率材料を用いて、ゲート電極25は金属材料を用いて形成される。
詳細には、先ず、層間絶縁膜23上に絶縁膜、例えばシリコン酸化膜をCVD法等により堆積し、層間絶縁膜26を形成する。
次に、リソグラフィー及びドライエッチングにより層間絶縁膜23,26を加工する。ダイオード形成領域では、層間絶縁膜23,26にn型領域19a,22aの表面の一部を露出する開口が形成される。トランジスタ形成領域では、層間絶縁膜23,26にn型ソース/ドレイン領域19b,22bの表面の一部を露出する開口と、層間絶縁膜26にゲート電極25の表面の一部を露出する開口とが形成される。
次に、各開口を埋め込むように、層間絶縁膜26上に金属材料、例えばチタン又は窒化チタン27aを下地としてタングステン27bを堆積する。CMP法により、堆積されたチタン又は窒化チタン27a及びタングステン27bを層間絶縁膜26の上面が露出するまで平坦化する。以上により、ダイオード形成領域では、n型領域19a又は22aと接続されたローカルインターコネクト27が形成される。トランジスタ形成領域では、n型ソース/ドレイン領域19b又は22b、ゲート電極25と接続されたローカルインターコネクト27がそれぞれ形成される。
本実施形態では、ダイオード形成領域では、いわゆるデュアルダマシン法を用いて第1配線層10aを形成する。詳細には、先ず、例えばシリコン酸化膜の層間絶縁膜28をリソグラフィー及びドライエッチングにより加工し、層間絶縁膜28に配線溝と、ビア孔及び配線溝が一体となった複合溝とを形成する。
トランジスタ形成領域では、図8のように、層間絶縁膜28内にビア29と同時に配線29Aが形成され、層間絶縁膜28の表面に配線29Aの表面が露出する。
詳細には、第1配線層10a上に複数層、例えば4層(第2配線層10b、第3配線層10c、第4配線層10d、第5配線層10e)が積層されて多層配線構造とされる。最上層には、多層配線構造と接続された、アルミニウム等を材料とする接続パッド36が形成される。ここで、接続パッド36は、図11Bに示すように、ダイオード形成領域及びトランジスタ形成領域の上方に、平面視でダイオード形成領域及びトランジスタ形成領域を内包するように配されている。図11Bでは、半導体チップの外周部分を37で示している。なお、配線層の数は4層に限られず、それ以上、例えば10層以上あっても良い。また、ダイオード形成領域の第1のダイオードDa及び第2のダイオードDbを、上方の接続パッド36と電気的に接続させ、図13の回路構成図のようにしても良い。
以上により、本実施形態による半導体装置が形成される。
ダイオード形成領域では、複数のゲート電極25が行列状に配列しており、横方向及び縦方向の各々について、p型領域22a及びn型領域19aが交互に、言わば市松模様状に配置されている。図12では便宜上、ゲート電極25及びp型領域22aを有する領域をp型区域1、ゲート電極25及びn型領域19aを有する領域をn型区域2と記す。横方向及び縦方向についてp型区域1,2が交互に配置されるため、p型とn型のイオン注入の境界部位が多くなるが、当該境界部位は全てSTI素子分離構造15に位置しており、製造時のマスクずれの許容範囲が大きい。
以下、第2の実施形態について説明する。本実施形態では、いわゆる縦型トランジスタ構造を適用したESD保護ダイオードを備えた半導体装置を開示する。図14A〜図22は、本実施形態による半導体装置の製造方法を示す模式図である。
詳細には、シリコン基板41の表面にp型不純物をイオン注入し、シリコン基板41の表層にp型ウェル42を形成する。
詳細には、先ず、シリコン基板41の表面にレジストを塗布し、リソグラフィーによりレジストを加工する。以上により、トランジスタ形成領域において、シリコン基板41の表面のn型ウェル形成領域を露出する開口43aを有するレジストマスク43が形成される。
次に、レジストマスク43を用いて、開口43aから露出するシリコン基板41の部分にn型不純物をイオン注入する。これにより、トランジスタ形成領域には、シリコン基板41の表層に、p型ウェル42と隣接するn型ウェル44が形成される。レジストマスク43は、ウェット処理又はアッシング処理により除去される。
詳細には、シリコン基板41の素子分離領域をリソグラフィー及びドライエッチングにより加工し、素子分離領域に溝を形成する。溝内を埋め込むように、シリコン基板41上に絶縁膜、例えばシリコン酸化膜をCVD法等により堆積する。堆積したシリコン酸化膜をエッチバックで平坦化することにより、シリコン基板41の表層に、素子分離領域の溝内をシリコン酸化膜で埋め込むSTI素子分離構造45が形成される。
詳細には、シリコン基板41上に例えばシリコン窒化膜からなるハードマスク46を形成し、このハードマスク46を用いて、シリコン基板41のp型ウェル42及びn型ウェル44の部分をドライエッチングする。これにより、シリコン基板41を柱状に加工する。p型ウェル42の柱状部分を柱状突起42a、n型ウェル44の柱状部分を柱状突起44aとする。
詳細には、先ず、シリコン基板41の表面にレジストを塗布し、リソグラフィーによりレジストを加工する。以上により、ダイオード形成領域では柱状突起42aの周辺におけるp型領域の形成部位を露出する開口47aを、トランジスタ形成領域では柱状突起44aの周辺におけるp型ソース/ドレイン領域の形成部位を露出する開口47aを有するレジストマスク47が形成される。
次に、レジストマスク47を用いて、開口47aから露出する柱状突起42aの周辺部分にp型不純物をイオン注入する。イオン注入は、p型ウェル42のp型不純物濃度よりも高濃度となる条件で行われる。これにより、ダイオード形成領域では柱状突起42aの周辺にp型領域48aが、トランジスタ形成領域では柱状突起44aの周辺にp型ソース/ドレイン領域48bがそれぞれ形成される。レジストマスク47は、ウェット処理又はアッシング処理により除去される。
詳細には、先ず、シリコン基板41の表面にレジストを塗布し、リソグラフィーによりレジストを加工する。以上により、ダイオード形成領域では柱状突起42aの周辺におけるn型領域の形成部位を露出する開口49aを、トランジスタ形成領域では柱状突起42aの周辺におけるn型ソース/ドレイン領域の形成部位を露出する開口49aを有するレジストマスク49が形成される。
次に、レジストマスク49を用いて、開口49aから露出する柱状突起42aの周辺部分にn型不純物をイオン注入する。イオン注入は、n型ウェル44のn型不純物濃度よりも高濃度となる条件で行われる。これにより、ダイオード形成領域では柱状突起42aの周辺にn型領域51aが、トランジスタ形成領域では柱状突起42aの周辺にn型ソース/ドレイン領域51bがそれぞれ形成される。レジストマスク49は、ウェット処理又はアッシング処理により除去される。
詳細には、シリコン基板41の表面を熱酸化する。このとき、ダイオード形成領域では、柱状突起42aの側面からp型領域48aの表面又はn型領域51aの表面に架けてゲート絶縁膜52が形成される。トランジスタ形成領域では、柱状突起44aの側面からp型ソース/ドレイン領域48bの表面に架けて、及び柱状突起42aの側面からn型ソース/ドレイン領域51bの表面に架けて、それぞれゲート絶縁膜52が形成される。
詳細には、シリコン基板41の全面に、CVD法により例えば多結晶シリコン膜を堆積し、その全面をエッチバックする。多結晶シリコン膜は、ゲート絶縁膜52を介した柱状突起42a,44aの側面のみに残存し、ゲート電極53が形成される。このとき、トランジスタ形成領域では、柱状突起42a,44aの側面とSTI素子分離構造45との間を埋め込むように、ゲート電極53よりも厚い多結晶シリコン膜53aを残存させる。
詳細には、シリコン基板41の全面に絶縁膜、例えばシリコン酸化膜をCVD法等により堆積する。CMP法により、このシリコン酸化膜をハードマスク46の上面が露出するまで平坦化する。以上により、表面からハードマスク46の上面が露出する層間絶縁膜54が形成される。
詳細には、先ず、例えばウェットエッチングによりハードマスク46を選択的に除去する。その後、層間絶縁膜54の表面下で露出する柱状突起42a,44aの上面から半導体層、ここではSi層55をエピタキシャル成長する。
詳細には、先ず、層間絶縁膜54の表面にレジストを塗布し、リソグラフィーによりレジストを加工する。以上により、ダイオード形成領域では柱状突起42a上のSi層55の上面を露出する開口56aを、トランジスタ形成領域では柱状突起44a上のSi層55の上面を露出する開口56aを有するレジストマスク56が形成される。
次に、レジストマスク56を用いて、開口56aから露出する柱状突起42a,44aの上面部分にp型不純物をイオン注入する。以上により、ダイオード形成領域ではSi層55にp型領域57aが、トランジスタ形成領域ではSi層55にp型ソース/ドレイン領域57bがそれぞれ形成される。レジストマスク56は、ウェット処理又はアッシング処理により除去される。
詳細には、先ず、層間絶縁膜54の表面にレジストを塗布し、リソグラフィーによりレジストを加工する。以上により、ダイオード形成領域及びトランジスタ形成領域の各々において、柱状突起42a上のSi層55の上面を露出する開口58aを有するレジストマスク58が形成される。
次に、レジストマスク58を用いて、開口58aから露出する柱状突起42aの上面部分にn型不純物をイオン注入する。以上により、ダイオード形成領域ではSi層55にn型領域59aが、トランジスタ形成領域ではSi層55にn型ソース/ドレイン領域59bがそれぞれ形成される。レジストマスク58は、ウェット処理又はアッシング処理により除去される。
詳細には、先ず、層間絶縁膜54上に絶縁膜、例えばシリコン酸化膜をCVD法等により堆積し、層間絶縁膜61を形成する。
次に、リソグラフィー及びドライエッチングにより、ゲート絶縁膜52及び層間絶縁膜54,61を加工する。これにより、ダイオード形成領域では、層間絶縁膜61にp型領域57a及びn型領域59aの表面の一部を露出する開口と、ゲート絶縁膜52及び層間絶縁膜54,61にp型領域48a及びn型領域51aの表面の一部を露出する開口とが形成される。トランジスタ形成領域では、層間絶縁膜61にp型ソース/ドレイン領域57b及びn型ソース/ドレイン領域59bの表面の一部を露出する開口と、ゲート絶縁膜52及び層間絶縁膜54,61にp型ソース/ドレイン領域48b及びn型ソース/ドレイン領域51bの表面の一部を露出する開口と、層間絶縁膜54,61に多結晶シリコン膜53aの表面の一部を露出する開口とが形成される。
次に、各開口を埋め込むように、層間絶縁膜61上に金属材料、例えばチタン又は窒化チタンを下地とするタングステンを堆積する。CMP法により、堆積されたチタン又は窒化チタン及びタングステンを層間絶縁膜61の上面が露出するまで平坦化する。以上により、ダイオード形成領域では、p型領域57a及びn型領域59aとそれぞれ接続されたコンタクトプラグ62aと、p型領域48a及びn型領域51aとそれぞれ接続されたコンタクトプラグ62bとが形成される。トランジスタ形成領域では、p型ソース/ドレイ領域57b及びn型ソース/ドレイン領域59bとそれぞれ接続されたコンタクトプラグ62aと、p型ソース/ドレイン領域48b及びn型ソース/ドレイン領域51bとそれぞれ接続されたコンタクトプラグ62bと、多結晶シリコン膜53aと接続されたコンタクトプラグ62cとが形成される。図21は、本実施形態による半導体装置のダイオード形成領域のレイアウト構成を示す概略平面図である。図21では、層間絶縁膜54,61及びコンタクトプラグ62a〜62cの図示を省略する。
以下、第3の実施形態について説明する。本実施形態では、いわゆるナノワイヤ構造を適用したESD保護ダイオードを備えた半導体装置を開示する。図23A〜図38は、本実施形態による半導体装置の製造方法を示す模式図である。
詳細には、シリコン基板71の表面にp型不純物をイオン注入し、シリコン基板71の表層にp型ウェル72を形成する。
詳細には、先ず、シリコン基板71の表面にレジストを塗布し、リソグラフィーによりレジストを加工する。以上により、トランジスタ形成領域において、シリコン基板71の表面のn型ウェル形成領域を露出する開口73aを有するレジストマスク73が形成される。
次に、レジストマスク73を用いて、開口73aから露出するシリコン基板71の部分にn型不純物をイオン注入する。これにより、トランジスタ形成領域には、シリコン基板71の表層に、p型ウェル72と隣接するn型ウェル74が形成される。レジストマスク73は、ウェット処理又はアッシング処理により除去される。
詳細には、シリコン基板71上に、2種の半導体層、ここではSiGe層75及びSi層76を交互に複数層、例えば2層ずつ積層する。なお、積層する層数は2層ずつに限られない。例えばSiGe層75とSi層76とを1層ずつ積層しても良いし、2層よりも多い層数ずつ積層しても良い。また、Si層76、SiGe層75の順に積層しても良い。
詳細には、先ず、シリコン基板71のp型ウェル12及びn型ウェル14の一部と、SiGe層75及びSi層76の積層構造とをリソグラフィー及びドライエッチングにより、横方向及び縦方向に並ぶフィン状に加工する。
次に、積層構造間を埋め込むように、シリコン基板71上に絶縁膜、例えばシリコン酸化膜をCVD法等により堆積する。堆積したシリコン酸化膜をエッチバックで平坦化することにより、シリコン基板71上で積層構造間を所定厚のシリコン酸化膜で埋め込むSTI素子分離構造77が形成される。
詳細には、所定のレジストマスクを形成し、ダイオード形成領域では、p型ウェル72上の積層構造にp型不純物をイオン注入する。トランジスタ形成領域では、p型ウェル72上の積層構造にp型不純物を、n型ウェル74上の積層構造にn型不純物をそれぞれイオン注入する。レジストマスクは、ウェット処理又はアッシング処理により除去される。
詳細には、先ずCVD法等により、シリコン基板71の全面に、積層構造が埋め込まれる厚みに多結晶シリコン膜を堆積する。多結晶シリコン膜をリソグラフィー及びドライエッチングにより加工し、縦方向に並ぶ2本の積層構造に跨る形状に多結晶シリコン膜を残す。以上により、犠牲ゲート電極78が形成される。
次に、CVD法等により、シリコン基板71の全面に絶縁膜、例えばシリコン酸化膜を堆積し、シリコン酸化膜の全面をエッチバックする。シリコン酸化膜は、犠牲ゲート電極78の側面のみに残存し、サイドウォール79が形成される。
詳細には、先ず、シリコン基板71の表面にレジストを塗布し、リソグラフィーによりレジストを加工する。以上により、ダイオード形成領域では積層構造におけるn型領域の形成部位を露出する開口81aを、トランジスタ形成領域では積層構造におけるn型ソース/ドレイン領域の形成部位を露出する開口81aを有するレジストマスク81が形成される。
次に、レジストマスク81を用いて、開口81aから露出する積層構造の部分にn型不純物をイオン注入する。イオン注入は、n型ウェル74及び積層構造のn型不純物濃度よりも高濃度となる条件で行われる。以上により、ダイオード形成領域では積層構造にn型領域82aが、トランジスタ形成領域では積層構造にn型ソース/ドレイン領域82bがそれぞれ形成される。レジストマスク82は、ウェット処理又はアッシング処理により除去される。
詳細には、先ず、シリコン基板71の表面にレジストを塗布し、リソグラフィーによりレジストを加工する。以上により、ダイオード形成領域では積層構造におけるp型領域の形成部位を露出する開口83aを、トランジスタ形成領域では積層構造におけるp型ソース/ドレイン領域の形成部位を露出する開口83aを有するレジストマスク83が形成される。
次に、レジストマスク83を用いて、開口83aから露出する積層構造の部分にp型不純物をイオン注入する。イオン注入は、p型ウェル72及び積層構造のp型不純物濃度よりも高濃度となる条件で行われる。以上により、ダイオード形成領域では積層構造にp型領域84aが、トランジスタ形成領域では積層構造にp型ソース/ドレイン領域84bがそれぞれ形成される。レジストマスク83は、ウェット処理又はアッシング処理により除去される。
詳細には、シリコン基板71の全面に絶縁膜、例えばシリコン酸化膜をCVD法等により堆積する。CMP法により、このシリコン酸化膜を犠牲ゲート電極78の上面が露出するまで平坦化する。以上により、表面から犠牲ゲート電極78の上面が露出する層間絶縁膜85が形成される。
詳細には、例えばウェットエッチングにより、犠牲ゲート電極78を選択的に除去する。このとき、犠牲ゲート電極78が形成されていた部分に空隙86が形成され、空隙86からSiGe層75及びSi層76の積層構造が露出する。
詳細には、例えばウェットエッチングにより、積層構造のSiGe層75又はSi層76、例えばSiGe層75を選択的に除去する。このとき、Si層76間には空隙が形成され、空隙86と連通する。連通した空隙87を図示する。なお、図26A〜図26Cの工程において、犠牲ゲート電極78を形成する前に、SiGe層75及びSi層76の積層構造の表面にシリコン酸化膜等の絶縁膜を形成した場合には、SiGe層75の除去工程の前に当該絶縁膜を除去する。
詳細には、空隙87内で露出するSi層76の表面を熱酸化する。これにより、Si層76の表面にゲート絶縁膜88が形成される。なお、熱酸化でゲート絶縁膜88を形成する代わりに、ゲート絶縁膜として高誘電体膜を形成するようにしても良い。
詳細には、空隙87を埋め込むように、層間絶縁膜85上に電極材料として例えば多結晶シリコン膜を堆積する。CMP法により、多結晶シリコン膜を、層間絶縁膜85の表面が露出するまで平坦化する。以上により、空隙87を充填してSi層76とゲート絶縁膜88を介して対向するゲート電極89が形成される。なお、多結晶シリコン膜でゲート電極89を形成する代わりに、ゲート電極の材料として窒化チタンや窒化タンタル等を形成するようにしても良い。
詳細には、先ず、層間絶縁膜85上に絶縁膜、例えばシリコン酸化膜をCVD法等により堆積し、層間絶縁膜91を形成する。
次に、リソグラフィー及びドライエッチングにより、層間絶縁膜85,91を加工する。これにより、ダイオード形成領域では、層間絶縁膜85,91にp型領域84a及びn型領域82aの表面の一部を露出する開口が形成される。トランジスタ形成領域では、層間絶縁膜85,91にp型ソース/ドレイン領域84b及びn型ソース/ドレイン領域82bの表面の一部を露出する開口と、層間絶縁膜91にゲート電極89の表面の一部を露出する開口とが形成される。
次に、各開口を埋め込むように、層間絶縁膜91上に金属材料、例えばチタン又は窒化チタンを下地とするタングステンを堆積する。CMP法により、堆積されたチタン又は窒化チタン及びタングステンを層間絶縁膜91の上面が露出するまで平坦化する。以上により、ダイオード形成領域では、p型領域84a及びn型領域82aとそれぞれ接続されたコンタクトプラグ92aが形成される。トランジスタ形成領域では、p型ソース/ドレイ領域84b及びn型ソース/ドレイン領域82bとそれぞれ接続されたコンタクトプラグ92aと、ゲート電極89と接続されたコンタクトプラグ92bとが形成される。
配線93,94は、縦方向に並ぶ複数のゲート電極89の上方で延在する部分と、p型領域84a上のコンタクトプラグ92a又はn型領域82a上のコンタクトプラグ92aと接続する部分とが一体形成されて構成されている。
ダイオード形成領域では、複数のゲート電極89が行列状に配列しており、横方向及び縦方向の各々について、2つのp型領域84a及び2つのn型領域82aが交互に、言わば市松模様状に配置されている。
Claims (15)
- 半導体層と、
ゲートと、
前記ゲート及び半導体層に接する第1の絶縁体と、
前記半導体層に形成された第2の絶縁体と、
前記第1の絶縁体に接する前記半導体層の部分を電流経路に有する第1のダイオードと、
前記第2の絶縁体に接する前記半導体層の部分を電流経路に有する第2のダイオードと、
を備えており、
前記第1のダイオードと前記第2のダイオードとが並列に接続されていることを特徴とする半導体装置。 - 複数の前記第1のダイオードが第1の方向に配列し、複数の前記第2のダイオードが前記第1の方向と異なる第2の方向に配列していることを特徴とする請求項1に記載の半導体装置。
- 複数の前記第1のダイオードが第1の方向に配列し、複数の前記第2のダイオードが前記第1の方向及び前記第1の方向と異なる第2の方向に配列していることを特徴とする請求項1に記載の半導体装置。
- 前記半導体層は、前記第1の方向に延在し、前記第2の方向に並んで位置する第1のフィン及び第2のフィンを有し、
前記第1のフィンに形成された第1導電型の第1領域と、
前記第1のフィンに形成された前記第1導電型とは異なる第2導電型の第2領域と、
前記第2のフィンに形成された前記第2導電型の第3領域と、
を有し、
前記複数の第1のダイオードの一は、前記第1領域及び前記第2領域を有し、
前記複数の第2のダイオードの一は、前記第1領域及び前記第3領域を有することを特徴とする請求項2に記載の半導体装置。 - 前記第2のフィンに形成された前記第1導電型の第4領域を有し、
前記複数の第1のダイオードの一は、前記第3領域及び前記第4領域を有し、
前記複数の第2のダイオードの一は、前記第2領域及び前記第4領域を有することを特徴とする請求項4に記載の半導体装置。 - 前記第1のフィンに形成された複数の前記第1領域及び複数の前記第2領域と、
前記第2のフィンに形成された複数の前記第3領域及び複数の前記第4領域と、を有し、
前記第1のフィンでは、前記第1領域と前記第2領域とが前記第1の方向に交互に配置され、
前記第2のフィンでは、前記第3領域と前記第4領域とが前記第1の方向に交互に配置されることを特徴とする請求項5に記載の半導体装置。 - 複数の前記第1のフィンを有する第1の群と、
複数の前記第2のフィンを有し、前記第2の方向で前記第1の群と並んで配置される第2の群と、
を有することを特徴とする請求項4〜6のいずれか1項に記載の半導体装置。 - 前記半導体層に形成され、一部が前記第2絶縁体の下に位置し、前記第1導電型及び前記第2導電型の何れかの導電型を有するウェルを有し、
前記ウェルが前記第2ダイオードの電流経路の一部であることを特徴とする請求項4〜7のいずれか1項に記載の半導体装置。 - 前記第1のダイオード及び前記第2のダイオード上に形成され、前記第1領域及び前記第4領域を電気的に接続し、それぞれ前記第2の方向に延在する複数の第1の配線と、
前記第1のダイオード及び前記第2のダイオード上に形成され、前記第2領域及び前記第3領域を電気的に接続し、それぞれ前記第2の方向に延在する複数の第2の配線と、
を有することを特徴とする請求項4〜8のいずれか1項に記載の半導体装置。 - 前記半導体層はワイヤ状部分を有し、
前記第1のダイオードは、前記ワイヤ状部分を電流経路として有することを特徴とする請求項2又は3に記載の半導体装置。 - 前記第1のダイオード及び前記第2のダイオードは、第1導電型の領域及び前記第1導電型とは異なる第2導電型の領域を共有しており、
前記第1の方向及び前記第2の方向の各々について、前記第1導電型の領域及び前記第2導電型の領域が交互に配置されていることを特徴とする請求項2,3,10のいずれか1項に記載の半導体装置。 - 前記第2の方向について、前記第1導電型の領域の一部と前記第2導電型の領域の一部とが交互に配置されていることを特徴とする請求項11に記載の半導体装置。
- 前記第1の方向又は前記第2の方向に延在する配線のみにより、前記第1導電型の領域及び前記第2導電型の領域が接続されていることを特徴とする請求項12に記載の半導体装置。
- 第1導電型の第1領域と、
前記第1領域の上方に位置し、前記第1導電型とは異なる第2導電型の第2領域と、
前記第2導電型の第3領域と、
前記第3領域の上方に位置し、前記第1導電型の第4領域と、を有し、
複数の前記第1ダイオードの一は、前記第1領域及び前記第2領域を有し、
複数の前記第1ダイオードの別の一は、前記第3領域及び前記第4領域を有し、
前記第2のダイオードは、前記第1領域及び前記第3領域を有することを特徴とする請求項1に記載の半導体装置。 - 前記第1のダイオード及び前記第2のダイオードが形成されたダイオード形成領域と、トランジスタが形成されたトランジスタ形成領域とを備えており、
前記ダイオード形成領域及び前記トランジスタ形成領域の上方に接続パッドが設けられており、前記ダイオード形成領域及び前記トランジスタ形成領域は、平面視で前記接続パッドに内包されていることを特徴とする請求項1〜14のいずれか1項に記載の半導体装置。
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