JP4390991B2 - 液晶表示装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：以下、ＴＦＴという）をスイッチング素子として備えたアクティブマトリクス型の液晶表示装置（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）に関し、特に、アレイ側基板上に形成されたＴＦＴやバスライン間を静電気による破壊や短絡から保護する静電気保護素子を備えた液晶表示装置に関する。
【０００２】
【従来の技術】
アクティブマトリクス型のＬＣＤは、優れた画像品質が得られるフラットパネル・ディスプレイとしてコンピュータやＯＡ機器等に多用されている。このアクティブマトリックス型のＬＣＤは、ＴＦＴ及び画素電極が形成されたアレイ側基板と共通電極が形成された対向基板との間に封止した液晶層に対して両電極から電圧を印加して液晶を駆動するようになっている。
【０００３】
アレイ側基板上には、駆動する表示画素を選択するための走査信号が順次入力される複数のゲートバスラインが互いに平行に形成されている。また、複数のゲートバスライン上には絶縁膜が形成され、絶縁膜上にはゲートバスラインにほぼ直交する複数のデータバスラインが形成されている。互いに直交する複数のゲートバスラインとデータバスラインとでマトリクス状に画定される各領域が画素領域となり、各画素領域内にはＴＦＴと表示電極が形成されている。ＴＦＴのゲート電極は所定のゲートバスラインに接続され、ドレイン電極は所定のデータバスラインに接続され、ソース電極は画素領域内の表示電極に接続されている。
【０００４】
ところで、ＴＦＴ−ＬＣＤの液晶動作を制御するＴＦＴやゲートバスライン、データバスライン等は絶縁物であるガラス基板の上に形成されるため基本的に静電気に弱い。従って、ＴＦＴを作り込むアレイ側基板工程からアレイ側基板と対向基板とを張り合わせて液晶を封止しドライバＩＣ等を搭載させるパネル工程までの間でアレイ側基板上に静電気が発生すると、ＴＦＴが破壊されたりその特性が変動してしまったり、あるいは各バスライン間が短絡したりする不具合が生じてパネルの製造歩留まりが著しく低下してしまう。このため、アレイ側基板上の素子やバスラインを静電気から保護する確実な手段が必要になる。
【０００５】
アレイ側基板を静電気から保護する手段として、例えば、バスラインを全て共通電極（ショートリング）に接続して同電位に保つ手法が知られている。ショートリングは、データバスラインあるいはゲートバスラインの形成時にこれらの形成材料で形成される。このため、数ｋΩ以下の抵抗値で各バスラインが電気的に接続される。従って、パネル上の特定箇所に帯電があっても瞬時に電荷分散が生じるため、表示部内のＴＦＴの素子破壊もしくは特性変化を防止することができる。
【０００６】
しかし、この方法では各バスライン同士が短絡されてしまうためバスラインごとに独立の信号を印加することができない。このため、表示パネルの画素電極と共通（コモン）電極間に電荷を保持させて、そのチャージング量を検出して各画素のＴＦＴの特性試験を高精度で行うアレイ検査（ＴＦＴ検査）ができなくなるという問題が生じる。また、ショートリングは隣接するバスラインを低抵抗で電気的に接続するためパネル工程もしくはパネル完成以降のユニット組み立て工程において除去する必要があり、それ以降の工程では静電気対策が施されないという問題がある。
【０００７】
そこで、ショートリングと各バスライン間に抵抗成分を設ける方法が考案されている。図４０は、特開平８−１０１３９７号公報に開示された、バスラインとショートリングとの間に抵抗成分を接続した従来技術の説明図である。図４０はアレイ側基板表面の一部を示しており、バスライン５０４端部にはゲートメタルあるいはドレインメタル上に形成されたＩＴＯ（インジウム・ティン・オキサイド）をパターニングして蛇行した抵抗層４００が形成されている。蛇行した抵抗層４００の先端はショートリング５０６に接続されている。この構造によりアレイ検査が可能になる。通常この抵抗層４００及びショートリング５０６は、パネル組み立て時のパネルスクライブ工程において、図中破線で示したスクライブラインＳＬを切断することにより除去される。
【０００８】
ところがこの方法は、ＩＴＯで高抵抗化を図るには蛇行距離を長くするための領域を確保する必要が生じ、このためパネル外形サイズが大きくなってしまうという問題がある。
【０００９】
上記方法のほか、バスラインとショートリングとの間にトランジスタ等による静電気保護素子を挿入するという方法が考案されている。たとえば特開昭６１−７９２５９号公報にはゲート電極をソース／ドレイン電極と容量結合させる方法が示されている。
【００１０】
図４１は特開昭６１−７９２５９号に示されている従来技術の説明図である。図４１（ａ）は、アレイ側基板の一部を基板面に向かって見た状態を示しており、図４１（ｂ）は、静電気保護素子の断面を示している。図４１（ａ）に示すように、静電気保護素子５００は、バスライン５０２端部の外部取り出し電極５０４とショートリング５０６との間に配されたＴＦＴ構造を有している。静電気保護素子５００はガラス基板５０８上の画素領域に形成されるＴＦＴと同一工程で形成される。
【００１１】
図４１（ｂ）に示すように、ガラス基板５０８上にゲート電極５１０が形成され、ゲート電極５１０上にはゲート絶縁膜５１２を介して例えばアモルファスシリコン（以下、ａ−Ｓｉと略記する）からなる動作半導体層５１４が形成されている。動作半導体層５１４上には保護膜５２０が形成され、保護膜を挟んで動作半導体層５１４の両側には、ソース電極５１８とドレイン電極５１６が形成されている。ドレイン電極５１６はショートリング５０６に接続され、ソース電極５１８は外部取り出し電極５０４に接続されている。基板面方向に見て、ゲート電極５１０はソース／ドレイン電極５１８、５１６と平面的重なりを有しており、ソース／ドレイン電極５１８、５１６と容量結合によって接続されている。
【００１２】
従ってソース／ドレイン電極５１８、５１６間に静電気による高電圧が発生した場合には、ゲート電極５１０はソース／ドレイン電極５１８、５１６間に生じる電位差の中間の電位になるため動作半導体層５１４にチャネルが形成され、静電気による電荷がバスライン５０２から開放される。
【００１３】
しかし、この静電気保護素子５００の構造は構成素子が１個であるため冗長性に乏しい。つまり、静電気による高電圧をただ１つのＴＦＴで受け止めるため破壊されやすく、破壊によりバスライン５０２とショートリング５０６との間が絶縁されてしまうと、画素領域のＴＦＴが静電気に曝される可能性が高くなってしまう。また仮に静電気による異常が発生しなくても何らかの原因で静電気保護素子５００が短絡してしまうとＴＦＴ試験が行えなくなってしまう。
【００１４】
次に、図４１に示した構成より冗長性を持たせた、特開平１０−３０３４３１号公報に開示された静電気保護回路について図４２を用いて説明する。静電気保護素子である第１のＴＦＴ５３０のソース電極（Ｓ）はバスラインの外部取り出し電極５０２に接続されており、他方のドレイン電極（Ｄ）はショートリング５０６に接続されている。第１のＴＦＴ５３０のゲート電極（Ｇ）はバスライン外部取り出し電極５０２とショートリング５０６のいずれとも電気的に絶縁された導電体５３６に接続されている。
【００１５】
一方、第２のＴＦＴ５３２のソース電極（Ｓ）及びゲート電極（Ｇ）はバスラインの外部取り出し電極５０２に接続されており、他方のドレイン電極（Ｄ）は導電体５３６に接続されている。また、第３のＴＦＴ５３４のドレイン電極（Ｄ）は導電体５３６に接続されており、他方のソース電極（Ｓ）およびゲート電極（Ｇ）はショートリング５０６に接続されている。
【００１６】
静電気によって、ショートリング５０６に対して正の高電圧がバスラインに発生した場合、第２のＴＦＴ５３２ではゲート電極（Ｇ）に高電圧が印加されてチャネルが形成されるため導電率が急激に大きくなる。一方、第３のＴＦＴ５３４のゲート電極（Ｇ）はショートリング５０６に接続されているため、チャネルが形成されることはなく、導電率は非常に小さいままである。この導電率の差は非常に大きく、従って導電体５３６の電位は、バスラインの電位とほぼ等しくなる。この結果、静電気保護素子である第１のＴＦＴ５３０のゲート電極にはバスラインとショートリング５０６との間の電圧が印加されてチャネルが形成され、電荷を開放することができる。なお、第２及び第３のＴＦＴ５３２、５３４は基本的に電流を流さず、第１のＴＦＴ５３０のゲート電位を制御するためだけに使われる。
【００１７】
このように上記静電気保護回路では、第２及び第３のＴＦＴ５３２、５３４のゲート電極（Ｇ）がバスラインの外部取り出し電極５０２またはショートリング５０６に接続されているため、外部取り出し電極５０２及びショートリング５０６との間の電位差は即座に解消される。ところが、静電気によって発生した電圧が時間の経過と共に低くなると導電体５３６の電位も低くなって第１のＴＦＴ５３０の導電率が低下する。このため、静電気による電圧が比較的低い（〜数ボルト）状態では電荷の解放の効率が低下してしまう。
【００１８】
また、これまでの製造上の経験から静電気による障害の発生は、非常に高い電圧レベルで時間的には短い鋭いパルス状の静電気による場合と、電圧は比較的低くても長時間に渡って当該電圧を各素子に印加し続ける静電気による場合があることが分かっている。従って、特開平１０−３０３４３１号公報に記載された静電気保護回路は、前者の場合に対しては効果が期待できるが、後者の場合に対しては電圧がある程度低くなった時点で電流の逃げ道が断たれるため効果が殆ど期待できない。さらに上記公報に記載された静電気保護回路では、静電気による電流は全て第１のＴＦＴを流れるため冗長性に乏しく、負荷が大きくなりすぎて第１のＴＦＴが破壊されてしまう可能性を有している。また、第２のＴＦＴ５３２のゲート電極（Ｇ）がバスラインの外部取り出し電極５０２と直接接続され、第３のＴＦＴ５３４のゲート電極（Ｇ）がショートリング５０６と直接接続されているため、短絡に対する冗長性が低くなってしまっている。
【００１９】
さらに他の従来の静電気保護回路として、図４３に示す特開平８−２６２４８５号公報に記載された構成がある。これは各バスライン５０４とショートリング５０６との間を非線型素子４０２、４０４を用いた双方向トランジスタによる抵抗成分を介して接続した静電気保護回路である。双方向トランジスタの他に抵抗成分となり得るショットキーダイオードのような非線型素子を介する場合もある。非線型素子による抵抗成分は各バスラインを駆動させる場合に影響しないように十分な高抵抗成分をもつためパネル完成後も残存させることができる。また静電気に対しては電荷分散が可能な程度の電流は流れるため耐静電気素子として機能する。
【００２０】
双方向トランジスタのような非線型素子で高抵抗成分を設ける方式では比較的狭い領域で高抵抗成分を形成することが可能であるが素子構造が複雑になり、その上非線型素子であるがため外部電荷（例えば静電気）により抵抗成分が変化するという電流制御面での問題が生じる。またガラス端面近傍のようなトランジスタの動作半導体膜の動作保証領域外では高抵抗成分を形成することができないため、マザーガラスに対してパネルサイズを大きくできないという問題がある。
【００２１】
【発明が解決しようとする課題】
このように従来の液晶表示装置では、パネル工程もしくはパネル完成以降のユニット組み立て工程でショートリングを除去する必要があるが、ショートリング除去以後の工程で静電気対策を施せないという問題が生じる。
また、ＩＴＯを用いた蛇行パターンを設ける方式では蛇行距離を長くとるとパネル外形サイズが大きくなってしまうという問題がある。
【００２２】
さらに従来の液晶表示装置では、静電気による素子破壊を防止させるための静電気保護素子（回路）が冗長性に乏しくバスライン及びショートリング間が短絡し易かったり、比較的低い電圧が長時間発生する静電気に対しては保護回路として機能しないという問題を有している。
またさらに、高抵抗成分に双方向トランジスタのような非線型素子を用いると素子構造が複雑になると共に電流制御面でも不利になる。また非線形素子をガラス端面近傍に形成できないのでマザーガラスに対してパネルサイズを大きくできないという問題を有している。
【００２３】
本発明の目的は、冗長性に優れた静電気保護回路を備えた液晶表示装置を提供することにある。
また本発明の目的は、比較的低い電圧が長時間発生する静電気に対しても十分な保護機能を備えた液晶表示装置を提供することにある。
またさらに本発明の目的は、基板組み立て工程の最終段階まで静電気対策の施せる液晶表示装置を提供することにある。
さらに本発明の目的は、静電気保護素子部がパネルサイズに影響を与えない液晶表示装置を提供することにある。
またさらに本発明の目的は、素子構造が簡素で電流制御面で不利のない静電気保護素子部を有する液晶表示装置を提供することにある。
【００２４】
【課題を解決するための手段】
上記目的は、複数のバスラインで画定された複数の画素ごとに形成されたスイッチング素子と、前記複数のバスラインに接続されたショートリングと、前記複数のバスラインのそれぞれと前記ショートリングとの間に形成された静電気保護素子部とを有するアクティブマトリクス型の液晶表示装置において、前記静電気保護素子部は、前記バスラインに接続されるソース／ドレイン電極と、前記ショートリングに接続されるドレイン／ソース電極とを有する薄膜トランジスタと、前記薄膜トランジスタのゲート電極を前記バスラインに接続する第１の抵抗体と、前記薄膜トランジスタの前記ゲート電極を前記ショートリングに接続する第２の抵抗体とを備えていることを特徴とする液晶表示装置によって達成される。
【００２５】
上記本発明の液晶表示装置において、前記第２の抵抗体が、複数の前記薄膜トランジスタの前記ゲート電極を前記ショートリングに接続する共用抵抗体であってもよい。
【００２６】
また上記目的は、複数のバスラインで画定された複数の画素ごとに形成されたスイッチング素子と、隣接する前記バスライン間に形成された静電気保護素子部とを有するアクティブマトリクス型の液晶表示装置において、前記静電気保護素子部は、隣接する前記バスラインの一方に接続されるソース／ドレイン電極と、前記バスラインの他方に接続されるドレイン／ソース電極とを有する薄膜トランジスタと、前記薄膜トランジスタのゲート電極を前記バスラインの一方に接続する第１の抵抗体と、前記薄膜トランジスタの前記ゲート電極を前記バスラインの他方に接続する第２の抵抗体とを備えていることを特徴とする液晶表示装置によって達成される。
【００２７】
またさらに上記目的は、複数のバスラインで画定された複数の画素ごとに形成されたスイッチング素子と、前記複数のバスラインに接続されたショートリングと、前記複数のバスラインのそれぞれと前記ショートリングとの間に形成された静電気保護素子部とを有するアクティブマトリクス型の液晶表示装置において、前記静電気保護素子部は、前記バスラインに接続されるソース／ドレイン電極と、前記ショートリングに接続されるドレイン／ソース電極とを有する第１の薄膜トランジスタと、前記第１の薄膜トランジスタのゲート電極に接続された導電体と、前記バスラインに接続されたソース／ドレイン電極と、前記導電体に接続されたドレイン／ソース電極と、電気的に孤立しているゲート電極とを有する第２の薄膜トランジスタと、前記ショートリングに接続されたソース／ドレイン電極と、前記導電体に接続されたドレイン／ソース電極と、電気的に孤立しているゲート電極とを有する第３の薄膜トランジスタとを備えていることを特徴とする液晶表示装置によって達成される。
【００２８】
上記本発明の液晶表示装置において、前記第３の薄膜トランジスタが、複数の前記第１の薄膜トランジスタの前記ゲート電極を前記ショートリングに接続する共用トランジスタであってもよい。
【００２９】
さらに上記目的は、複数のバスラインで画定された複数の画素ごとに形成されたスイッチング素子と、隣接する前記バスライン間に形成された静電気保護素子部とを有するアクティブマトリクス型の液晶表示装置において、前記静電気保護素子部は、隣接する前記バスラインの一方に接続されるソース／ドレイン電極と、前記バスラインの他方に接続されるドレイン／ソース電極とを有する第１の薄膜トランジスタと、前記第１の薄膜トランジスタのゲート電極に接続された導電体と、前記バスラインの一方に接続されたソース／ドレイン電極と、前記導電体に接続されたドレイン／ソース電極と、電気的に孤立しているゲート電極とを有する第２の薄膜トランジスタと、前記バスラインの他方に接続されたソース／ドレイン電極と、前記導電体に接続されたドレイン／ソース電極と、電気的に孤立しているゲート電極とを有する第３の薄膜トランジスタとを備えていることを特徴とする液晶表示装置によって達成される。
【００３０】
上記本発明の液晶表示装置において、前記第１の薄膜トランジスタのゲート電極は、前記導電体と容量を介して接続されるようにすることも可能である。また、前記第２及び第３の薄膜トランジスタの少なくとも一方のチャネル長は、前記第１の薄膜トランジスタのチャネル長より短いことを特徴とすることもできる。
【００３１】
図４２に示したような、第２及び第３のＴＦＴ５３２、５３４のゲート電極（Ｇ）をそれぞれバスライン５０２とショートリング５０６に短絡させた従来の静電気保護回路では、実質的に第２及び第３のＴＦＴ５３２、５３４には電流が流れず、第１のＴＦＴ５３０のゲート電位を制御するためだけに用いられるのに対し、本発明の第１及び第２の抵抗体、あるいは第２及び第３のＴＦＴはバスラインとショートリングとの間で双方向性の導電性を示し電流を流すことができる。このため主として電流を流すための第１のＴＦＴが十分に導通する前から第１及び第２の抵抗体、あるいは第２及び第３のＴＦＴで予備的に静電気による電荷を解放する機能を有している。すなわち、第２、第３のＴＦＴに予備的に電流が流れるため第１のＴＦＴにかかる負荷を軽減することができるので静電気保護回路の冗長性が向上する。
【００３２】
また、本発明の第１のＴＦＴのゲート電極は、容量を介してバスライン、ショートリングと接続されており、ゲート電極の電位はこれら容量の充放電に要する時間の分だけ緩やかに変化する。従って、本発明の構成によれば、緩やかな静電気に対しても十分対応することができる。第１のＴＦＴのゲート電極と第２、第３のＴＦＴの間の共通導電体の間に容量を挿入させた場合はさらに全体としての反応が緩やかになり静電気保護素子としての効率が向上する。
【００３３】
また、図４２に示した構成は、図４１に示した構成より素子数が多く冗長性が向上しているが、例えば、第２のＴＦＴ５３２のゲート電極（Ｇ）とドレイン電極（Ｄ）が短絡し、且つ第１のＴＦＴ５３０のゲート電極（Ｇ）とドレイン電極（Ｄ）が短絡すると静電気保護回路としての機能は失われてしまう。同様に、第３のＴＦＴ５３４のゲート電極（Ｇ）とドレイン電極（Ｄ）が短絡し、且つ第１のＴＦＴ５３０のゲート電極（Ｇ）とドレイン電極（Ｄ）が短絡した場合、または、第２のＴＦＴ５３２のゲート電極（Ｇ）とドレイン電極（Ｄ）が短絡し、且つ第３のＴＦＴ５３０のゲート電極（Ｇ）とドレイン電極（Ｄ）が短絡した場合にも静電気保護回路としての機能は失われてしまう。つまり、図４２に示した回路では上述のように回路中の素子の２カ所が短絡すると不具合を生じてしまう。
【００３４】
それに対し、例えば本実施の形態の図４を参照して説明すると、本発明による構成では、第２のＴＦＴ３８のゲート電極（Ｇ）とソース電極（Ｓ）が短絡し、且つ第２のＴＦＴ３８のゲート電極（Ｇ）とドレイン電極（Ｄ）が短絡し、且つ第１のＴＦＴ３２のゲート電極（Ｇ）とドレイン電極（Ｄ）が短絡すると静電気保護回路としての機能が失われる。同様に、第３のＴＦＴ４０のゲート電極（Ｇ）とソース電極（Ｓ）が短絡し、且つ第３のＴＦＴ４０のゲート電極（Ｇ）とドレイン電極（Ｄ）が短絡し、且つ第１のＴＦＴ３２のゲート電極（Ｇ）とドレイン電極（Ｄ）が短絡した場合、または、第２のＴＦＴ３８のゲート電極（Ｇ）とソース電極（Ｓ）が短絡し、且つ第２のＴＦＴ３８のゲート電極（Ｇ）とドレイン電極（Ｄ）が短絡し、且つ第３のＴＦＴ４０のゲート電極（Ｇ）とソース電極（Ｓ）が短絡し、且つ第３のＴＦＴ４０のゲート電極（Ｇ）とドレイン電極（Ｄ）が短絡した場合に静電気保護回路としての機能が失われる。つまり、図４に示す本発明の具体的回路では回路中の素子の３カ所以上が短絡して初めて静電気保護回路として機能しなくなる。このように、本発明による静電気保護回路はゲートがフローティングなので構成素子の短絡についての冗長性にも優れている。
【００３５】
また、上記目的は、複数のバスラインで画定された複数の画素ごとに形成されたスイッチング素子と、前記複数のバスラインに接続されたショートリングと、前記複数のバスラインのそれぞれと前記ショートリングとの間に形成された静電気保護素子部とを有するアクティブマトリクス型の液晶表示装置において、前記静電気保護素子部は、複数の金属層と、前記複数の金属層上に形成された絶縁層と、前記複数の金属層上の前記絶縁層を開口して形成したコンタクトホールと、前記コンタクトホールを介して前記金属層間を電気的に接続する接続層とを有していることを特徴とする液晶表示装置によって達成される。
【００３６】
さらに上記目的は、複数のバスラインで画定された複数の画素ごとに形成されたスイッチング素子と、隣接する前記バスライン間に形成された静電気保護素子部とを有するアクティブマトリクス型の液晶表示装置において、前記静電気保護素子部は、複数の金属層と、前記複数の金属層上に形成された絶縁層と、前記複数の金属層上の前記絶縁層を開口して形成したコンタクトホールと、前記コンタクトホールを介して前記金属層間を電気的に接続する接続層とを有していることを特徴とする液晶表示装置によって達成される。
【００３７】
本発明によれば、ゲートバスラインまたはデータ（ドレイン）バスライン上の保護膜にコンタクトホールを形成し、これを介してショートリングと各バスラインとを電気的に接続する。この構造で生じる異なるメタル（例えばＴｉとＩＴＯ）間の接触抵抗は、材料を選択することでオーミックコンタクトを得ることができ、かつコンタクトホール数、サイズもしくは下層メタルの後処理工程により抵抗成分の抵抗値を制御することが可能である。もちろんメタルコンタクトはオーミックコンタクトに限ることではなく、ショットキー接続で非線型特性を有する抵抗素子を設けることが可能である。
【００３８】
本発明によって形成された耐静電気素子は抵抗制御（電流制御）が容易であり、構造も簡単であるため安定した抵抗成分をもつことができる。また前述の手法により任意の抵抗成分を形成することが可能なため、高抵抗を作り込むことでアレイ検査を可能とし、かつ静電気に対して十分な保護機能を持つことができるようになる。なお本発明による液晶表示装置の薄膜トランジスタは、チャネルエッチング型あるいはエッチングストッパ型であることを特徴としている。
【００３９】
【発明の実施の形態】
本発明の第１の実施の形態による液晶表示装置について図１乃至図３を用いて説明する。まず、本実施の形態による液晶表示装置の概略の構成を図１を用いて説明する。図１は、本液晶表示装置のアレイ側基板１側の一部を基板面に向かってみた状態を示している。なお、画素領域内は液晶駆動のための等価回路を示している。アレイ側基板１上には、図中基板左右方向に延びるゲートバスライン２が上下方向に平行に複数形成されている。また、複数のゲートバスライン２上には図示を省略した絶縁膜が形成され、絶縁膜上にはゲートバスライン２にほぼ直交するように複数のデータバスライン４が形成されている。互いに直交する複数のゲートバスライン２とデータバスライン４とでマトリクス状に画定される各領域が画素領域となり、各画素領域内にはＴＦＴ６と表示電極８が形成されている。ＴＦＴ６のゲート電極は所定のゲートバスライン２に接続され、ドレイン電極は所定のデータバスライン４に接続され、ソース電極は画素領域内の表示電極８に接続されている。図中の破線１４は対向基板の端部を示している。対向基板側には、共通電極１２が形成されている。アレイ側基板１と対向基板との間には液晶１０が封止されている。
【００４０】
所定のゲートバスライン２に出力された走査信号により当該ゲートバスライン２にゲート電極が接続されたＴＦＴ６はオン状態となり、データバスライン４に出力された階調信号に基づく電圧が画素電極８に印加される。一方、対向基板側の共通電極１２にも所定の電圧が印加され、画素電極８と共通電極１２とに印加された電圧により、画素電極８と共通電極１２の間の液晶が駆動されるようになっている。
【００４１】
各ゲートバスライン２の端部には外部取り出し電極１６が形成され、各データバスライン４の端部にも外部取り出し電極１８が形成されている。外部取り出し電極１６、１８の外周囲には静電気保護回路の構成要素であるショートリング２０が形成されている。ショートリング２０はゲートバスライン側共通線２２とデータバスライン側共通線２４とを有している。ゲートバスライン側共通線２２と各ゲートバスライン２の外部取り出し電極１６との間には、静電気保護回路の構成要素となる静電気保護素子部２８が形成されている。一方、データバスライン側共通線２４と各データバスライン４の外部取り出し電極１８との間には、静電気保護回路の構成要素となる静電気保護素子部３０が形成されている。
【００４２】
次に、本実施の形態による静電気保護素子部２８、３０の回路構成及び動作について図２を用いて説明する。なお、静電気保護素子部２８と静電気保護素子部３０の構成及び動作は同一であるので、これ以降、静電気保護素子部２８を例にとって説明する。静電気保護素子部２８は、ＴＦＴ３２、第１の抵抗体３４、及び第２の抵抗体３６を有している。静電気保護素子であるＴＦＴ３２のソース電極（Ｓ）はゲートバスライン２の外部取り出し電極１６に接続されており、他方のドレイン電極（Ｄ）は共通線２２に接続されている。ＴＦＴ３２のゲート電極（Ｇ）は第１の抵抗体３４によって外部取り出し電極１６に接続されており、また、同時にＴＦＴ３２のゲート電極（Ｇ）は、第２の抵抗体３６によって共通線２２に接続されている。
【００４３】
静電気により共通線２２に対して正の高電圧がバスラインに発生すると、ＴＦＴ３２のゲート電極（Ｇ）には静電気によって発生した高電圧を第１の抵抗体３４と第２の抵抗体３６で分割した値の電圧が印加される。その結果、ＴＦＴ３２の導電率が急激に大きくなるため、ＴＦＴ３２を介して静電気による電荷が解放される。このとき、ＴＦＴ３２だけでなく、第１及び第２の抵抗体３４、３６を介しても電荷は解放され、ＴＦＴ３２を流れる電流は図４１に示したようなＴＦＴが単一の場合に比べて緩和され、さらに、図４２に示した保護回路より静電気保護素子としての冗長性に優れている。従って、静電気で容易に破壊されず且つＴＦＴ試験も十分行える静電気保護回路を搭載した液晶表示装置を製造することができる。
【００４４】
次に、静電気保護素子部２８（＝３０）の他の回路構成例について図３を用いて説明する。静電気保護素子部２８は、ＴＦＴ３２、第１の抵抗体３４、及び第２の抵抗体３６に加えて、導電体４２及び容量１００を有している。
【００４５】
ＴＦＴ３２のゲート電極（Ｇ）は導電体４２に接続されている。第１の抵抗体３４は、外部取り出し電極１６と導電体４２の間に接続されている。第２の抵抗体３６は、共通線２２と導電体４２との間に接続されている。容量１００は、導電体４２とＴＦＴ３２のゲート電極（Ｇ）との間に形成されている。静電気が発生した場合、容量１００によりＴＦＴ３２は緩やかに動作する。さらに、容量１００を付加することにより短絡による不具合に対する冗長性も向上している。
【００４６】
次に、本発明の第２の実施の形態による液晶表示装置について図４乃至図８を用いて説明する。本液晶表示装置の概略構成は第１の実施の形態で用いた図１と同様であるので説明は省略し、特徴的構成要素である静電気保護素子部２８、３０の回路構成について図４を用いて説明する。静電気保護素子部２８は、第１乃至第３のＴＦＴ３２、３８、４０、及び導電体４２を有している。静電気保護素子である第１のＴＦＴ３２のソース電極（Ｓ）はバスライン２の外部取り出し電極１６に接続されており、他方のドレイン電極（Ｄ）は共通線２２に接続されている。第１のＴＦＴ３２のゲート電極（Ｇ）はバスライン２の外部取り出し電極１６と共通線２２のいずれとも電気的に絶縁された導電体４２に接続されている。
【００４７】
一方、第２のＴＦＴ３８のソース電極（Ｓ）は外部取り出し電極１６に接続されており、他方のドレイン電極（Ｄ）は導電体４２に接続されている。また、第３のＴＦＴ４０のドレイン電極（Ｄ）は導電体４２に接続されており、他方のソース電極（Ｓ）は共通線２２に接続されている。そして、第２及び第３のＴＦＴ３８、４０のゲート電極（Ｇ）はいずれのパターンにも接続されておらず孤立している。
【００４８】
静電気により共通線２２に対して正の高電圧がバスラインに発生すると、第２及び第３のＴＦＴ３８、４０のゲート電極（Ｇ）にはそれぞれ寄生容量（Ｃ２gs、Ｃ２gd、Ｃ３gs、Ｃ３gd）によって内分された高電圧が印加されて第２及び第３のＴＦＴ３８、４０でチャネルが形成される。その結果、第２及び第３のＴＦＴ３８、４０を通して電流が流れ、導電体４２の電位も上昇する。それにより第１のＴＦＴ３２にチャネルが形成されて導電率が大きくなるため静電気による電荷が解放される。
【００４９】
このように本実施の形態によれば、第２、第３のＴＦＴ３８、４０に予備的に電流が流れるため第１のＴＦＴ３２にかかる負荷が軽減されており静電気保護回路の冗長性を向上させることができる。また、第１のＴＦＴ３２のゲート電極（Ｇ）は、容量を介して外部取り出し電極１６、１８、及びショートリング２０の共通線２２、２４と接続されており、ゲート電極（Ｇ）の電位はこれら容量の充放電に要する時間の分だけ緩やかに変化する。従って、本実施の形態の構成によれば、緩やかな静電気に対しても十分対応することができる。
【００５０】
このように電荷は複数の経路で解放されるため、ＴＦＴが１個である従来の場合に比べて第１のＴＦＴへの負荷が緩和され、また静電気保護素子としての冗長性が増すので、静電気で容易に破壊されず且つＴＦＴ試験も十分行える静電気保護回路を搭載した液晶表示装置を製造することができる。
【００５１】
次に、本実施の形態による静電気保護回路の構造について図５を用いて説明する。図５（ａ）は、アレイ側基板１上の１つの静電気保護回路を基板面に向かってみた状態を示している。図５（ｂ）は図５（ａ）のＡ−Ａ’線で切断した断面を示している。図５（ｃ）は、図５（ａ）のＢ−Ｂ’線で切断した断面を示している。
【００５２】
図５（ａ）において、図中左側で上下に延びる共通線２２（または２４、以下記載を省略する）と外部取り出し電極１６（または１８、以下記載を省略する）との間に静電気保護素子部２８（または３０、以下記載を省略する）が形成されている。図５（ｂ）、（ｃ）に示すように、ガラス基板５０上にゲートバスライン２及び画素領域のＴＦＴ６（図１参照）のゲート電極を形成する際に同時に第１乃至第３のＴＦＴ３２、３８、４０のゲート電極（Ｇ）も形成される。第２及び第３のＴＦＴ３８、４０のゲート電極（Ｇ）は他の配線構造から電気的に孤立して形成されている。ゲート電極（Ｇ）及びガラス基板５０上にはゲート絶縁膜５２が形成されている。
【００５３】
第１乃至第３のＴＦＴ３２、３８、４０の各ゲート電極（Ｇ）上に形成されたゲート絶縁膜５２上にはａ−Ｓｉからなる動作半導体層４４がそれぞれパターニングされている。各動作半導体層４４を挟んで両側には、データ（ドレイン）バスライン４及び外部引き出し電極１６の形成と同時にパターニングされたソース／ドレイン電極が形成されている。各ソース／ドレイン電極の端部は各動作半導体層４４に乗り上がり、基板面方向に見て各ソース／ドレイン電極の端部と下層のゲート電極（Ｇ）とがオーバーラップする領域が形成されている。なお、ショートリング２２もデータバスライン４形成時に同時に形成される。素子形成領域全面にパッシベーション膜５４が形成されている。
【００５４】
第２及び第３のＴＦＴ３８、４０間のソース／ドレイン電極のほぼ中央部上のパッシベーション膜５４を除去してコンタクトホール５６が形成されている。同様に、第１のＴＦＴ３２のゲート電極の一端部上のゲート絶縁膜５２とパッシベーション膜５４も除去されてコンタクトホール５８が形成されている。２つのコンタクトホール５６、５８を介して、第２及び第３のＴＦＴ３８、４０間のソース／ドレイン電極のほぼ中央部と第１のＴＦＴ３２のゲート電極とが導電体の一部を構成するＩＴＯ層４３で接続されている。本例では、導電体４２の一構成要素であるＩＴＯ層４３は、各画素領域内の表示電極を形成する際の透明電極としてのＩＴＯのパターニングの際に同時に形成される。
【００５５】
図５に示した構成では、外部取り出し電極１６、１８及びショートリング２０の共通線２２、２４は共にデータバスライン４の形成と同時に同一の材料で形成されるが、これは本質的なことではない。例えば、図６に示すようにゲートバスライン２の形成時に同時にゲートバスライン２と同じ金属層により外部取り出し電極１６、１８及びショートリング２２、２４を形成してもよい。
【００５６】
図６は、アレイ側基板１上の１つの静電気保護回路を基板面に向かってみた状態を示している。図６に示すように、外部取り出し電極１６、１８と接続される第１のＴＦＴ３２のソース電極７０は、その一端部上に形成されたコンタクトホール７４と、外部取り出し電極１６、１８上に形成されたコンタクトホール７６とを介して、表示電極形成時のＩＴＯ層７２で接続されている。
【００５７】
同様に、外部取り出し電極１６、１８と接続される第２のＴＦＴ３８のソース電極６０は、その一端部上に形成されたコンタクトホール６４と、外部取り出し電極１６、１８上に形成されたコンタクトホール６６とを介して、表示電極形成時のＩＴＯ層６２で接続されている。また同様に、ショートリング２０の共通線２２、２４と接続される第１のＴＦＴ３２のドレイン電極８０及び第３のＴＦＴ４０のソース電極９０は、それらの一端部上に形成されたコンタクトホール８４、９４と、共通線２２、２４上に形成されたコンタクトホール８６、９６をそれぞれ介して、表示電極形成時のＩＴＯ層８２、９２でそれぞれ接続されている。
【００５８】
なお、上記図５及び図６に示す静電気保護回路の構造は、画素領域にチャネルエッチング型ＴＦＴが形成される液晶表示装置に適用される。チャネルエッチング型ＴＦＴは、ゲート電極上にゲート絶縁膜を介して形成された例えばａ−Ｓｉからなる動作半導体層の上層がソース／ドレイン電極のパターニングの際のエッチング液に曝されて一部除去されている構造を有している。
【００５９】
これに対し、ソース／ドレイン電極のパターニングの際に動作半導体層上層がエッチングされないよう動作半導体層上層に例えばＳｉＮ膜からなるチャネル保護膜を形成した構造のエッチングストッパ型ＴＦＴを画素領域に用いた液晶表示装置も存在する。
【００６０】
図７及び図８は図５及び図６に対応させて、エッチングストッパ型ＴＦＴを備えた液晶表示装置に本実施の形態による静電気保護回路を適用した例を示している。図７及び図８において、図５及び図６に示す構成と同一の機能作用を奏する構成には同一の符号を付してその説明は省略する。
【００６１】
第１乃至第３のＴＦＴ３２、３８、４０の各ゲート電極（Ｇ）上に形成されたゲート絶縁膜５２上にはａ−Ｓｉからなる動作半導体層４４と、動作半導体層４４とほぼ同じ形状をしたチャネル保護膜４５の積層領域がそれぞれパターニングされている。各動作半導体層４４とチャネル保護膜４５の積層領域を挟んで両側には、データ（ドレイン）バスライン４および外部引き出し電極１６の形成と同時にパターニングされたソース／ドレイン電極が形成されている。各ソース／ドレイン電極の端部は各動作半導体層４４とチャネル保護膜４５の積層領域に乗り上がり、基板方向に見て各ソース／ドレイン電極の端部と下層のゲート電極（Ｇ）とがオーバーラップする領域が形成されている。
【００６２】
エッチングストッパ型ＴＦＴは、ゲートバスライン２をマスクとした背面露光を用いて動作半導体層４４とチャネル保護膜４５のパターニングを行うため、形成された動作半導体層４４とチャネル保護膜４５は同一形状でゲートバスライン（ゲート電極）２の内方に形成される。このため、図７及び図８に示す静電気保護回路においても、図５及び図６に示す動作半導体層４４に相当する領域が動作半導体層４４上にチャネル保護膜４５を積層した構造となり、また基板面に向かって見た状態で、動作半導体層４４とチャネル保護膜４５は同一形状でゲートバスライン２の内方に形成されている。
【００６３】
次に、本発明の第３の実施の形態による液晶表示装置について図９及び図１０を用いて説明する。図９及び図１０は、アレイ側基板１上の静電気保護回路を基板面に向かって見た状態を示している。図９は、チャネルエッチング型ＴＦＴが形成される場合における静電気保護回路の構造を示し、図１０は、エッチングストッパ型ＴＦＴが形成される場合における静電気保護回路の構造を示している。本実施の形態による液晶表示装置も静電気保護回路に特徴を有しており、他の構成要素については第１の実施の形態で図１を用いて説明した構成と同一であるのでそれらの説明は省略する。また、静電気保護素子部においても、第１及び第２の実施の形態と同様の機能作用を有する構成要素には同一の符号を付してその説明は省略する。
【００６４】
本実施の形態の静電気保護回路は、図５を用いて説明した第２の実施の形態の静電気保護素子部２８、３０を隣接するバスライン間に形成することにより、ショートリング２０を形成しない点に特徴を有している。すなわち、第１のＴＦＴ３２のソース電極は隣接する２本のバスライン２（または４；以下記載を省略する）の一方に接続され、ドレイン電極は隣接する２本のバスライン２の他方に接続されている。また、第２のＴＦＴ３８のソース電極は隣接する２本のバスライン２の一方に接続され、３のＴＦＴ４０のソース電極は隣接する２本のバスライン２の他方に接続されている。以上の構成の相違を除き、本実施の形態の静電気保護回路によっても第２の実施の形態と同様の効果を得ることができる。
【００６５】
次に、本発明の第４の実施の形態による液晶表示装置について図１１乃至図１９を用いて説明する。本液晶表示装置の概略構成は第１の実施の形態で用いた図１と同様であるので説明は省略し、特徴的構成要素である静電気保護素子部２８、３０の回路構成について図１１を用いて説明する。但し、図４及び図５に示した構成と同様の機能作用を発揮する構成要素には同一の符号を付してその説明も省略する。
【００６６】
本実施形態による静電気保護素子部２８は、第２の実施形態と同様に第１乃至第３のＴＦＴ３２、３８、４０、及び導電体４２を有している。第２の実施形態と異なるのは容量１００を有している点にある。容量１００は、導電体４２と第１のＴＦＴ３２のゲート電極（Ｇ）との間に形成されている。静電気が発生した場合、容量１００により第２及び第３のＴＦＴ３８、４０に比べて第１のＴＦＴ３２の動作は緩やかになる。そのため、鋭いパルス状の電圧変化を生じる静電気の場合は、第２及び第３のＴＦＴ３８、４０に先に電流が流れて第１のＴＦＴ３２を保護することができる。
【００６７】
また、電圧上昇が緩やかな静電気の場合は、第２及び第３のＴＦＴ３８、４０に続いて第１のＴＦＴ３２が動作して電荷の解放に寄与するようになる。このように本実施の形態によれば、第２、第３のＴＦＴ３８、４０に予備的に電流が流れるため、第１のＴＦＴ３２にかかる負荷が軽減されており静電気保護回路の冗長性を向上させることができる。
【００６８】
また、第１のＴＦＴ３２のゲート電極（Ｇ）は、容量を介して外部取り出し電極１６、１８、及びショートリング２０の共通線２２、２４と接続されており、ゲート電極（Ｇ）の電位はこれら容量の充放電に要する時間の分だけ緩やかに変化する。従って、本実施の形態の構成によれば、緩やかな静電気に対しても十分対応することができる。
【００６９】
さらに本実施の形態では、第１のＴＦＴ３２のゲート電極（Ｇ）と第２、第３のＴＦＴ３８、４０の間の共通導電体４２の間に容量１００を挿入させているので、外部取り出し電極１６、１８とショートリング２０の共通線２２、２４との間の電位差が低くなっても容量１００の充放電に要する時間の分だけさらに長く導通状態を保つことができるため電荷解放の効率をより向上させることができる。また、容量１００を付加したことにより短絡による不具合に対する冗長性も向上している。本実施形態の場合も電荷は複数の経路で解放されるため、ＴＦＴが１個である従来の場合に比べて静電気保護素子としての冗長性が増すので、静電気で容易に破壊されない保護回路を形成することができる。
【００７０】
次に、本実施の形態による静電気保護回路の構造について図１２を用いて説明する。図１２（ａ）は、アレイ側基板１上の１つの静電気保護回路を基板面に向かってみた状態を示している。図１２（ｂ）は図１２（ａ）のＡ−Ａ’線で切断した断面を示している。図１２（ｃ）は、図１２（ａ）のＢ−Ｂ’線で切断した断面を示している。
【００７１】
図１２（ａ）において、図中左側で上下に延びる共通線２２と外部取り出し電極１６との間に静電気保護素子部２８が形成されている。図１２（ｂ）、（ｃ）に示すように、ゲートバスライン２及び画素領域のＴＦＴ６（図１参照）のゲート電極を形成する際にガラス基板５０上に同時に第１乃至第３のＴＦＴ３２、３８、４０のゲート電極（Ｇ）も形成される。第２及び第３のＴＦＴ３８、４０のゲート電極（Ｇ）は他の配線構造から電気的に孤立して形成されている。ゲート電極（Ｇ）及びガラス基板５０上にはゲート絶縁膜５２が形成されている。第１乃至第３のＴＦＴの各ゲート電極（Ｇ）上のゲート絶縁膜５２上にはａ−Ｓｉからなる動作半導体層４４がそれぞれパターニングされている。各動作半導体層４４を挟んで両側には、データ（ドレイン）バスライン４及び外部引き出し電極１６の形成と同時にパターニングされたソース／ドレイン電極が形成されている。各ソース／ドレイン電極の端部は各動作半導体層４４に乗り上げて形成されている。なお、ショートリング２２もデータバスライン４形成時に同時に形成される。素子形成領域全面にパッシベーション膜５４が形成されている。
【００７２】
第２及び第３のＴＦＴ３８、４０間のソース／ドレイン電極は導電体４２として機能すると共に、導電体４２下方にまで延びた第１のＴＦＴ３２のゲート電極（Ｇ）との間で、容量１００を形成している。
【００７３】
図１２に示した構成では、外部取り出し電極１６、１８及びショートリング２２、２４は共にデータバスライン４の形成と同時に同一の材料で形成されるが、これは本質的なことではない。例えば、図１３に示すようにゲートバスライン２の形成時に同時にゲートバスライン２と同じ金属層により外部取り出し電極１６、１８及びショートリング２２、２４を形成してもよい。そして図６を用いて説明したの同様の配線のつなぎ換えを行うことにより図１３に示す構成を得ることができる。
【００７４】
なお、上記図１２及び図１３に示す静電気保護回路の構造は、画素領域にチャネルエッチング型ＴＦＴが形成される液晶表示装置に適用される。これに対し、図１４及び図１５は図１２及び図１３に対応させて、エッチングストッパ型ＴＦＴを備えた液晶表示装置に本実施の形態による静電気保護回路を適用した例を示している。図１４及び図１５において、図１２及び図１３に示す構成と同一の機能作用を奏する構成には同一の符号を付してその説明は省略する。
【００７５】
第１乃至第３のＴＦＴ３２、３８、４０の各ゲート電極（Ｇ）上に形成されたゲート絶縁膜５２上にはａ−Ｓｉからなる動作半導体層４４と、動作半導体層４４とほぼ同じ形状をしたチャネル保護膜４５の積層領域がそれぞれパターニングされている。各動作半導体層４４とチャネル保護膜４５の積層領域を挟んで両側には、データ（ドレイン）バスライン４および外部引き出し電極１６の形成と同時にパターニングされたソース／ドレイン電極が形成されている。各ソース／ドレイン電極の端部は各動作半導体層４４とチャネル保護膜４５の積層領域に乗り上がり、基板方向に見て各ソース／ドレイン電極の端部と下層のゲート電極（Ｇ）とがオーバーラップする領域が形成されている。
【００７６】
エッチングストッパ型ＴＦＴは、ゲートバスライン２をマスクとした背面露光を用いて動作半導体層４４とチャネル保護膜４５のパターニングを行うため、形成された動作半導体層４４とチャネル保護膜４５は同一形状でゲートバスライン（ゲート電極）２の内方に形成される。このため、図１４及び図１５に示す静電気保護回路においても、図１２及び図１３に示す動作半導体層４４に相当する領域が動作半導体層４４上にチャネル保護膜４５を積層した構造となり、また基板面に向かって見た状態で、動作半導体層４４とチャネル保護膜４５は同一形状でゲートバスライン２の内方に形成されている。
【００７７】
次に、本実施の形態による静電気保護回路の変形例を図１６乃至図１９を用いて説明する。第１及び第２の実施の形態及び本実施の形態では、ショートリング２０及び静電気保護素子部２８、３０はアレイ側基板上で外部取り出し電極１６、１８の外側に位置している。従って、パネルスクライブ後に面取り工程によって除去することができる。一方、ショートリング２０を外部取り出し電極１６、１８より内側に配置すれば、ガラス基板のスクライブ領域を狭めてガラス基板を無駄なく有効に利用することができる。この場合にはショートリング２０及び静電気保護素子部２８、３０はパネルスクライブ後にも液晶表示パネルに残存することになり、各バスライン２、４は静電気保護回路を介して短絡するが、その抵抗は各バスライン間の干渉を無視できるほど大きいので、製品の品質には何ら影響を与えない。ショートリング２０の形成位置についてはこれ以降に説明する実施形態全てについて同様に考えることができる。
【００７８】
図１６は、データバスライン４の外部取り出し電極１８より内側にショートリング２０の共通線２４が形成された静電気保護回路の構造例を示している。図中上下に延びる共通線２４と、図示を省略した画素領域（共通線２４に関し外部取り出し電極１８の反対側）との間に静電気保護素子部３０が形成されている。ゲートバスライン２及び画素領域のＴＦＴ６（図１参照）のゲート電極を形成する際にガラス基板５０上に同時に第１乃至第３のＴＦＴ３２、３８、４０のゲート電極（Ｇ）が形成される。第２及び第３のＴＦＴ３８、４０のゲート電極（Ｇ）は他の配線構造から電気的に孤立して形成されている。また、共通線２４もゲートバスライン２形成時に同時に形成される。第１のＴＦＴ３２のドレイン電極（Ｄ）と第３のＴＦＴ４０のドレイン電極（Ｄ）は、コンタクトホール部７７を介して共通線２４に接続されている。
【００７９】
第２及び第３のＴＦＴ３８、４０間のソース／ドレイン電極は導電体４２として機能すると共に、導電体４２下方にまで延びた第１のＴＦＴ３２のゲート電極（Ｇ）との間で、容量１００を形成している。
【００８０】
また、本例においては、第２及び第３のＴＦＴ３８、４０のチャネル長を第１のＴＦＴ３２のチャネル長より短く形成している。こうすることにより、非常に鋭いパルス電圧で静電気がデータライン４に発生した場合には、第１のＴＦＴ３２が破壊される前に第２又は第３のＴＦＴ３８、４０が先に破壊されて第１のＴＦＴ３２を保護することができる。このため、第２又は第３のＴＦＴ３８、４０のいずれかが破壊されたとしてもデータバスライン４と共通線２４とが直接短絡することがないので、ＴＦＴ試験も含め、その後の工程に支障が生じることはない。また本例では、第２及び第３のＴＦＴ３８、４０のチャネル長を等しくし、且つ第１のＴＦＴ３２のチャネル長の約半分の長さにしている。また、第２及び第３のＴＦＴ３８、４０のチャネル幅を等しくし、且つ第１のＴＦＴ３２のチャネル幅と同程度の長さにしている。従って、第１のＴＦＴ３２の導電率と、第２及び第３のＴＦＴ３８、４０を直列にみたときの導電率がほぼ同一となり、静電気保護における電流の分担を第１のＴＦＴ３２と第２及び第３のＴＦＴ３８、４０とでほぼ半々に分けることができる。
【００８１】
図１７は、ゲートバスライン２の外部取り出し電極１６より内側にショートリング２０の共通線２２が形成された静電気保護回路の構造例を示している。図中上下に延びる共通線２２と、図示を省略した画素領域（共通線２２に関し外部取り出し電極１６の反対側）との間に静電気保護素子部２８が形成されている。ゲートバスライン２及び画素領域のＴＦＴ６（図１参照）のゲート電極を形成する際にガラス基板５０上に同時に第１乃至第３のＴＦＴ３２、３８、４０のゲート電極（Ｇ）が形成される。第２及び第３のＴＦＴ３８、４０のゲート電極（Ｇ）は他の配線構造から電気的に孤立して形成されている。
【００８２】
第１乃至第３のＴＦＴ３２、３８、４０のソース／ドレイン電極及び共通線２２は、データバスラインの形成と同時に同一の形成材料で形成される。第１のＴＦＴ３２のソース電極（Ｓ）と第２のＴＦＴ３８のソース電極（Ｓ）は、それぞれコンタクトホール部７８、７９を介してゲートバスライン２に接続さされている。
【００８３】
第２及び第３のＴＦＴ３８、４０間のソース／ドレイン電極は導電体４２として機能すると共に、導電体４２下方にまで延びた第１のＴＦＴのゲート電極（Ｇ）との間で、容量１００を形成している。
【００８４】
また、本例においても、図１６に示したのと同様に、第２及び第３のＴＦＴ３８、４０のチャネル長を等しくし、且つ第１のＴＦＴ３２のチャネル長の約半分の長さにしている。また、第２及び第３のＴＦＴ３８、４０のチャネル幅を等しくし、且つ第１のＴＦＴ３２のチャネル幅と同程度の長さにしている。従って、第１のＴＦＴ３２の導電率と、第２及び第３のＴＦＴ３８、４０を直列にみたときの導電率がほぼ同一となり、静電気保護における電流の分担を第１のＴＦＴ３２と第２及び第３のＴＦＴ３８、４０とでほぼ半々に分けることができる。
【００８５】
なお、上記図１６及び図１７に示す静電気保護回路の構造は、画素領域にチャネルエッチング型ＴＦＴが形成される液晶表示装置に適用される。これに対し、図１８及び図１９は図１６及び図１７に対応させて、エッチングストッパ型ＴＦＴを備えた液晶表示装置に本実施の形態による静電気保護回路を適用した例を示している。図１８及び図１９において、図１６及び図１７に示す構成と同一の機能作用を奏する構成には同一の符号を付してその説明は省略する。
【００８６】
形成された動作半導体層４４とチャネル保護膜４５は同一形状でゲートバスライン（ゲート電極）２の内方に形成される。このため、図１８及び図１９に示す静電気保護回路においても、図１６及び図１７に示す動作半導体層４４に相当する領域が動作半導体層４４上にチャネル保護膜４５を積層した構造となり、また基板面に向かって見た状態で、動作半導体層４４とチャネル保護膜４５は同一形状でゲートバスライン２の内方に形成されている。
【００８７】
上述のように、図１６及び図１７に示した構造では、第２及び第３のＴＦＴ３８、４０のチャネル長を第１のＴＦＴ３２のチャネル長の約半分にしている。それに対し、図１８及び図１９に示す構成での第２及び第３のＴＦＴ３８、４０のチャネル長は、第１のＴＦＴ３２のチャネル長の約半分より若干長く形成されているが、第１のＴＦＴ３２のチャネル長よりは短いので図１６及び図１７に示した構造と同様に静電気保護における電流の分担を半々にする効果を得ることができる。
【００８８】
次に、本発明の第５の実施の形態による液晶表示装置について図２０及び図２１を用いて説明する。上述の第１乃至第４の実施の形態では、各バスラインにそれぞれ１組の静電気保護素子部が形成されているのに対し、本実施の形態では静電気保護素子部に形成された素子をできるだけ共有化して、全体の素子数を少なくした液晶表示装置を示す。構成素子の不良発生率や素子の占有する面積等を考慮すると、構成素子数はできるだけ少なくしたほうが望ましい。
【００８９】
図２０に本実施の形態の静電気保護素子部の回路を示す。図２０に示すように静電気保護素子部２８−１、２８−２（または、３０−１、３０−２）は、外部取り出し電極１６−１、１６−２（または１８−１、１８−２）ごとにＴＦＴ３２−１、３２−２及び第１の抵抗体３４−１、３４−２が形成されている。第２の抵抗体３６は各素子部２８−１、２８−２に形成されていない。その代わり、第１のＴＦＴ３２−１、３２−２のゲート電極（Ｇ）が接続した導電体４２と共通線２２、２４とが、第２の抵抗体としての１個の共用抵抗体３７で接続されている。共用抵抗体３７を設けることにより、静電気保護素子部の構成素子数を第１乃至第４の実施の形態に比して３／４に減らすことができる。
【００９０】
例えば、静電気により共通線２２に対して正の高電圧が外部取り出し電極１６−１のバスラインに発生すると、ＴＦＴ３２−１、３２−２のゲート電極（Ｇ）には静電気によって発生した高電圧を第１の抵抗体３４−１と共用抵抗体３７で分割した値の電圧が印加される。その結果、ＴＦＴ３２−１、３２−２の導電率が急激に大きくなるため、ＴＦＴ３２−１、３２−２を介して静電気による電荷が解放される。このとき、ＴＦＴ３２−１、３２−２だけでなく、第１の抵抗体３４−１、３４−２、共用抵抗体３７を介しても電荷は解放され、ＴＦＴ３２−１を流れる電流は緩和されるので、静電気保護素子としての冗長性が増して静電気で容易には破壊されない静電気保護回路を実現できる。
【００９１】
次に、図２１を用いて本実施の形態の変形例について説明する。図２１に示す構成は、静電気保護回路の構成素子数をできるだけ少なくするため、図２０に示した構成をさらに進めて、ｎ（ｎは３以上の整数）本以上のバスラインの静電気保護素子部２８−１〜２８−ｎ（または３０−１〜３０−ｎ）間で１個の共用抵抗体３７を共用している点に特徴を有している。
【００９２】
外部取り出し電極１６−１〜１６−ｎごとに設けられた静電気保護素子部２８−１〜２８−ｎには、それぞれＴＦＴ３２−１〜３２−ｎ及び第１の抵抗体３４−１〜３４−ｎが形成されている。第２の抵抗体３６は各素子部２８−１〜２８−ｎに形成されていない。その代わり、第１のＴＦＴ３２−１〜３２−ｎのゲート電極（Ｇ）が接続された導電体４２と共通線２２、２４とが、個々の第２の抵抗体に代えて１個の第２の抵抗体としての共用抵抗体３７で接続されている。
【００９３】
全てのバスラインの静電気保護素子部２８、３０について個々の第２の抵抗体に代えて共有抵抗体３７を用いることにすれば、バスライン１本あたりの構成素子数をほぼ２個にすることができ、第１実施の形態での静電気保護回路で使用される素子数を約半分まで減らすことが可能である。
【００９４】
次に、本発明の第６の実施の形態による液晶表示装置について図２２乃至図２６を用いて説明する。上記第２の実施の形態による液晶表示装置では各バスラインにそれぞれ１組の静電気保護素子部が形成されているのに対し、本実施の形態では、第５の実施の形態と同様に、静電気保護素子部に形成された素子をできるだけ共有化して、全体の素子数を少なくした液晶表示装置を示す。
【００９５】
図２２に本実施の形態の静電気保護素子部の回路を示す。図２２に示すように静電気保護素子部２８−１、２８−２（または、３０−１、３０−２）は、外部取り出し電極１６−１、１６−２（または１８−１、１８−２）ごとに第１のＴＦＴ３２−１、３２−２及び第２のＴＦＴ３８−１、３８−２が形成されている。第３のＴＦＴ４０は各素子部２８−１、２８−２に形成されていない。その代わり、第１のＴＦＴ３２−１、３２−２のゲート電極（Ｇ）が接続した導電体４２と共通線２２、２４とが、個々の第３のＴＦＴに代えて１個の第３のＴＦＴとしての共用ＴＦＴ４１で接続されている。共用ＴＦＴ４１を設けることにより、静電気保護素子部の構成素子数を第１乃至第４の実施の形態に比して３／４に減らすことができる。
【００９６】
例えば静電気により共通線２２に対して正の高電圧が外部取り出し電極１６−１のバスラインに発生すると、第２のＴＦＴ３８−１と共用ＴＦＴ４１のゲート電極（Ｇ）にはそれぞれ寄生容量（Ｃ２gs、Ｃ２gd、Ｃｃgs、Ｃｃgd）によって内分された高電圧が印加されて第２のＴＦＴ３８−１、共用ＴＦＴ４１でチャネルが形成される。その結果、第２のＴＦＴ３８−１及び共用ＴＦＴ４１を通して電流が流れ、導電体４２の電位も上昇する。それにより第１のＴＦＴ３２−１にチャネルが形成されて導電率が大きくなるため静電気による電荷が解放される。この場合でも電荷は複数の経路で解放されるため、ＴＦＴが１個である従来の場合に比べて第１のＴＦＴ３２に流れる電荷の量が緩和されるので、静電気保護素子としての冗長性が増して静電気で容易には破壊されない保護回路を形成することができる。
【００９７】
次に、本実施の形態による静電気保護回路の構造について図２３及び図２４を用いて説明する。図２３は、アレイ側基板１上の１つの静電気保護回路を基板面に向かってみた状態を示している。図２３は、チャネルエッチング型ＴＦＴが形成される場合における静電気保護回路の構造を示している。図２３において、図中左側で上下に延びる共通線２２と外部取り出し電極１６−１、１６−２との間に静電気保護素子部２８−１、２８−２が形成されている。
【００９８】
本例では、導電体４２が図中上下に延びて、コンタクトホール５６−１、５８−１を介して静電気保護素子部２８−１側の第１のＴＦＴ３２−１とＩＴＯ層４３により接続されている。また、導電体４２は、コンタクトホール５６−２、５８−２を介して静電気保護素子部２８−２側の第１のＴＦＴ３２−２とＩＴＯ層４３により接続されている。
【００９９】
共用ＴＦＴ４１のゲート電極（Ｇ）上のゲート絶縁膜上にはａ−Ｓｉからなる動作半導体層４４がパターニングされている。動作半導体層４４を挟んで両側には、導電体４２のほぼ中央部から引き出された共用ＴＦＴ４１のドレイン電極（Ｄ）が接続されている。共用ＴＦＴ４１のソース電極は、共通線２２、２４に接続されている。共用ＴＦＴ４１のソース／ドレイン電極の端部は動作半導体層４４に乗り上がり、基板面方向に見て各ソース／ドレイン電極の端部と下層のゲート電極（Ｇ）とがオーバーラップする領域が形成されている。導電体４２、外部引き出し電極１６−１、１６−２、及び共通線２２、２４はデータバスライン４を形成する際に同時に形成されている。
【０１００】
図２４は、エッチングストッパ型ＴＦＴが形成される場合における静電気保護回路の構造を示している。共用ＴＦＴ４１のゲート電極（Ｇ）上のゲート絶縁膜上にはａ−Ｓｉからなる動作半導体層４４と、動作半導体層４４とほぼ同じ形状をしたチャネル保護膜４５の積層領域がそれぞれパターニングされている。各動作半導体層４４とチャネル保護膜４５の積層領域を挟んで両側には、導電体４２のほぼ中央部から引き出された共用ＴＦＴ４１のドレイン電極（Ｄ）が接続されている。共用ＴＦＴ４１のソース電極は、共通線２２、２４に接続されている。共用ＴＦＴ４１のソース／ドレイン電極の端部は各動作半導体層４４とチャネル保護膜４５の積層領域に乗り上がり、基板面方向に見て各ソース／ドレイン電極の端部と下層のゲート電極（Ｇ）とがオーバーラップする領域が形成されている。導電体４２、外部引き出し電極１６−１、１６−２、及び共通線２２、２４はデータバスライン４を形成する際に同時に形成されている。
【０１０１】
次に、図２５を用いて本実施の形態の変形例について説明する。図２５に示す構成は、静電気保護回路の構成素子数をできるだけ少なくするため、図２３に示した構成をさらに進めて、ｎ（ｎは３以上の整数）本以上のバスラインの静電気保護素子部２８−１〜２８−ｎ（または３０−１〜３０−ｎ）間で１個の共用ＴＦＴ４１を用いている点に特徴を有している。
【０１０２】
外部取り出し電極１６−１〜１６−ｎごとに設けられた静電気保護素子部２８−１〜２８−ｎには、それぞれ第１のＴＦＴ３２−１〜３２−ｎ及び第２のＴＦＴ３８−１〜３８−ｎが形成されている。第３のＴＦＴ４０は各素子部２８−１〜２８−ｎに形成されていない。その代わり、第１のＴＦＴ３２−１〜３２−ｎのゲート電極（Ｇ）が接続された導電体４２と共通線２２、２４とが、個々の第３のＴＦＴに代えて１個の第３のＴＦＴとしての共用ＴＦＴ４１で接続されている。
【０１０３】
全てのバスラインの静電気保護素子部２８、３０について第３のＴＦＴ４０に代えて共有ＴＦＴ４１を用いることにすれば、バスライン１本あたりの構成素子数はほぼ２個にすることができ、第２の実施の形態での静電気保護回路で使用される素子数を約半分まで減らすことが可能である。
【０１０４】
次に、本実施の形態による静電気保護回路の他の構造例について図２６及び図２７を用いて説明する。図２６及び図２７は、アレイ側基板１上の１つの静電気保護回路を基板面に向かってみた状態を示している。図２６は、チャネルエッチング型ＴＦＴが形成される場合における静電気保護回路の構造を示し、図２７は、エッチングストッパ型ＴＦＴが形成される場合における静電気保護回路の構造を示している。図２６及び図２７において、図中左側で上下に延びる共通線２２と外部取り出し電極１６−１〜１６−ｎとの間に静電気保護素子部２８−１〜２８−ｎが形成されている。
【０１０５】
本例では、導電体４２が図中上下に延びて、複数の第１のＴＦＴ３２−１〜３２−ｎのゲート電極に接続されている。また、導電体４２にコンタクトホールを介して第２のＴＦＴ３８−１〜３８−ｎがＩＴＯ層４３により接続されている。共用ＴＦＴ４１の構造は図２３あるいは図２４を用いて説明したのと同一であるので説明は省略する。共用ＴＦＴ４１のドレイン電極は、コンタクトホールを介してＩＴＯ層４３により導電体４２に接続され、ソース電極は共通線２２、２４に接続されている。
【０１０６】
次に、本発明の第７の実施の形態による液晶表示装置について図２８乃至図３２を用いて説明する。上記第３の実施の形態による液晶表示装置では各バスラインにそれぞれ１組の静電気保護素子部が形成されているのに対し、本実施の形態では、第５及び第６の実施の形態と同様に、静電気保護素子部に形成された素子をできるだけ共有化して、全体の素子数を少なくした液晶表示装置を示す。
【０１０７】
図２８に本実施の形態の静電気保護素子部の回路を示す。図２８に示すように各静電気保護素子部２８−１、２８−２には容量１００−１、１００−２が形成されている。第３のＴＦＴ４０は静電気保護素子部２８−１、２８−２に形成されていない。その代わり、第１のＴＦＴ３２−１、３２−２のゲート電極（Ｇ）が接続した導電体４２と共通線２２、２４とが、個々の第３のＴＦＴに代わる１個の第３のＴＦＴとしての共用ＴＦＴ４１で接続されている。共用ＴＦＴ４１を設けることにより、静電気保護素子部の構成素子数を第１乃至第４の実施の形態に比して３／４に減らすことができる。
【０１０８】
本実施形態の場合も、容量１００を有していることにより、静電気が発生した場合の第１のＴＦＴ３２−１、３２−２の動作は、第２のＴＦＴ３８−１、３８−２及び及び共用ＴＦＴ４１に比べて緩やかになる。そのため、鋭いパルス状の電圧変化を生じる静電気の場合は、第２のＴＦＴ３８−１、３８−２及び共用ＴＦＴ４１に先に電流が流れて第１のＴＦＴ３２−１、３２−２を保護することができる。
【０１０９】
また、電圧上昇が緩やかな静電気の場合は、第２のＴＦＴ３８−１、３８−２及び共用ＴＦＴ４１に続いて第１のＴＦＴ３２−１、３２−２が動作して電荷の解放に寄与するようになる。本実施の形態によれば、第２のＴＦＴ３８−１、３８−２及び共用ＴＦＴ４１に予備的に電流が流れるため、第１のＴＦＴ３２−１、３２−２にかかる負荷が軽減されており静電気保護回路の冗長性を増すことができる。
【０１１０】
また、第１のＴＦＴ３２−１、３２−２のゲート電極（Ｇ）は、容量を介してそれぞれ外部取り出し電極１６−１、１８−１、１６−２、１８−２、及びショートリング２０の共通線２２、２４と接続されており、ゲート電極（Ｇ）の電位はこれら容量の充放電に要する時間分だけ緩やかに変化する。従って、本実施の形態の構成によれば、緩やかな静電気であっても十分対応することができる。
【０１１１】
さらに本実施の形態では、第１のＴＦＴ３２−１、３２−２のゲート電極（Ｇ）と第２のＴＦＴ３８−１、３８−２及び共用ＴＦＴ４１の間の共通導電体４２の間に容量１００−１、１００−２を挿入させているので、外部取り出し電極１６、１８とショートリング２０の共通線２２、２４との間の電位差が低くなっても容量１００−１、１００−２の充放電に要する時間の分だけさらに長く導通状態を保つことができるため電荷解放の効率をより向上させることができる。また、容量１００−１、１００−２を付加したことにより短絡による不具合に対する冗長性も向上している。本実施形態の場合も電荷は複数の経路で解放されるため、ＴＦＴが１個である従来の場合に比べて静電気保護素子としての冗長性が増すので、静電気による素子の破壊が生じにくくなる。
【０１１２】
次に、本実施の形態による静電気保護回路の構造について図２９を用いて説明する。図２９は、アレイ側基板１上の１つの静電気保護回路を基板面に向かってみた状態を示している。図２９は、チャネルエッチング型ＴＦＴが形成される場合における静電気保護回路の構造を示し、図３０は、エッチングストッパ型ＴＦＴが形成される場合における静電気保護回路の構造を示している。図２９及び図３０に示す構造は図２３及び図２４に示す構造に対して、第１のＴＦＴ３２−１、３２−２のゲート電極が導電体４２下層に絶縁膜を介して位置することにより容量１００−１、１００−２が形成されている点にある。それ以外の構成は図２３及び図２４に示したのと同一であるので説明は省略する。
【０１１３】
次に、図３１乃至図３３を用いて本実施の形態の変形例について説明する。図３１乃至図３３に示す構成は、静電気保護回路の構成素子数をできるだけ少なくするため、図２８に示した構成をさらに進めて、ｎ（ｎは３以上の整数）本以上のバスラインの静電気保護素子部２８−１〜２８−ｎ（または３０−１〜３０−ｎ）間で１個の共用ＴＦＴ４１を用いている点に特徴を有している。図３１、図３２、及び図３３に示す回路構成及び素子構造は、図２５、図２６、及び図２７に対して、第１のＴＦＴ３２−１〜３２−ｎのゲート電極が導電体４２下層に絶縁膜を介して位置することにより容量１００−１〜１００−ｎが形成されている点にある。それ以外の構成は図２５、図２６、及び図２７に示したのと同一であるので説明は省略する。
【０１１４】
以上説明した第１乃至第７の実施の形態による静電気保護回路が形成されたアレイ側基板１の説明において、動作半導体層４４あるいはチャネル保護膜４５上にソース／ドレイン電極が直接形成されているようにみえるが、現実には動作半導体層４４あるいはチャネル保護膜４５と、ソース／ドレイン電極との間に接続抵抗を低くするためのｎ+ａ−Ｓｉ層が形成されている。
【０１１５】
チャネルエッチング型ＴＦＴであれば、動作半導体層４４のａ−Ｓｉ層上にｎ+ａ−Ｓｉ層が形成されている。チャネル部のｎ+ａ−Ｓｉ層はソース／ドレイン電極のパターニング時に除去される。当該パターニング時に除去されないｎ+ａ−Ｓｉ層はソース／ドレイン電極形成金属層とａ−Ｓｉ層との間に残存する。
また、エッチングストッパ型ＴＦＴの場合には、ソース／ドレイン電極およびデータバスラインの下地にｎ+ａ−Ｓｉ層が形成されている。
【０１１６】
以上説明した第１乃至第７の実施の形態による静電気保護回路が形成されたアレイ側基板１に対するＴＦＴの製造工程において、ＴＦＴ検査ではなく単にバスラインの断線／短絡を検出するためのオープン／ショート検査（Ｏ／Ｓ検査）によりパネルの良否判断をする場合がある。この場合、層間短絡を検出するためには、ゲートバスライン２側のショートリング２０の共通線２２と、データバスライン４側の共通線２４とを高抵抗成分で電気的に分離する必要がある。そこで一例として図３４に示すような構成を取ることができる。図３４において、共通線２２と共通線２４との交差部には、例えば第１乃至第４の実施の形態で図２乃至図１９を用いて説明した静電気保護素子部２８、３０と同様の構成を有する層間分離部２３が形成されている。
【０１１７】
また、図３４に示すように、ショートリング２０の共通線２２、２４のいずれか（図３４では共通線２２）を、例えば対向基板側の共通電極１２またはグランドと接続する接続端子２５に接続して、より確実にＴＦＴやバスラインを静電気による障害から保護するようにすることもできる。
【０１１８】
次に、本発明の第８の実施の形態による液晶表示装置について説明する。まず、本実施の形態で用いるＴＦＴ−ＬＣＤのアレイ側基板の製造プロセスを簡単に説明する。第１に、アレイ側基板上にゲートメタルを成膜してパターニングし、ゲートバスライン及び各画素領域のＴＦＴのゲート電極を形成する。第２に、全面にゲート絶縁膜を形成し、その上にＴＦＴの動作半導体膜となるａ−Ｓｉ層、及びチャネル保護膜を形成するための絶縁膜をこの順に成膜する。第３に、ゲートバスライン及びゲート電極をマスクとする背面露光と、ゲートバスライン上のａ−Ｓｉ層を画素領域から電気的に分離するための通常のマスクを用いた露光により上記絶縁膜をパターニングしてチャネル保護膜を形成する。第４に、オーミックコンタクト層となるｎ+層とドレイン／ソース電極及びデータバスラインを形成するためのドレインメタル（例えば、Ｔｉ（チタン））層をこの順に全面に成膜する。第５に、ｎ+層とドレインメタル層をパターニングしてドレイン／ソース電極及びデータバスラインを形成する。第６に、全面にパッシベーション膜（例えば、ＳｉＮ膜（シリコン窒化膜））を形成してからパターニングし、所定位置のパッシベーション膜にコンタクトホールを形成する。第７に、ＩＴＯを全面に成膜してからパターニングし、画素電極を形成する。以上の工程において、第１、第３、第５、第６、及び第７の工程に露光工程が含まれており、全部で５枚のマスクを用いる５枚マスクプロセスとなっている。
【０１１９】
さて、以上の工程を含んで形成される本液晶表示装置における静電気保護回路について図３５乃至図３９を用いて詳細に説明する。なお、本実施形態において、第１乃至第７の実施の形態と同一の機能作用を有する構成要素には同一の符号を付している。
【０１２０】
図３５（ａ）は、アレイ側基板をその基板面に向かって見た状態を示している。図３５（ｂ）は、図３５（ａ）のＡ−Ａ線で切断した断面を示している。図３５は、ガラス基板であるアレイ側基板１上のデータバスライン４（図示せず）から外部取り出し電極１８が引き出されて形成されている状態を示している。外部取り出し電極１８先端には静電気保護素子部３０が形成され、静電気保護素子部３０を介して外部取り出し電極１８とショートリング２０の共通線２４が接続されている。以上の構成は、ゲートバスライン２及びその外部取り出し電極１６についても図示を省略したが同様の構成となっている。
【０１２１】
図３５（ｂ）に示すように、アレイ側基板１上に上記の第２の工程によるゲート絶縁膜５２が形成され、その上に、第４の工程でのドレインメタル層をパターニングして外部取り出し電極１８と共通線２４が形成されている。また、外部取り出し電極１８と共通線２４の対向側には、静電気保護素子部３０の一部を構成するドレインメタル層をパターニングした金属層２００が形成されている。対向する金属層２００両端部間はパッシベーション膜５４が埋め込まれて電気的に分離されている。対向する金属層２００両端部上にはパッシベーション膜５４を開口したコンタクトホール９８がそれぞれ形成されている。２つのコンタクトホール内壁及び両者間に第７の工程で成膜された導電膜のＩＴＯ層４３がパターニングされており、対向する２つの金属層２００はＩＴＯ層４３により電気的に接続されている。この場合、下層のドレインメタル（Ｔｉ）と上層メタル（ＩＴＯ）とはオーミック接続になり、コンタクトホールのサイズにより抵抗成分が変化する。下層メタルにＴｉを用い、ＩＴＯ成膜前に熱処理（例えば、１８０℃〜２１５℃程度）を行い、且つコンタクトホール９８の径がφ＝４μｍである場合には、形成される抵抗成分は７〜８ｋΩとなる。コンタクトホール９８は上述の第６の工程で形成されるものであり、ＩＴＯ膜も第７の工程で形成されるものであるから、従来の製造工程を何ら変更することなく静電気保護回路を形成することができる。
【０１２２】
図３６（ａ）および（ｂ）は静電気保護素子部３０を高抵抗にするためにコンタクトホール９８を複数個直列接続した本実施形態の変形例を示している。図３６（ａ）では、外部取り出し電極１８と共通線２４の対向側に設けられ先端が対向する２つの金属層２００の間に、さらに島状の複数の金属層２０２が形成されている。直列に整列した複数の金属層２０２の両端部上のパッシベーション膜５４にはコンタクトホール９８が形成されている。隣り合う金属層２００、２０２はコンタクトホール９８を介してＩＴＯ層４３により電気的に接続されている。
【０１２３】
図３６（ｂ）に示す構造は、直線上に整列した金属層２００、２０２の各対向端部近傍に、電気的に独立した島状の金属層２０４が設けられ、それらの両端部にコンタクトホール９８が形成されている。そして、金属層２００、２０２の各対向端部は、金属層２０４とコンタクトホール９８を介してＩＴＯ層４３の接続層で接続されている。このようにして、静電気保護素子部３０を蛇行配置させることにより、共通線２４と外部取り出し電極１８との間の距離を短くさせることが可能になる。
【０１２４】
アレイ検査装置により画素電極とコモン電極間にチャージングした電荷を積分回路により読み出す場合には、アイソレーション抵抗として抵抗値が１００ｋΩ以上あるのが望ましい。従って図３６に示すような構成を採用してコンタクトホール９８の数を１４個以上にすれば、アレイ検査に影響しない静電気保護回路を実現できる。このように本実施の形態によれば、コンタクトホールを介して抵抗体を複数段接続することにより任意の値の抵抗成分を有する静電気保護回路を形成することができる。
【０１２５】
次に、本実施の形態による静電気保護素子部において下層メタルを多層構造とした変形例について図３７を用いて説明する。図３７は静電気保護素子部の形成工程断面を示しており、（Ａ）列はゲートバスライン側を示し、（Ｂ）列はデータバスライン側を示している。また、（ａ）行〜（ｅ）行は各工程での処理を示している。まず図３７（ａ）において、ガラス基板であるアレイ側基板１上にゲートバスライン及び各画素領域のＴＦＴのゲート電極を形成する際、ゲートバスライン２側の静電気保護素子部２８の金属層２００ｇをゲートメタルで同時に形成する。金属層２００ｇの形成と共にショートリング２０の共通線２２をゲートメタルで同時に形成することもできる。次いで、例えばＳｉＮ（窒化シリコン）を用いて全面にゲート絶縁膜５２を形成する。
【０１２６】
次に、図３７（ｂ）に示すように、データバスライン４及び各画素領域のＴＦＴのドレイン／ソース電極を形成する際、ドレインメタルを用いて同時に、データバスライン４側の静電気保護素子部３０の金属層２００ｄを形成する。ドレインメタル層は下層から順にＴｉ／Ａｌ／Ｔｉで構成されている。なお、金属層２００ｄの形成と共にショートリング２０の共通線２４をドレインメタルで同時に形成することもできる。次いで、全面にパッシベーション膜５４を形成する。
【０１２７】
次に、図３７（ｃ）に示すように、金属層２００ｇ、２００ｄ上のパッシベーション膜５４を開口してコンタクトホール９８を形成する。さらに図３７（ｄ）に示すように、金属層２００ｇ上のゲート絶縁膜５２をエッチングして金属層２００ｇ上部が露出するコンタクトホール９８を形成する。パッシベーション膜５４とゲート絶縁膜５２を一括してエッチングするプロセスでは、ゲート絶縁膜４２をエッチングしている間はドレインメタル最上層のＴｉ層がエッチングストッパとして機能する。このときドレインメタル最上層のＴｉの膜厚が薄いと下層のＡｌ層が露出することがある。
【０１２８】
次に、図３７（ｅ）に示すように、隣接する所定の金属層２００、２０２等がコンタクトホール９８を介して電気的に接続されるように、表示電極形成時のＩＴＯパターニングしてＩＴＯ層４３を形成する。このとき、ＩＴＯ層４３ａと金属層２００ｄのＡｌ層とはショットキー接続となり、コンタクトホール９８内にリング状に残存するＴｉ層とＩＴＯ層４３ｂとはオーミック接続となるため全体の接触抵抗を高くすることができる。例えばドレインメタルをＴｉ（２０ｎｍ）／Ａｌ（７５ｎｍ）／Ｔｉ（２０ｎｍ）とすると金属層２００ｄ上のコンタクトホール１個当たりの接触抵抗は３５〜３６ｋΩになり、金属層２００ｄを３〜４個直列接続すればアレイ検査が可能な状態が得られる。
【０１２９】
なお、ＩＴＯ層４３の形成前であってコンタクトホール９８底部にメタル層が露出した状態で熱処理温度を変えることにより、メタル／ＩＴＯの接触抵抗を変化させることが可能である。より高抵抗の素子が必要な場合には当該ベーク温度を高くすればよい。
【０１３０】
このようにして形成される抵抗成分は抵抗値を１０ＭΩ以上にすることも可能であり、パネル完成後において各バスラインに走査信号や画像信号等を印加をしても、この高抵抗成分により隣接するバスラインに影響を及ぼさないようにすることができる。従って、これら高抵抗成分はパネル完成後にもパネル内に残存させることができる。このため、パネルが完成してからユニット組み立て工程における静電気障害も防止することができ、より高い歩留りで液晶表示装置を製造することができ、また装置の信頼性を向上させることができるようになる。
【０１３１】
本実施の形態では、各バスライン２、４とショートリング２０（共通線２２、２４）との間に複数のコンタクトホール９８を直列配列することで任意の抵抗値の抵抗成分を配置できることを説明したが、本実施形態はこれに限られず、図３８に示すように、隣接するゲートバスライン２間、あるいは隣接するデータバスライン４間に本実施の形態による構造を形成することも可能である。この場合にも、金属層２００、２０２等に設けられたコンタクトホール間をＩＴＯ層で接続して十分な高抵抗素子を形成することによりパネル完成後もパネル内に静電気保護回路を残存させることができる。もちろん隣接するバスライン間に限らず、高抵抗成分が必要な任意の場所に本実施の形態による静電気保護素子部を製造プロセスの変更なしに形成することが可能である。
【０１３２】
また、ＴＦＴ製造工程において、アレイ検査を用いないで単にバスラインの断線／短絡を検出するためのオープン／ショート検査（Ｏ／Ｓ検査）によりパネルの良否判断をする場合がある。この場合、層間短絡を検出するためには、ゲートバスライン２側のショートリング２０の共通線２２と、データバスライン４側の共通線２４とを高抵抗成分で電気的に分離する必要がある。そこで一例として図３９に示すような構成を取ることができる。図３９の破線１２０で示すブロック内は、ショートリング２０を構成する共通線２２と共通線２４の接続状態を示している。図３９に示すように、ゲートメタル層をパターニングして形成した共通線２２の端部が露出するコンタクトホール１２１と、ドレインメタル層をパターニングして形成した共通線２４の端部が露出するコンタクトホール１２２とをＩＴＯ層４３で接続することにより接続端部で容易に高抵抗部を形成することが可能である。コンタクトホール１２２での高抵抗部の形成は上述の図３７（ｄ）、（ｅ）に示した方式を採用することにより抵抗値を任意に調整することが可能である。
【０１３３】
なお、上記実施の形態において、絶縁膜としてシリコン窒化膜を用いているが、シリコン酸化膜（ＳｉＯ2膜）を用いることももちろん可能である。また、上記実施の形態では、コンタクトホール９８間の接続層にＩＴＯを用いているが、本実施の形態はこれに限られず、他の比較的抵抗値の高い材料を用いるようにしてももちろんよい。また、ドレインメタルとしてＴｉ／Ａｌ／Ｔｉの積層構造を用いたが上層の金属層はＴｉに代えてモリブデン（Ｍｏ）、タングステン（Ｗ）、あるいはタンタル（Ｔａ）、及びそれらの合金、あるいはそれらの窒化酸化物を用い、中間層のＡｌに代えて、銅（Ｃｕ）、Ａｌ合金、Ｃｕ合金等を用いることができる。
なお、上記実施の形態における図３５乃至図３９に示された各構造は、図３４に示す層間分離部２３に適用可能である。
【０１３４】
以上説明したように本実施の形態によれば、高抵抗成分を容易に形成することができ、且つ抵抗値の制御も可能であるので、静電気による素子破壊を防止すると共に高精度でアレイ検査を行うことができるようになる。またパネル完成後、ユニット組み立て工程における静電気破壊まで対処することができるようになるので、製造歩留りの向上による生産量の増加、さらに信頼性の高い装置を提供することができるようになる。
【０１３５】
なお、上記第１乃至第８の実施の形態では、ａ−Ｓｉを動作半導体層に用いたチャネルエッチング型ＴＦＴあるいはエッチングストッパ型ＴＦＴを形成したアレイ基板を例にとって説明したが、本発明はそれらに限らず、例えば、低温ポリシリコン製造プロセスによりｐ−Ｓｉ（ポリシリコン）を動作半導体層に用いたＴＦＴ構造を備えたアレイ基板にももちろん適用可能である。
【０１３６】
また、上記実施の形態で図５、図６、あるいは図９等に例示したチャネルエッチング型ＴＦＴの動作半導体層４４は、ソース／ドレイン電極方向の端部がゲート電極Ｇの外方にまで延びて形成されている。しかしながら、動作半導体層４４のソース／ドレイン電極方向の端部がゲート電極Ｇの内方に位置して形成されるチャネルエッチング型ＴＦＴも存在し、本発明はもちろん当該ＴＦＴを備えたアレイ基板に適用することが可能である。
【０１３７】
【発明の効果】
以上の通り、本発明によれば、冗長性に優れた静電気保護回路を備えた液晶表示装置を実現できる。また本発明によれば、比較的低い電圧が長時間発生する静電気に対しても十分な保護機能を備えた液晶表示装置を実現できる。
【０１３８】
またさらに本発明によれば、基板組立工程の最終段階まで静電気対策の施せる液晶表示装置を実現できる。さらに本発明によれば、静電気保護素子部がパネルサイズに影響を与えない液晶表示装置を実現できる。またさらに本発明によれば、素子構造が簡素で電流制御面で不利のない静電気保護素子部を有する液晶表示装置を実現できる。
【０１３９】
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による液晶表示装置の概略の構成を示す図である。
【図２】本発明の第１の実施の形態による静電気保護素子部の回路構成及び動作を示す図である。
【図３】本発明の第１の実施の形態による静電気保護素子部の他の回路構成例を示す図である。
【図４】本発明の第２の実施の形態による液晶表示装置の特徴的構成要素である静電気保護素子部の回路構成を示す図である。
【図５】本発明の第２の実施の形態による静電気保護回路の構造を示す図である。
【図６】本発明の第２の実施の形態による液晶表示装置の静電気保護回路の変形例を示す図である。
【図７】本発明の第２の実施の形態による静電気保護回路の他の構造例を示す図である。
【図８】本発明の第２の実施の形態による液晶表示装置の静電気保護回路の他の変形例を示す図である。
【図９】本発明の第３の実施の形態による液晶表示装置の静電気保護回路を基板面に向かってみた状態を示す図である。
【図１０】本発明の第３の実施の形態による液晶表示装置の静電気保護回路の他の構成例を基板面に向かってみた状態を示す図である。
【図１１】本発明の第４の実施の形態による液晶表示装置の特徴的構成要素である静電気保護素子部の回路の構成を示す図である。
【図１２】本発明の第４の実施の形態による静電気保護回路の構造を示す図である。
【図１３】本発明の第４の実施の形態による静電気保護回路の構造の変形例を示す図である。
【図１４】本発明の第４の実施の形態による静電気保護回路の他の構造を示す図である。
【図１５】本発明の第４の実施の形態による静電気保護回路の構造の他の変形例を示す図である。
【図１６】本発明の第４の実施の形態による静電気保護回路の変形例を示す図である。
【図１７】本発明の第４の実施の形態による静電気保護回路の他の変形例を示す図である。
【図１８】本発明の第４の実施の形態による図１６に示す静電気保護回路の変形例を示す図である。
【図１９】本発明の第４の実施の形態による図１７に示す静電気保護回路の変形例を示す図である。
【図２０】本発明の第５の実施の形態による液晶表示装置の静電気保護素子部の回路を示す図である。
【図２１】本発明の第５の実施の形態による液晶表示装置の静電気保護回路の変形例を示す図である。
【図２２】本発明の第６の実施の形態による液晶表示装置の静電気保護素子部の回路を示す図である。
【図２３】本発明の第６の実施の形態による液晶表示装置の静電気保護回路の構造を示す図である。
【図２４】本発明の第６の実施の形態による液晶表示装置の静電気保護回路の他の構造を示す図である。
【図２５】本発明の第６の実施の形態による液晶表示装置の静電気保護回路の変形例を示す図である。
【図２６】本発明の第６の実施の形態による液晶表示装置の静電気保護回路の変形例の構造を示す図である。
【図２７】本発明の第６の実施の形態による液晶表示装置の静電気保護回路の他の変形例の構造を示す図である。
【図２８】本発明の第７の実施の形態による液晶表示装置の静電気保護素子部の回路を示す図である。
【図２９】本発明の第７の実施の形態による液晶表示装置の静電気保護回路の構造を示す図である。
【図３０】本発明の第７の実施の形態による液晶表示装置の静電気保護回路の他の構造を示す図である。
【図３１】本発明の第７の実施の形態による液晶表示装置の静電気保護回路の変形例を示す図である。
【図３２】本発明の第７の実施の形態による液晶表示装置の静電気保護回路の変形例の構造を示す図である。
【図３３】本発明の第７の実施の形態による液晶表示装置の静電気保護回路の他の変形例の構造を示す図である。
【図３４】本発明の第１乃至第７の実施の形態による液晶表示装置の静電気保護回路の変形例の構造を示す図である。
【図３５】本発明の第８の実施の形態による液晶表示装置の静電気保護回路の構造を示す図である。
【図３６】本発明の第８の実施の形態による液晶表示装置の静電気保護回路の変形例の構造を示す図である。
【図３７】本発明の第８の実施の形態による液晶表示装置の静電気保護回路の製造工程を示す図である。
【図３８】本発明の第８の実施の形態による液晶表示装置の静電気保護回路の他の変形例の構造を示す図である。
【図３９】本発明の第８の実施の形態による液晶表示装置の静電気保護回路の応用例の構造を示す図である。
【図４０】従来の液晶表示装置の静電気保護回路の構造を示す図である。
【図４１】従来の液晶表示装置の静電気保護回路の構造を示す図である。
【図４２】従来の液晶表示装置の静電気保護回路の構成を示す図である。
【図４３】従来の液晶表示装置の静電気保護回路の構造を示す図である。
【符号の説明】
１ アレイ側基板
２ ゲートバスライン
４ データバスライン
６、５３０、５３２、５３４ ＴＦＴ
８ 表示電極 画素電極
１０ 液晶
１２ 共通電極
１６、１８、５０２、５０４ 外部取り出し電極
２０、５０６ ショートリング
２２、２４ 共通線
２８、３０ 静電気保護素子部
３２ 第１のＴＦＴ
３４ 第１の抵抗体
３６ 第２の抵抗体
３７ 共用抵抗体
３８ 第２のＴＦＴ
４０ 第３のＴＦＴ
４１ 共用ＴＦＴ
４２、５３６ 導電体
４３、６２、７２、８２、９２ ＩＴＯ層
４４、５１４ 動作半導体層
４５ チャネル保護膜
５０、５０８ ガラス基板
５２、５１２ ゲート絶縁膜
５４ パッシベーション膜
５６、５８、６４、６６、７４、７６、８４、８６、９４、９６、９８ コンタクトホール
６０、７０、９０、５１８ ソース電極
７７、７８、７９ コンタクトホール部
８０、５１６ ドレイン電極
１００ 容量
１２０ 破線
２００、２０２、２０４ 金属層
５００ 静電気保護素子
５０２ バスライン
５１０ ゲート電極
５２０ 保護膜
【発明の属する技術分野】
本発明は、薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：以下、ＴＦＴという）をスイッチング素子として備えたアクティブマトリクス型の液晶表示装置（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）に関し、特に、アレイ側基板上に形成されたＴＦＴやバスライン間を静電気による破壊や短絡から保護する静電気保護素子を備えた液晶表示装置に関する。
【０００２】
【従来の技術】
アクティブマトリクス型のＬＣＤは、優れた画像品質が得られるフラットパネル・ディスプレイとしてコンピュータやＯＡ機器等に多用されている。このアクティブマトリックス型のＬＣＤは、ＴＦＴ及び画素電極が形成されたアレイ側基板と共通電極が形成された対向基板との間に封止した液晶層に対して両電極から電圧を印加して液晶を駆動するようになっている。
【０００３】
アレイ側基板上には、駆動する表示画素を選択するための走査信号が順次入力される複数のゲートバスラインが互いに平行に形成されている。また、複数のゲートバスライン上には絶縁膜が形成され、絶縁膜上にはゲートバスラインにほぼ直交する複数のデータバスラインが形成されている。互いに直交する複数のゲートバスラインとデータバスラインとでマトリクス状に画定される各領域が画素領域となり、各画素領域内にはＴＦＴと表示電極が形成されている。ＴＦＴのゲート電極は所定のゲートバスラインに接続され、ドレイン電極は所定のデータバスラインに接続され、ソース電極は画素領域内の表示電極に接続されている。
【０００４】
ところで、ＴＦＴ−ＬＣＤの液晶動作を制御するＴＦＴやゲートバスライン、データバスライン等は絶縁物であるガラス基板の上に形成されるため基本的に静電気に弱い。従って、ＴＦＴを作り込むアレイ側基板工程からアレイ側基板と対向基板とを張り合わせて液晶を封止しドライバＩＣ等を搭載させるパネル工程までの間でアレイ側基板上に静電気が発生すると、ＴＦＴが破壊されたりその特性が変動してしまったり、あるいは各バスライン間が短絡したりする不具合が生じてパネルの製造歩留まりが著しく低下してしまう。このため、アレイ側基板上の素子やバスラインを静電気から保護する確実な手段が必要になる。
【０００５】
アレイ側基板を静電気から保護する手段として、例えば、バスラインを全て共通電極（ショートリング）に接続して同電位に保つ手法が知られている。ショートリングは、データバスラインあるいはゲートバスラインの形成時にこれらの形成材料で形成される。このため、数ｋΩ以下の抵抗値で各バスラインが電気的に接続される。従って、パネル上の特定箇所に帯電があっても瞬時に電荷分散が生じるため、表示部内のＴＦＴの素子破壊もしくは特性変化を防止することができる。
【０００６】
しかし、この方法では各バスライン同士が短絡されてしまうためバスラインごとに独立の信号を印加することができない。このため、表示パネルの画素電極と共通（コモン）電極間に電荷を保持させて、そのチャージング量を検出して各画素のＴＦＴの特性試験を高精度で行うアレイ検査（ＴＦＴ検査）ができなくなるという問題が生じる。また、ショートリングは隣接するバスラインを低抵抗で電気的に接続するためパネル工程もしくはパネル完成以降のユニット組み立て工程において除去する必要があり、それ以降の工程では静電気対策が施されないという問題がある。
【０００７】
そこで、ショートリングと各バスライン間に抵抗成分を設ける方法が考案されている。図４０は、特開平８−１０１３９７号公報に開示された、バスラインとショートリングとの間に抵抗成分を接続した従来技術の説明図である。図４０はアレイ側基板表面の一部を示しており、バスライン５０４端部にはゲートメタルあるいはドレインメタル上に形成されたＩＴＯ（インジウム・ティン・オキサイド）をパターニングして蛇行した抵抗層４００が形成されている。蛇行した抵抗層４００の先端はショートリング５０６に接続されている。この構造によりアレイ検査が可能になる。通常この抵抗層４００及びショートリング５０６は、パネル組み立て時のパネルスクライブ工程において、図中破線で示したスクライブラインＳＬを切断することにより除去される。
【０００８】
ところがこの方法は、ＩＴＯで高抵抗化を図るには蛇行距離を長くするための領域を確保する必要が生じ、このためパネル外形サイズが大きくなってしまうという問題がある。
【０００９】
上記方法のほか、バスラインとショートリングとの間にトランジスタ等による静電気保護素子を挿入するという方法が考案されている。たとえば特開昭６１−７９２５９号公報にはゲート電極をソース／ドレイン電極と容量結合させる方法が示されている。
【００１０】
図４１は特開昭６１−７９２５９号に示されている従来技術の説明図である。図４１（ａ）は、アレイ側基板の一部を基板面に向かって見た状態を示しており、図４１（ｂ）は、静電気保護素子の断面を示している。図４１（ａ）に示すように、静電気保護素子５００は、バスライン５０２端部の外部取り出し電極５０４とショートリング５０６との間に配されたＴＦＴ構造を有している。静電気保護素子５００はガラス基板５０８上の画素領域に形成されるＴＦＴと同一工程で形成される。
【００１１】
図４１（ｂ）に示すように、ガラス基板５０８上にゲート電極５１０が形成され、ゲート電極５１０上にはゲート絶縁膜５１２を介して例えばアモルファスシリコン（以下、ａ−Ｓｉと略記する）からなる動作半導体層５１４が形成されている。動作半導体層５１４上には保護膜５２０が形成され、保護膜を挟んで動作半導体層５１４の両側には、ソース電極５１８とドレイン電極５１６が形成されている。ドレイン電極５１６はショートリング５０６に接続され、ソース電極５１８は外部取り出し電極５０４に接続されている。基板面方向に見て、ゲート電極５１０はソース／ドレイン電極５１８、５１６と平面的重なりを有しており、ソース／ドレイン電極５１８、５１６と容量結合によって接続されている。
【００１２】
従ってソース／ドレイン電極５１８、５１６間に静電気による高電圧が発生した場合には、ゲート電極５１０はソース／ドレイン電極５１８、５１６間に生じる電位差の中間の電位になるため動作半導体層５１４にチャネルが形成され、静電気による電荷がバスライン５０２から開放される。
【００１３】
しかし、この静電気保護素子５００の構造は構成素子が１個であるため冗長性に乏しい。つまり、静電気による高電圧をただ１つのＴＦＴで受け止めるため破壊されやすく、破壊によりバスライン５０２とショートリング５０６との間が絶縁されてしまうと、画素領域のＴＦＴが静電気に曝される可能性が高くなってしまう。また仮に静電気による異常が発生しなくても何らかの原因で静電気保護素子５００が短絡してしまうとＴＦＴ試験が行えなくなってしまう。
【００１４】
次に、図４１に示した構成より冗長性を持たせた、特開平１０−３０３４３１号公報に開示された静電気保護回路について図４２を用いて説明する。静電気保護素子である第１のＴＦＴ５３０のソース電極（Ｓ）はバスラインの外部取り出し電極５０２に接続されており、他方のドレイン電極（Ｄ）はショートリング５０６に接続されている。第１のＴＦＴ５３０のゲート電極（Ｇ）はバスライン外部取り出し電極５０２とショートリング５０６のいずれとも電気的に絶縁された導電体５３６に接続されている。
【００１５】
一方、第２のＴＦＴ５３２のソース電極（Ｓ）及びゲート電極（Ｇ）はバスラインの外部取り出し電極５０２に接続されており、他方のドレイン電極（Ｄ）は導電体５３６に接続されている。また、第３のＴＦＴ５３４のドレイン電極（Ｄ）は導電体５３６に接続されており、他方のソース電極（Ｓ）およびゲート電極（Ｇ）はショートリング５０６に接続されている。
【００１６】
静電気によって、ショートリング５０６に対して正の高電圧がバスラインに発生した場合、第２のＴＦＴ５３２ではゲート電極（Ｇ）に高電圧が印加されてチャネルが形成されるため導電率が急激に大きくなる。一方、第３のＴＦＴ５３４のゲート電極（Ｇ）はショートリング５０６に接続されているため、チャネルが形成されることはなく、導電率は非常に小さいままである。この導電率の差は非常に大きく、従って導電体５３６の電位は、バスラインの電位とほぼ等しくなる。この結果、静電気保護素子である第１のＴＦＴ５３０のゲート電極にはバスラインとショートリング５０６との間の電圧が印加されてチャネルが形成され、電荷を開放することができる。なお、第２及び第３のＴＦＴ５３２、５３４は基本的に電流を流さず、第１のＴＦＴ５３０のゲート電位を制御するためだけに使われる。
【００１７】
このように上記静電気保護回路では、第２及び第３のＴＦＴ５３２、５３４のゲート電極（Ｇ）がバスラインの外部取り出し電極５０２またはショートリング５０６に接続されているため、外部取り出し電極５０２及びショートリング５０６との間の電位差は即座に解消される。ところが、静電気によって発生した電圧が時間の経過と共に低くなると導電体５３６の電位も低くなって第１のＴＦＴ５３０の導電率が低下する。このため、静電気による電圧が比較的低い（〜数ボルト）状態では電荷の解放の効率が低下してしまう。
【００１８】
また、これまでの製造上の経験から静電気による障害の発生は、非常に高い電圧レベルで時間的には短い鋭いパルス状の静電気による場合と、電圧は比較的低くても長時間に渡って当該電圧を各素子に印加し続ける静電気による場合があることが分かっている。従って、特開平１０−３０３４３１号公報に記載された静電気保護回路は、前者の場合に対しては効果が期待できるが、後者の場合に対しては電圧がある程度低くなった時点で電流の逃げ道が断たれるため効果が殆ど期待できない。さらに上記公報に記載された静電気保護回路では、静電気による電流は全て第１のＴＦＴを流れるため冗長性に乏しく、負荷が大きくなりすぎて第１のＴＦＴが破壊されてしまう可能性を有している。また、第２のＴＦＴ５３２のゲート電極（Ｇ）がバスラインの外部取り出し電極５０２と直接接続され、第３のＴＦＴ５３４のゲート電極（Ｇ）がショートリング５０６と直接接続されているため、短絡に対する冗長性が低くなってしまっている。
【００１９】
さらに他の従来の静電気保護回路として、図４３に示す特開平８−２６２４８５号公報に記載された構成がある。これは各バスライン５０４とショートリング５０６との間を非線型素子４０２、４０４を用いた双方向トランジスタによる抵抗成分を介して接続した静電気保護回路である。双方向トランジスタの他に抵抗成分となり得るショットキーダイオードのような非線型素子を介する場合もある。非線型素子による抵抗成分は各バスラインを駆動させる場合に影響しないように十分な高抵抗成分をもつためパネル完成後も残存させることができる。また静電気に対しては電荷分散が可能な程度の電流は流れるため耐静電気素子として機能する。
【００２０】
双方向トランジスタのような非線型素子で高抵抗成分を設ける方式では比較的狭い領域で高抵抗成分を形成することが可能であるが素子構造が複雑になり、その上非線型素子であるがため外部電荷（例えば静電気）により抵抗成分が変化するという電流制御面での問題が生じる。またガラス端面近傍のようなトランジスタの動作半導体膜の動作保証領域外では高抵抗成分を形成することができないため、マザーガラスに対してパネルサイズを大きくできないという問題がある。
【００２１】
【発明が解決しようとする課題】
このように従来の液晶表示装置では、パネル工程もしくはパネル完成以降のユニット組み立て工程でショートリングを除去する必要があるが、ショートリング除去以後の工程で静電気対策を施せないという問題が生じる。
また、ＩＴＯを用いた蛇行パターンを設ける方式では蛇行距離を長くとるとパネル外形サイズが大きくなってしまうという問題がある。
【００２２】
さらに従来の液晶表示装置では、静電気による素子破壊を防止させるための静電気保護素子（回路）が冗長性に乏しくバスライン及びショートリング間が短絡し易かったり、比較的低い電圧が長時間発生する静電気に対しては保護回路として機能しないという問題を有している。
またさらに、高抵抗成分に双方向トランジスタのような非線型素子を用いると素子構造が複雑になると共に電流制御面でも不利になる。また非線形素子をガラス端面近傍に形成できないのでマザーガラスに対してパネルサイズを大きくできないという問題を有している。
【００２３】
本発明の目的は、冗長性に優れた静電気保護回路を備えた液晶表示装置を提供することにある。
また本発明の目的は、比較的低い電圧が長時間発生する静電気に対しても十分な保護機能を備えた液晶表示装置を提供することにある。
またさらに本発明の目的は、基板組み立て工程の最終段階まで静電気対策の施せる液晶表示装置を提供することにある。
さらに本発明の目的は、静電気保護素子部がパネルサイズに影響を与えない液晶表示装置を提供することにある。
またさらに本発明の目的は、素子構造が簡素で電流制御面で不利のない静電気保護素子部を有する液晶表示装置を提供することにある。
【００２４】
【課題を解決するための手段】
上記目的は、複数のバスラインで画定された複数の画素ごとに形成されたスイッチング素子と、前記複数のバスラインに接続されたショートリングと、前記複数のバスラインのそれぞれと前記ショートリングとの間に形成された静電気保護素子部とを有するアクティブマトリクス型の液晶表示装置において、前記静電気保護素子部は、前記バスラインに接続されるソース／ドレイン電極と、前記ショートリングに接続されるドレイン／ソース電極とを有する薄膜トランジスタと、前記薄膜トランジスタのゲート電極を前記バスラインに接続する第１の抵抗体と、前記薄膜トランジスタの前記ゲート電極を前記ショートリングに接続する第２の抵抗体とを備えていることを特徴とする液晶表示装置によって達成される。
【００２５】
上記本発明の液晶表示装置において、前記第２の抵抗体が、複数の前記薄膜トランジスタの前記ゲート電極を前記ショートリングに接続する共用抵抗体であってもよい。
【００２６】
また上記目的は、複数のバスラインで画定された複数の画素ごとに形成されたスイッチング素子と、隣接する前記バスライン間に形成された静電気保護素子部とを有するアクティブマトリクス型の液晶表示装置において、前記静電気保護素子部は、隣接する前記バスラインの一方に接続されるソース／ドレイン電極と、前記バスラインの他方に接続されるドレイン／ソース電極とを有する薄膜トランジスタと、前記薄膜トランジスタのゲート電極を前記バスラインの一方に接続する第１の抵抗体と、前記薄膜トランジスタの前記ゲート電極を前記バスラインの他方に接続する第２の抵抗体とを備えていることを特徴とする液晶表示装置によって達成される。
【００２７】
またさらに上記目的は、複数のバスラインで画定された複数の画素ごとに形成されたスイッチング素子と、前記複数のバスラインに接続されたショートリングと、前記複数のバスラインのそれぞれと前記ショートリングとの間に形成された静電気保護素子部とを有するアクティブマトリクス型の液晶表示装置において、前記静電気保護素子部は、前記バスラインに接続されるソース／ドレイン電極と、前記ショートリングに接続されるドレイン／ソース電極とを有する第１の薄膜トランジスタと、前記第１の薄膜トランジスタのゲート電極に接続された導電体と、前記バスラインに接続されたソース／ドレイン電極と、前記導電体に接続されたドレイン／ソース電極と、電気的に孤立しているゲート電極とを有する第２の薄膜トランジスタと、前記ショートリングに接続されたソース／ドレイン電極と、前記導電体に接続されたドレイン／ソース電極と、電気的に孤立しているゲート電極とを有する第３の薄膜トランジスタとを備えていることを特徴とする液晶表示装置によって達成される。
【００２８】
上記本発明の液晶表示装置において、前記第３の薄膜トランジスタが、複数の前記第１の薄膜トランジスタの前記ゲート電極を前記ショートリングに接続する共用トランジスタであってもよい。
【００２９】
さらに上記目的は、複数のバスラインで画定された複数の画素ごとに形成されたスイッチング素子と、隣接する前記バスライン間に形成された静電気保護素子部とを有するアクティブマトリクス型の液晶表示装置において、前記静電気保護素子部は、隣接する前記バスラインの一方に接続されるソース／ドレイン電極と、前記バスラインの他方に接続されるドレイン／ソース電極とを有する第１の薄膜トランジスタと、前記第１の薄膜トランジスタのゲート電極に接続された導電体と、前記バスラインの一方に接続されたソース／ドレイン電極と、前記導電体に接続されたドレイン／ソース電極と、電気的に孤立しているゲート電極とを有する第２の薄膜トランジスタと、前記バスラインの他方に接続されたソース／ドレイン電極と、前記導電体に接続されたドレイン／ソース電極と、電気的に孤立しているゲート電極とを有する第３の薄膜トランジスタとを備えていることを特徴とする液晶表示装置によって達成される。
【００３０】
上記本発明の液晶表示装置において、前記第１の薄膜トランジスタのゲート電極は、前記導電体と容量を介して接続されるようにすることも可能である。また、前記第２及び第３の薄膜トランジスタの少なくとも一方のチャネル長は、前記第１の薄膜トランジスタのチャネル長より短いことを特徴とすることもできる。
【００３１】
図４２に示したような、第２及び第３のＴＦＴ５３２、５３４のゲート電極（Ｇ）をそれぞれバスライン５０２とショートリング５０６に短絡させた従来の静電気保護回路では、実質的に第２及び第３のＴＦＴ５３２、５３４には電流が流れず、第１のＴＦＴ５３０のゲート電位を制御するためだけに用いられるのに対し、本発明の第１及び第２の抵抗体、あるいは第２及び第３のＴＦＴはバスラインとショートリングとの間で双方向性の導電性を示し電流を流すことができる。このため主として電流を流すための第１のＴＦＴが十分に導通する前から第１及び第２の抵抗体、あるいは第２及び第３のＴＦＴで予備的に静電気による電荷を解放する機能を有している。すなわち、第２、第３のＴＦＴに予備的に電流が流れるため第１のＴＦＴにかかる負荷を軽減することができるので静電気保護回路の冗長性が向上する。
【００３２】
また、本発明の第１のＴＦＴのゲート電極は、容量を介してバスライン、ショートリングと接続されており、ゲート電極の電位はこれら容量の充放電に要する時間の分だけ緩やかに変化する。従って、本発明の構成によれば、緩やかな静電気に対しても十分対応することができる。第１のＴＦＴのゲート電極と第２、第３のＴＦＴの間の共通導電体の間に容量を挿入させた場合はさらに全体としての反応が緩やかになり静電気保護素子としての効率が向上する。
【００３３】
また、図４２に示した構成は、図４１に示した構成より素子数が多く冗長性が向上しているが、例えば、第２のＴＦＴ５３２のゲート電極（Ｇ）とドレイン電極（Ｄ）が短絡し、且つ第１のＴＦＴ５３０のゲート電極（Ｇ）とドレイン電極（Ｄ）が短絡すると静電気保護回路としての機能は失われてしまう。同様に、第３のＴＦＴ５３４のゲート電極（Ｇ）とドレイン電極（Ｄ）が短絡し、且つ第１のＴＦＴ５３０のゲート電極（Ｇ）とドレイン電極（Ｄ）が短絡した場合、または、第２のＴＦＴ５３２のゲート電極（Ｇ）とドレイン電極（Ｄ）が短絡し、且つ第３のＴＦＴ５３０のゲート電極（Ｇ）とドレイン電極（Ｄ）が短絡した場合にも静電気保護回路としての機能は失われてしまう。つまり、図４２に示した回路では上述のように回路中の素子の２カ所が短絡すると不具合を生じてしまう。
【００３４】
それに対し、例えば本実施の形態の図４を参照して説明すると、本発明による構成では、第２のＴＦＴ３８のゲート電極（Ｇ）とソース電極（Ｓ）が短絡し、且つ第２のＴＦＴ３８のゲート電極（Ｇ）とドレイン電極（Ｄ）が短絡し、且つ第１のＴＦＴ３２のゲート電極（Ｇ）とドレイン電極（Ｄ）が短絡すると静電気保護回路としての機能が失われる。同様に、第３のＴＦＴ４０のゲート電極（Ｇ）とソース電極（Ｓ）が短絡し、且つ第３のＴＦＴ４０のゲート電極（Ｇ）とドレイン電極（Ｄ）が短絡し、且つ第１のＴＦＴ３２のゲート電極（Ｇ）とドレイン電極（Ｄ）が短絡した場合、または、第２のＴＦＴ３８のゲート電極（Ｇ）とソース電極（Ｓ）が短絡し、且つ第２のＴＦＴ３８のゲート電極（Ｇ）とドレイン電極（Ｄ）が短絡し、且つ第３のＴＦＴ４０のゲート電極（Ｇ）とソース電極（Ｓ）が短絡し、且つ第３のＴＦＴ４０のゲート電極（Ｇ）とドレイン電極（Ｄ）が短絡した場合に静電気保護回路としての機能が失われる。つまり、図４に示す本発明の具体的回路では回路中の素子の３カ所以上が短絡して初めて静電気保護回路として機能しなくなる。このように、本発明による静電気保護回路はゲートがフローティングなので構成素子の短絡についての冗長性にも優れている。
【００３５】
また、上記目的は、複数のバスラインで画定された複数の画素ごとに形成されたスイッチング素子と、前記複数のバスラインに接続されたショートリングと、前記複数のバスラインのそれぞれと前記ショートリングとの間に形成された静電気保護素子部とを有するアクティブマトリクス型の液晶表示装置において、前記静電気保護素子部は、複数の金属層と、前記複数の金属層上に形成された絶縁層と、前記複数の金属層上の前記絶縁層を開口して形成したコンタクトホールと、前記コンタクトホールを介して前記金属層間を電気的に接続する接続層とを有していることを特徴とする液晶表示装置によって達成される。
【００３６】
さらに上記目的は、複数のバスラインで画定された複数の画素ごとに形成されたスイッチング素子と、隣接する前記バスライン間に形成された静電気保護素子部とを有するアクティブマトリクス型の液晶表示装置において、前記静電気保護素子部は、複数の金属層と、前記複数の金属層上に形成された絶縁層と、前記複数の金属層上の前記絶縁層を開口して形成したコンタクトホールと、前記コンタクトホールを介して前記金属層間を電気的に接続する接続層とを有していることを特徴とする液晶表示装置によって達成される。
【００３７】
本発明によれば、ゲートバスラインまたはデータ（ドレイン）バスライン上の保護膜にコンタクトホールを形成し、これを介してショートリングと各バスラインとを電気的に接続する。この構造で生じる異なるメタル（例えばＴｉとＩＴＯ）間の接触抵抗は、材料を選択することでオーミックコンタクトを得ることができ、かつコンタクトホール数、サイズもしくは下層メタルの後処理工程により抵抗成分の抵抗値を制御することが可能である。もちろんメタルコンタクトはオーミックコンタクトに限ることではなく、ショットキー接続で非線型特性を有する抵抗素子を設けることが可能である。
【００３８】
本発明によって形成された耐静電気素子は抵抗制御（電流制御）が容易であり、構造も簡単であるため安定した抵抗成分をもつことができる。また前述の手法により任意の抵抗成分を形成することが可能なため、高抵抗を作り込むことでアレイ検査を可能とし、かつ静電気に対して十分な保護機能を持つことができるようになる。なお本発明による液晶表示装置の薄膜トランジスタは、チャネルエッチング型あるいはエッチングストッパ型であることを特徴としている。
【００３９】
【発明の実施の形態】
本発明の第１の実施の形態による液晶表示装置について図１乃至図３を用いて説明する。まず、本実施の形態による液晶表示装置の概略の構成を図１を用いて説明する。図１は、本液晶表示装置のアレイ側基板１側の一部を基板面に向かってみた状態を示している。なお、画素領域内は液晶駆動のための等価回路を示している。アレイ側基板１上には、図中基板左右方向に延びるゲートバスライン２が上下方向に平行に複数形成されている。また、複数のゲートバスライン２上には図示を省略した絶縁膜が形成され、絶縁膜上にはゲートバスライン２にほぼ直交するように複数のデータバスライン４が形成されている。互いに直交する複数のゲートバスライン２とデータバスライン４とでマトリクス状に画定される各領域が画素領域となり、各画素領域内にはＴＦＴ６と表示電極８が形成されている。ＴＦＴ６のゲート電極は所定のゲートバスライン２に接続され、ドレイン電極は所定のデータバスライン４に接続され、ソース電極は画素領域内の表示電極８に接続されている。図中の破線１４は対向基板の端部を示している。対向基板側には、共通電極１２が形成されている。アレイ側基板１と対向基板との間には液晶１０が封止されている。
【００４０】
所定のゲートバスライン２に出力された走査信号により当該ゲートバスライン２にゲート電極が接続されたＴＦＴ６はオン状態となり、データバスライン４に出力された階調信号に基づく電圧が画素電極８に印加される。一方、対向基板側の共通電極１２にも所定の電圧が印加され、画素電極８と共通電極１２とに印加された電圧により、画素電極８と共通電極１２の間の液晶が駆動されるようになっている。
【００４１】
各ゲートバスライン２の端部には外部取り出し電極１６が形成され、各データバスライン４の端部にも外部取り出し電極１８が形成されている。外部取り出し電極１６、１８の外周囲には静電気保護回路の構成要素であるショートリング２０が形成されている。ショートリング２０はゲートバスライン側共通線２２とデータバスライン側共通線２４とを有している。ゲートバスライン側共通線２２と各ゲートバスライン２の外部取り出し電極１６との間には、静電気保護回路の構成要素となる静電気保護素子部２８が形成されている。一方、データバスライン側共通線２４と各データバスライン４の外部取り出し電極１８との間には、静電気保護回路の構成要素となる静電気保護素子部３０が形成されている。
【００４２】
次に、本実施の形態による静電気保護素子部２８、３０の回路構成及び動作について図２を用いて説明する。なお、静電気保護素子部２８と静電気保護素子部３０の構成及び動作は同一であるので、これ以降、静電気保護素子部２８を例にとって説明する。静電気保護素子部２８は、ＴＦＴ３２、第１の抵抗体３４、及び第２の抵抗体３６を有している。静電気保護素子であるＴＦＴ３２のソース電極（Ｓ）はゲートバスライン２の外部取り出し電極１６に接続されており、他方のドレイン電極（Ｄ）は共通線２２に接続されている。ＴＦＴ３２のゲート電極（Ｇ）は第１の抵抗体３４によって外部取り出し電極１６に接続されており、また、同時にＴＦＴ３２のゲート電極（Ｇ）は、第２の抵抗体３６によって共通線２２に接続されている。
【００４３】
静電気により共通線２２に対して正の高電圧がバスラインに発生すると、ＴＦＴ３２のゲート電極（Ｇ）には静電気によって発生した高電圧を第１の抵抗体３４と第２の抵抗体３６で分割した値の電圧が印加される。その結果、ＴＦＴ３２の導電率が急激に大きくなるため、ＴＦＴ３２を介して静電気による電荷が解放される。このとき、ＴＦＴ３２だけでなく、第１及び第２の抵抗体３４、３６を介しても電荷は解放され、ＴＦＴ３２を流れる電流は図４１に示したようなＴＦＴが単一の場合に比べて緩和され、さらに、図４２に示した保護回路より静電気保護素子としての冗長性に優れている。従って、静電気で容易に破壊されず且つＴＦＴ試験も十分行える静電気保護回路を搭載した液晶表示装置を製造することができる。
【００４４】
次に、静電気保護素子部２８（＝３０）の他の回路構成例について図３を用いて説明する。静電気保護素子部２８は、ＴＦＴ３２、第１の抵抗体３４、及び第２の抵抗体３６に加えて、導電体４２及び容量１００を有している。
【００４５】
ＴＦＴ３２のゲート電極（Ｇ）は導電体４２に接続されている。第１の抵抗体３４は、外部取り出し電極１６と導電体４２の間に接続されている。第２の抵抗体３６は、共通線２２と導電体４２との間に接続されている。容量１００は、導電体４２とＴＦＴ３２のゲート電極（Ｇ）との間に形成されている。静電気が発生した場合、容量１００によりＴＦＴ３２は緩やかに動作する。さらに、容量１００を付加することにより短絡による不具合に対する冗長性も向上している。
【００４６】
次に、本発明の第２の実施の形態による液晶表示装置について図４乃至図８を用いて説明する。本液晶表示装置の概略構成は第１の実施の形態で用いた図１と同様であるので説明は省略し、特徴的構成要素である静電気保護素子部２８、３０の回路構成について図４を用いて説明する。静電気保護素子部２８は、第１乃至第３のＴＦＴ３２、３８、４０、及び導電体４２を有している。静電気保護素子である第１のＴＦＴ３２のソース電極（Ｓ）はバスライン２の外部取り出し電極１６に接続されており、他方のドレイン電極（Ｄ）は共通線２２に接続されている。第１のＴＦＴ３２のゲート電極（Ｇ）はバスライン２の外部取り出し電極１６と共通線２２のいずれとも電気的に絶縁された導電体４２に接続されている。
【００４７】
一方、第２のＴＦＴ３８のソース電極（Ｓ）は外部取り出し電極１６に接続されており、他方のドレイン電極（Ｄ）は導電体４２に接続されている。また、第３のＴＦＴ４０のドレイン電極（Ｄ）は導電体４２に接続されており、他方のソース電極（Ｓ）は共通線２２に接続されている。そして、第２及び第３のＴＦＴ３８、４０のゲート電極（Ｇ）はいずれのパターンにも接続されておらず孤立している。
【００４８】
静電気により共通線２２に対して正の高電圧がバスラインに発生すると、第２及び第３のＴＦＴ３８、４０のゲート電極（Ｇ）にはそれぞれ寄生容量（Ｃ２gs、Ｃ２gd、Ｃ３gs、Ｃ３gd）によって内分された高電圧が印加されて第２及び第３のＴＦＴ３８、４０でチャネルが形成される。その結果、第２及び第３のＴＦＴ３８、４０を通して電流が流れ、導電体４２の電位も上昇する。それにより第１のＴＦＴ３２にチャネルが形成されて導電率が大きくなるため静電気による電荷が解放される。
【００４９】
このように本実施の形態によれば、第２、第３のＴＦＴ３８、４０に予備的に電流が流れるため第１のＴＦＴ３２にかかる負荷が軽減されており静電気保護回路の冗長性を向上させることができる。また、第１のＴＦＴ３２のゲート電極（Ｇ）は、容量を介して外部取り出し電極１６、１８、及びショートリング２０の共通線２２、２４と接続されており、ゲート電極（Ｇ）の電位はこれら容量の充放電に要する時間の分だけ緩やかに変化する。従って、本実施の形態の構成によれば、緩やかな静電気に対しても十分対応することができる。
【００５０】
このように電荷は複数の経路で解放されるため、ＴＦＴが１個である従来の場合に比べて第１のＴＦＴへの負荷が緩和され、また静電気保護素子としての冗長性が増すので、静電気で容易に破壊されず且つＴＦＴ試験も十分行える静電気保護回路を搭載した液晶表示装置を製造することができる。
【００５１】
次に、本実施の形態による静電気保護回路の構造について図５を用いて説明する。図５（ａ）は、アレイ側基板１上の１つの静電気保護回路を基板面に向かってみた状態を示している。図５（ｂ）は図５（ａ）のＡ−Ａ’線で切断した断面を示している。図５（ｃ）は、図５（ａ）のＢ−Ｂ’線で切断した断面を示している。
【００５２】
図５（ａ）において、図中左側で上下に延びる共通線２２（または２４、以下記載を省略する）と外部取り出し電極１６（または１８、以下記載を省略する）との間に静電気保護素子部２８（または３０、以下記載を省略する）が形成されている。図５（ｂ）、（ｃ）に示すように、ガラス基板５０上にゲートバスライン２及び画素領域のＴＦＴ６（図１参照）のゲート電極を形成する際に同時に第１乃至第３のＴＦＴ３２、３８、４０のゲート電極（Ｇ）も形成される。第２及び第３のＴＦＴ３８、４０のゲート電極（Ｇ）は他の配線構造から電気的に孤立して形成されている。ゲート電極（Ｇ）及びガラス基板５０上にはゲート絶縁膜５２が形成されている。
【００５３】
第１乃至第３のＴＦＴ３２、３８、４０の各ゲート電極（Ｇ）上に形成されたゲート絶縁膜５２上にはａ−Ｓｉからなる動作半導体層４４がそれぞれパターニングされている。各動作半導体層４４を挟んで両側には、データ（ドレイン）バスライン４及び外部引き出し電極１６の形成と同時にパターニングされたソース／ドレイン電極が形成されている。各ソース／ドレイン電極の端部は各動作半導体層４４に乗り上がり、基板面方向に見て各ソース／ドレイン電極の端部と下層のゲート電極（Ｇ）とがオーバーラップする領域が形成されている。なお、ショートリング２２もデータバスライン４形成時に同時に形成される。素子形成領域全面にパッシベーション膜５４が形成されている。
【００５４】
第２及び第３のＴＦＴ３８、４０間のソース／ドレイン電極のほぼ中央部上のパッシベーション膜５４を除去してコンタクトホール５６が形成されている。同様に、第１のＴＦＴ３２のゲート電極の一端部上のゲート絶縁膜５２とパッシベーション膜５４も除去されてコンタクトホール５８が形成されている。２つのコンタクトホール５６、５８を介して、第２及び第３のＴＦＴ３８、４０間のソース／ドレイン電極のほぼ中央部と第１のＴＦＴ３２のゲート電極とが導電体の一部を構成するＩＴＯ層４３で接続されている。本例では、導電体４２の一構成要素であるＩＴＯ層４３は、各画素領域内の表示電極を形成する際の透明電極としてのＩＴＯのパターニングの際に同時に形成される。
【００５５】
図５に示した構成では、外部取り出し電極１６、１８及びショートリング２０の共通線２２、２４は共にデータバスライン４の形成と同時に同一の材料で形成されるが、これは本質的なことではない。例えば、図６に示すようにゲートバスライン２の形成時に同時にゲートバスライン２と同じ金属層により外部取り出し電極１６、１８及びショートリング２２、２４を形成してもよい。
【００５６】
図６は、アレイ側基板１上の１つの静電気保護回路を基板面に向かってみた状態を示している。図６に示すように、外部取り出し電極１６、１８と接続される第１のＴＦＴ３２のソース電極７０は、その一端部上に形成されたコンタクトホール７４と、外部取り出し電極１６、１８上に形成されたコンタクトホール７６とを介して、表示電極形成時のＩＴＯ層７２で接続されている。
【００５７】
同様に、外部取り出し電極１６、１８と接続される第２のＴＦＴ３８のソース電極６０は、その一端部上に形成されたコンタクトホール６４と、外部取り出し電極１６、１８上に形成されたコンタクトホール６６とを介して、表示電極形成時のＩＴＯ層６２で接続されている。また同様に、ショートリング２０の共通線２２、２４と接続される第１のＴＦＴ３２のドレイン電極８０及び第３のＴＦＴ４０のソース電極９０は、それらの一端部上に形成されたコンタクトホール８４、９４と、共通線２２、２４上に形成されたコンタクトホール８６、９６をそれぞれ介して、表示電極形成時のＩＴＯ層８２、９２でそれぞれ接続されている。
【００５８】
なお、上記図５及び図６に示す静電気保護回路の構造は、画素領域にチャネルエッチング型ＴＦＴが形成される液晶表示装置に適用される。チャネルエッチング型ＴＦＴは、ゲート電極上にゲート絶縁膜を介して形成された例えばａ−Ｓｉからなる動作半導体層の上層がソース／ドレイン電極のパターニングの際のエッチング液に曝されて一部除去されている構造を有している。
【００５９】
これに対し、ソース／ドレイン電極のパターニングの際に動作半導体層上層がエッチングされないよう動作半導体層上層に例えばＳｉＮ膜からなるチャネル保護膜を形成した構造のエッチングストッパ型ＴＦＴを画素領域に用いた液晶表示装置も存在する。
【００６０】
図７及び図８は図５及び図６に対応させて、エッチングストッパ型ＴＦＴを備えた液晶表示装置に本実施の形態による静電気保護回路を適用した例を示している。図７及び図８において、図５及び図６に示す構成と同一の機能作用を奏する構成には同一の符号を付してその説明は省略する。
【００６１】
第１乃至第３のＴＦＴ３２、３８、４０の各ゲート電極（Ｇ）上に形成されたゲート絶縁膜５２上にはａ−Ｓｉからなる動作半導体層４４と、動作半導体層４４とほぼ同じ形状をしたチャネル保護膜４５の積層領域がそれぞれパターニングされている。各動作半導体層４４とチャネル保護膜４５の積層領域を挟んで両側には、データ（ドレイン）バスライン４および外部引き出し電極１６の形成と同時にパターニングされたソース／ドレイン電極が形成されている。各ソース／ドレイン電極の端部は各動作半導体層４４とチャネル保護膜４５の積層領域に乗り上がり、基板方向に見て各ソース／ドレイン電極の端部と下層のゲート電極（Ｇ）とがオーバーラップする領域が形成されている。
【００６２】
エッチングストッパ型ＴＦＴは、ゲートバスライン２をマスクとした背面露光を用いて動作半導体層４４とチャネル保護膜４５のパターニングを行うため、形成された動作半導体層４４とチャネル保護膜４５は同一形状でゲートバスライン（ゲート電極）２の内方に形成される。このため、図７及び図８に示す静電気保護回路においても、図５及び図６に示す動作半導体層４４に相当する領域が動作半導体層４４上にチャネル保護膜４５を積層した構造となり、また基板面に向かって見た状態で、動作半導体層４４とチャネル保護膜４５は同一形状でゲートバスライン２の内方に形成されている。
【００６３】
次に、本発明の第３の実施の形態による液晶表示装置について図９及び図１０を用いて説明する。図９及び図１０は、アレイ側基板１上の静電気保護回路を基板面に向かって見た状態を示している。図９は、チャネルエッチング型ＴＦＴが形成される場合における静電気保護回路の構造を示し、図１０は、エッチングストッパ型ＴＦＴが形成される場合における静電気保護回路の構造を示している。本実施の形態による液晶表示装置も静電気保護回路に特徴を有しており、他の構成要素については第１の実施の形態で図１を用いて説明した構成と同一であるのでそれらの説明は省略する。また、静電気保護素子部においても、第１及び第２の実施の形態と同様の機能作用を有する構成要素には同一の符号を付してその説明は省略する。
【００６４】
本実施の形態の静電気保護回路は、図５を用いて説明した第２の実施の形態の静電気保護素子部２８、３０を隣接するバスライン間に形成することにより、ショートリング２０を形成しない点に特徴を有している。すなわち、第１のＴＦＴ３２のソース電極は隣接する２本のバスライン２（または４；以下記載を省略する）の一方に接続され、ドレイン電極は隣接する２本のバスライン２の他方に接続されている。また、第２のＴＦＴ３８のソース電極は隣接する２本のバスライン２の一方に接続され、３のＴＦＴ４０のソース電極は隣接する２本のバスライン２の他方に接続されている。以上の構成の相違を除き、本実施の形態の静電気保護回路によっても第２の実施の形態と同様の効果を得ることができる。
【００６５】
次に、本発明の第４の実施の形態による液晶表示装置について図１１乃至図１９を用いて説明する。本液晶表示装置の概略構成は第１の実施の形態で用いた図１と同様であるので説明は省略し、特徴的構成要素である静電気保護素子部２８、３０の回路構成について図１１を用いて説明する。但し、図４及び図５に示した構成と同様の機能作用を発揮する構成要素には同一の符号を付してその説明も省略する。
【００６６】
本実施形態による静電気保護素子部２８は、第２の実施形態と同様に第１乃至第３のＴＦＴ３２、３８、４０、及び導電体４２を有している。第２の実施形態と異なるのは容量１００を有している点にある。容量１００は、導電体４２と第１のＴＦＴ３２のゲート電極（Ｇ）との間に形成されている。静電気が発生した場合、容量１００により第２及び第３のＴＦＴ３８、４０に比べて第１のＴＦＴ３２の動作は緩やかになる。そのため、鋭いパルス状の電圧変化を生じる静電気の場合は、第２及び第３のＴＦＴ３８、４０に先に電流が流れて第１のＴＦＴ３２を保護することができる。
【００６７】
また、電圧上昇が緩やかな静電気の場合は、第２及び第３のＴＦＴ３８、４０に続いて第１のＴＦＴ３２が動作して電荷の解放に寄与するようになる。このように本実施の形態によれば、第２、第３のＴＦＴ３８、４０に予備的に電流が流れるため、第１のＴＦＴ３２にかかる負荷が軽減されており静電気保護回路の冗長性を向上させることができる。
【００６８】
また、第１のＴＦＴ３２のゲート電極（Ｇ）は、容量を介して外部取り出し電極１６、１８、及びショートリング２０の共通線２２、２４と接続されており、ゲート電極（Ｇ）の電位はこれら容量の充放電に要する時間の分だけ緩やかに変化する。従って、本実施の形態の構成によれば、緩やかな静電気に対しても十分対応することができる。
【００６９】
さらに本実施の形態では、第１のＴＦＴ３２のゲート電極（Ｇ）と第２、第３のＴＦＴ３８、４０の間の共通導電体４２の間に容量１００を挿入させているので、外部取り出し電極１６、１８とショートリング２０の共通線２２、２４との間の電位差が低くなっても容量１００の充放電に要する時間の分だけさらに長く導通状態を保つことができるため電荷解放の効率をより向上させることができる。また、容量１００を付加したことにより短絡による不具合に対する冗長性も向上している。本実施形態の場合も電荷は複数の経路で解放されるため、ＴＦＴが１個である従来の場合に比べて静電気保護素子としての冗長性が増すので、静電気で容易に破壊されない保護回路を形成することができる。
【００７０】
次に、本実施の形態による静電気保護回路の構造について図１２を用いて説明する。図１２（ａ）は、アレイ側基板１上の１つの静電気保護回路を基板面に向かってみた状態を示している。図１２（ｂ）は図１２（ａ）のＡ−Ａ’線で切断した断面を示している。図１２（ｃ）は、図１２（ａ）のＢ−Ｂ’線で切断した断面を示している。
【００７１】
図１２（ａ）において、図中左側で上下に延びる共通線２２と外部取り出し電極１６との間に静電気保護素子部２８が形成されている。図１２（ｂ）、（ｃ）に示すように、ゲートバスライン２及び画素領域のＴＦＴ６（図１参照）のゲート電極を形成する際にガラス基板５０上に同時に第１乃至第３のＴＦＴ３２、３８、４０のゲート電極（Ｇ）も形成される。第２及び第３のＴＦＴ３８、４０のゲート電極（Ｇ）は他の配線構造から電気的に孤立して形成されている。ゲート電極（Ｇ）及びガラス基板５０上にはゲート絶縁膜５２が形成されている。第１乃至第３のＴＦＴの各ゲート電極（Ｇ）上のゲート絶縁膜５２上にはａ−Ｓｉからなる動作半導体層４４がそれぞれパターニングされている。各動作半導体層４４を挟んで両側には、データ（ドレイン）バスライン４及び外部引き出し電極１６の形成と同時にパターニングされたソース／ドレイン電極が形成されている。各ソース／ドレイン電極の端部は各動作半導体層４４に乗り上げて形成されている。なお、ショートリング２２もデータバスライン４形成時に同時に形成される。素子形成領域全面にパッシベーション膜５４が形成されている。
【００７２】
第２及び第３のＴＦＴ３８、４０間のソース／ドレイン電極は導電体４２として機能すると共に、導電体４２下方にまで延びた第１のＴＦＴ３２のゲート電極（Ｇ）との間で、容量１００を形成している。
【００７３】
図１２に示した構成では、外部取り出し電極１６、１８及びショートリング２２、２４は共にデータバスライン４の形成と同時に同一の材料で形成されるが、これは本質的なことではない。例えば、図１３に示すようにゲートバスライン２の形成時に同時にゲートバスライン２と同じ金属層により外部取り出し電極１６、１８及びショートリング２２、２４を形成してもよい。そして図６を用いて説明したの同様の配線のつなぎ換えを行うことにより図１３に示す構成を得ることができる。
【００７４】
なお、上記図１２及び図１３に示す静電気保護回路の構造は、画素領域にチャネルエッチング型ＴＦＴが形成される液晶表示装置に適用される。これに対し、図１４及び図１５は図１２及び図１３に対応させて、エッチングストッパ型ＴＦＴを備えた液晶表示装置に本実施の形態による静電気保護回路を適用した例を示している。図１４及び図１５において、図１２及び図１３に示す構成と同一の機能作用を奏する構成には同一の符号を付してその説明は省略する。
【００７５】
第１乃至第３のＴＦＴ３２、３８、４０の各ゲート電極（Ｇ）上に形成されたゲート絶縁膜５２上にはａ−Ｓｉからなる動作半導体層４４と、動作半導体層４４とほぼ同じ形状をしたチャネル保護膜４５の積層領域がそれぞれパターニングされている。各動作半導体層４４とチャネル保護膜４５の積層領域を挟んで両側には、データ（ドレイン）バスライン４および外部引き出し電極１６の形成と同時にパターニングされたソース／ドレイン電極が形成されている。各ソース／ドレイン電極の端部は各動作半導体層４４とチャネル保護膜４５の積層領域に乗り上がり、基板方向に見て各ソース／ドレイン電極の端部と下層のゲート電極（Ｇ）とがオーバーラップする領域が形成されている。
【００７６】
エッチングストッパ型ＴＦＴは、ゲートバスライン２をマスクとした背面露光を用いて動作半導体層４４とチャネル保護膜４５のパターニングを行うため、形成された動作半導体層４４とチャネル保護膜４５は同一形状でゲートバスライン（ゲート電極）２の内方に形成される。このため、図１４及び図１５に示す静電気保護回路においても、図１２及び図１３に示す動作半導体層４４に相当する領域が動作半導体層４４上にチャネル保護膜４５を積層した構造となり、また基板面に向かって見た状態で、動作半導体層４４とチャネル保護膜４５は同一形状でゲートバスライン２の内方に形成されている。
【００７７】
次に、本実施の形態による静電気保護回路の変形例を図１６乃至図１９を用いて説明する。第１及び第２の実施の形態及び本実施の形態では、ショートリング２０及び静電気保護素子部２８、３０はアレイ側基板上で外部取り出し電極１６、１８の外側に位置している。従って、パネルスクライブ後に面取り工程によって除去することができる。一方、ショートリング２０を外部取り出し電極１６、１８より内側に配置すれば、ガラス基板のスクライブ領域を狭めてガラス基板を無駄なく有効に利用することができる。この場合にはショートリング２０及び静電気保護素子部２８、３０はパネルスクライブ後にも液晶表示パネルに残存することになり、各バスライン２、４は静電気保護回路を介して短絡するが、その抵抗は各バスライン間の干渉を無視できるほど大きいので、製品の品質には何ら影響を与えない。ショートリング２０の形成位置についてはこれ以降に説明する実施形態全てについて同様に考えることができる。
【００７８】
図１６は、データバスライン４の外部取り出し電極１８より内側にショートリング２０の共通線２４が形成された静電気保護回路の構造例を示している。図中上下に延びる共通線２４と、図示を省略した画素領域（共通線２４に関し外部取り出し電極１８の反対側）との間に静電気保護素子部３０が形成されている。ゲートバスライン２及び画素領域のＴＦＴ６（図１参照）のゲート電極を形成する際にガラス基板５０上に同時に第１乃至第３のＴＦＴ３２、３８、４０のゲート電極（Ｇ）が形成される。第２及び第３のＴＦＴ３８、４０のゲート電極（Ｇ）は他の配線構造から電気的に孤立して形成されている。また、共通線２４もゲートバスライン２形成時に同時に形成される。第１のＴＦＴ３２のドレイン電極（Ｄ）と第３のＴＦＴ４０のドレイン電極（Ｄ）は、コンタクトホール部７７を介して共通線２４に接続されている。
【００７９】
第２及び第３のＴＦＴ３８、４０間のソース／ドレイン電極は導電体４２として機能すると共に、導電体４２下方にまで延びた第１のＴＦＴ３２のゲート電極（Ｇ）との間で、容量１００を形成している。
【００８０】
また、本例においては、第２及び第３のＴＦＴ３８、４０のチャネル長を第１のＴＦＴ３２のチャネル長より短く形成している。こうすることにより、非常に鋭いパルス電圧で静電気がデータライン４に発生した場合には、第１のＴＦＴ３２が破壊される前に第２又は第３のＴＦＴ３８、４０が先に破壊されて第１のＴＦＴ３２を保護することができる。このため、第２又は第３のＴＦＴ３８、４０のいずれかが破壊されたとしてもデータバスライン４と共通線２４とが直接短絡することがないので、ＴＦＴ試験も含め、その後の工程に支障が生じることはない。また本例では、第２及び第３のＴＦＴ３８、４０のチャネル長を等しくし、且つ第１のＴＦＴ３２のチャネル長の約半分の長さにしている。また、第２及び第３のＴＦＴ３８、４０のチャネル幅を等しくし、且つ第１のＴＦＴ３２のチャネル幅と同程度の長さにしている。従って、第１のＴＦＴ３２の導電率と、第２及び第３のＴＦＴ３８、４０を直列にみたときの導電率がほぼ同一となり、静電気保護における電流の分担を第１のＴＦＴ３２と第２及び第３のＴＦＴ３８、４０とでほぼ半々に分けることができる。
【００８１】
図１７は、ゲートバスライン２の外部取り出し電極１６より内側にショートリング２０の共通線２２が形成された静電気保護回路の構造例を示している。図中上下に延びる共通線２２と、図示を省略した画素領域（共通線２２に関し外部取り出し電極１６の反対側）との間に静電気保護素子部２８が形成されている。ゲートバスライン２及び画素領域のＴＦＴ６（図１参照）のゲート電極を形成する際にガラス基板５０上に同時に第１乃至第３のＴＦＴ３２、３８、４０のゲート電極（Ｇ）が形成される。第２及び第３のＴＦＴ３８、４０のゲート電極（Ｇ）は他の配線構造から電気的に孤立して形成されている。
【００８２】
第１乃至第３のＴＦＴ３２、３８、４０のソース／ドレイン電極及び共通線２２は、データバスラインの形成と同時に同一の形成材料で形成される。第１のＴＦＴ３２のソース電極（Ｓ）と第２のＴＦＴ３８のソース電極（Ｓ）は、それぞれコンタクトホール部７８、７９を介してゲートバスライン２に接続さされている。
【００８３】
第２及び第３のＴＦＴ３８、４０間のソース／ドレイン電極は導電体４２として機能すると共に、導電体４２下方にまで延びた第１のＴＦＴのゲート電極（Ｇ）との間で、容量１００を形成している。
【００８４】
また、本例においても、図１６に示したのと同様に、第２及び第３のＴＦＴ３８、４０のチャネル長を等しくし、且つ第１のＴＦＴ３２のチャネル長の約半分の長さにしている。また、第２及び第３のＴＦＴ３８、４０のチャネル幅を等しくし、且つ第１のＴＦＴ３２のチャネル幅と同程度の長さにしている。従って、第１のＴＦＴ３２の導電率と、第２及び第３のＴＦＴ３８、４０を直列にみたときの導電率がほぼ同一となり、静電気保護における電流の分担を第１のＴＦＴ３２と第２及び第３のＴＦＴ３８、４０とでほぼ半々に分けることができる。
【００８５】
なお、上記図１６及び図１７に示す静電気保護回路の構造は、画素領域にチャネルエッチング型ＴＦＴが形成される液晶表示装置に適用される。これに対し、図１８及び図１９は図１６及び図１７に対応させて、エッチングストッパ型ＴＦＴを備えた液晶表示装置に本実施の形態による静電気保護回路を適用した例を示している。図１８及び図１９において、図１６及び図１７に示す構成と同一の機能作用を奏する構成には同一の符号を付してその説明は省略する。
【００８６】
形成された動作半導体層４４とチャネル保護膜４５は同一形状でゲートバスライン（ゲート電極）２の内方に形成される。このため、図１８及び図１９に示す静電気保護回路においても、図１６及び図１７に示す動作半導体層４４に相当する領域が動作半導体層４４上にチャネル保護膜４５を積層した構造となり、また基板面に向かって見た状態で、動作半導体層４４とチャネル保護膜４５は同一形状でゲートバスライン２の内方に形成されている。
【００８７】
上述のように、図１６及び図１７に示した構造では、第２及び第３のＴＦＴ３８、４０のチャネル長を第１のＴＦＴ３２のチャネル長の約半分にしている。それに対し、図１８及び図１９に示す構成での第２及び第３のＴＦＴ３８、４０のチャネル長は、第１のＴＦＴ３２のチャネル長の約半分より若干長く形成されているが、第１のＴＦＴ３２のチャネル長よりは短いので図１６及び図１７に示した構造と同様に静電気保護における電流の分担を半々にする効果を得ることができる。
【００８８】
次に、本発明の第５の実施の形態による液晶表示装置について図２０及び図２１を用いて説明する。上述の第１乃至第４の実施の形態では、各バスラインにそれぞれ１組の静電気保護素子部が形成されているのに対し、本実施の形態では静電気保護素子部に形成された素子をできるだけ共有化して、全体の素子数を少なくした液晶表示装置を示す。構成素子の不良発生率や素子の占有する面積等を考慮すると、構成素子数はできるだけ少なくしたほうが望ましい。
【００８９】
図２０に本実施の形態の静電気保護素子部の回路を示す。図２０に示すように静電気保護素子部２８−１、２８−２（または、３０−１、３０−２）は、外部取り出し電極１６−１、１６−２（または１８−１、１８−２）ごとにＴＦＴ３２−１、３２−２及び第１の抵抗体３４−１、３４−２が形成されている。第２の抵抗体３６は各素子部２８−１、２８−２に形成されていない。その代わり、第１のＴＦＴ３２−１、３２−２のゲート電極（Ｇ）が接続した導電体４２と共通線２２、２４とが、第２の抵抗体としての１個の共用抵抗体３７で接続されている。共用抵抗体３７を設けることにより、静電気保護素子部の構成素子数を第１乃至第４の実施の形態に比して３／４に減らすことができる。
【００９０】
例えば、静電気により共通線２２に対して正の高電圧が外部取り出し電極１６−１のバスラインに発生すると、ＴＦＴ３２−１、３２−２のゲート電極（Ｇ）には静電気によって発生した高電圧を第１の抵抗体３４−１と共用抵抗体３７で分割した値の電圧が印加される。その結果、ＴＦＴ３２−１、３２−２の導電率が急激に大きくなるため、ＴＦＴ３２−１、３２−２を介して静電気による電荷が解放される。このとき、ＴＦＴ３２−１、３２−２だけでなく、第１の抵抗体３４−１、３４−２、共用抵抗体３７を介しても電荷は解放され、ＴＦＴ３２−１を流れる電流は緩和されるので、静電気保護素子としての冗長性が増して静電気で容易には破壊されない静電気保護回路を実現できる。
【００９１】
次に、図２１を用いて本実施の形態の変形例について説明する。図２１に示す構成は、静電気保護回路の構成素子数をできるだけ少なくするため、図２０に示した構成をさらに進めて、ｎ（ｎは３以上の整数）本以上のバスラインの静電気保護素子部２８−１〜２８−ｎ（または３０−１〜３０−ｎ）間で１個の共用抵抗体３７を共用している点に特徴を有している。
【００９２】
外部取り出し電極１６−１〜１６−ｎごとに設けられた静電気保護素子部２８−１〜２８−ｎには、それぞれＴＦＴ３２−１〜３２−ｎ及び第１の抵抗体３４−１〜３４−ｎが形成されている。第２の抵抗体３６は各素子部２８−１〜２８−ｎに形成されていない。その代わり、第１のＴＦＴ３２−１〜３２−ｎのゲート電極（Ｇ）が接続された導電体４２と共通線２２、２４とが、個々の第２の抵抗体に代えて１個の第２の抵抗体としての共用抵抗体３７で接続されている。
【００９３】
全てのバスラインの静電気保護素子部２８、３０について個々の第２の抵抗体に代えて共有抵抗体３７を用いることにすれば、バスライン１本あたりの構成素子数をほぼ２個にすることができ、第１実施の形態での静電気保護回路で使用される素子数を約半分まで減らすことが可能である。
【００９４】
次に、本発明の第６の実施の形態による液晶表示装置について図２２乃至図２６を用いて説明する。上記第２の実施の形態による液晶表示装置では各バスラインにそれぞれ１組の静電気保護素子部が形成されているのに対し、本実施の形態では、第５の実施の形態と同様に、静電気保護素子部に形成された素子をできるだけ共有化して、全体の素子数を少なくした液晶表示装置を示す。
【００９５】
図２２に本実施の形態の静電気保護素子部の回路を示す。図２２に示すように静電気保護素子部２８−１、２８−２（または、３０−１、３０−２）は、外部取り出し電極１６−１、１６−２（または１８−１、１８−２）ごとに第１のＴＦＴ３２−１、３２−２及び第２のＴＦＴ３８−１、３８−２が形成されている。第３のＴＦＴ４０は各素子部２８−１、２８−２に形成されていない。その代わり、第１のＴＦＴ３２−１、３２−２のゲート電極（Ｇ）が接続した導電体４２と共通線２２、２４とが、個々の第３のＴＦＴに代えて１個の第３のＴＦＴとしての共用ＴＦＴ４１で接続されている。共用ＴＦＴ４１を設けることにより、静電気保護素子部の構成素子数を第１乃至第４の実施の形態に比して３／４に減らすことができる。
【００９６】
例えば静電気により共通線２２に対して正の高電圧が外部取り出し電極１６−１のバスラインに発生すると、第２のＴＦＴ３８−１と共用ＴＦＴ４１のゲート電極（Ｇ）にはそれぞれ寄生容量（Ｃ２gs、Ｃ２gd、Ｃｃgs、Ｃｃgd）によって内分された高電圧が印加されて第２のＴＦＴ３８−１、共用ＴＦＴ４１でチャネルが形成される。その結果、第２のＴＦＴ３８−１及び共用ＴＦＴ４１を通して電流が流れ、導電体４２の電位も上昇する。それにより第１のＴＦＴ３２−１にチャネルが形成されて導電率が大きくなるため静電気による電荷が解放される。この場合でも電荷は複数の経路で解放されるため、ＴＦＴが１個である従来の場合に比べて第１のＴＦＴ３２に流れる電荷の量が緩和されるので、静電気保護素子としての冗長性が増して静電気で容易には破壊されない保護回路を形成することができる。
【００９７】
次に、本実施の形態による静電気保護回路の構造について図２３及び図２４を用いて説明する。図２３は、アレイ側基板１上の１つの静電気保護回路を基板面に向かってみた状態を示している。図２３は、チャネルエッチング型ＴＦＴが形成される場合における静電気保護回路の構造を示している。図２３において、図中左側で上下に延びる共通線２２と外部取り出し電極１６−１、１６−２との間に静電気保護素子部２８−１、２８−２が形成されている。
【００９８】
本例では、導電体４２が図中上下に延びて、コンタクトホール５６−１、５８−１を介して静電気保護素子部２８−１側の第１のＴＦＴ３２−１とＩＴＯ層４３により接続されている。また、導電体４２は、コンタクトホール５６−２、５８−２を介して静電気保護素子部２８−２側の第１のＴＦＴ３２−２とＩＴＯ層４３により接続されている。
【００９９】
共用ＴＦＴ４１のゲート電極（Ｇ）上のゲート絶縁膜上にはａ−Ｓｉからなる動作半導体層４４がパターニングされている。動作半導体層４４を挟んで両側には、導電体４２のほぼ中央部から引き出された共用ＴＦＴ４１のドレイン電極（Ｄ）が接続されている。共用ＴＦＴ４１のソース電極は、共通線２２、２４に接続されている。共用ＴＦＴ４１のソース／ドレイン電極の端部は動作半導体層４４に乗り上がり、基板面方向に見て各ソース／ドレイン電極の端部と下層のゲート電極（Ｇ）とがオーバーラップする領域が形成されている。導電体４２、外部引き出し電極１６−１、１６−２、及び共通線２２、２４はデータバスライン４を形成する際に同時に形成されている。
【０１００】
図２４は、エッチングストッパ型ＴＦＴが形成される場合における静電気保護回路の構造を示している。共用ＴＦＴ４１のゲート電極（Ｇ）上のゲート絶縁膜上にはａ−Ｓｉからなる動作半導体層４４と、動作半導体層４４とほぼ同じ形状をしたチャネル保護膜４５の積層領域がそれぞれパターニングされている。各動作半導体層４４とチャネル保護膜４５の積層領域を挟んで両側には、導電体４２のほぼ中央部から引き出された共用ＴＦＴ４１のドレイン電極（Ｄ）が接続されている。共用ＴＦＴ４１のソース電極は、共通線２２、２４に接続されている。共用ＴＦＴ４１のソース／ドレイン電極の端部は各動作半導体層４４とチャネル保護膜４５の積層領域に乗り上がり、基板面方向に見て各ソース／ドレイン電極の端部と下層のゲート電極（Ｇ）とがオーバーラップする領域が形成されている。導電体４２、外部引き出し電極１６−１、１６−２、及び共通線２２、２４はデータバスライン４を形成する際に同時に形成されている。
【０１０１】
次に、図２５を用いて本実施の形態の変形例について説明する。図２５に示す構成は、静電気保護回路の構成素子数をできるだけ少なくするため、図２３に示した構成をさらに進めて、ｎ（ｎは３以上の整数）本以上のバスラインの静電気保護素子部２８−１〜２８−ｎ（または３０−１〜３０−ｎ）間で１個の共用ＴＦＴ４１を用いている点に特徴を有している。
【０１０２】
外部取り出し電極１６−１〜１６−ｎごとに設けられた静電気保護素子部２８−１〜２８−ｎには、それぞれ第１のＴＦＴ３２−１〜３２−ｎ及び第２のＴＦＴ３８−１〜３８−ｎが形成されている。第３のＴＦＴ４０は各素子部２８−１〜２８−ｎに形成されていない。その代わり、第１のＴＦＴ３２−１〜３２−ｎのゲート電極（Ｇ）が接続された導電体４２と共通線２２、２４とが、個々の第３のＴＦＴに代えて１個の第３のＴＦＴとしての共用ＴＦＴ４１で接続されている。
【０１０３】
全てのバスラインの静電気保護素子部２８、３０について第３のＴＦＴ４０に代えて共有ＴＦＴ４１を用いることにすれば、バスライン１本あたりの構成素子数はほぼ２個にすることができ、第２の実施の形態での静電気保護回路で使用される素子数を約半分まで減らすことが可能である。
【０１０４】
次に、本実施の形態による静電気保護回路の他の構造例について図２６及び図２７を用いて説明する。図２６及び図２７は、アレイ側基板１上の１つの静電気保護回路を基板面に向かってみた状態を示している。図２６は、チャネルエッチング型ＴＦＴが形成される場合における静電気保護回路の構造を示し、図２７は、エッチングストッパ型ＴＦＴが形成される場合における静電気保護回路の構造を示している。図２６及び図２７において、図中左側で上下に延びる共通線２２と外部取り出し電極１６−１〜１６−ｎとの間に静電気保護素子部２８−１〜２８−ｎが形成されている。
【０１０５】
本例では、導電体４２が図中上下に延びて、複数の第１のＴＦＴ３２−１〜３２−ｎのゲート電極に接続されている。また、導電体４２にコンタクトホールを介して第２のＴＦＴ３８−１〜３８−ｎがＩＴＯ層４３により接続されている。共用ＴＦＴ４１の構造は図２３あるいは図２４を用いて説明したのと同一であるので説明は省略する。共用ＴＦＴ４１のドレイン電極は、コンタクトホールを介してＩＴＯ層４３により導電体４２に接続され、ソース電極は共通線２２、２４に接続されている。
【０１０６】
次に、本発明の第７の実施の形態による液晶表示装置について図２８乃至図３２を用いて説明する。上記第３の実施の形態による液晶表示装置では各バスラインにそれぞれ１組の静電気保護素子部が形成されているのに対し、本実施の形態では、第５及び第６の実施の形態と同様に、静電気保護素子部に形成された素子をできるだけ共有化して、全体の素子数を少なくした液晶表示装置を示す。
【０１０７】
図２８に本実施の形態の静電気保護素子部の回路を示す。図２８に示すように各静電気保護素子部２８−１、２８−２には容量１００−１、１００−２が形成されている。第３のＴＦＴ４０は静電気保護素子部２８−１、２８−２に形成されていない。その代わり、第１のＴＦＴ３２−１、３２−２のゲート電極（Ｇ）が接続した導電体４２と共通線２２、２４とが、個々の第３のＴＦＴに代わる１個の第３のＴＦＴとしての共用ＴＦＴ４１で接続されている。共用ＴＦＴ４１を設けることにより、静電気保護素子部の構成素子数を第１乃至第４の実施の形態に比して３／４に減らすことができる。
【０１０８】
本実施形態の場合も、容量１００を有していることにより、静電気が発生した場合の第１のＴＦＴ３２−１、３２−２の動作は、第２のＴＦＴ３８−１、３８−２及び及び共用ＴＦＴ４１に比べて緩やかになる。そのため、鋭いパルス状の電圧変化を生じる静電気の場合は、第２のＴＦＴ３８−１、３８−２及び共用ＴＦＴ４１に先に電流が流れて第１のＴＦＴ３２−１、３２−２を保護することができる。
【０１０９】
また、電圧上昇が緩やかな静電気の場合は、第２のＴＦＴ３８−１、３８−２及び共用ＴＦＴ４１に続いて第１のＴＦＴ３２−１、３２−２が動作して電荷の解放に寄与するようになる。本実施の形態によれば、第２のＴＦＴ３８−１、３８−２及び共用ＴＦＴ４１に予備的に電流が流れるため、第１のＴＦＴ３２−１、３２−２にかかる負荷が軽減されており静電気保護回路の冗長性を増すことができる。
【０１１０】
また、第１のＴＦＴ３２−１、３２−２のゲート電極（Ｇ）は、容量を介してそれぞれ外部取り出し電極１６−１、１８−１、１６−２、１８−２、及びショートリング２０の共通線２２、２４と接続されており、ゲート電極（Ｇ）の電位はこれら容量の充放電に要する時間分だけ緩やかに変化する。従って、本実施の形態の構成によれば、緩やかな静電気であっても十分対応することができる。
【０１１１】
さらに本実施の形態では、第１のＴＦＴ３２−１、３２−２のゲート電極（Ｇ）と第２のＴＦＴ３８−１、３８−２及び共用ＴＦＴ４１の間の共通導電体４２の間に容量１００−１、１００−２を挿入させているので、外部取り出し電極１６、１８とショートリング２０の共通線２２、２４との間の電位差が低くなっても容量１００−１、１００−２の充放電に要する時間の分だけさらに長く導通状態を保つことができるため電荷解放の効率をより向上させることができる。また、容量１００−１、１００−２を付加したことにより短絡による不具合に対する冗長性も向上している。本実施形態の場合も電荷は複数の経路で解放されるため、ＴＦＴが１個である従来の場合に比べて静電気保護素子としての冗長性が増すので、静電気による素子の破壊が生じにくくなる。
【０１１２】
次に、本実施の形態による静電気保護回路の構造について図２９を用いて説明する。図２９は、アレイ側基板１上の１つの静電気保護回路を基板面に向かってみた状態を示している。図２９は、チャネルエッチング型ＴＦＴが形成される場合における静電気保護回路の構造を示し、図３０は、エッチングストッパ型ＴＦＴが形成される場合における静電気保護回路の構造を示している。図２９及び図３０に示す構造は図２３及び図２４に示す構造に対して、第１のＴＦＴ３２−１、３２−２のゲート電極が導電体４２下層に絶縁膜を介して位置することにより容量１００−１、１００−２が形成されている点にある。それ以外の構成は図２３及び図２４に示したのと同一であるので説明は省略する。
【０１１３】
次に、図３１乃至図３３を用いて本実施の形態の変形例について説明する。図３１乃至図３３に示す構成は、静電気保護回路の構成素子数をできるだけ少なくするため、図２８に示した構成をさらに進めて、ｎ（ｎは３以上の整数）本以上のバスラインの静電気保護素子部２８−１〜２８−ｎ（または３０−１〜３０−ｎ）間で１個の共用ＴＦＴ４１を用いている点に特徴を有している。図３１、図３２、及び図３３に示す回路構成及び素子構造は、図２５、図２６、及び図２７に対して、第１のＴＦＴ３２−１〜３２−ｎのゲート電極が導電体４２下層に絶縁膜を介して位置することにより容量１００−１〜１００−ｎが形成されている点にある。それ以外の構成は図２５、図２６、及び図２７に示したのと同一であるので説明は省略する。
【０１１４】
以上説明した第１乃至第７の実施の形態による静電気保護回路が形成されたアレイ側基板１の説明において、動作半導体層４４あるいはチャネル保護膜４５上にソース／ドレイン電極が直接形成されているようにみえるが、現実には動作半導体層４４あるいはチャネル保護膜４５と、ソース／ドレイン電極との間に接続抵抗を低くするためのｎ+ａ−Ｓｉ層が形成されている。
【０１１５】
チャネルエッチング型ＴＦＴであれば、動作半導体層４４のａ−Ｓｉ層上にｎ+ａ−Ｓｉ層が形成されている。チャネル部のｎ+ａ−Ｓｉ層はソース／ドレイン電極のパターニング時に除去される。当該パターニング時に除去されないｎ+ａ−Ｓｉ層はソース／ドレイン電極形成金属層とａ−Ｓｉ層との間に残存する。
また、エッチングストッパ型ＴＦＴの場合には、ソース／ドレイン電極およびデータバスラインの下地にｎ+ａ−Ｓｉ層が形成されている。
【０１１６】
以上説明した第１乃至第７の実施の形態による静電気保護回路が形成されたアレイ側基板１に対するＴＦＴの製造工程において、ＴＦＴ検査ではなく単にバスラインの断線／短絡を検出するためのオープン／ショート検査（Ｏ／Ｓ検査）によりパネルの良否判断をする場合がある。この場合、層間短絡を検出するためには、ゲートバスライン２側のショートリング２０の共通線２２と、データバスライン４側の共通線２４とを高抵抗成分で電気的に分離する必要がある。そこで一例として図３４に示すような構成を取ることができる。図３４において、共通線２２と共通線２４との交差部には、例えば第１乃至第４の実施の形態で図２乃至図１９を用いて説明した静電気保護素子部２８、３０と同様の構成を有する層間分離部２３が形成されている。
【０１１７】
また、図３４に示すように、ショートリング２０の共通線２２、２４のいずれか（図３４では共通線２２）を、例えば対向基板側の共通電極１２またはグランドと接続する接続端子２５に接続して、より確実にＴＦＴやバスラインを静電気による障害から保護するようにすることもできる。
【０１１８】
次に、本発明の第８の実施の形態による液晶表示装置について説明する。まず、本実施の形態で用いるＴＦＴ−ＬＣＤのアレイ側基板の製造プロセスを簡単に説明する。第１に、アレイ側基板上にゲートメタルを成膜してパターニングし、ゲートバスライン及び各画素領域のＴＦＴのゲート電極を形成する。第２に、全面にゲート絶縁膜を形成し、その上にＴＦＴの動作半導体膜となるａ−Ｓｉ層、及びチャネル保護膜を形成するための絶縁膜をこの順に成膜する。第３に、ゲートバスライン及びゲート電極をマスクとする背面露光と、ゲートバスライン上のａ−Ｓｉ層を画素領域から電気的に分離するための通常のマスクを用いた露光により上記絶縁膜をパターニングしてチャネル保護膜を形成する。第４に、オーミックコンタクト層となるｎ+層とドレイン／ソース電極及びデータバスラインを形成するためのドレインメタル（例えば、Ｔｉ（チタン））層をこの順に全面に成膜する。第５に、ｎ+層とドレインメタル層をパターニングしてドレイン／ソース電極及びデータバスラインを形成する。第６に、全面にパッシベーション膜（例えば、ＳｉＮ膜（シリコン窒化膜））を形成してからパターニングし、所定位置のパッシベーション膜にコンタクトホールを形成する。第７に、ＩＴＯを全面に成膜してからパターニングし、画素電極を形成する。以上の工程において、第１、第３、第５、第６、及び第７の工程に露光工程が含まれており、全部で５枚のマスクを用いる５枚マスクプロセスとなっている。
【０１１９】
さて、以上の工程を含んで形成される本液晶表示装置における静電気保護回路について図３５乃至図３９を用いて詳細に説明する。なお、本実施形態において、第１乃至第７の実施の形態と同一の機能作用を有する構成要素には同一の符号を付している。
【０１２０】
図３５（ａ）は、アレイ側基板をその基板面に向かって見た状態を示している。図３５（ｂ）は、図３５（ａ）のＡ−Ａ線で切断した断面を示している。図３５は、ガラス基板であるアレイ側基板１上のデータバスライン４（図示せず）から外部取り出し電極１８が引き出されて形成されている状態を示している。外部取り出し電極１８先端には静電気保護素子部３０が形成され、静電気保護素子部３０を介して外部取り出し電極１８とショートリング２０の共通線２４が接続されている。以上の構成は、ゲートバスライン２及びその外部取り出し電極１６についても図示を省略したが同様の構成となっている。
【０１２１】
図３５（ｂ）に示すように、アレイ側基板１上に上記の第２の工程によるゲート絶縁膜５２が形成され、その上に、第４の工程でのドレインメタル層をパターニングして外部取り出し電極１８と共通線２４が形成されている。また、外部取り出し電極１８と共通線２４の対向側には、静電気保護素子部３０の一部を構成するドレインメタル層をパターニングした金属層２００が形成されている。対向する金属層２００両端部間はパッシベーション膜５４が埋め込まれて電気的に分離されている。対向する金属層２００両端部上にはパッシベーション膜５４を開口したコンタクトホール９８がそれぞれ形成されている。２つのコンタクトホール内壁及び両者間に第７の工程で成膜された導電膜のＩＴＯ層４３がパターニングされており、対向する２つの金属層２００はＩＴＯ層４３により電気的に接続されている。この場合、下層のドレインメタル（Ｔｉ）と上層メタル（ＩＴＯ）とはオーミック接続になり、コンタクトホールのサイズにより抵抗成分が変化する。下層メタルにＴｉを用い、ＩＴＯ成膜前に熱処理（例えば、１８０℃〜２１５℃程度）を行い、且つコンタクトホール９８の径がφ＝４μｍである場合には、形成される抵抗成分は７〜８ｋΩとなる。コンタクトホール９８は上述の第６の工程で形成されるものであり、ＩＴＯ膜も第７の工程で形成されるものであるから、従来の製造工程を何ら変更することなく静電気保護回路を形成することができる。
【０１２２】
図３６（ａ）および（ｂ）は静電気保護素子部３０を高抵抗にするためにコンタクトホール９８を複数個直列接続した本実施形態の変形例を示している。図３６（ａ）では、外部取り出し電極１８と共通線２４の対向側に設けられ先端が対向する２つの金属層２００の間に、さらに島状の複数の金属層２０２が形成されている。直列に整列した複数の金属層２０２の両端部上のパッシベーション膜５４にはコンタクトホール９８が形成されている。隣り合う金属層２００、２０２はコンタクトホール９８を介してＩＴＯ層４３により電気的に接続されている。
【０１２３】
図３６（ｂ）に示す構造は、直線上に整列した金属層２００、２０２の各対向端部近傍に、電気的に独立した島状の金属層２０４が設けられ、それらの両端部にコンタクトホール９８が形成されている。そして、金属層２００、２０２の各対向端部は、金属層２０４とコンタクトホール９８を介してＩＴＯ層４３の接続層で接続されている。このようにして、静電気保護素子部３０を蛇行配置させることにより、共通線２４と外部取り出し電極１８との間の距離を短くさせることが可能になる。
【０１２４】
アレイ検査装置により画素電極とコモン電極間にチャージングした電荷を積分回路により読み出す場合には、アイソレーション抵抗として抵抗値が１００ｋΩ以上あるのが望ましい。従って図３６に示すような構成を採用してコンタクトホール９８の数を１４個以上にすれば、アレイ検査に影響しない静電気保護回路を実現できる。このように本実施の形態によれば、コンタクトホールを介して抵抗体を複数段接続することにより任意の値の抵抗成分を有する静電気保護回路を形成することができる。
【０１２５】
次に、本実施の形態による静電気保護素子部において下層メタルを多層構造とした変形例について図３７を用いて説明する。図３７は静電気保護素子部の形成工程断面を示しており、（Ａ）列はゲートバスライン側を示し、（Ｂ）列はデータバスライン側を示している。また、（ａ）行〜（ｅ）行は各工程での処理を示している。まず図３７（ａ）において、ガラス基板であるアレイ側基板１上にゲートバスライン及び各画素領域のＴＦＴのゲート電極を形成する際、ゲートバスライン２側の静電気保護素子部２８の金属層２００ｇをゲートメタルで同時に形成する。金属層２００ｇの形成と共にショートリング２０の共通線２２をゲートメタルで同時に形成することもできる。次いで、例えばＳｉＮ（窒化シリコン）を用いて全面にゲート絶縁膜５２を形成する。
【０１２６】
次に、図３７（ｂ）に示すように、データバスライン４及び各画素領域のＴＦＴのドレイン／ソース電極を形成する際、ドレインメタルを用いて同時に、データバスライン４側の静電気保護素子部３０の金属層２００ｄを形成する。ドレインメタル層は下層から順にＴｉ／Ａｌ／Ｔｉで構成されている。なお、金属層２００ｄの形成と共にショートリング２０の共通線２４をドレインメタルで同時に形成することもできる。次いで、全面にパッシベーション膜５４を形成する。
【０１２７】
次に、図３７（ｃ）に示すように、金属層２００ｇ、２００ｄ上のパッシベーション膜５４を開口してコンタクトホール９８を形成する。さらに図３７（ｄ）に示すように、金属層２００ｇ上のゲート絶縁膜５２をエッチングして金属層２００ｇ上部が露出するコンタクトホール９８を形成する。パッシベーション膜５４とゲート絶縁膜５２を一括してエッチングするプロセスでは、ゲート絶縁膜４２をエッチングしている間はドレインメタル最上層のＴｉ層がエッチングストッパとして機能する。このときドレインメタル最上層のＴｉの膜厚が薄いと下層のＡｌ層が露出することがある。
【０１２８】
次に、図３７（ｅ）に示すように、隣接する所定の金属層２００、２０２等がコンタクトホール９８を介して電気的に接続されるように、表示電極形成時のＩＴＯパターニングしてＩＴＯ層４３を形成する。このとき、ＩＴＯ層４３ａと金属層２００ｄのＡｌ層とはショットキー接続となり、コンタクトホール９８内にリング状に残存するＴｉ層とＩＴＯ層４３ｂとはオーミック接続となるため全体の接触抵抗を高くすることができる。例えばドレインメタルをＴｉ（２０ｎｍ）／Ａｌ（７５ｎｍ）／Ｔｉ（２０ｎｍ）とすると金属層２００ｄ上のコンタクトホール１個当たりの接触抵抗は３５〜３６ｋΩになり、金属層２００ｄを３〜４個直列接続すればアレイ検査が可能な状態が得られる。
【０１２９】
なお、ＩＴＯ層４３の形成前であってコンタクトホール９８底部にメタル層が露出した状態で熱処理温度を変えることにより、メタル／ＩＴＯの接触抵抗を変化させることが可能である。より高抵抗の素子が必要な場合には当該ベーク温度を高くすればよい。
【０１３０】
このようにして形成される抵抗成分は抵抗値を１０ＭΩ以上にすることも可能であり、パネル完成後において各バスラインに走査信号や画像信号等を印加をしても、この高抵抗成分により隣接するバスラインに影響を及ぼさないようにすることができる。従って、これら高抵抗成分はパネル完成後にもパネル内に残存させることができる。このため、パネルが完成してからユニット組み立て工程における静電気障害も防止することができ、より高い歩留りで液晶表示装置を製造することができ、また装置の信頼性を向上させることができるようになる。
【０１３１】
本実施の形態では、各バスライン２、４とショートリング２０（共通線２２、２４）との間に複数のコンタクトホール９８を直列配列することで任意の抵抗値の抵抗成分を配置できることを説明したが、本実施形態はこれに限られず、図３８に示すように、隣接するゲートバスライン２間、あるいは隣接するデータバスライン４間に本実施の形態による構造を形成することも可能である。この場合にも、金属層２００、２０２等に設けられたコンタクトホール間をＩＴＯ層で接続して十分な高抵抗素子を形成することによりパネル完成後もパネル内に静電気保護回路を残存させることができる。もちろん隣接するバスライン間に限らず、高抵抗成分が必要な任意の場所に本実施の形態による静電気保護素子部を製造プロセスの変更なしに形成することが可能である。
【０１３２】
また、ＴＦＴ製造工程において、アレイ検査を用いないで単にバスラインの断線／短絡を検出するためのオープン／ショート検査（Ｏ／Ｓ検査）によりパネルの良否判断をする場合がある。この場合、層間短絡を検出するためには、ゲートバスライン２側のショートリング２０の共通線２２と、データバスライン４側の共通線２４とを高抵抗成分で電気的に分離する必要がある。そこで一例として図３９に示すような構成を取ることができる。図３９の破線１２０で示すブロック内は、ショートリング２０を構成する共通線２２と共通線２４の接続状態を示している。図３９に示すように、ゲートメタル層をパターニングして形成した共通線２２の端部が露出するコンタクトホール１２１と、ドレインメタル層をパターニングして形成した共通線２４の端部が露出するコンタクトホール１２２とをＩＴＯ層４３で接続することにより接続端部で容易に高抵抗部を形成することが可能である。コンタクトホール１２２での高抵抗部の形成は上述の図３７（ｄ）、（ｅ）に示した方式を採用することにより抵抗値を任意に調整することが可能である。
【０１３３】
なお、上記実施の形態において、絶縁膜としてシリコン窒化膜を用いているが、シリコン酸化膜（ＳｉＯ2膜）を用いることももちろん可能である。また、上記実施の形態では、コンタクトホール９８間の接続層にＩＴＯを用いているが、本実施の形態はこれに限られず、他の比較的抵抗値の高い材料を用いるようにしてももちろんよい。また、ドレインメタルとしてＴｉ／Ａｌ／Ｔｉの積層構造を用いたが上層の金属層はＴｉに代えてモリブデン（Ｍｏ）、タングステン（Ｗ）、あるいはタンタル（Ｔａ）、及びそれらの合金、あるいはそれらの窒化酸化物を用い、中間層のＡｌに代えて、銅（Ｃｕ）、Ａｌ合金、Ｃｕ合金等を用いることができる。
なお、上記実施の形態における図３５乃至図３９に示された各構造は、図３４に示す層間分離部２３に適用可能である。
【０１３４】
以上説明したように本実施の形態によれば、高抵抗成分を容易に形成することができ、且つ抵抗値の制御も可能であるので、静電気による素子破壊を防止すると共に高精度でアレイ検査を行うことができるようになる。またパネル完成後、ユニット組み立て工程における静電気破壊まで対処することができるようになるので、製造歩留りの向上による生産量の増加、さらに信頼性の高い装置を提供することができるようになる。
【０１３５】
なお、上記第１乃至第８の実施の形態では、ａ−Ｓｉを動作半導体層に用いたチャネルエッチング型ＴＦＴあるいはエッチングストッパ型ＴＦＴを形成したアレイ基板を例にとって説明したが、本発明はそれらに限らず、例えば、低温ポリシリコン製造プロセスによりｐ−Ｓｉ（ポリシリコン）を動作半導体層に用いたＴＦＴ構造を備えたアレイ基板にももちろん適用可能である。
【０１３６】
また、上記実施の形態で図５、図６、あるいは図９等に例示したチャネルエッチング型ＴＦＴの動作半導体層４４は、ソース／ドレイン電極方向の端部がゲート電極Ｇの外方にまで延びて形成されている。しかしながら、動作半導体層４４のソース／ドレイン電極方向の端部がゲート電極Ｇの内方に位置して形成されるチャネルエッチング型ＴＦＴも存在し、本発明はもちろん当該ＴＦＴを備えたアレイ基板に適用することが可能である。
【０１３７】
【発明の効果】
以上の通り、本発明によれば、冗長性に優れた静電気保護回路を備えた液晶表示装置を実現できる。また本発明によれば、比較的低い電圧が長時間発生する静電気に対しても十分な保護機能を備えた液晶表示装置を実現できる。
【０１３８】
またさらに本発明によれば、基板組立工程の最終段階まで静電気対策の施せる液晶表示装置を実現できる。さらに本発明によれば、静電気保護素子部がパネルサイズに影響を与えない液晶表示装置を実現できる。またさらに本発明によれば、素子構造が簡素で電流制御面で不利のない静電気保護素子部を有する液晶表示装置を実現できる。
【０１３９】
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による液晶表示装置の概略の構成を示す図である。
【図２】本発明の第１の実施の形態による静電気保護素子部の回路構成及び動作を示す図である。
【図３】本発明の第１の実施の形態による静電気保護素子部の他の回路構成例を示す図である。
【図４】本発明の第２の実施の形態による液晶表示装置の特徴的構成要素である静電気保護素子部の回路構成を示す図である。
【図５】本発明の第２の実施の形態による静電気保護回路の構造を示す図である。
【図６】本発明の第２の実施の形態による液晶表示装置の静電気保護回路の変形例を示す図である。
【図７】本発明の第２の実施の形態による静電気保護回路の他の構造例を示す図である。
【図８】本発明の第２の実施の形態による液晶表示装置の静電気保護回路の他の変形例を示す図である。
【図９】本発明の第３の実施の形態による液晶表示装置の静電気保護回路を基板面に向かってみた状態を示す図である。
【図１０】本発明の第３の実施の形態による液晶表示装置の静電気保護回路の他の構成例を基板面に向かってみた状態を示す図である。
【図１１】本発明の第４の実施の形態による液晶表示装置の特徴的構成要素である静電気保護素子部の回路の構成を示す図である。
【図１２】本発明の第４の実施の形態による静電気保護回路の構造を示す図である。
【図１３】本発明の第４の実施の形態による静電気保護回路の構造の変形例を示す図である。
【図１４】本発明の第４の実施の形態による静電気保護回路の他の構造を示す図である。
【図１５】本発明の第４の実施の形態による静電気保護回路の構造の他の変形例を示す図である。
【図１６】本発明の第４の実施の形態による静電気保護回路の変形例を示す図である。
【図１７】本発明の第４の実施の形態による静電気保護回路の他の変形例を示す図である。
【図１８】本発明の第４の実施の形態による図１６に示す静電気保護回路の変形例を示す図である。
【図１９】本発明の第４の実施の形態による図１７に示す静電気保護回路の変形例を示す図である。
【図２０】本発明の第５の実施の形態による液晶表示装置の静電気保護素子部の回路を示す図である。
【図２１】本発明の第５の実施の形態による液晶表示装置の静電気保護回路の変形例を示す図である。
【図２２】本発明の第６の実施の形態による液晶表示装置の静電気保護素子部の回路を示す図である。
【図２３】本発明の第６の実施の形態による液晶表示装置の静電気保護回路の構造を示す図である。
【図２４】本発明の第６の実施の形態による液晶表示装置の静電気保護回路の他の構造を示す図である。
【図２５】本発明の第６の実施の形態による液晶表示装置の静電気保護回路の変形例を示す図である。
【図２６】本発明の第６の実施の形態による液晶表示装置の静電気保護回路の変形例の構造を示す図である。
【図２７】本発明の第６の実施の形態による液晶表示装置の静電気保護回路の他の変形例の構造を示す図である。
【図２８】本発明の第７の実施の形態による液晶表示装置の静電気保護素子部の回路を示す図である。
【図２９】本発明の第７の実施の形態による液晶表示装置の静電気保護回路の構造を示す図である。
【図３０】本発明の第７の実施の形態による液晶表示装置の静電気保護回路の他の構造を示す図である。
【図３１】本発明の第７の実施の形態による液晶表示装置の静電気保護回路の変形例を示す図である。
【図３２】本発明の第７の実施の形態による液晶表示装置の静電気保護回路の変形例の構造を示す図である。
【図３３】本発明の第７の実施の形態による液晶表示装置の静電気保護回路の他の変形例の構造を示す図である。
【図３４】本発明の第１乃至第７の実施の形態による液晶表示装置の静電気保護回路の変形例の構造を示す図である。
【図３５】本発明の第８の実施の形態による液晶表示装置の静電気保護回路の構造を示す図である。
【図３６】本発明の第８の実施の形態による液晶表示装置の静電気保護回路の変形例の構造を示す図である。
【図３７】本発明の第８の実施の形態による液晶表示装置の静電気保護回路の製造工程を示す図である。
【図３８】本発明の第８の実施の形態による液晶表示装置の静電気保護回路の他の変形例の構造を示す図である。
【図３９】本発明の第８の実施の形態による液晶表示装置の静電気保護回路の応用例の構造を示す図である。
【図４０】従来の液晶表示装置の静電気保護回路の構造を示す図である。
【図４１】従来の液晶表示装置の静電気保護回路の構造を示す図である。
【図４２】従来の液晶表示装置の静電気保護回路の構成を示す図である。
【図４３】従来の液晶表示装置の静電気保護回路の構造を示す図である。
【符号の説明】
１ アレイ側基板
２ ゲートバスライン
４ データバスライン
６、５３０、５３２、５３４ ＴＦＴ
８ 表示電極 画素電極
１０ 液晶
１２ 共通電極
１６、１８、５０２、５０４ 外部取り出し電極
２０、５０６ ショートリング
２２、２４ 共通線
２８、３０ 静電気保護素子部
３２ 第１のＴＦＴ
３４ 第１の抵抗体
３６ 第２の抵抗体
３７ 共用抵抗体
３８ 第２のＴＦＴ
４０ 第３のＴＦＴ
４１ 共用ＴＦＴ
４２、５３６ 導電体
４３、６２、７２、８２、９２ ＩＴＯ層
４４、５１４ 動作半導体層
４５ チャネル保護膜
５０、５０８ ガラス基板
５２、５１２ ゲート絶縁膜
５４ パッシベーション膜
５６、５８、６４、６６、７４、７６、８４、８６、９４、９６、９８ コンタクトホール
６０、７０、９０、５１８ ソース電極
７７、７８、７９ コンタクトホール部
８０、５１６ ドレイン電極
１００ 容量
１２０ 破線
２００、２０２、２０４ 金属層
５００ 静電気保護素子
５０２ バスライン
５１０ ゲート電極
５２０ 保護膜
Claims (3)
- 複数のバスラインで画定された複数の画素ごとに形成されたスイッチング素子と、前記複数のバスラインに接続されたショートリングと、前記複数のバスラインのそれぞれと前記ショートリングとの間に形成された静電気保護素子部とを有するアクティブマトリクス型の液晶表示装置において、
前記静電気保護素子部は、
前記バスラインに接続されるソース／ドレイン電極と、前記ショートリングに接続されるドレイン／ソース電極とを有する薄膜トランジスタと、
前記薄膜トランジスタのゲート電極を前記バスラインに接続する第１の抵抗体と、
複数の前記薄膜トランジスタの前記ゲート電極を前記ショートリングに接続する共用抵抗体である第２の抵抗体と
を備えていることを特徴とする液晶表示装置。 - 請求項１記載の液晶表示装置において、
前記薄膜トランジスタは、チャネルエッチング型であること
を特徴とする液晶表示装置。 - 請求項１記載の液晶表示装置において、
前記薄膜トランジスタは、エッチングストッパ型であること
を特徴とする液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000258850A JP4390991B2 (ja) | 1999-08-31 | 2000-08-29 | 液晶表示装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11-244468 | 1999-08-31 | ||
| JP24446899 | 1999-08-31 | ||
| JP2000258850A JP4390991B2 (ja) | 1999-08-31 | 2000-08-29 | 液晶表示装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009122967A Division JP5081195B2 (ja) | 1999-08-31 | 2009-05-21 | 液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001142096A JP2001142096A (ja) | 2001-05-25 |
| JP4390991B2 true JP4390991B2 (ja) | 2009-12-24 |
Family
ID=26536759
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000258850A Expired - Fee Related JP4390991B2 (ja) | 1999-08-31 | 2000-08-29 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4390991B2 (ja) |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4646420B2 (ja) | 2001-02-28 | 2011-03-09 | 三菱電機株式会社 | 薄膜トランジスタアレイ基板およびそれを用いた表示装置 |
| JP4486770B2 (ja) * | 2001-09-28 | 2010-06-23 | シャープ株式会社 | フラットパネルディスプレイ用基板 |
| US7760317B2 (en) | 2003-10-14 | 2010-07-20 | Lg Display Co., Ltd. | Thin film transistor array substrate and fabricating method thereof, liquid crystal display using the same and fabricating method thereof, and method of inspecting liquid crystal display |
| US7554260B2 (en) * | 2004-07-09 | 2009-06-30 | Semiconductor Energy Laboratory Co., Ltd. | Display device provided with a conductive film connection between a wiring component and a metal electrode film |
| JP4817730B2 (ja) * | 2004-07-09 | 2011-11-16 | 株式会社半導体エネルギー研究所 | 表示装置 |
| JP4667846B2 (ja) * | 2004-12-10 | 2011-04-13 | 三菱電機株式会社 | 薄膜トランジスタアレイ基板の製造方法 |
| JP4297103B2 (ja) | 2005-02-17 | 2009-07-15 | セイコーエプソン株式会社 | 電気光学装置及びその製造方法、並びに電子機器 |
| JP4940615B2 (ja) * | 2005-09-30 | 2012-05-30 | カシオ計算機株式会社 | 液晶表示装置 |
| JPWO2007055047A1 (ja) * | 2005-11-10 | 2009-04-30 | シャープ株式会社 | 表示装置およびそれを備える電子機器 |
| JP4946042B2 (ja) * | 2005-12-26 | 2012-06-06 | エプソンイメージングデバイス株式会社 | 液晶表示装置 |
| JP4816110B2 (ja) * | 2006-01-31 | 2011-11-16 | ソニー株式会社 | 液晶表示装置 |
| KR100847640B1 (ko) | 2006-05-23 | 2008-07-21 | 가시오게산키 가부시키가이샤 | 표시장치 |
| JP4850589B2 (ja) * | 2006-05-31 | 2012-01-11 | 株式会社 日立ディスプレイズ | 表示装置 |
| EP2073255B1 (en) * | 2007-12-21 | 2016-08-10 | Semiconductor Energy Laboratory Co., Ltd. | Diode and display device comprising the diode |
| WO2010029859A1 (en) * | 2008-09-12 | 2010-03-18 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| WO2010029866A1 (en) * | 2008-09-12 | 2010-03-18 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| KR101762112B1 (ko) * | 2008-09-19 | 2017-07-27 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 액정표시장치 |
| KR101490148B1 (ko) * | 2008-09-19 | 2015-02-05 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 표시 장치 |
| EP2172804B1 (en) * | 2008-10-03 | 2016-05-11 | Semiconductor Energy Laboratory Co, Ltd. | Display device |
| KR101273972B1 (ko) * | 2008-10-03 | 2013-06-12 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체장치 |
| JP5472895B2 (ja) * | 2008-10-20 | 2014-04-16 | 株式会社ジャパンディスプレイ | 液晶表示装置 |
| JP5313028B2 (ja) * | 2009-04-23 | 2013-10-09 | 株式会社ジャパンディスプレイ | 画像表示装置およびその製造方法 |
| WO2011122271A1 (en) | 2010-03-31 | 2011-10-06 | Semiconductor Energy Laboratory Co., Ltd. | Field-sequential display device |
| JP5696030B2 (ja) * | 2011-12-20 | 2015-04-08 | 株式会社ジャパンディスプレイ | 液晶表示装置 |
| JP5602281B2 (ja) * | 2013-05-29 | 2014-10-08 | シャープ株式会社 | 表示装置用基板及びそれを用いた液晶表示装置 |
| US9911756B2 (en) * | 2015-08-31 | 2018-03-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including transistor and electronic device surrounded by layer having assigned band gap to prevent electrostatic discharge damage |
| WO2020065866A1 (ja) * | 2018-09-27 | 2020-04-02 | シャープ株式会社 | 表示装置 |
-
2000
- 2000-08-29 JP JP2000258850A patent/JP4390991B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001142096A (ja) | 2001-05-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050712 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050713 |
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| RD02 | Notification of acceptance of power of attorney |
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| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090128 |
|
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121016 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131016 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |