JPH11160732A

JPH11160732A - Ｔｆｔアレイ基板およびこれを用いた液晶表示装置並びにｔｆｔアレイ基板の製造方法

Info

Publication number: JPH11160732A
Application number: JP32893497A
Authority: JP
Inventors: Takeshi Kubota; 健久保田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1997-11-28
Filing date: 1997-11-28
Publication date: 1999-06-18
Anticipated expiration: 2017-11-28
Also published as: JP4217287B2

Abstract

(57)【要約】【課題】ＴＦＴアレイ基板の断線、短絡に起因する線
状の表示欠陥の発生を防ぎ、高開口率で表示品質に優れ
た液晶表示装置を高歩留まりで提供する。【解決手段】ガラス基板１の表面に、Ｃｒ等の金属膜
を成膜後、パターニングを行い、図３に示すようなゲー
ト電極および配線２、冗長配線３および枝状の補助容量
電極４を形成する。その際に、設計レジストパターンと
なるマスクパターンを用いて適正露光量で露光後、再度
設計レジストより３μｍ程度太めのマスクパターンを用
い、適正露光量の２倍〜１０倍程度のエネルギーで露光
を行う。本構造によれば、パターニング時の欠陥やエッ
チングの際のレジストの剥がれ等が原因となり断線１４
が生じた場合、信号は冗長配線３を伝わることができ
る。また、パターン欠陥１５が発生した場合にも、枝上
の補助容量電極４の先端部付近に発生しない限り短絡と
はならない。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、スイッチング素子
として薄膜トランジスタを搭載したＴＦＴアレイ基板お
よびこれを用いた液晶表示装置並びにＴＦＴアレイ基板
の製造方法に関するものである。

【０００２】

【従来の技術】図１３(a) は、共通補助容量方式を採用
した従来の液晶表示装置を構成するＴＦＴアレイ基板の
ゲートレイヤーの平面図である。図において、２はゲー
ト電極および配線、４は補助容量電極、１９は共通配線
を示す。高開口率を目指した従来の共通補助容量方式の
液晶表示装置では、ゲート電極および配線２と共通配線
１９が交互に配されており、共通配線１９には枝状の補
助容量電極４が接続されている。この補助容量電極４に
は、２つの役割がある。１つは、画素容量と並列に補助
容量を形成し、画素の電荷を保持するための電極として
の役割であり、２つ目にはソース電極からの電界で生じ
る液晶の配向不良によるソース線近傍の光の漏れを防止
する役割である。この補助容量電極４を用いて光り漏れ
を防止する手段は、対向基板上の遮光膜を用いる場合に
比べ、合わせ精度の格段に高い写真製版技術を利用でき
るため、高開口率化には有効な手段である。従来の別の
方式として、図１４(a) のように、共通配線１９の役割
を隣のゲート電極および配線２で兼ねる補助容量オンゲ
ート式もかなり一般的に用いられている。この場合、補
助容量電極４は隣のゲート電極および配線２に接続され
る。この方式の方が、高開口率化の点ではさらに有利で
ある。なお、図１３(b) 、図１４(b) は、それぞれのゲ
ートレイヤー構造を用いたＴＦＴアレイ基板のアレイ工
程完成時の平面図である。

【０００３】以下に、従来のＴＦＴアレイ基板の製造工
程を図について説明する。図１５は、図１３に示す共通
補助容量方式を採用したＴＦＴアレイ基板の製造工程を
示す断面図である。まず、透明絶縁性基板であるガラス
基板１上に、Ｃｒ膜のような金属膜を単層で成膜し、レ
ジストパターニング、金属膜のエッチングを行い、ゲー
ト電極および配線２、さらに共通配線１９を形成する
（図１５(a) ）。次に、プラズマＣＶＤ法等によってシ
リコン窒化膜よりなるゲート絶縁膜５、アモルファスシ
リコン膜６、ｎ＋型アモルファスシリコン膜７を連続成
膜する。さらにトランジスタのチャネル部分を形成する
ため、アモルファスシリコン膜６およびｎ＋型アモルフ
ァスシリコン膜７を島状にパターニングする（図１５
(b) ）。次に、ＩＴＯ等の透明導電膜によって画素電極
８を形成し（図１５(c) ）、ソース電極および配線１
１、ドレイン電極１２を形成する（図１５(d) ）。この
場合、半導体層とのオーミックコンタクトを良好にする
ため、バリアメタルとして下層にＣｒやＴｉを用い、上
層に低抵抗化のために純Ａｌ膜あるいはＡｌ合金の単層
膜のような低抵抗な金属膜を用いた二層膜を用いる。ま
た、写真製版時の現像液によるＩＴＯ膜の腐食を防ぐた
めに、Ａｌ合金としてタングステン等を不純物として添
加する場合もある。最後に、ＴＦＴを保護するために、
シリコン窒化膜等の絶縁膜１３で覆う（図１５(e) ）。
なお、図１５(e) は、図１３(b) のＡ−Ｂ断面に相当す
る。

【０００４】

【発明が解決しようとする課題】上記のような高開口率
化を目指した液晶表示装置において、信号配線は細線化
の方向に進んでいる。配線の細線化により、プロセス内
で発生する異物、レジストの密着力低下によるエッチン
グ不良等に起因する断線の発生確率は高くなっている。
図１６に、通常のゲートレイヤーで発生する断線１４を
示す。さらに、モニター等に応用するため、パネルの大
型化、高精細化の要求も年々高まってきており、信号配
線の長さ、本数は増加の方向にあり、さらに断線１４を
発生させずにパネルを形成することは困難となってきて
いる。ゲートレイヤーでの断線１４は、画像表示部分の
外に設けた冗長配線を用いた修復は困難であるため、線
状の表示不良となり不良品となる。このため、ゲート配
線２の断線１４の低減は、製造歩留まり向上の重要な課
題の一つとなってきている。また、ゲート配線２の細線
化、長線化に伴い、配線材料にＡｌ、Ａｌ合金、Ｍｏ等
の低抵抗材料を使用する場合も増えてきている。これら
の材料は、耐薬液性が弱いものが多いため、前記の異
物、レジストの密着力低下等による断線に加え、画素電
極８、ソース配線１１の形成時に腐食による断線を発生
するという問題があった。これらは、前記の異物、密着
力低下等による断線に比べ、発生率が非常に高くなるた
め、製造が困難であった。このため、これらの低抵抗材
料は、単独で用いられず、膜の腐食防止のために金属膜
や陽極酸化膜のような欠損部の少ない絶縁膜でカバーを
する等の工夫をして用いられていた。

【０００５】近年、このようなゲート断線の問題を解決
するために、図１７(a) に示すような方法が考案されて
いる（参考文献：S.S.Kim et al.,SID 95 DIGEST,pp.15
-18）。この方法は、ゲート電極および配線２と冗長配
線３を補助容量電極４でつないだはしご状の配線構造を
採用したものである。この方式によるアレイ工程完成平
面図を図１７(b) に示す。この方式によれば、図１８に
示すように、ゲート電極および配線２に断線１４が生じ
ても信号は補助容量電極４、冗長配線３を流れるため、
線状の表示不良は発生しない。しかし、この構造では、
断線１４には効果があるものの、全配線範囲でゲート電
極および配線２と冗長配線３の配線間が接近しているた
め、図１８に示すパターン欠陥１５によって短絡を発生
する確率が高くなるという問題があった。この短絡に関
しても、短絡箇所の発見が困難であり、修復は難しいた
め、重要な課題の一つである。

【０００６】本発明は、上記のような問題点を解消する
ためになされたもので、ＴＦＴアレイ基板の断線、短絡
に起因する線状の表示欠陥の発生を防ぎ、高開口率で表
示品質に優れた液晶表示装置を得ることを目的とし、さ
らに、上記の液晶表示装置を高歩留まりで製造すること
が可能なＴＦＴアレイ基板の製造方法を提供するもので
ある。

【０００７】

【課題を解決するための手段】この発明に係わるＴＦＴ
アレイ基板は、透明絶縁性基板上に複数本形成されたゲ
ート配線と、このゲート配線と交差する複数本のソース
配線と、ゲート配線とソース配線の各交点に設けられた
薄膜トランジスタに接続された透明導電膜よりなる画素
電極と、ゲート配線から各画素毎に垂直に伸びた枝状の
電極であって、画素電極の一部との間に絶縁膜を挟んで
補助容量を形成する補助容量電極と、ゲート配線と平行
かつ交互に配置され、枝状の補助容量電極と、その先端
よりも内側で交差する冗長配線と、画素電極より構成さ
れる画像表示部周辺に設けられ、ゲート配線およびソー
ス配線に外部信号を入力する接続端子部を備えたもので
ある。また、枝状の補助容量電極の先端部は、冗長配線
と電気的に分離されているものである。また、ゲート配
線、補助容量電極および冗長配線は、それぞれ同材料で
同層に形成されているものである。

【０００８】また、ゲート配線の材料として、Ａｌ、Ｍ
ｏ、Ｃｕ、またはこれらを主成分とする合金のいずれか
を用いるものである。また、ゲート配線の材料として、
Ｎｄ組成０. １％以上５％未満のＡｌ- Ｎｄ系合金を用
いるものである。さらに、ゲート配線およびソース配線
等の信号配線を接続端子部へ接続する配線の材料とし
て、Ｃｒ、Ｗ、Ｔｉ、Ｔａ等を用いるものである。ま
た、冗長配線は、２μｍ以上１０μｍ以下の線幅とする
ものである。また、本発明に係わる液晶表示装置は、上
記のいずれかに記載のＴＦＴアレイ基板と、透明電極お
よびカラーフィルタ等を有する対向電極基板との間に液
晶が配置されているものである。

【０００９】また、本発明に係わるＴＦＴアレイ基板の
製造方法は、透明絶縁性基板上に金属薄膜を成膜し、パ
ターニングによりゲート配線、補助容量電極および冗長
配線を形成する工程において、レジスト材料としてポジ
レジストを用い、適正露光量の２倍以上４倍以下の露光
エネルギーで露光を行う工程を含んで製造するようにし
たものである。また、透明絶縁性基板上に金属薄膜を成
膜し、パターニングによりゲート配線、補助容量電極お
よび冗長配線を形成する工程において、レジスト材料と
してポジレジストを用い、設計パターンと等しい線幅の
マスクを用いて適正露光量で露光した後、上記マスクよ
りも遮光部の面積が大きい、すなわち、設計パターンよ
りも太い線幅のマスクを用いて、適正露光量の２倍以上
１０倍以下の露光エネルギーで再度露光を行う工程を含
んで製造するようにしたものである。また、透明絶縁性
基板上に金属薄膜を成膜し、ネガレジストを用いたパタ
ーニングによりゲート配線、補助容量電極および冗長配
線を形成する工程を含んで製造するようにしたものであ
る。

【００１０】

【発明の実施の形態】実施の形態１．以下に、本発明の
実施の形態を図について説明する。図１は、本発明の実
施の形態１であるチャネルエッチング型のアモルファス
シリコン薄膜トランジスタを用いたＴＦＴアレイ基板の
製造工程を示す断面図、図２は本実施の形態によるＴＦ
Ｔアレイ基板のゲートレイヤーでの平面図である。図に
おいて、１は透明絶縁性基板であるガラス基板、２はゲ
ート電極および配線、３はゲート電極および配線２と平
行かつ交互に配置された冗長配線、４はゲート配線２か
ら各画素毎に垂直に伸びた枝状の補助容量電極であり、
冗長配線３は、補助容量電極４と、その先端よりも内側
で交差しており、ゲート電極および配線２と電気的に接
続されている。さらに、５はゲート絶縁膜、６、７はＴ
ＦＴを構成するアモルファスシリコン膜およびｎ＋型ア
モルファスシリコン膜、８はＩＴＯ等の透明導電膜より
なる画素電極、９は端子電極、１０はコンタクトホー
ル、１１はゲート配線２と交差するソース電極および配
線、１２はドレイン電極、１３はＴＦＴを保護するため
のシリコン窒化膜等の絶縁膜をそれぞれ示す。画素電極
８は、複数本のゲート配線２およびソース配線１１の各
交点に設けられたＴＦＴに接続されており、補助容量電
極４は、画素電極８の一部との間にゲート絶縁膜５を挟
んで補助容量を形成する。補助容量電極４、冗長配線
３、ゲート電極および配線２は、それぞれ同材料で同層
に形成されている。また、画素電極８より構成される画
像表示部周辺には、ゲート配線２およびソース配線１１
に外部信号を入力する接続端子部である端子電極９が設
けられている。

【００１１】本実施の形態におけるＴＦＴアレイ基板の
製造工程を図について説明する。まず、ガラス基板１の
表面に、例えばＣｒ等の金属膜をスパッタリングにより
４００nm程度成膜する。次にポジレジストを用い、レジ
ストパターニングを行う。その際に一度、設計パターン
と等しい線幅のマスクを用いて適正露光量で露光した
後、再度上記マスクよりも遮光部の面積が大きい、すな
わち、設計パターンよりも太い線幅、本実施の形態では
３μｍ程度太めのマスクを用いて、適正露光量の２倍〜
１０倍程度の露光エネルギーで露光を行う。次に、硝酸
第二セリウムアンモン、硝酸を主成分とするエッチング
液を用い、Ｃｒ膜のエッチングを行い、図１(a) および
図２に示すようなゲート電極および配線２、冗長配線３
および枝状の補助容量電極４を形成する。この際に、エ
ッチング液に硝酸が含まれているため、Ｃｒ膜はテーパ
ー形状に加工され、膜厚が３００nm以上になってきた場
合の上層の断線等を防止できる。次に、ＰＣＶＤによっ
てシリコン窒化膜よりなるゲート絶縁膜５、アモルファ
スシリコン膜６、ｎ＋型アモルファスシリコン膜７をそ
れぞれ例えば５００nm、２００nm、５０nm程度連続成膜
する。さらに、トランジスタのチャネル部分を形成する
ため、アモルファスシリコン膜６およびｎ＋アモルファ
スシリコン膜７を島状にパターニングする（図１(b)
）。次に、ＩＴＯ膜をスパッタリングによって例えば
１００nm程度成膜し、パターニングによって画素電極８
および端子電極９を形成し、さらに、端子部分のコンタ
クトホール１０を形成する（図１(c) ）。

【００１２】次に、最下層が例えばＣｒやＴｉ１００nm
程度、第２層がＡｌ- ０. ２at. ％Ｃｕ３００nm程度、
最上層がＣｒ５０nm程度の三層膜からなる金属膜を形成
し、ソース電極および配線、ドレイン電極のパターニン
グを行い、三層膜のエッチングをする。その後、ドライ
エッチングによってチャネル上のｎ＋アモルファスシリ
コン膜７を除去することにより、ソース電極および配線
１１、ドレイン電極１２を形成した後、レジストを除去
する（図１(d) ）。最後にＴＦＴを保護するために、シ
リコン窒化膜等の絶縁膜１３で覆い、画素電極８および
端子電極９上の絶縁膜１３は除去する（図１(e) ）。な
お、本実施の形態では、ソース、ドレイン材料として三
層膜を用いたが、配線抵抗、画素電極形成プロセス等で
特に問題を生じなければ、Ｍｏ、Ｃｒ等の単層膜、下層
Ｃｒ、上層Ａｌ系合金等の二層膜でもかまわない。

【００１３】なお、本実施の形態において、各配線の線
幅は、図２に示すように、ゲート配線２幅を１５μｍ、
冗長配線３幅を２μｍ、枝状の補助容量電極４幅を６μ
ｍとし、補助容量電極４のほぼ中央を冗長配線３が交差
するように配置した。冗長配線３幅は、ゲート配線２が
断線した場合、冗長配線３部の抵抗とゲート配線２全体
の抵抗の直列となるため、配線幅は１〜２μｍ程度で良
い。また、冗長配線３部は遮光部となるため、高開口率
化の点からはなるべく細い方がよい。ただし、エッチン
グ精度１〜２μｍ程度を考慮すると、仕上がり寸法で２
μｍ程度が限界となる。よって、冗長配線３幅は２μｍ
以上１０μｍ以下とすることで、冗長配線３として機能
し、かつ開口率を上げることができ、クロストークによ
る表示むら等を低減することが可能となる。

【００１４】以上のように作製されたＴＦＴアレイ基板
では、パターンニング時の欠陥やエッチングの際のレジ
ストの剥がれ等が原因となり、図３に示すような断線１
４が生じた場合でも、冗長配線３を有するゲートレイヤ
ーの構造をとっているため、信号は冗長配線３を伝わる
ことができ、線状の欠陥とはならない。さらに、パター
ン欠陥１５が発生した場合にも、枝上の補助容量電極４
の先端部付近に発生しない限り短絡とはならない。この
ように、本実施の形態によれば、従来多発していたゲー
トレイヤーでの断線および短絡による不良を低減するこ
とができる。

【００１５】写真製版時に異物が混入した場合に発生す
るパターン欠陥の大きさは、実際の異物の大きさに比べ
何倍もの大きさになることが多い。その発生機構を図４
を用いて説明する。一般的に、金属薄膜２２が形成され
たガラス基板１上に異物１６が付着した状態でレジスト
１７を塗布した場合、図４(a) に示すように異物１６の
周りではレジスト１７膜厚が設定膜厚より厚くなる。こ
こで、マスク１８を用いて通常膜厚のレジスト１７の露
光条件で露光を行うと、異物１６付近では露光不足を生
じ（図４(b) ）、レジスト１７残を生じる（図４(c)
）。図中、斜線部は、露光されたレジスト１７ａを示
している。その結果、エッチング後には、図４(d) に示
すような異物１６の何倍もの大きさのパターン欠陥１５
となる。このような巨大なパターン欠陥１５が発生した
場合には、枝状の補助容量電極４の先端部付近で短絡す
る確率が増える。そこで、適正露光量の２倍以上４倍以
下の露光エネルギーで露光を行うことにより、パターン
欠陥１５の大きさを異物１６そのものの大きさにとどめ
ることが可能である。

【００１６】図５は、追加露光エネルギーに対するパタ
ーン欠陥サイズを示す図である。追加露光を２倍程度行
うことによって、パターン欠陥１５はほぼ異物１６その
ものの大きさとなる。図６は、追加露光によるパターン
欠陥サイズ縮小効果を説明する図である。図に示すよう
に、十分な追加露光を行うことにより、異物１６周辺の
厚いレジスト１７が完全に露光されるため、パターン欠
陥１５のサイズが縮小され、金属薄膜２２よりなる配線
間の短絡の発生確率を低減できる。図７は、露光エネル
ギーとパターン細りの関係を示す図である。図中、Ａは
通常のマスクパターンを用いて追加露光した場合、Ｂは
設計レジストパターンより３μｍ太めのマスクパターン
を用いて追加露光した場合での照射エネルギーとパター
ン細りの関係を示している。設計レジストパターンより
３μｍ程度太めのマスクパターンを用いて追加露光する
ことにより、パターンの細りを０. ５μｍ以下に抑える
ことができる。さらに、露光機のスループットの点から
予めレジストの細りを考慮して２μｍ程度太めのパター
ン設計として、通常の３倍の露光量で一回露光すること
によっても同様の効果が得られる。

【００１７】実施の形態２．図８は、本発明の実施の形
態２であるチャネルエッチング型のアモルファスシリコ
ン薄膜トランジスタを用いたＴＦＴアレイ基板の製造工
程を示す断面図である。図中、同一、相当部分には同一
符号を付し説明を省略する。本実施の形態におけるＴＦ
Ｔアレイ基板の製造工程を図について説明する。まず、
ガラス基板１の表面に、例えばＭｏのような金属膜をス
パッタリングにより４００nm程度成膜する。次にポジレ
ジストを用い、レジストパターニングを行う。その際に
一度、設計レジストパターンとなるマスクパターンを用
いて適正露光量で露光後、再度設計レジストパターンよ
り３μｍ程度太めのマスクパターンを用い、適正露光量
の２倍〜１０倍程度のエネルギーで露光を行う。次に、
リン酸、酢酸および硝酸を主成分とするエッチング液を
用い、Ｍｏ膜のエッチングを行い、図８(a) および図２
に示すようなゲート電極および配線２、冗長配線３およ
び枝状の補助容量電極４を形成する。この際に、エッチ
ング液に硝酸が含まれているため、Ｍｏ膜はテーパー形
状に加工され、膜厚が３００nm以上になってきた場合の
上層の断線等を防止できる。また、ゲート配線２等の信
号配線を画素外にある接続端子部へ接続する配線につい
ては、冗長配線構造にするのは困難であるため、Ｔｉ等
の金属膜を用いるか、またはＴｉでＭｏ表層を覆う等し
て、断線の発生確率を低減することができる。

【００１８】次に、ＰＣＶＤによってシリコン窒化膜よ
りなるゲート絶縁膜５、アモルファスシリコン膜６、ｎ
＋型アモルファスシリコン膜７をそれぞれ例えば５００
nm、２００nm、５０nm程度連続成膜する。さらに、トラ
ンジスタのチャネル部分を形成するため、アモルファス
シリコン膜６およびｎ＋アモルファスシリコン膜７を島
状にパターニングする（図８(b) ）。次に、Ｃｒ４００
nm程度からなる金属膜を形成し、ソース電極および配
線、ドレイン電極のパターニングを行い、金属膜のエッ
チングをする。その後、ドライエッチングによってチャ
ネル上のｎ＋アモルファスシリコン膜７を除去すること
により、ソース電極および配線１１、ドレイン電極１２
を形成した後、レジストを除去する（図８(c) ）。最後
に、ＴＦＴを保護するために、シリコン窒化膜等の絶縁
膜１３で覆い、ドレイン電極１２上と端子部分の絶縁膜
１３は除去する（図８(d) ）。次に、ＩＴＯ膜をスパッ
タリングによって例えば１００nm程度成膜し、パターニ
ングによって画素電極８および端子電極９を形成する
（図８(e) ）。

【００１９】本実施の形態によれば、上記実施の形態１
と同様に、図２に示すようなゲートレイヤー構造をとっ
ているため、図３に示すような断線１４、パターン欠陥
１５に対して実施の形態１と同様の効果がある。また、
ゲートレイヤーとして低抵抗材料のＭｏを使用した場
合、ソース電極および配線１１、ドレイン電極１２を形
成するＣｒ膜のエッチング時、さらに画素電極のＩＴＯ
をエッチング時に、一般的な塩酸、硝酸を主成分とする
エッチング液によってシリコン窒化膜の欠損部で腐食を
生じ断線１４を生じ易いが、本実施の形態の構造では断
線１４による線状欠陥が生じ難いので、線状欠陥の発生
確率を低減する効果がさらに高くなる。また、本実施の
形態においても、追加露光を行った場合に実施の形態１
と同様に配線間の短絡の発生確率を更に低減できる。ま
た、冗長配線３幅を仕上がり寸法で２μｍ程度とするこ
とは実施の形態１と同様に開口率を上げることができ
る。なお、本実施の形態ではゲート電極および配線２の
材料としてＭｏを用いたが、Ａｌ、Ｍｏ、Ｃｕ膜または
これらを主成分とする合金等を用いてもよい。また、ゲ
ート配線２およびソース配線１１等の信号配線を接続端
子部へ接続する配線の材料としてＴｉを用いたが、Ｃ
ｒ、Ｗ、Ｔｉ、Ｔａ等を用いてもよい。

【００２０】実施の形態３．図９は、本発明の実施の形
態３であるチャネルエッチング型のアモルファスシリコ
ン薄膜トランジスタを用いたＴＦＴアレイ基板の製造工
程を示す断面図である。図中、同一、相当部分には同一
符号を付し説明を省略する。本実施の形態におけるＴＦ
Ｔアレイ基板の製造工程を図について説明する。まず、
ガラス基板１の表面に、Ｎｄ組成０. ５at. ％のＡｌ-
Ｎｄ系合金膜をスパッタリングにより２００nm程度成膜
する。次にポジレジストを用い、レジストパターニング
を行う。その際に一度、設計レジストパターンとなるマ
スクパターンを用いて適正露光量で露光後、再度設計レ
ジストパターンより３μｍ程度太めのマスクパターンを
用い、適正露光量の２倍〜１０倍程度のエネルギーで露
光を行う。次に、リン酸、酢酸および硝酸を主成分とす
るエッチング液を用い、Ａｌ系合金膜のエッチングを行
い、図９(a) および図２に示すようなゲート電極および
配線２、冗長配線３および枝状の補助容量電極４を形成
する。この際に、エッチング液の硝酸濃度を適当に調整
することによって、Ａｌ合金膜はテーパー形状に加工さ
れ、膜厚が３００nm以上になってきた場合の上層の断線
等を防止できる。本実施の形態では、膜厚を２００nmと
したので、ストレートエッチングでも構わない。また、
信号配線を画素外にある接続端子部へ導く配線部につい
ては冗長配線構造にするのは困難であるため、Ｃｒ等を
用いるか、またはＣｒ等でＡｌ系合金表層を覆う等して
さらに断線の発生確率を低減することができる。

【００２１】次に、ＰＣＶＤによってシリコン窒化膜よ
りなるゲート絶縁膜５、アモルファスシリコン膜６、ｎ
＋型アモルファスシリコン膜７をそれぞれ例えば５００
nm、２００nm、５０nm程度連続成膜する。さらに、トラ
ンジスタのチャネル部分を形成するため、アモルファス
シリコン膜６およびｎ＋アモルファスシリコン膜７を島
状にパターニングする（図９(b) ）。次に、ＩＴＯ膜を
スパッタリングによって例えば１００nm程度成膜し、パ
ターニングによって画素電極８および端子電極９を形成
し、さらに、端子部分のコンタクトホール１０を形成す
る（図９(c) ）。次に、最下層が例えばＣｒやＴｉ１０
０nm程度、第２層がＡｌ- ０. ２at. ％Ｃｕ３００nm程
度、最上層がＣｒ５０nm程度の三層膜からなる金属膜を
形成し、ソース電極および配線、ドレイン電極のパター
ニングを行い、三層膜のエッチングをする。その後、ド
ライエッチングによってチャネル上のｎ＋アモルファス
シリコン膜７を除去することにより、ソース電極および
配線１１、ドレイン電極１２を形成した後、レジストを
除去する（図９(d) ）。最後にＴＦＴを保護するため
に、シリコン窒化膜等の絶縁膜１３で覆い、画素電極８
および端子電極９上の絶縁膜１３は除去する（図９(e)
）。なお、本実施の形態では、ソース、ドレイン材料
として三層膜を用いたが、配線抵抗、画素電極形成プロ
セス等で特に問題を生じなければ、Ｍｏ、Ｃｒ等の単層
膜、下層Ｃｒ、上層Ａｌ系合金等の二層膜でもかまわな
い。また、ゲート配線２の材料としてＮｄ組成０. ５a
t. ％のＡｌ- Ｎｄ系合金膜を用いたが、Ｎｄ組成０.
１％以上５％未満であればよい。

【００２２】本実施の形態によれば、上記実施の形態１
および２と同様に、図２に示すようなゲートレイヤーで
の構造をとっているため、図３に示すような断線１４、
パターン欠陥１５に対して実施の形態１および２と同様
の効果があり、従来多発していたゲートレイヤーでの断
線による不良、短絡による不良を低減することができ
る。また、本実施の形態では、ゲートレイヤーとして低
抵抗材料のＡｌ系合金を使用しているが、従来は画素電
極８を形成するＩＴＯをエッチングする際、一般的な塩
酸、硝酸を主成分とするエッチング液にシリコン窒化膜
の欠損部で腐食を生じ、断線を発生しやすいため、これ
を防止するためにパターニング前にブラシ等の接触式の
洗浄を行わないようにしていた。このため、パターン欠
陥１５を生じやすく、Ａｌ系合金膜を使用することの障
害となっていた。本実施の形態では、断線１４による線
状欠陥の発生確率をさらに低減でき、パターン欠陥１５
による配線間の短絡の発生確率も低減できたために、Ａ
ｌ系合金を単層で用いることが可能となった。

【００２３】また、Ａｌ- Ｃｕ、Ａｌ- Ｓｉ等の一般的
なＡｌ系合金を用いた場合、その後の成膜等の熱履歴を
経るとＡｌ系合金表面にはヒロックが発生する。このヒ
ロックを生じると、ヒロック部分をシリコン窒化膜が覆
いきれず、ＩＴＯエッチングの際に配線の至るところで
腐食断線が発生する。このような場合には本発明のよう
な冗長配線３を設けてもゲート配線２と冗長配線３双方
ともに断線１４が発生し、本発明の効果が低減する。こ
のような断線１４を防止するため、本実施の形態では、
Ａｌ系合金として、Ａｌ- Ｎｄ０. ５at. ％を使用して
おり、表面にヒロックが発生しない。このため、低抵抗
のＡｌ系合金の場合にも、本発明の構造が有効となる。
また、本実施の形態においても、追加露光を行った場合
に実施の形態１および２と同様に配線間の短絡の発生確
率を更に低減できる。また、冗長配線３幅を仕上がり寸
法で２μｍ程度とすることにより、実施の形態１および
２と同様に開口率を上げることができる。

【００２４】実施の形態４．以下に、本発明の実施の形
態４を図について説明する。図１０は、本発明の実施の
形態４であるチャネルエッチング型のアモルファスシリ
コン薄膜トランジスタを用いたＴＦＴアレイ基板のゲー
トレイヤーでの平面図、図１１は図１０中のＡ−Ｂ断面
図である。なお、図中、同一、相当部分には同一符号を
付し説明を省略する。本実施の形態によるＴＦＴアレイ
基板は、枝状の補助容量電極４の先端部を、冗長配線３
と電気的に分離したことを特徴とするものである。

【００２５】本実施の形態におけるＴＦＴアレイ基板の
製造工程を説明する。まず、ガラス基板１の表面に、例
えばＣｒ等の金属膜をスパッタリングにより４００nm程
度成膜する。次にポジレジストを用い、レジストパター
ニングを行う。次に、硝酸第二セリウムアンモン、硝酸
を主成分とするエッチング液を用い、Ｃｒ膜のエッチン
グを行い、図１０および図１１に示すようなゲート電極
および配線２、冗長配線３および枝状の補助容量電極４
を形成する。本実施の形態では、枝状の補助容量電極４
の先端部が冗長配線３と電気的に分離するように、３μ
ｍ程度の隙間をあける構造とする。エッチングの際、エ
ッチング液に硝酸が含まれているため、Ｃｒ膜はテーパ
ー形状に加工され、膜厚が３００nm以上になってきた場
合の上層の断線等を防止できる。なお、本実施の形態で
はゲート材料としてＣｒ膜を用いたが、上記実施の形態
２および３と同様に、低抵抗材料であるＭｏやＡｌ系合
金を用いても同様の効果が得られる。次に、ＰＣＶＤに
よってシリコン窒化膜よりなるゲート絶縁膜５、アモル
ファスシリコン膜６、ｎ＋型アモルファスシリコン膜７
を連続成膜し、それ以降の工程は上記実施の形態１と同
様である。

【００２６】本実施の形態によれば、図１２に示すよう
な断線１４が起こった場合、冗長配線３を持つゲートレ
イーヤの構造をとっているため、信号は冗長配線３を伝
わることができ、線状の欠陥とはならない。さらに、パ
ターン欠陥１５が枝状の補助容量電極４の先端部分に発
生し、補助容量電極４の先端部とゲート電極及び配線２
が電気的に短絡した場合でも、冗長配線３とは電気的に
分離しているため、線状の表示欠陥とはならない。この
ように、本実施の形態によれば、従来多発していたゲー
トレイヤーでの断線、短絡による不良を低減することが
可能である。

【００２７】なお、上記実施の形態１〜４では、ＴＦＴ
アレイ基板の製造に一般的に使用されることの多いポジ
レジストを用いたが、ゲート工程のみネガレジストを用
いることにより、レジスト残が発生し難い。ネガレジス
トの場合には、異物１６そのものがマスクとなってエッ
チング残が起こる場合のみ短絡となる。この場合もパタ
ーン欠陥１５のサイズは小さいため、配線間の短絡の発
生確率を低減できる。また、上記実施の形態１〜４で
は、チャネルエッチング型のアモルファスシリコン薄膜
トランジスタを用いたＴＦＴアレイ基板について述べた
が、チャネル保護膜型のアモルファスシリコン薄膜トラ
ンジスタを用いた場合にも同様の効果を得ることができ
る。また、上記実施の形態１〜４によるＴＦＴアレイ基
板と、透明電極およびカラーフィルタ等を有する対向電
極基板との間に液晶を配置することにより、高開口率で
表示品質に優れた液晶表示装置を高歩留まりで製造する
ことが可能となる。

【００２８】

【発明の効果】以上のように、本発明によれば、ゲート
配線から各画素毎に垂直に伸びた枝状の補助容量電極
と、ゲート配線と平行かつ交互に配置され、枝状の補助
容量電極と、その先端よりも内側で交差する冗長配線を
設けたので、ゲート配線に、パターニング時の欠陥やエ
ッチングの際のレジストの剥がれ等に起因する断線が生
じた場合にも、信号は冗長配線を伝わることができ、ま
た、ゲート配線にパターン欠陥が発生した場合にも、枝
上の補助容量電極の先端部付近に発生しない限り短絡と
はならないため、ＴＦＴアレイ基板の断線、短絡に起因
する線状の表示欠陥の発生を防ぐことができ、高開口率
で表示品質に優れた液晶表示装置を得ることが可能であ
る。

【００２９】また、本発明によるＴＦＴアレイ基板の製
造方法によれば、設計パターンと等しい線幅のマスクを
用いて適正露光量で露光した後、上記マスクよりも遮光
部の面積が大きい、すなわち、設計パターンよりも太い
線幅のマスクを用いて、適正露光量の２倍以上１０倍以
下の露光エネルギーで再度露光を行うようにしたので、
製造工程に混入し、基板に付着した異物周辺部のレジス
トの露光不足を生じることなく、パターン欠陥の大きさ
を異物そのものの大きさに抑えることができるため、配
線間の短絡の発生確率をさらに低減することが可能とな
り、製造の歩留まりが向上する。

【図面の簡単な説明】

【図１】本発明の実施の形態１であるＴＦＴアレイ基
板の製造方法を示す断面図である。

【図２】本発明の実施の形態１であるＴＦＴアレイ基
板のゲートレイヤーでの平面図である。

【図３】本発明の実施の形態１であるＴＦＴアレイ基
板の作用を説明する平面図である。

【図４】ＴＦＴアレイ基板におけるパターン欠陥発生
機構を説明する図である。

【図５】追加露光エネルギーに対するパターン欠陥サ
イズを示す図である。

【図６】追加露光によるパターン欠陥サイズ縮小効果
を説明する図である。

【図７】露光エネルギーとパターン細りの関係を示す
図である。

【図８】本発明の実施の形態２であるＴＦＴアレイ基
板の製造方法を示す断面図である。

【図９】本発明の実施の形態３であるＴＦＴアレイ基
板の製造方法を示す断面図である。

【図１０】本発明の実施の形態４であるＴＦＴアレイ
基板のゲートレイヤーでの平面図である。

【図１１】本発明の実施の形態４であるＴＦＴアレイ
基板のゲートレイヤーでのＡ−Ｂ断面図である。

【図１２】本発明の実施の形態４であるＴＦＴアレイ
基板の作用を説明する平面図である。

【図１３】 (a) は従来の共通補助容量方式のＴＦＴア
レイ基板のゲートレイヤーでの平面図、(b) はアレイ工
程完成時の平面図である。

【図１４】 (a) は従来の補助容量オンゲート方式のＴ
ＦＴアレイ基板のゲートレイヤーでの平面図、(b) はア
レイ工程完成時の平面図である。

【図１５】従来の共通補助容量方式のＴＦＴアレイ基
板の製造方法を示す断面図である。

【図１６】従来のＴＦＴアレイ基板の問題点を説明す
る図である。

【図１７】 (a) は従来の冗長配線を用いたＴＦＴアレ
イ基板のゲートレイヤーでの平面図、(b) はアレイ工程
完成時の平面図である。

【図１８】従来の冗長配線を用いたＴＦＴアレイ基板
の作用と問題点を説明する図である。

【符号の説明】

１ガラス基板、２ゲート電極および配線、３冗長
配線、４補助容量電極、５ゲート絶縁膜、６アモ
ルファスシリコン膜、７ｎ＋型アモルファスシリコン
膜、８画素電極、９端子電極、１０コンタクトホ
ール、１１ソース電極および配線、１２ドレイン電
極、１３絶縁膜、１４断線、１５パターン欠陥、
１６異物、１７レジスト、１７ａ露光されたレジ
スト、１８マスク、１９共通配線、２２金属薄
膜。

Claims

【特許請求の範囲】

【請求項１】透明絶縁性基板上に複数本形成されたゲ
ート配線、上記ゲート配線と交差する複数本のソース配線、上記ゲート配線と上記ソース配線の各交点に設けられた
薄膜トランジスタに接続された透明導電膜よりなる画素
電極、上記ゲート配線から各画素毎に垂直に伸びた枝状の電極
であって、上記画素電極の一部との間に絶縁膜を挟んで
補助容量を形成する補助容量電極、上記ゲート配線と平行かつ交互に配置され、上記枝状の
補助容量電極と、その先端よりも内側で交差する冗長配
線、上記画素電極より構成される画像表示部周辺に設けら
れ、上記ゲート配線およびソース配線に外部信号を入力
する接続端子部を備えたことを特徴とするＴＦＴアレイ
基板。
【請求項２】枝状の補助容量電極の先端部は、冗長配
線と電気的に分離されていることを特徴とする請求項１
記載のＴＦＴアレイ基板。
【請求項３】ゲート配線、補助容量電極および冗長配
線は、それぞれ同材料で同層に形成されていることを特
徴とする請求項１または請求項２に記載のＴＦＴアレイ
基板。
【請求項４】ゲート配線の材料として、Ａｌ、Ｍｏ、
Ｃｕ、またはこれらを主成分とする合金のいずれかを用
いることを特徴とする請求項１〜請求項３のいずれか一
項に記載のＴＦＴアレイ基板。
【請求項５】ゲート配線の材料として、Ｎｄ組成０.
１％以上５％未満のＡｌ- Ｎｄ系合金を用いることを特
徴とする請求項４記載のＴＦＴアレイ基板。
【請求項６】ゲート配線およびソース配線等の信号配
線を接続端子部へ接続する配線の材料として、Ｃｒ、
Ｗ、Ｔｉ、Ｔａ等を用いることを特徴とする請求項４ま
たは請求項５に記載のＴＦＴアレイ基板。
【請求項７】冗長配線は、２μｍ以上１０μｍ以下の
線幅とすることを特徴とする請求項１〜請求項６のいず
れか一項に記載のＴＦＴアレイ基板。
【請求項８】請求項１〜請求項７のいずれか一項に記
載のＴＦＴアレイ基板と、透明電極およびカラーフィル
タ等を有する対向電極基板との間に液晶が配置されてい
ることを特徴とする液晶表示装置。
【請求項９】透明絶縁性基板上に金属薄膜を成膜し、
パターニングによりゲート配線、補助容量電極および冗
長配線を形成する工程において、レジスト材料としてポ
ジレジストを用い、適正露光量の２倍以上４倍以下の露
光エネルギーで露光を行う工程を含むことを特徴とする
ＴＦＴアレイ基板の製造方法。
【請求項１０】透明絶縁性基板上に金属薄膜を成膜
し、パターニングによりゲート配線、補助容量電極およ
び冗長配線を形成する工程において、レジスト材料とし
てポジレジストを用い、設計パターンと等しい線幅のマ
スクを用いて適正露光量で露光した後、上記マスクより
も遮光部の面積が大きい、すなわち、設計パターンより
も太い線幅のマスクを用いて、適正露光量の２倍以上１
０倍以下の露光エネルギーで再度露光を行う工程を含む
ことを特徴とするＴＦＴアレイ基板の製造方法。
【請求項１１】透明絶縁性基板上に金属薄膜を成膜
し、ネガレジストを用いたパターニングによりゲート配
線、補助容量電極および冗長配線を形成する工程を含む
ことを特徴とするＴＦＴアレイ基板の製造方法。