JP4667846B2 - 薄膜トランジスタアレイ基板の製造方法 - Google Patents
薄膜トランジスタアレイ基板の製造方法 Download PDFInfo
- Publication number
- JP4667846B2 JP4667846B2 JP2004358003A JP2004358003A JP4667846B2 JP 4667846 B2 JP4667846 B2 JP 4667846B2 JP 2004358003 A JP2004358003 A JP 2004358003A JP 2004358003 A JP2004358003 A JP 2004358003A JP 4667846 B2 JP4667846 B2 JP 4667846B2
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- resist
- region
- film transistor
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000010409 thin film Substances 0.000 title claims description 201
- 239000000758 substrate Substances 0.000 title claims description 115
- 238000000034 method Methods 0.000 title claims description 114
- 238000004519 manufacturing process Methods 0.000 title claims description 66
- 239000010408 film Substances 0.000 claims description 210
- 239000004065 semiconductor Substances 0.000 claims description 85
- 230000005540 biological transmission Effects 0.000 claims description 12
- 239000012535 impurity Substances 0.000 claims description 12
- 238000002955 isolation Methods 0.000 claims description 9
- 238000010030 laminating Methods 0.000 claims description 3
- 229910052751 metal Inorganic materials 0.000 description 29
- 239000002184 metal Substances 0.000 description 29
- 239000010410 layer Substances 0.000 description 23
- 230000007547 defect Effects 0.000 description 17
- 238000000206 photolithography Methods 0.000 description 17
- 238000007689 inspection Methods 0.000 description 15
- 229910052581 Si3N4 Inorganic materials 0.000 description 12
- 239000011651 chromium Substances 0.000 description 12
- 239000007789 gas Substances 0.000 description 12
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 12
- XMPZTFVPEKAKFH-UHFFFAOYSA-P ceric ammonium nitrate Chemical compound [NH4+].[NH4+].[Ce+4].[O-][N+]([O-])=O.[O-][N+]([O-])=O.[O-][N+]([O-])=O.[O-][N+]([O-])=O.[O-][N+]([O-])=O.[O-][N+]([O-])=O XMPZTFVPEKAKFH-UHFFFAOYSA-P 0.000 description 10
- VLTRZXGMWDSKGL-UHFFFAOYSA-N perchloric acid Chemical compound OCl(=O)(=O)=O VLTRZXGMWDSKGL-UHFFFAOYSA-N 0.000 description 10
- 238000005520 cutting process Methods 0.000 description 9
- 229910021417 amorphous silicon Inorganic materials 0.000 description 8
- 238000005229 chemical vapour deposition Methods 0.000 description 8
- 238000005530 etching Methods 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 7
- 230000005611 electricity Effects 0.000 description 7
- 230000000149 penetrating effect Effects 0.000 description 7
- 238000004544 sputter deposition Methods 0.000 description 7
- 230000003068 static effect Effects 0.000 description 7
- 238000001312 dry etching Methods 0.000 description 6
- 238000000926 separation method Methods 0.000 description 6
- 229910021332 silicide Inorganic materials 0.000 description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 6
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 5
- 229910045601 alloy Inorganic materials 0.000 description 5
- 239000000956 alloy Substances 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 239000011159 matrix material Substances 0.000 description 5
- 239000004973 liquid crystal related substance Substances 0.000 description 4
- 239000003566 sealing material Substances 0.000 description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- 229910052804 chromium Inorganic materials 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 229910052750 molybdenum Inorganic materials 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 238000004528 spin coating Methods 0.000 description 3
- 239000002344 surface layer Substances 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 2
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 238000004380 ashing Methods 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 229910052731 fluorine Inorganic materials 0.000 description 2
- 239000011737 fluorine Substances 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 229910017604 nitric acid Inorganic materials 0.000 description 2
- 229920003986 novolac Polymers 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 230000035945 sensitivity Effects 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 229910006404 SnO 2 Inorganic materials 0.000 description 1
- NIXOWILDQLNWCW-UHFFFAOYSA-N acrylic acid group Chemical group C(C=C)(=O)O NIXOWILDQLNWCW-UHFFFAOYSA-N 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000005401 electroluminescence Methods 0.000 description 1
- 229910003437 indium oxide Inorganic materials 0.000 description 1
- PJXISJQVUVHSOJ-UHFFFAOYSA-N indium(iii) oxide Chemical compound [O-2].[O-2].[O-2].[In+3].[In+3] PJXISJQVUVHSOJ-UHFFFAOYSA-N 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 239000000382 optic material Substances 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 238000004080 punching Methods 0.000 description 1
- 238000005546 reactive sputtering Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 238000004381 surface treatment Methods 0.000 description 1
- XOLBLPGZBRYERU-UHFFFAOYSA-N tin dioxide Chemical compound O=[Sn]=O XOLBLPGZBRYERU-UHFFFAOYSA-N 0.000 description 1
- 229910001887 tin oxide Inorganic materials 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Images
Landscapes
- Liquid Crystal (AREA)
- Electroluminescent Light Sources (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Thin Film Transistor (AREA)
Description
この発明は、薄膜トランジスタアレイ基板の製造方法に係る発明であり、たとえば、ショートリング配線を有する薄膜トランジスタアレイ基板の製造方法に適用することができる。
マトリクス型液晶表示装置は、通常、２枚の対向する基板の間に液晶やＥＬ（エレクトロルミネセンス）などの電気光学材料が扶持されることにより構成されている。さらに、マトリクス型液晶表示装置において、挟持されている電気光学材料には、選択的に電圧や電流が印加される。
上記２枚の基板のうち少なくとも一方は、薄膜トランジスタを有するマトリクス型アレイ基板（以下、薄膜トランジスタアレイ基板と称する）である。この薄膜トランジスタアレイ基板上には、薄膜トランジスタなどのスイッチング素子に信号を与えるためのソース配線およびゲート配線が、アレイ状に配設されている。
しかし、薄膜トランジスタアレイ基板は、ガラスなどの絶縁性基板であることが多いため、工程途中に当該薄膜トランジスタアレイ基板に静電気が発生する。当該静電気により、ソース配線およびゲート配線において不良（たとえば、ソース配線およびゲート配線相互間での静電気による絶縁破壊短絡などの不良）が発生することがあった。
上記不良が発生するという問題を克服するために、薄膜トランジスタアレイ基板上の周辺部にショートリング配線が配設されていた。
当該ショートリング配線は、低抵抗の配線である。ショートリング配線とソース配線との間、およびショートリング配線とゲート配線との間を、それぞれクロム、アルミニウムなどの金属からなる低抵抗体を用いて導通させる。これにより、ソース配線およびゲート配線が、ショートリング配線を介して同電位となり、これにより、上記問題が克服されていた。
しかし、ソース配線およびゲート配線をショートリング配線を介して短絡させ、故意に同電位にしている。よって、薄膜トランジスタアレイ基板上に配線パターンやスイッチング素子等を形成した後に、これらの動作チェックを行うための検査において、これらソース配線およびゲート配線相互の間の検査（特に、短絡検査）を精度良く行うことが困難であった。
当該検査に関する問題を克服するための方法として、たとえば、特許文献１および特許文献２に記載されている方法がある。
特許文献１に記載されている方法では、ソース配線およびゲート配線の両配線と、外周に配設されているショートリング配線とは、非線形素子である抵抗体により接続されている。ここで、非線形素子とは、複雑な構成を有する素子であり、抵抗特性が非線形性を示す。
ゲート配線等とショートリング配線との間の短絡検査を行う際に印加される数〜数十Ｖ程度の電圧に対して、この非線形素子は、数百ＭΩ〜数ＧΩ程度の抵抗を示す。すなわちほぼ絶縁状態を示しているので、当該短絡検査においては、良好な検査感度を得ることができる。
同時に、非線形素子は、静電気による不良、たとえば絶縁破壊短絡が発生するような数百Ｖ以上の電圧が、ソース配線やゲート配線相互間に発生したときには、数十ＫΩ以下の抵抗体として働く。このとき、このような数十ＫΩの抵抗体は、静電気を逃がすのに充分な抵抗体として働く。
また、特許文献２に記載されている方法では、各配線とショートリング配線との間を接続する抵抗体として、比較的高抵抗（数ＫΩ〜数十ＫΩの抵抗）の材料を用いている。この方法によれば、ソース配線−ゲート配線間の短絡検査においては、必要な抵抗値が確保される。
しかし、特許文献１に記載の技術では、非線形素子である抵抗体は、その構造が複雑であるため、製造工程中に、抵抗体自体に短絡などの不具合を生じることもある。このため、特に、ゲート配線とソース配線との間の短絡不良を調べる薄膜トランジスタアレイ基板検査において、誤判定が生じるという問題があった。
また、パネル工程後は、薄膜トランジスタアレイ基板を切断することにより、抵抗体をパネルから切り離すことになる。この際、メタル配線を含む構成の非線形素子を有している場合には、当該非線形素子における切断処理により当該メタル配線膜が剥離して、隣接するソース配線同士およびゲート配線同士が短絡してしまうことがあった。当該短絡の発生より、隣接するソース配線同士等が電気的に導通することとなり、結果として当該短絡の発生は、線欠陥などの表示不良を引き起こす。
また、当該メタル配線膜が剥離して線欠陥不良に至らない場合であっても、当該薄膜トランジスタ基板を電気光学表示装置に搭載した後に、剥離した当該メタル配線膜が移動することにより、当該電気光学表示装置に線欠陥などの表示不良を引き起こすことがある。このため、薄膜トランジスタアレイ基板を電気光学表示装置に搭載する前に、切断箇所におけるメタル配線膜を除去したり被覆したりする必要があった。したがって、当該追加処理により、製造コストが増大するという問題があった。
また、特許文献２に記載の技術では、チャージセンシング法等の検査を実施する上において、ソース配線側に必要とされる抵抗値が小さく不充分である、という問題があった。
さらに、特許文献２に記載の技術では、新たに抵抗材料とその形成工程を追加される必要があるため、製造プロセスが複雑化するという問題があった。
そこで、この発明は、工程途中での静電気による不良発生を抑制することができるショートリング配線を有する薄膜トランジスタアレイ基板において、検査を実施する上で必要な抵抗値を有する抵抗体を、新たな抵抗材料や複雑なプロセスを追加すること無く、簡単なプロセスにより形成でき、抵抗体における切断処理により問題が生じることの無い薄膜トランジスタアレイ基板の製造方法を提供することを目的とする。
また、請求項１に記載の薄膜トランジスタアレイ基板の製造方法は、（ａ）第一の半導体膜と不純物がドープされた第二の半導体膜とが当該順に積層された積層体を、薄膜トランジスタが形成される第一の領域とショートリング配線と所定の配線との分離構造が形成される第二の領域とを含む領域において、所定のパターンで絶縁基板上に形成する工程と、（ｂ）前記積層体を覆うように、導電性膜を形成する工程と、（ｃ）前記導電性膜上に所定のパターンのレジストを形成する工程と、（ｄ）前記第一の領域の前記積層体上に存する、前記レジストの所定の位置に、開口部を形成する工程と、（ｅ）前記第二の領域の前記積層体上に存する、前記レジストの所定の位置の膜厚を、他の部分より薄くすることにより、薄膜部を形成する工程と、（ｆ）前記工程（ｄ）、（ｅ）後に、前記レジストをマスクとして、前記導電性膜および第二の半導体膜を除去することにより、少なくとも前記第一の領域において、前記薄膜トランジスタを構成するソース電極およびドレイン電極を形成する工程と、（ｇ）前記薄膜部を開口させる工程と、（ｈ）前記工程（ｇ）後に、前記レジストをマスクとして、前記第二の領域の前記積層体上の前記導電性膜を除去することにより、前記積層体上における前記ショートリング配線と前記所定の配線との前記分離構造を形成する工程とを、備えている。
また、請求項３に記載の薄膜トランジスタアレイ基板の製造方法は、（Ａ）第一の半導体膜と、不純物がドープされた第二の半導体膜と、導電性膜とを、当該順に絶縁基板上に積層させる工程と、（Ｂ）前記導電性膜上の、薄膜トランジスタが形成される第一の領域およびショートリング配線と所定の配線との分離構造が形成される第二の領域に、所定のパターンのレジストを形成する工程と、（Ｃ）前記第一の領域に存する前記レジストの所定の箇所の膜厚を、薄くさせることにより第一の薄膜部を形成する工程と、（Ｄ）前記第一の薄膜部よりも厚い膜厚となるように、前記第二の領域に存する前記レジストの所定の箇所の膜厚を薄くさせることにより、第二の薄膜部を形成する工程と、（Ｅ）前記工程（Ｃ）、（Ｄ）の後に、前記レジストをマスクとして、前記導電性膜、前記第一の半導体膜および前記第二の半導体膜を除去する工程と、（Ｆ）前記工程（Ｅ）の後に、前記第一の薄膜部を開口すると伴に、前記第二の薄膜部の膜厚をさらに薄くさせる工程と、（Ｇ）前記工程（Ｆ）の後に、前記レジストをマスクとして、前記第一の領域の導電性膜と第二の半導体膜とを除去することにより、少なくとも前記第一の領域において、前記薄膜トランジスタを構成するソース電極およびドレイン電極を形成する工程と、（Ｈ）前記工程（Ｇ）の後に、前記第二の薄膜部を開口する工程と、（Ｉ）前記工程（Ｈ）の後に、前記レジストをマスクとして、前記第二の領域の前記導電性膜を除去することにより、前記第一の半導体膜と前記第二の半導体膜とから成る積層体上における前記ショートリング配線と前記所定の配線との前記分離構造を形成する工程とを、備えている。
また、請求項１に記載の薄膜トランジスタアレイ基板の製造方法は、（ａ）第一の半導体膜と不純物がドープされた第二の半導体膜とが当該順に積層された積層体を、薄膜トランジスタが形成される第一の領域とショートリング配線と所定の配線との分離構造が形成される第二の領域とを含む領域において、所定のパターンで絶縁基板上に形成する工程と、（ｂ）前記積層体を覆うように、導電性膜を形成する工程と、（ｃ）前記導電性膜上に所定のパターンのレジストを形成する工程と、（ｄ）前記第一の領域の前記積層体上に存する、前記レジストの所定の位置に、開口部を形成する工程と、（ｅ）前記第二の領域の前記積層体上に存する、前記レジストの所定の位置の膜厚を、他の部分より薄くすることにより、薄膜部を形成する工程と、（ｆ）前記工程（ｄ）、（ｅ）後に、前記レジストをマスクとして、前記導電性膜および第二の半導体膜を除去することにより、少なくとも第一の領域において、前記薄膜トランジスタを構成するソース電極およびドレイン電極を形成する工程と、（ｇ）前記薄膜部を開口させる工程と、（ｈ）前記工程（ｇ）後に、前記レジストをマスクとして、前記第二の領域の前記積層体上の前記導電性膜を除去することにより、前記積層体上における前記ショートリング配線と前記所定の配線との前記分離構造を形成する工程とを、備えているので、余分な工程を追加すること無く一回のレジスト形成により、ソース配線、ショートリング配線等を形成することができると伴に、抵抗体上における配線分離構造も形成することができる。
また、請求項３に記載の薄膜トランジスタアレイ基板の製造方法は、（Ａ）第一の半導体膜と、不純物がドープされた第二の半導体膜と、導電性膜とを、当該順に絶縁基板上に積層させる工程と、（Ｂ）前記導電性膜上の、薄膜トランジスタが形成される第一の領域およびショートリング配線と所定の配線との分離構造が形成される第二の領域に、所定のパターンのレジストを形成する工程と、（Ｃ）前記第一の領域に存する前記レジストの所定の箇所の膜厚を、薄くさせることにより第一の薄膜部を形成する工程と、（Ｄ）前記第一の薄膜部よりも厚い膜厚となるように、前記第二の領域に存する前記レジストの所定の箇所の膜厚を薄くさせることにより、第二の薄膜部を形成する工程と、（Ｅ）前記工程（Ｃ）、（Ｄ）の後に、前記レジストをマスクとして、前記導電性膜、前記第一の半導体膜および前記第二の半導体膜を除去する工程と、（Ｆ）前記工程（Ｅ）の後に、前記第一の薄膜部を開口すると伴に、前記第二の薄膜部の膜厚をさらに薄くさせる工程と、（Ｇ）前記工程（Ｆ）の後に、前記レジストをマスクとして、前記第一の領域の導電性膜と第二の半導体膜とを除去することにより、少なくとも第一の領域において、前記薄膜トランジスタを構成するソース電極およびドレイン電極を形成する工程と、（Ｈ）前記工程（Ｇ）の後に、前記第二の薄膜部を開口する工程と、（Ｉ）前記工程（Ｈ）の後に、前記レジストをマスクとして、前記第二の領域の前記導電性膜を除去することにより、前記第一の半導体膜と前記第二の半導体膜とから成る積層体上における前記ショートリング配線と前記所定の配線との前記分離構造を形成する工程とを、備えているので、より少ない枚数のレジストマスクを用いて、薄膜トランジスタ基板を形成することができる。
図１は、本発明に係る薄膜トランジスタアレイ基板の一部を示す平面図である。
図１において、透明の絶縁基板（図示せず）上に、複数のゲート配線１が、図面の横方向にストライブ状に配設されている。さらに、複数のソース配線２が、図面の縦方向にストライプ状に配設されている。つまり、ゲート配線１とソース配線２とは、お互いに交差しており、全体としてマトリクスを形成している。ここで、ゲート絶縁膜（図示せず）は、ゲート配線を覆うように形成されており、ゲート配線１とソース配線２とは、当該ゲート絶縁膜を介して交差する。
なお、図１では省略しているが、ゲート配線１とソース配線２との交差部には、薄膜トランジスタが形成されている。
さらに、ショートリング配線３が、上記マトリクスを形成しているゲート配線１とソース配線２とを囲繞するように、配設されている。ここで、各ゲート配線１は、ゲート端子部１ａおよび抵抗体４を介して、ショートリング配線３と電気的に接続されている。また、各ソース配線２は、ソース端子部２ａおよび抵抗体４を介して、ショートリング配線３と電気的に接続されている。
なお、各ソース配線２、各ゲート配線１を電気的に分離するために、図１のＡ−Ａ断面に沿って切断処理が施される。
以下、各実施の形態において、薄膜トランジスタアレイ基板の具体的な構成および、その製造方法等を説明する。
＜実施の形態１＞
図２は、電気光学表示装置に搭載される、本実施の形態１に係る薄膜トランジスタアレイ基板の画素表示部の一部を示す平面図である。
図２は、電気光学表示装置に搭載される、本実施の形態１に係る薄膜トランジスタアレイ基板の画素表示部の一部を示す平面図である。
図２において、ゲート配線１が図面の横方向に配設されており、ソース配線２が図面の縦方向に配設されている。また、ゲート配線１とソース配線２とに囲まれるようにして、画素電極６が配設されている。なお、符号５は、保持容量配線５である。
また、各画素電極６毎に、所定の半導体パターンの薄膜トランジスタ１１が形成されている。ここで、薄膜トランジスタ１１は、後述する第一の半導体膜、第二の半導体膜、ソース電極１２およびドレイン電極１３を含んで構成されている。さらに、ドレイン電極１３と画素電極６とを電気的に接続するためのコンタクトホール１０が形成されている。
図３は、電気光学表示装置の表示パネルエリアの外側にあって、本実施の形態に係るゲート端子側の抵抗体４およびゲート端子部１ａの周辺構成を示す平面拡大図である。
図３において、ゲート配線１から延在してゲート端子２０が配設されている。当該ゲート端子２０から表示用の走査信号が入力される。当該操作信号は、ゲート配線１および後述する薄膜トランジスタのゲート電極へと伝播する。
また、下層のゲート端子２０まで貫通されたコンタクトホール２１ａ，２１ｂが形成されている。また、下層のショートリング接続配線３ａまで貫通されたコンタクトホール２２が形成されている。ここで、各ゲート端子２０は、コンタクトホール２１ａを介して上層のゲート端子パッド２３に接続されている。また、各ゲート端子２０は、コンタクトホール２１ｂを介して上層の接続用配線パターン２４に接続されている。さらに、各ショートリング接続配線３ａは、コンタクトホール２２を介して上層の接続用配線パターン２４に接続されている。
上記から分かるように、ゲート端子２０は、コンタクトホール２１ｂ、接続用配線パターン２４およびコンタクトホール２２を介して、ショートリング接続配線３ａに接続される。
また、図３に示すように、ショートリング接続配線３ａは、抵抗体４を介してショートリング配線３に接続されている。
なお、薄膜トランジスタアレイ基板を表示パネルに組み立てた後、各ゲート配線１を電気的に分離するために、Ａ−Ａ断面に沿って切断処理を施す。
図４は、電気光学表示装置の表示パネルエリアの外側にあって、本実施の形態に係るソース端子側の抵抗体４およびソース端子部２ａの周辺構成を示す平面拡大図である。
図４において、ソース配線２から延在してソース端子３０が配設されている。当該ソース端子３０から表示用の走査信号が入力される。また、下層のソース端子３０まで貫通されたコンタクトホール３１が形成されている。ここで、各ソース端子３０は、コンタクトホール３１を介して上層のソース端子パッド３２に接続されている。
また、図４に示すように、ソース端子３０は、抵抗体４を介してショートリング配線３に接続されている。
なお、薄膜トランジスタアレイ基板を表示パネルに組み立てた後、各ソース配線２を電気的に分離するために、Ａ−Ａ断面に沿って切断処理を施す。
また、後述する製造方法の説明から分かるように、抵抗体４は、第一の半導体膜と不純物がドープされた第二の半導体膜とが、当該順に積層された積層体構造を有している。なお、抵抗体４を介したゲート配線１等の検査等を考慮すると、抵抗体４の抵抗値は、約数十ＫΩ〜数百ＫΩ程度であることが望ましい。
次に、本実施の形態に係る薄膜トランジスタアレイ基板の製造方法を、各工程断面図を用いて説明する。当該製造方法では、５回のフォトリソグラフィープロセスを実施する。
ここで、各工程断面図の（ａ）は、図２のＸ−Ｘ断面の断面図である。また（ｂ）は、図３のＹ−Ｙ断面の断面図である。また（ｃ）は、図４のＺ−Ｚ断面の断面図である。
さて、まずはじめに、透明の絶縁基板１００上に、第一の導電性金属薄膜を成膜する。その後、第１回目のフォトリソグラフィープロセスを施し、第一の導電性金属薄膜をパターニングする。これにより、図５（ａ）〜（ｃ）に示すように、ゲート電極８、補助容量配線５およびゲート端子２０を形成する。
当該工程の好適な実施例は、以下の通りである。
第一の導電性金属薄膜としては、電気的比抵抗の低いＡｌ、Ｍｏまたは、これらを主成分とする合金を用いることが好ましい。
また、公知のＡｒガスを用いたスパッタリング法により、絶縁基板１００上にＡｌ膜等を２００ｎｍの厚さで成膜する。続けて、公知のＡｒガスにＮ２ガスを加えたガスを用いた反応性スパッタリング法により、窒素（Ｎ）原子を添加したＡＩＮ合金を５０ｎｍの厚さで成膜する。
その後、第１回目のフォトリソグラフィプロセスにより、第一の導電性金属膜（例えば、Ａｌ膜およびＡｌＮ合金膜）上に形成したレジストをパターニングする。その後、公知のリン酸＋硝酸を含むエッチング液を用いてエッチング処理を施し、レジストパターンを除去する。これにより、ゲート電極８、補助容量配線５およびゲート端子２０等を形成する（図５）。
さて次に、ゲート電極８、補助容量配線５およびゲート端子２０等を覆うように、図５で示した絶縁基板１００上に、窒化シリコン（ＳｉＮ）からなる第一の絶縁膜４０を形成する。さらに、第一の絶縁膜４０上にアモルファスシリコンからなる第一の半導体能動膜（以後、第一の半導体膜と称する）４１と、不純物をドープしたｎ＋アモルファスシリコンからなるオーミックコンタクト膜（以後、第二の半導体膜と称する）４２とを、当該順に順次成膜する。
その後、第２回目のフォトリソグラフィープロセスにより、第一の半導体膜４１と第二の半導体膜４２とを所定の連続した形状にパターニングする。
具体的に、第一および第二の半導体膜４１，４２は、薄膜トランジスタ（当該トランジスタを構成する各半導体膜４１，４２、ソース電極１２とドレイン電極１３とを含む）１１とソース配線２等が形成される第一の領域および、抵抗体４（当該抵抗体４上に形成されるショートリング配線３と他の配線１，２との分離構造を含む）等が形成される第二の領域に所定の形状で残存するように、パターニングされる。
ここで、第一および第二の半導体膜４１，４２のパターン形状は、この後のプロセスで形成される、薄膜トランジスタ（当該トランジスタを構成する各半導体膜４１，４２、ソース電極１２とドレイン電極１３とを含む）１１およびソース配線２のパターンに則した形状（ソース電極１２とドレイン電極１３との分離形状は有しない）であり、ソース電極１２等の大きさよりも少し大きく、かつ連続した形状である（図６（ａ））。また、第一および第二の半導体膜４１，４２は、図６（ｂ），（ｃ）が示すように、抵抗体４の形状でパターニングされる。
当該工程の好適な実施例は、以下の通りである。
化学的気相成膜（ＣＶＤ）法を用いて、第一の絶縁膜４０としてＳｉＮ膜を４００ｎｍ成膜する。また、第一の半導体膜４１としてアモルファスシリコン膜を１５０ｎｍ成膜する。また、第二の半導体膜４２としてリン（Ｐ）を不純物としてドープしたｎ＋アモルファスシリコン膜を３０ｎｍ成膜する。
当該各膜４０，４１，４２の成膜の後、所定の形状のレジストをマスクとして用いて、公知の弗素系ガスを用いたドライエッチングを施す。当該ドライエッチング処理により、第一および第二の半導体膜４１，４２の所定の箇所をエッチングする。その後、レジストを除去する。すると、絶縁基板１００上には、図６（ａ）に示すように、薄膜トランジスタ１１を構成する各半導体膜４１，４２が形成され、図６（ｂ），（ｃ）に示すように、抵抗体４が形成される。
次に、半導体パターン（図６（ａ）の符号４１，４２）と抵抗体４（図６（ｂ），（ｃ））とを覆うように、第一の絶縁膜４０上に第二の導電性金属薄膜４３を成膜する。その後、第３回目のフォトリソグラフィープロセスにより、レジストパターン４４，４５，４６を形成する（図７（ａ）〜（ｃ））。
ここで、第一の領域に存するレジストパターン４４は、特に、薄膜トランジスタ１１を構成するソース電極１２、ドレイン電極１３、およびソース配線２を形成するためのパターンである（図７（ａ））。また、第一の領域に存するレジストパターン４４には、薄膜トランジスタ１１の半導体活性層となるチャネル部を形成するための開口部４４ａが形成されている（図７（ａ））。なお、開口部４４ａは、完全な抜きパターンとなっている。
また、第二の領域に存するレジストパターン４５は、特に、抵抗体４における分離パターン（抵抗体４上において電気的に分離した、ショートリング接続配線３ａおよびショートリング配線３）を形成するためのパターンである（図７（ｂ））。また、第二の領域に存するレジストパターン４６は、特に、抵抗体４における分離パターン（抵抗体４上において電気的に分離した、ソース端子３０およびショートリング配線３）を形成するためのパターンである（図７（ｃ））。
なお、第二の領域に存するレジストパターン４５，４６は、抵抗体４の上部において、他の部分よりもレジスト膜厚が薄くなるように処理されている（膜厚の薄い部分は、薄膜部４５ａ，４６ａである）。
ここで、当該工程における好適な実施例は、以下の通りである。
まず、第二の導電性金属薄膜４３としては、Ｃｒ、Ｍｏまたはこれらを主成分とする合金膜を用いることが好ましい。これは、第二の導電性金属薄膜４３は、電気的比抵抗値が低いこと、第二の半導体膜４２との良好な電気的コンタクト特性を示すこと、さらには画素電極６との良好な電気的コンタクト特性を有することが必要だからである。
また、公知のＡｒガスを用いたスパッタリング法により、Ｃｒ膜等を３００ｎｍの厚さで成膜する。ここで、Ｃｒ膜成膜前の第二の半導体膜４２の表面状態を清浄にしておいたり、Ｃｒ膜成膜時の熱処理温度を高く設定したりすることにより、第二の半導体膜４２の表面にＣｒシリサイド層を形成させても良い。
当該シリサイド層が形成された抵抗体４は、シリサイド層を有しない抵抗体４よりも、数桁低い抵抗を得ることができる。
次に、ノボラック樹脂系のポジ型レジストをスピンコート法により、最大部の膜厚が約１．６μｍになるように塗布形成する。その後、上記レジストパターン（薄膜部４５ａ，４６ａを除く）４４，４５，４６を形成するために、第一の露光を行う。
さらに続けて、レジストパターン４５，４６において、抵抗体４上部における薄膜部４５ａ，４６ａを形成するために第二の露光を行う。薄膜部４５ａ，４６ａは、レジスト４５，４６を完全に貫通するのでは無く、薄い膜厚で残存させる必要があるので、当該第二の露光は、第一の露光の約３０〜４０％の露光量でハーフ露光を行う。なお、薄膜部４５ａ，４６ａの膜厚は、約０．４μｍである。
当該二段階露光を行った後、有機アルカリ系の現像液を用いて現像を行い、約１２０℃のポストベークを行う。
以上により、図７に示すようなレジストパターン４４〜４６が得られる。
なお、上記では、二段階露光の場合について説明したが、たとえば、以下に示すハーフトーンマスクを用いた一括露光によって、上記レジストパターン４４，４５，４６を形成しても良い。ここで、使用されるハーフトーンマスクとしては、たとえば、上記第一の露光の際に使用したマスクと同一パターンのマスクであり、薄膜部４５ａ，４６ａが形成されるレジスト位置の透過量が約４０％になるようなマスクである。
当該ハーフトーンマスクは、露光に用いる波長領域（通常３５０ｎｍ〜４５０ｎｍ）の光の透過量を約４０％程度に減じるフィルター膜を薄膜部４５ａ，４６ａに対応するマスク位置に形成するか、または、スリット形状のパターンから生じる光回折現象を利用して形成することができる。
なお、ハーフトーンマスクを用いた一括露光において、薄膜部４５ａ、４６ａに対応するマスク位置の透過量は任意に設定でき、１００％未満のものであれば、上記４０％で無くても良い。
当該ハーフトーンマスクを用いた場合は、１回の露光で図７で示した開口部４４ａおよび薄膜部４５ａ，４６ａを有するレジストパターンが４４〜４６が一括形成できるので、プロセスを簡略化することができる。
さて、図７で示した工程後、次に、公知の硝酸第２セリウムアンモニウム＋過塩素酸を含むエッチング液と上記形状のレジストパターン４４〜４６を用いて、第二の導電性金属薄膜４３をエッチングする（図８）。
さらに、ＨＣｌ＋ＳＦ６ガスを用いたドライエッチング法により、開口部４４ａから露出した第二の半導体膜４２と第一の半導体膜４１の一部をエッチングする（図８（ａ））。
次に、酸素プラズマを用いて、レジストパターン４４〜４６をアッシングする。これにより、薄膜部４５ａ，４６ａのレジストを除去する。つまり、図９（ｂ），（ｃ）に示すように、レジストパターン４５，４６の薄膜部４５ａ，４６ａに対応する位置に、開口部４５ｂ，４６ｂを形成する。
次に、再び公知の硝酸第２セリウムアンモニウム＋過塩素酸を含むエッチング液を用いて、レジストパターン４５，４６の開口部４５ｂ，４６ｂから露出している第二の導電性金属薄膜４３をエッチングする（図１０（ｂ），（ｃ））。
その後、レジストパターン４４〜４６を除去する（図１１）。図１１（ａ）に示すように、第一の領域には、ソース電極１２、ドレイン電極１３が形成されている。また、図１１（ｂ），（ｃ）に示すように、第二の領域には、ショートリング配線３とショートリング接続配線３ａ（図１１（ｂ））、およびショートリング配線３とソース端子３０（図１１（ｃ））が形成されている。なお、図示していないが、ソース配線２等も形成されている。
ここで、図１１（ｂ）に示すように、ショートリング配線３とショートリング接続配線３ａとは、抵抗体４上で分離している（つまり、抵抗体４を介して、ショートリング配線３とショートリング接続配線３ａとは、電気的に接続されている）。また、図１１（ｃ）が示すように、ソース端子３０とショートリング３とは、抵抗体４上で分離している（つまり、抵抗体４を介して、ソース端子３０とショートリング３とは、電気的に接続されている）。
次に、図１１で示した絶縁基板１００上に、窒化シリコン（ＳｉＮ）からなる第二の絶縁膜４７をパッシベーション膜として成膜する。
その後、第４回目フォトリソグラフィープロセスにより、当該第二の絶縁膜４７をパターニングし、少なくともドレイン電極１３まで貫通するコンタクトホール１０と（図１２（ａ））、ゲート端子２０まで貫通するコンタクトホール２１ａ，２１ｂと（図１２（ｂ））、ショートリング接続配線３ａまで貫通するコンタクトホール２２と（図１２（ｂ））、ソース端子３０まで貫通するコンタクトホール３１と（図１２（ｃ））を同時に形成する。
当該工程の好適な実施例は、以下の通りである。
化学的気相成膜（ＣＶＤ）法を用いて、第二の絶縁膜４７として窒化シリコン膜を３００ｎｍの厚さで成膜する。そして、所定の形状のレジストを第二の絶縁膜４７に形成した後、公知の弗素系ガスを用いたドライエッチング法を第二の絶縁膜４７に対して施す。その後レジストを除去することにより、図１２に示すように、第二の絶縁膜４７に各コンタクトホール１０，２１ａ，２１ｂ，２２，３１が形成される。
次に、図１２で示した絶縁基板１００上に、透明導電性膜を成膜する。その後、第５回目のフォトリソグラフィープロセスを施し、当該透明導電性膜をパターニングする。これにより、以下に示す部分を形成する。
つまり、コンタクトホール１０を介して下層のドレイン電極１３と電気的に接続する画素電極６を形成する（図１３（ａ））。また、コンタクトホール２１ａを介して下層のゲート端子２０と電気的に接続するゲート端子パッド２３を形成する（図１３（ｂ））。
また、コンタクトホール２１ｂを介して下層のゲート端子２０と電気的に接続すると伴に、コンタクトホール２２を介して下層のショートリング接続配線３ａと電気的に接続する接続用配線パターン２４を形成する（図１３（ｂ））。なお、当該接続用配線パターン２４の形成により、ゲート端子２０とショートリング接続配線３ａとは、電気的に接続される。
さらに、コンタクトホール３１を介して下層のソース端子３０と電気的に接続するソース端子パッド３２を形成する（図１３（ｃ））。
なお、当該工程の好適な実施例は、以下の通りである。
まず、透明導電性膜として、酸化インジウム（Ｉｎ２Ｏ３）と酸化スズ（ＳｎＯ２）とを混合したＩＴＯ膜を、公知のＡｒガスを用いたスパッタリング法により、１００ｎｍの厚さで成膜する。
その後、所定のパターンのレジストを透明導電性膜上に形成した後、公知の塩酸＋硝酸を含むエッチング液を用いて、透明導電性膜をエッチングする。その後、レジストを除去することにより、図１３に示した各パターン６，２３，２４，３２が形成される。
以上までの工程により、本発明の実施の形態に係る薄膜トランジスタアレイ基板が完成する。
本実施の形態によれば、ゲート配線１およびソース配線２と、ショートリング配線との間に介在する抵抗体４として、上記構成の第一の半導体膜４１および第二の半導体膜４２の積層体を採用している。
したがって、当該抵抗体４の構成は、特許文献１に係る抵抗体と比べて、構成は簡素である。よって、構造の複雑性から生じる、薄膜トランジスタアレイ基板の各電気検査における誤判定が生じることを防止することができる。
また、ゲート配線１やソース配線２に係る各電気検査に必要な抵抗値を確保できる。よって、正確に各電気検査を行うことができる。
また、当該抵抗体４には、メタル配線が含まれていないので、当該抵抗体４の箇所で切断処理を行い、薄膜トランジスタアレイ基板からショートリング配線３を除去すれば、従来問題となっていた、メタル配線の剥がれにより生じるゲート配線１間やソース配線２間等のショート不良を防止することができる。
また、上記構成の第一および第二の半導体膜４１，４２は、薄膜トランジスタ１１を構成する各膜と同一部材のものを採用可能である。したがって、抵抗体４を形成するに当たり、新たな材料を要しない。加えて、当該場合には、薄膜トランジスタ１１を構成工程において、抵抗体４も同時に形成できるので、製造プロセスも簡素化される。
なお、本実施の形態に係る抵抗体４により、当該抵抗体４を介してゲート配線１、ソース配線２およびショートリング配線３が同電位となる。したがって、製造工程途中に生じる静電気に起因する、薄膜トランジスタアレイ基板の不良を抑制できることは、言うまでも無い。
また、本実施の形態に係る製造方法を採用することにより、上記積層構造の抵抗体４を形成でき、加えて、以下の効果も奏することができる。
すなわち、当該製造方法では、薄膜部４５ａ，４６ｂ等を有する上記形状のレジストパターン４４〜４６を形成している。したがって、余分な工程を追加すること無く一回のレジスト形成により、ソース電極１２、ドレイン電極１３、ソース配線２、ソース端子３０、ショートリング接続配線３ａおよびショートリング配線３等を形成することができると伴に、抵抗体４上におけるショートリング接続配線３ａとショートリング配線３との分離および、抵抗体４上におけるソース端子３０とショートリング配線３との分離も行うことができる。
＜実施の形態２＞
本実施の形態に係る薄膜トランジスタアレイ基板の製造方法は、実施の形態１に係る製造方法と、異なる。本実施の形態に係る製造方法では、４回のフォトリソグラフィープロセスを実施する。
本実施の形態に係る薄膜トランジスタアレイ基板の製造方法は、実施の形態１に係る製造方法と、異なる。本実施の形態に係る製造方法では、４回のフォトリソグラフィープロセスを実施する。
なお、当該製造方法の相違に起因して、両実施の形態において、たとえば抵抗体４の構成が若干異なるものの、その構成の相違は本質的な相違では無い。したがって、両実施の形態において、構造はほぼ同一であるので、薄膜トランジスタアレイ基板の構成の説明は、ここでは省略する。
以下、本実施の形態に係る薄膜トランジスタアレイ基板の製造方法を、各工程断面図を用いて説明する。
ここで、各工程断面図の（ａ）は、図２のＸ−Ｘ断面の断面図である。また（ｂ）は、図３のＹ−Ｙ断面の断面図である。また（ｃ）は、図４のＺ−Ｚ断面の断面図である。
まずはじめに、実施の形態１と同様の方法により、図５に示した構成の透明絶縁基板１００を用意する（第１回目のフォトリソグラフィープロセス）。
次に、ゲート電極８、補助容量配線５およびゲート端子２０等を覆うように、図５で示した絶縁基板１００上に、窒化シリコン（ＳｉＮ）からなる第一の絶縁膜４０を形成する。さらに、第一の絶縁膜４０上にアモルファスシリコンからなる第一の半導体能動膜（以後、第一の半導体膜と称する）４１と、不純物をドープしたｎ＋アモルファスシリコンからなるオーミックコンタクト膜（以後、第二の半導体膜と称する）４２と、第二の導電性金属薄膜４３とを、当該順に順次成膜する（図１４（ａ）〜（ｃ））。
その後、第２回目のフォトリソグラフィープロセスにより、第二の導電性金属膜４３上に、所定の形状のレジストパターン５０，５１，５２を形成する（図１４（ａ）〜（ｃ））。
ここで、第一の領域に存するレジストパターン５０は、特に、薄膜トランジスタ１１を構成する各半導体膜４１，４２、ソース電極１２とドレイン電極１３、およびソース配線２を形成するためのパターンである（図１４（ａ））。また、第一の領域に存するレジストパターン５０には、薄膜トランジスタ１１の半導体活性層となるチャネル部を形成するための、薄膜部５０ａが形成されている（図１４（ａ））。なお、薄膜部５０ａの膜厚は、レジストパターン５０，５１，５２の他の部分の膜厚と比べて、最も薄くなっている。
また、第二の領域に存するレジストパターン５１は、特に、抵抗体４における分離パターン（ゲート端子２０、ショートリング接続配線３ａおよびショートリング３）を形成するためのパターンである（図１４（ｂ））。また、第二の領域に存するレジストパターン５２は、特に、抵抗体４における分離パターン（ソース端子３０およびショートリング配線３）を形成するためのパターンである（図１４（ｃ））。
なお、第二の領域に存するレジストパターン５１，５２は、抵抗体４の上部において、薄膜部５１ａ，５２ａを有する。ここで、薄膜部５１ａ，５２ａの膜厚は、レジストパターン５０の薄膜部５０ａよりも厚い。
ここで、当該工程における好適な実施例は、以下の通りである。
まず、化学的気相成膜（ＣＶＤ）法を用いて、第一の絶縁膜４０としてＳｉＮ膜を４００ｎｍ成膜する。また、第一の半導体膜４１としてアモルファスシリコン膜を１５０ｎｍ成膜する。また、第二の半導体膜４２としてリン（Ｐ）を不純物としてドープしたｎ＋アモルファスシリコン膜を３０ｎｍ成膜する。
次に、公知のＡｒガスを用いたスパッタリング法により、第二の半導体膜４２上にＣｒ膜等（第二の導電性金属薄膜４３）を３００ｎｍの厚さで成膜する。ここで、Ｃｒ膜成膜時や成膜後の工程の熱処理温度を高く設定することにより、第二の半導体膜４２の表面にＣｒシリサイド層を形成させても良い。
当該シリサイド層が形成された抵抗体４は、シリサイド層を有しない抵抗体４よりも、数桁低い抵抗を得ることができる。
また、第二の導電性金属薄膜４３としては、Ｃｒ、Ｍｏまたはこれらを主成分とする合金膜を用いることが好ましい。これは、第二の導電性金属薄膜４３は、電気的比抵抗値が低いこと、第二の半導体膜４２との良好な電気的コンタクト特性を示すこと、さらには画素電極６との良好な電気的コンタクト特性を有することが必要だからである。
次に、ノボラック樹脂系のポジ型レジストをスピンコート法により、最大部の膜厚が約１．６μｍになるように塗布形成する。その後、上記レジストパターン（薄膜部５０ａ〜５２ａを除く）５０，５１，５２を形成するために、第一の露光を行う。
その後、レジストパターン５０において、薄膜トランジスタ１１を構成する部分上部における薄膜部５０ａを形成するために、第二の露光を行う。
さらに続けて、レジストパターン５１，５２において、抵抗体４上部における薄膜部５１ａ，５２ａを形成するために第三の露光を行う。
薄膜部５０ａは、レジスト５０を完全に貫通するのでは無く、薄い膜厚で残存させる必要があるので、当該第二の露光は、第一の露光の約５０〜６０％の露光量で露光を行う。また、薄膜部５１ａ，５２ａは、レジスト５１，５２を完全に貫通するのでは無く、薄い膜厚（薄膜部５０ａの膜厚より厚い膜厚）で残存させる必要があるので、当該第三の露光は、第一の露光の約３０〜４０％の露光量で露光を行う。
また、本実施の形態では、レジストパターン５０における薄膜部５０ａの膜厚は、約０.２μｍである。また、レジストパターン５１，５２における薄膜部５１ａ，５２ａの膜厚は、約０.４μｍである。
当該三段階露光を行った後、有機アルカリ系の現像液を用いて現像を行い、約１２０℃のポストベークを行う。
以上により、図１４に示すようなレジストパターン５０〜５２が得られる。
なお、上記では、三段階露光の場合について説明したが、たとえば、以下に示すハーフトーンマスクを用いた一括露光によって、上記レジストパターン５０，５１，５２を形成しても良い。ここで、ハーフトーンマスクは、上記第一の露光の際に使用したマスクと同一パターンのマスクであり、薄膜部５０ａが形成されるレジスト位置の透過量が約６０％になるようなマスクであり、薄膜部５１ａ，５２ａが形成されるレジスト位置の透過量が約４０％になるようなマスクである。
当該ハーフトーンマスクは、露光に用いる波長領域（通常３５０ｎｍ〜４５０ｎｍ）の光の透過量を上記所定量程度に減じるフィルター膜を薄膜部５０ａ〜５２ａに対応するマスク位置に形成するか、または、スリット形状のパターンから生じる光回折現象を利用して形成することができる。
なお、ハーフトーンマスクを用いた一括露光において、薄膜部５０ａ〜５２ａに対応するマスク位置の透過量は、各々任意に設定でき、１００％未満のものであれば、上記６０％や４０％で無くても良い。しかし、薄膜部５１ａ，５２ａに対応するマスク位置の透過量は、薄膜部５０ａに対応するマスク位置の透過量よりも小さい必要がある。
当該ハーフトーンマスクを用いた場合は、１回の露光で図１４に示す各薄膜部５０ａ〜５２ａを有するレジストパターン５０〜５２が一括形成できるので、プロセスを簡略化することができる。
さて次に、公知の硝酸第２セリウムアンモニウム＋過塩素酸を含むエッチング液を用いて、第二の導電性金属薄膜４３をエッチングする。さらに、ＨＣｌ＋ＳＦ６ガスを用いたドライエッチング法により、第二の半導体膜４２および第一の半導体膜４１をエッチングする。
なお、上記各エッチング処理は、上記レジストパターン５０〜５２をマスクとして用いて行う。当該各エッチング処理後の様子を図１５に示す。当該各エッチング処理により、薄膜トランジスタ１１を構成する各半導体膜４１，４２が形成される（図１５（ａ））。また、各半導体膜４１，４２からなる抵抗体４も形成される（図１５（ｂ）（ｃ））。
次に、酸素プラズマを用いて、レジストパターン５０〜５２をアッシングする。これにより、薄膜部５０ａのレジストを除去する。なお、当該アッシング処理において、レジストパターン５１，５２の薄膜部５１ａ，５２ａには、さらに所定の膜厚のレジストが残存している。
つまり、当該アッシング処理により、図１６（ａ）に示すように、レジストパターン５０に開口部５０ｂを形成し、図１６（ｂ），（ｃ）に示すように、レジストパターン５１，５２の薄膜部５１ａ，５２ａは、膜厚は減少するものの所定の膜厚のレジストが残存する。
次に、再び公知の硝酸第２セリウムアンモニウム＋過塩素酸を含むエッチング液を用いて、レジストパターン５０の開口部５０ｂから露出している第二の導電性金属薄膜４３をエッチングする（図１７（ａ））。
これに続いて、ＨＣｌ＋ＳＦ６ガスを用いたドライエッチング法により、上記開口部５０ｂから露出している、第二の半導体膜４２と第一の半導体膜４１の一部とをエッチングする（図１７（ａ））。
次に、再び、酸素プラズマを用いて、レジストパターン５０〜５２をアッシングする。これにより、レジストパターン５１，５２の薄膜部５１ａ，５２ａのレジストを除去する。つまり、図１８（ｂ），（ｃ）に示すように、レジストパターン５１，５２に開口部５１ｂ，５２ｂを形成する。
次に、再び公知の硝酸第２セリウムアンモニウム＋過塩素酸を含むエッチング液を用いて、レジストパターン５１，５２の開口部５１ｂ，５２ｂから露出している第二の導電性金属薄膜４３をエッチングする（図１９（ｂ），（ｃ））。
その後、レジストパターン５０〜５２を除去する（図２０）。図２０（ａ）に示すように、第一の領域には、ソース電極１２、ドレイン電極１３が形成されている。また、図２０（ｂ），（ｃ）に示すように、第二の領域には、ショートリング配線３とショートリング接続配線３ａ（図２０（ｂ））、およびショートリング配線３とソース端子３０（図２０（ｃ））とが形成されている。なお、図示していないが、ソース配線２等も形成されている。
ここで、図２０（ｂ）に示すように、ショートリング配線３とショートリング接続配線３ａとは、抵抗体４上で分離している（つまり、抵抗体４を介して、ショートリング配線３とショートリング接続配線３ａとは、電気的に接続されている）。また、図２０（ｃ）が示すように、ソース端子３０とショートリング配線３とは、抵抗体４上で分離している（つまり、抵抗体４を介して、ソース端子３０とショートリング配線３とは、電気的に接続されている）。
次に、図２０で示した絶縁基板１００上に、窒化シリコン（ＳｉＮ）からなる第二の絶縁膜４７をパッシベーション膜として成膜する。
その後、第３回目フォトリソグラフィープロセスにより、当該第二の絶縁膜４７をパターニングし、少なくともドレイン電極１３まで貫通するコンタクトホール１０と（図２１（ａ））、ゲート端子２０まで貫通するコンタクトホール２１ａ，２１ｂと（図２１（ｂ））、ショートリング接続配線３ａまで貫通するコンタクトホール２２と（図２１（ｂ））、ソース端子３０まで貫通するコンタクトホール３１と（図２１（ｃ））を同時に形成する。
当該工程の好適な実施例は、実施の形態１で説明した通りである。
次に、図２１で示した絶縁基板１００上に、透明導電性膜を成膜する。その後、第４回目のフォトリソグラフィープロセスを施し、当該透明導電性膜をパターニングする。これにより、以下に示す部分を形成する。
つまり、コンタクトホール１０を介して下層のドレイン電極１３と電気的に接続する画素電極６を形成する（図２２（ａ））。また、コンタクトホール２１ａを介して下層のゲート端子２０と電気的に接続するゲート端子パッド２３を形成する（図２２（ｂ））。
また、コンタクトホール２１ｂを介して下層のゲート端子２０と電気的に接続すると伴に、コンタクトホール２２を介して下層のショートリング接続配線３ａと電気的に接続する接続用配線パターン２４を形成する（図２２（ｂ））。なお、当該接続用配線パターン２４の形成により、ゲート端子２０とショートリング接続配線３ａとは、電気的に接続される。
さらに、コンタクトホール３１を介して下層のソース端子３０と電気的に接続するソース端子パッド３２を形成する（図２２（ｃ））。
なお、当該工程の好適な実施例は、実施の形態１で説明した通りである。
以上までの工程により、本発明の実施の形態に係る薄膜トランジスタアレイ基板が完成する。
このように、本実施の形態に係る薄膜トランジスタアレイ基板の製造方法を採用することにより、以下に示す効果を奏することができる。すなわち、実施の形態１に係る製造方法よりも少ない枚数（１枚少ない）のレジストマスクを用いて、実施の形態１に係る薄膜トランジスタ基板が有する効果（特に、抵抗体４に関連する効果）と、同一の効果を有する薄膜トランジスタアレイ基板を形成することができる。
なお、図２３に示すように、本発明に係る抵抗体４（図２３では、抵抗体４の上層部分である第二の半導体膜４２のみを図示している）の長さ（Ｌ）や幅（Ｗ）を変更することにより、当該抵抗体４は、任意の抵抗値を得ることができる。また、抵抗体４の表面層を除去することによっても、当該抵抗体４の抵抗値を変化させることができる。
ここで、図２４に、抵抗体４の長さ（Ｌ）、幅（Ｗ）、抵抗値（単位：ＭΩ）の関係を示す。なお、図２４に示す値は、ほんの一例であり、抵抗値が最適となるように、適宜各寸法を変更させれば良い。
上記抵抗体４の形状を変化させることにより、抵抗体４の抵抗値を高抵抗とすることができるので、測定感度や耐圧の見地からの最適化が容易に行える。
なお、前述のように抵抗体４の表面層を除去する場合、除去方法によっては薄膜トランジスタ１１のチャネル部の第一の半導体膜４１も共に削れてしまう。したがって、チャネル層の厚みが薄くなり、駆動に必要な電流を流せないという問題が生じる。
この不具合を解決するには、たとえば図８に示した工程において、第一の半導体膜４１のチャネルエッチング量を予め減らしておき、抵抗体４の表面層を薄く除去した後に最適なチャネル厚になるようにしておけば良い。
また、上述したように、第二の半導体膜４２の表面をシリサイド化させることにより、抵抗体４の抵抗値を大幅に低減させることもできる。なお、上記シリサイド化処理において、Ｃｒ膜等の成膜前の表面処理、Ｃｒ膜等の成膜時の温度、それ以降の熱処理条件を変更することにより、抵抗体４の抵抗値を調整することができる。
さらに、上記各抵抗値を変更させる方法を適宜組み合わせることにより、抵抗体４の抵抗値を、より最適の値とすることもできる。
なお、上記各実施の形態で説明した発明の内容（特に抵抗体４に関する内容）は、液晶構造を有する薄型トランジスタアレイ基板およびその製造方法に適用することができる。また同様に、上記各実施の形態で説明した発明の内容（特に抵抗体４に関する内容）は、有機電界発光層（有機ＥＬ）構造を有する薄型トランジスタアレイ基板およびその製造方法に適用することができる。
ここで、有機ＥＬ構造を有する薄膜トランジスタアレイ基板の構造、およびその製造方法について言及する。なお、本発明に係るガード抵抗４の構造およびその製造方法は、上記と同じである。
図２５は、有機ＥＬ構造の薄膜トランジスタアレイ基板完成時の表示部概略構成を示す平面図である。
図２５において、薄膜トランジスタアレイ基板上には、ドレイン電極１３と電気的に接続された、反射膜を兼ねる陽極電極１３７と、当該陽極電極１３７の上層に形成された有機電解発光層（以下、有機ＥＬ層と称する）１３９と、有機ＥＬ層１３９の上層に形成された陰極電極（図２５では、図示せず）が形成されている。ここで、陽極電極１３７、有機ＥＬ１３９および陰極電極が形成されている領域を、画素領域Ｇと称する。
図２６は、有機ＥＬ構造の薄膜トランジスタアレイ基板の表示部の断面図である。
図２６において、透明の絶縁性基板１００上に、ゲート電極８、第一の絶縁膜４０等が設けられている。ゲート電極８上には第一の絶縁膜４０を介して、第一の半導体膜４１、第二の半導体膜４２が設けられ、全体として画素を駆動するスイッチング素子を形成している。
また、ソース電極１２、ドレイン電極１３、および陰極接地（カソードグラウンド）用電極１３５の上層には、第二の絶縁膜４７および層間絶縁膜１３６が形成されている。
画素領域Ｇには、反射膜を兼ねる陽極電極１３７、隣接する画素と画素の間を土手形状に分離する額縁層１３８、有機材料からなる有機ＥＬ層１３９、および陰極電極１４０が積層されて形成されている。また、封止材４１は、有機ＥＬ層１３９を水分や不純物から遮断するための部材であり、ガラスなどから構成されている。
次に、電界発光型表示装置用の薄膜トランジスタアレイ基板の製造方法を、以下に示す工程断面図を用いて説明する。
まず、図２７〜図２９に示す製造工程については、実施の形態１にて説明した図５〜１１に示した方法と、ほぼ同じであり、以下の点において相違する。つまり、図２７〜図２９に示す工程では、有機ＥＬ構造を構成する陰極接地用電極１３５がパターン形成されている（図２９）。
次に、図３０に示すように、第二の絶縁膜４７として化学的気相成膜（ＣＶＤ）法を用いてＳｉＮ膜を１００ｎｍの膜厚で成膜する。続いて、層間絶縁膜１３６としてたとえば、アクリル系の感光性樹脂膜（例えば、ＪＳＲ製の製品名ＰＣ３３５）を、約２μｍの膜厚となるようにスピンコート法を用いて塗布形成する。その後、フォトリソグラフィープロセスを施し、陰極接地用電極１３５まで貫通するコンタクトホール１４２と、ドレイン電極１３まで貫通するコンタクトホール１０、および図１２で示した、コンタクトホール２１ａ，２１ｂ，２２，３１を同時に形成する。
次に、図３１に示すように、透明導電性膜としてＩＴＯ膜１４３をスパッタリング法を用いて、１００ｎｍの厚さで成膜する。その後、フォトリソグラフィープロセスで陰極接地用電極１３５上にＩＴＯ膜１４３を端子パッドパターンとして形成する。また、ＩＴＯ膜１４３の形成と同時に、図１３で示した、ゲート端子パッド２３、接続配線パターン２４、およびソース端子パッド３２を形成する。
次に、図３２に示すように、陽極電極１３７として反射膜となるＡｌ合金をスパッタリング法を用いて形成する。ここで、陽極電極１３７の厚さは、３００ｎｍ程度である。その後、フォトリソグラフィープロセスでパターニングすることにより、画素領域Ｇを形成する。
次に、ポリイミド有機樹脂膜を約２μｍの膜厚で塗布し、その後フォトリソグラフィープロセスを施し、図３３に示すように、領域１４４を確保するために、画素間に土手状の額縁層１３８を形成する。
次に、図３４に示すように、蒸着などの方法を用いて有機ＥＬ層１３９を、上述の領域１４４に形成する。
次に透明導電性膜としてＩＴＯ膜をスパッタリング法を用いて、１００ｎｍの厚さで成膜する。その後、フォトリソグラフィープロセスを施し、、図３５に示すように、陰極電極１４０を形成する。当該陰極電極１４０は、領域１４４において有機ＥＬ層１３９に接続されると同時に、コンタクトホール１４２を介して陰極接地用電極１３５にも接続される。
最後に、図３６に示すように、水分や不純物による表示パネルの発光特性の劣化を防止するために、Ａｒ等の不活性ガス、またはＮ２ガス雰囲気で封止材１４１を形成する。封止材１４１は、有機ＥＬ層１３９を含む画素領域Ｇ全体を封止している。
以上により、有機ＥＬ構造を有する薄膜トランジスタアレイ基板が完成する。
なお、上記各実施の形態で説明した薄膜トランジスタアレイ基板は、電気光学表示装置に搭載される。そして搭載後、抵抗体４の箇所にて切断処理が施され、結果として、薄膜トランジスタアレイ基板からショートリング配線３を除去する。ここで、ショートリング配線３が除去された薄膜トランジスタ基板には、構成要素のゲート配線１、ソース配線２の端部において、上記で説明した積層構造の抵抗体４が残存している。
したがって、抵抗体４の箇所で切断された本発明に係る薄膜トランジスタ基板を電気光学表示装置に搭載することにより、当該切断処理の際の不良（メタル線が剥がれることにより生じるゲート配線１等の短絡不良）が発生し難い薄膜トランジスタ基板を搭載しているので、当該切断箇所のメタル配線を除去したり、被覆したりすることなく、不良率（たとえば、線不良などの表示不良が発生する率）の少ない電気光学表示装置を提供することができる。
１ ゲート配線、２ ソース配線、３ ショートリング配線、４ 抵抗体、５ 保持容量配線、６ 画素電極、８ ゲート電極、１０，２１ａ，２１ｂ，２２，３１ コンタクトホール、１１ 薄型トランジスタ、１２ ソース電極、１３ ドレイン電極、２０ ゲート端子、２３ ゲート端子パッド、２４ 接続配線パターン、３０ ソース端子、３２ ソース端子パッド、４０ 第一の絶縁膜、４１ 第一の半導体膜、４２ 第二の半導体膜、４３ 第二の導電性金属薄膜、４４〜４６，５０〜５２ レジストパターン、４７ 第二の絶縁膜、１００ 絶縁基板、１３５ 陰極接地用電極、１３６ 層間絶縁膜、１３７ 陽極電極、１３８ 額縁層、１４４ 領域、１３９ 有機ＥＬ層、１４０ 陰極電極、１４１ 封止材、１４３ ＩＴＯ膜、１ａ ゲート端子部、２ａ ソース端子部、３ａ ショートリング接続配線、４４ａ，４５ｂ，４６ｂ，５０ｂ〜５２ｂ 開口部、４５ａ，４６ａ，５０ａ〜５２ａ 薄膜部、Ｇ 画素領域。
Claims (6)
- （ａ）第一の半導体膜と不純物がドープされた第二の半導体膜とが当該順に積層された積層体を、薄膜トランジスタが形成される第一の領域とショートリング配線と所定の配線との分離構造が形成される第二の領域とを含む領域において、所定のパターンで絶縁基板上に形成する工程と、
（ｂ）前記積層体を覆うように、導電性膜を形成する工程と、
（ｃ）前記導電性膜上に所定のパターンのレジストを形成する工程と、
（ｄ）前記第一の領域の前記積層体上に存する、前記レジストの所定の位置に、開口部を形成する工程と、
（ｅ）前記第二の領域の前記積層体上に存する、前記レジストの所定の位置の膜厚を、他の部分より薄くすることにより、薄膜部を形成する工程と、
（ｆ）前記工程（ｄ）、（ｅ）後に、前記レジストをマスクとして、前記導電性膜および第二の半導体膜を除去することにより、少なくとも前記第一の領域において、前記薄膜トランジスタを構成するソース電極およびドレイン電極を形成する工程と、
（ｇ）前記薄膜部を開口させる工程と、
（ｈ）前記工程（ｇ）後に、前記レジストをマスクとして、前記第二の領域の前記積層体上の前記導電性膜を除去することにより、前記積層体上における前記ショートリング配線と前記所定の配線との前記分離構造を形成する工程とを、備えている、
ことを特徴とする薄膜トランジスタアレイ基板の製造方法。 - 前記レジストはポジ型であり、
前記工程（ｃ）ないし（ｅ）は、
前記薄膜部の位置に対応する部分の透過量が１００％未満である、所定のパターンのハーフトーンマスクを用いることにより、同一工程にて、前記開口部および前記薄膜部を有する所定のパターンの前記レジストを形成する工程である、
ことを特徴とする請求項１に記載の薄膜トランジスタアレイ基板の製造方法。 - （Ａ）第一の半導体膜と、不純物がドープされた第二の半導体膜と、導電性膜とを、当該順に絶縁基板上に積層させる工程と、
（Ｂ）前記導電性膜上の、薄膜トランジスタが形成される第一の領域およびショートリング配線と所定の配線との分離構造が形成される第二の領域に、所定のパターンのレジストを形成する工程と、
（Ｃ）前記第一の領域に存する前記レジストの所定の箇所の膜厚を、薄くさせることにより第一の薄膜部を形成する工程と、
（Ｄ）前記第一の薄膜部よりも厚い膜厚となるように、前記第二の領域に存する前記レジストの所定の箇所の膜厚を薄くさせることにより、第二の薄膜部を形成する工程と、
（Ｅ）前記工程（Ｃ）、（Ｄ）の後に、前記レジストをマスクとして、前記導電性膜、前記第一の半導体膜および前記第二の半導体膜を除去する工程と、
（Ｆ）前記工程（Ｅ）の後に、前記第一の薄膜部を開口すると伴に、前記第二の薄膜部の膜厚をさらに薄くさせる工程と、
（Ｇ）前記工程（Ｆ）の後に、前記レジストをマスクとして、前記第一の領域の導電性膜と第二の半導体膜とを除去することにより、少なくとも前記第一の領域において、前記薄膜トランジスタを構成するソース電極およびドレイン電極を形成する工程と、
（Ｈ）前記工程（Ｇ）の後に、前記第二の薄膜部を開口する工程と、
（Ｉ）前記工程（Ｈ）の後に、前記レジストをマスクとして、前記第二の領域の前記導電性膜を除去することにより、前記第一の半導体膜と前記第二の半導体膜とから成る積層体上における前記ショートリング配線と前記所定の配線との前記分離構造を形成する工程とを、備えている、
ことを特徴とする薄膜トランジスタアレイ基板の製造方法。 - 前記レジストはポジ型であり、
前記工程（Ｂ）ないし（Ｄ）は、
前記第一の薄膜部の位置に対応する部分の透過量が１００％未満である第一の透過量であり、前記第二の薄膜部の位置に対応する部分の透過量が前記第一の透過量より小さい
、所定のパターンのハーフトーンマスクを用いることにより、同一工程にて、前記第一の薄膜部および前記第二の薄膜部を有する所定のパターンの前記レジストを形成する工程である、
ことを特徴とする請求項３に記載の薄膜トランジスタアレイ基板の製造方法。 - 前記工程（ｈ）または（Ｉ）において、
前記導電性膜を除去することにより、前記第一の領域において、少なくともショートリング配線と複数のソース配線とを形成する、
ことを特徴とする請求項１または請求項３に記載の薄膜トランジスタアレイ基板の製造方法。 - （Ｘ）前記第二の半導体膜をシリサイド化させる工程を、さらに備えている、
ことを特徴とする請求項１または請求項３に記載の薄膜トランジスタアレイ基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004358003A JP4667846B2 (ja) | 2004-12-10 | 2004-12-10 | 薄膜トランジスタアレイ基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004358003A JP4667846B2 (ja) | 2004-12-10 | 2004-12-10 | 薄膜トランジスタアレイ基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2006163244A JP2006163244A (ja) | 2006-06-22 |
| JP4667846B2 true JP4667846B2 (ja) | 2011-04-13 |
Family
ID=36665315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004358003A Expired - Fee Related JP4667846B2 (ja) | 2004-12-10 | 2004-12-10 | 薄膜トランジスタアレイ基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4667846B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5023599B2 (ja) * | 2006-08-01 | 2012-09-12 | 三菱電機株式会社 | 有機ｅｌ表示装置 |
| JP5167685B2 (ja) * | 2007-04-25 | 2013-03-21 | セイコーエプソン株式会社 | アクティブマトリクス基板の製造方法、及び電気光学装置の製造方法 |
| BRPI0917025A2 (pt) * | 2008-07-23 | 2016-02-16 | Sharp Kk | substrato de matriz ativo, dispositivo de exibição, método para inspecionar o substrato de matriz ativa, e método para inspecionar o dispositivo de exibição |
| EP2180518B1 (en) * | 2008-10-24 | 2018-04-25 | Semiconductor Energy Laboratory Co, Ltd. | Method for manufacturing semiconductor device |
| JP6727952B2 (ja) * | 2016-06-24 | 2020-07-22 | 株式会社ジャパンディスプレイ | 表示装置 |
| WO2019159261A1 (ja) * | 2018-02-14 | 2019-08-22 | シャープ株式会社 | 表示デバイスの製造方法および露光マスク |
Citations (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07244292A (ja) * | 1994-03-03 | 1995-09-19 | Mitsubishi Electric Corp | 薄膜トランジスタ基板とその製造方法及び液晶表示装置の製造方法 |
| JPH0964404A (ja) * | 1995-08-28 | 1997-03-07 | Matsushita Electric Works Ltd | 薄膜半導体素子 |
| JP2001133805A (ja) * | 1999-11-01 | 2001-05-18 | Fujitsu Ltd | 液晶表示装置の製造方法 |
| JP2001142096A (ja) * | 1999-08-31 | 2001-05-25 | Fujitsu Ltd | 液晶表示装置 |
| JP2001356372A (ja) * | 2000-05-12 | 2001-12-26 | Samsung Electronics Co Ltd | 液晶表示装置用薄膜トランジスタ基板及びその製造方法 |
| JP2002050768A (ja) * | 2001-05-14 | 2002-02-15 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2002082355A (ja) * | 2000-06-29 | 2002-03-22 | Hynix Semiconductor Inc | 高開口率液晶表示素子の製造方法 |
| JP2002111004A (ja) * | 2000-10-02 | 2002-04-12 | Toshiba Corp | アレイ基板の製造方法 |
| JP2003248235A (ja) * | 2002-02-25 | 2003-09-05 | Nec Kagoshima Ltd | 液晶表示装置の製造方法 |
| JP2004012744A (ja) * | 2002-06-06 | 2004-01-15 | Sharp Corp | 液晶パネルおよびその製造方法 |
| JP2004038130A (ja) * | 2002-07-01 | 2004-02-05 | Obayashi Seiko Kk | 横電界方式液晶表示装置とその製造方法 |
| JP2004163933A (ja) * | 2002-11-11 | 2004-06-10 | Lg Philips Lcd Co Ltd | 液晶表示装置用アレイ基板及びその製造方法 |
-
2004
- 2004-12-10 JP JP2004358003A patent/JP4667846B2/ja not_active Expired - Fee Related
Patent Citations (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07244292A (ja) * | 1994-03-03 | 1995-09-19 | Mitsubishi Electric Corp | 薄膜トランジスタ基板とその製造方法及び液晶表示装置の製造方法 |
| JPH0964404A (ja) * | 1995-08-28 | 1997-03-07 | Matsushita Electric Works Ltd | 薄膜半導体素子 |
| JP2001142096A (ja) * | 1999-08-31 | 2001-05-25 | Fujitsu Ltd | 液晶表示装置 |
| JP2001133805A (ja) * | 1999-11-01 | 2001-05-18 | Fujitsu Ltd | 液晶表示装置の製造方法 |
| JP2001356372A (ja) * | 2000-05-12 | 2001-12-26 | Samsung Electronics Co Ltd | 液晶表示装置用薄膜トランジスタ基板及びその製造方法 |
| JP2002082355A (ja) * | 2000-06-29 | 2002-03-22 | Hynix Semiconductor Inc | 高開口率液晶表示素子の製造方法 |
| JP2002111004A (ja) * | 2000-10-02 | 2002-04-12 | Toshiba Corp | アレイ基板の製造方法 |
| JP2002050768A (ja) * | 2001-05-14 | 2002-02-15 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2003248235A (ja) * | 2002-02-25 | 2003-09-05 | Nec Kagoshima Ltd | 液晶表示装置の製造方法 |
| JP2004012744A (ja) * | 2002-06-06 | 2004-01-15 | Sharp Corp | 液晶パネルおよびその製造方法 |
| JP2004038130A (ja) * | 2002-07-01 | 2004-02-05 | Obayashi Seiko Kk | 横電界方式液晶表示装置とその製造方法 |
| JP2004163933A (ja) * | 2002-11-11 | 2004-06-10 | Lg Philips Lcd Co Ltd | 液晶表示装置用アレイ基板及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2006163244A (ja) | 2006-06-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8796680B2 (en) | Thin-film transistor substrate and method of manufacturing the same | |
| KR101593443B1 (ko) | 어레이 기판의 제조방법 | |
| JP5149464B2 (ja) | コンタクト構造、基板、表示装置、並びに前記コンタクト構造及び前記基板の製造方法 | |
| US6310669B1 (en) | TFT substrate having connecting line connect to bus lines through different contact holes | |
| US20070138481A1 (en) | Thin film transistor array panel and manufacturing method thereof | |
| US20060086935A1 (en) | Semiconductor device and manufacturing method thereof | |
| US8703510B2 (en) | Array substrate and a manufacturing method thereof | |
| JP2000002892A (ja) | 液晶表示装置、マトリクスアレイ基板およびその製造方法 | |
| US6636279B2 (en) | Display device and method of manufacturing the same | |
| KR100264757B1 (ko) | 액티브 매트릭스 lcd 및 그 제조 방법 | |
| KR100799463B1 (ko) | 액정표시장치 및 그 제조방법 | |
| US7872698B2 (en) | Liquid crystal display with structure resistant to exfoliation during fabrication | |
| CN101087004A (zh) | Tft阵列衬底、其制造方法以及显示装置 | |
| JPWO2011132353A1 (ja) | 表示装置及びその製造方法 | |
| US7253035B2 (en) | Thin film transistor array panel and manufacturing method thereof | |
| JP4076164B2 (ja) | アクティブマトリックス基板の製造方法 | |
| KR20090049542A (ko) | 박막트랜지스터 어레이 기판의 제조 방법 및 표시장치 | |
| JP4667846B2 (ja) | 薄膜トランジスタアレイ基板の製造方法 | |
| US5466620A (en) | Method for fabricating a liquid crystal display device | |
| JP5324758B2 (ja) | 薄膜トランジスタ、表示装置、およびその製造方法 | |
| JP2005175381A (ja) | 半導体素子、アレイ基板およびその製造方法 | |
| KR20110053721A (ko) | 어레이 기판 및 이의 제조방법 | |
| JPH1020339A (ja) | アクティブマトリクス基板 | |
| KR20150011650A (ko) | 산화물 박막 트랜지스터 어레이 기판 및 이의 제조 방법 | |
| KR101085450B1 (ko) | 박막트랜지스터 기판과 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070109 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20091106 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100311 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100413 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100526 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100831 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101021 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110111 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110112 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140121 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |