JP4390991B2 - Liquid crystal display - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：以下、ＴＦＴという）をスイッチング素子として備えたアクティブマトリクス型の液晶表示装置（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）に関し、特に、アレイ側基板上に形成されたＴＦＴやバスライン間を静電気による破壊や短絡から保護する静電気保護素子を備えた液晶表示装置に関する。
【０００２】
【従来の技術】
アクティブマトリクス型のＬＣＤは、優れた画像品質が得られるフラットパネル・ディスプレイとしてコンピュータやＯＡ機器等に多用されている。このアクティブマトリックス型のＬＣＤは、ＴＦＴ及び画素電極が形成されたアレイ側基板と共通電極が形成された対向基板との間に封止した液晶層に対して両電極から電圧を印加して液晶を駆動するようになっている。
【０００３】
アレイ側基板上には、駆動する表示画素を選択するための走査信号が順次入力される複数のゲートバスラインが互いに平行に形成されている。また、複数のゲートバスライン上には絶縁膜が形成され、絶縁膜上にはゲートバスラインにほぼ直交する複数のデータバスラインが形成されている。互いに直交する複数のゲートバスラインとデータバスラインとでマトリクス状に画定される各領域が画素領域となり、各画素領域内にはＴＦＴと表示電極が形成されている。ＴＦＴのゲート電極は所定のゲートバスラインに接続され、ドレイン電極は所定のデータバスラインに接続され、ソース電極は画素領域内の表示電極に接続されている。
【０００４】
ところで、ＴＦＴ−ＬＣＤの液晶動作を制御するＴＦＴやゲートバスライン、データバスライン等は絶縁物であるガラス基板の上に形成されるため基本的に静電気に弱い。従って、ＴＦＴを作り込むアレイ側基板工程からアレイ側基板と対向基板とを張り合わせて液晶を封止しドライバＩＣ等を搭載させるパネル工程までの間でアレイ側基板上に静電気が発生すると、ＴＦＴが破壊されたりその特性が変動してしまったり、あるいは各バスライン間が短絡したりする不具合が生じてパネルの製造歩留まりが著しく低下してしまう。このため、アレイ側基板上の素子やバスラインを静電気から保護する確実な手段が必要になる。
【０００５】
アレイ側基板を静電気から保護する手段として、例えば、バスラインを全て共通電極（ショートリング）に接続して同電位に保つ手法が知られている。ショートリングは、データバスラインあるいはゲートバスラインの形成時にこれらの形成材料で形成される。このため、数ｋΩ以下の抵抗値で各バスラインが電気的に接続される。従って、パネル上の特定箇所に帯電があっても瞬時に電荷分散が生じるため、表示部内のＴＦＴの素子破壊もしくは特性変化を防止することができる。
【０００６】
しかし、この方法では各バスライン同士が短絡されてしまうためバスラインごとに独立の信号を印加することができない。このため、表示パネルの画素電極と共通（コモン）電極間に電荷を保持させて、そのチャージング量を検出して各画素のＴＦＴの特性試験を高精度で行うアレイ検査（ＴＦＴ検査）ができなくなるという問題が生じる。また、ショートリングは隣接するバスラインを低抵抗で電気的に接続するためパネル工程もしくはパネル完成以降のユニット組み立て工程において除去する必要があり、それ以降の工程では静電気対策が施されないという問題がある。
【０００７】
そこで、ショートリングと各バスライン間に抵抗成分を設ける方法が考案されている。図４０は、特開平８−１０１３９７号公報に開示された、バスラインとショートリングとの間に抵抗成分を接続した従来技術の説明図である。図４０はアレイ側基板表面の一部を示しており、バスライン５０４端部にはゲートメタルあるいはドレインメタル上に形成されたＩＴＯ（インジウム・ティン・オキサイド）をパターニングして蛇行した抵抗層４００が形成されている。蛇行した抵抗層４００の先端はショートリング５０６に接続されている。この構造によりアレイ検査が可能になる。通常この抵抗層４００及びショートリング５０６は、パネル組み立て時のパネルスクライブ工程において、図中破線で示したスクライブラインＳＬを切断することにより除去される。
【０００８】
ところがこの方法は、ＩＴＯで高抵抗化を図るには蛇行距離を長くするための領域を確保する必要が生じ、このためパネル外形サイズが大きくなってしまうという問題がある。
【０００９】
上記方法のほか、バスラインとショートリングとの間にトランジスタ等による静電気保護素子を挿入するという方法が考案されている。たとえば特開昭６１−７９２５９号公報にはゲート電極をソース／ドレイン電極と容量結合させる方法が示されている。
【００１０】
図４１は特開昭６１−７９２５９号に示されている従来技術の説明図である。図４１（ａ）は、アレイ側基板の一部を基板面に向かって見た状態を示しており、図４１（ｂ）は、静電気保護素子の断面を示している。図４１（ａ）に示すように、静電気保護素子５００は、バスライン５０２端部の外部取り出し電極５０４とショートリング５０６との間に配されたＴＦＴ構造を有している。静電気保護素子５００はガラス基板５０８上の画素領域に形成されるＴＦＴと同一工程で形成される。
【００１１】
図４１（ｂ）に示すように、ガラス基板５０８上にゲート電極５１０が形成され、ゲート電極５１０上にはゲート絶縁膜５１２を介して例えばアモルファスシリコン（以下、ａ−Ｓｉと略記する）からなる動作半導体層５１４が形成されている。動作半導体層５１４上には保護膜５２０が形成され、保護膜を挟んで動作半導体層５１４の両側には、ソース電極５１８とドレイン電極５１６が形成されている。ドレイン電極５１６はショートリング５０６に接続され、ソース電極５１８は外部取り出し電極５０４に接続されている。基板面方向に見て、ゲート電極５１０はソース／ドレイン電極５１８、５１６と平面的重なりを有しており、ソース／ドレイン電極５１８、５１６と容量結合によって接続されている。
【００１２】
従ってソース／ドレイン電極５１８、５１６間に静電気による高電圧が発生した場合には、ゲート電極５１０はソース／ドレイン電極５１８、５１６間に生じる電位差の中間の電位になるため動作半導体層５１４にチャネルが形成され、静電気による電荷がバスライン５０２から開放される。
【００１３】
しかし、この静電気保護素子５００の構造は構成素子が１個であるため冗長性に乏しい。つまり、静電気による高電圧をただ１つのＴＦＴで受け止めるため破壊されやすく、破壊によりバスライン５０２とショートリング５０６との間が絶縁されてしまうと、画素領域のＴＦＴが静電気に曝される可能性が高くなってしまう。また仮に静電気による異常が発生しなくても何らかの原因で静電気保護素子５００が短絡してしまうとＴＦＴ試験が行えなくなってしまう。
【００１４】
次に、図４１に示した構成より冗長性を持たせた、特開平１０−３０３４３１号公報に開示された静電気保護回路について図４２を用いて説明する。静電気保護素子である第１のＴＦＴ５３０のソース電極（Ｓ）はバスラインの外部取り出し電極５０２に接続されており、他方のドレイン電極（Ｄ）はショートリング５０６に接続されている。第１のＴＦＴ５３０のゲート電極（Ｇ）はバスライン外部取り出し電極５０２とショートリング５０６のいずれとも電気的に絶縁された導電体５３６に接続されている。
【００１５】
一方、第２のＴＦＴ５３２のソース電極（Ｓ）及びゲート電極（Ｇ）はバスラインの外部取り出し電極５０２に接続されており、他方のドレイン電極（Ｄ）は導電体５３６に接続されている。また、第３のＴＦＴ５３４のドレイン電極（Ｄ）は導電体５３６に接続されており、他方のソース電極（Ｓ）およびゲート電極（Ｇ）はショートリング５０６に接続されている。
【００１６】
静電気によって、ショートリング５０６に対して正の高電圧がバスラインに発生した場合、第２のＴＦＴ５３２ではゲート電極（Ｇ）に高電圧が印加されてチャネルが形成されるため導電率が急激に大きくなる。一方、第３のＴＦＴ５３４のゲート電極（Ｇ）はショートリング５０６に接続されているため、チャネルが形成されることはなく、導電率は非常に小さいままである。この導電率の差は非常に大きく、従って導電体５３６の電位は、バスラインの電位とほぼ等しくなる。この結果、静電気保護素子である第１のＴＦＴ５３０のゲート電極にはバスラインとショートリング５０６との間の電圧が印加されてチャネルが形成され、電荷を開放することができる。なお、第２及び第３のＴＦＴ５３２、５３４は基本的に電流を流さず、第１のＴＦＴ５３０のゲート電位を制御するためだけに使われる。
【００１７】
このように上記静電気保護回路では、第２及び第３のＴＦＴ５３２、５３４のゲート電極（Ｇ）がバスラインの外部取り出し電極５０２またはショートリング５０６に接続されているため、外部取り出し電極５０２及びショートリング５０６との間の電位差は即座に解消される。ところが、静電気によって発生した電圧が時間の経過と共に低くなると導電体５３６の電位も低くなって第１のＴＦＴ５３０の導電率が低下する。このため、静電気による電圧が比較的低い（〜数ボルト）状態では電荷の解放の効率が低下してしまう。
【００１８】
また、これまでの製造上の経験から静電気による障害の発生は、非常に高い電圧レベルで時間的には短い鋭いパルス状の静電気による場合と、電圧は比較的低くても長時間に渡って当該電圧を各素子に印加し続ける静電気による場合があることが分かっている。従って、特開平１０−３０３４３１号公報に記載された静電気保護回路は、前者の場合に対しては効果が期待できるが、後者の場合に対しては電圧がある程度低くなった時点で電流の逃げ道が断たれるため効果が殆ど期待できない。さらに上記公報に記載された静電気保護回路では、静電気による電流は全て第１のＴＦＴを流れるため冗長性に乏しく、負荷が大きくなりすぎて第１のＴＦＴが破壊されてしまう可能性を有している。また、第２のＴＦＴ５３２のゲート電極（Ｇ）がバスラインの外部取り出し電極５０２と直接接続され、第３のＴＦＴ５３４のゲート電極（Ｇ）がショートリング５０６と直接接続されているため、短絡に対する冗長性が低くなってしまっている。
【００１９】
さらに他の従来の静電気保護回路として、図４３に示す特開平８−２６２４８５号公報に記載された構成がある。これは各バスライン５０４とショートリング５０６との間を非線型素子４０２、４０４を用いた双方向トランジスタによる抵抗成分を介して接続した静電気保護回路である。双方向トランジスタの他に抵抗成分となり得るショットキーダイオードのような非線型素子を介する場合もある。非線型素子による抵抗成分は各バスラインを駆動させる場合に影響しないように十分な高抵抗成分をもつためパネル完成後も残存させることができる。また静電気に対しては電荷分散が可能な程度の電流は流れるため耐静電気素子として機能する。
【００２０】
双方向トランジスタのような非線型素子で高抵抗成分を設ける方式では比較的狭い領域で高抵抗成分を形成することが可能であるが素子構造が複雑になり、その上非線型素子であるがため外部電荷（例えば静電気）により抵抗成分が変化するという電流制御面での問題が生じる。またガラス端面近傍のようなトランジスタの動作半導体膜の動作保証領域外では高抵抗成分を形成することができないため、マザーガラスに対してパネルサイズを大きくできないという問題がある。
【００２１】
【発明が解決しようとする課題】
このように従来の液晶表示装置では、パネル工程もしくはパネル完成以降のユニット組み立て工程でショートリングを除去する必要があるが、ショートリング除去以後の工程で静電気対策を施せないという問題が生じる。
また、ＩＴＯを用いた蛇行パターンを設ける方式では蛇行距離を長くとるとパネル外形サイズが大きくなってしまうという問題がある。
【００２２】
さらに従来の液晶表示装置では、静電気による素子破壊を防止させるための静電気保護素子（回路）が冗長性に乏しくバスライン及びショートリング間が短絡し易かったり、比較的低い電圧が長時間発生する静電気に対しては保護回路として機能しないという問題を有している。
またさらに、高抵抗成分に双方向トランジスタのような非線型素子を用いると素子構造が複雑になると共に電流制御面でも不利になる。また非線形素子をガラス端面近傍に形成できないのでマザーガラスに対してパネルサイズを大きくできないという問題を有している。
【００２３】
本発明の目的は、冗長性に優れた静電気保護回路を備えた液晶表示装置を提供することにある。
また本発明の目的は、比較的低い電圧が長時間発生する静電気に対しても十分な保護機能を備えた液晶表示装置を提供することにある。
またさらに本発明の目的は、基板組み立て工程の最終段階まで静電気対策の施せる液晶表示装置を提供することにある。
さらに本発明の目的は、静電気保護素子部がパネルサイズに影響を与えない液晶表示装置を提供することにある。
またさらに本発明の目的は、素子構造が簡素で電流制御面で不利のない静電気保護素子部を有する液晶表示装置を提供することにある。
【００２４】
【課題を解決するための手段】
上記目的は、複数のバスラインで画定された複数の画素ごとに形成されたスイッチング素子と、前記複数のバスラインに接続されたショートリングと、前記複数のバスラインのそれぞれと前記ショートリングとの間に形成された静電気保護素子部とを有するアクティブマトリクス型の液晶表示装置において、前記静電気保護素子部は、前記バスラインに接続されるソース／ドレイン電極と、前記ショートリングに接続されるドレイン／ソース電極とを有する薄膜トランジスタと、前記薄膜トランジスタのゲート電極を前記バスラインに接続する第１の抵抗体と、前記薄膜トランジスタの前記ゲート電極を前記ショートリングに接続する第２の抵抗体とを備えていることを特徴とする液晶表示装置によって達成される。
【００２５】
上記本発明の液晶表示装置において、前記第２の抵抗体が、複数の前記薄膜トランジスタの前記ゲート電極を前記ショートリングに接続する共用抵抗体であってもよい。
【００２６】
また上記目的は、複数のバスラインで画定された複数の画素ごとに形成されたスイッチング素子と、隣接する前記バスライン間に形成された静電気保護素子部とを有するアクティブマトリクス型の液晶表示装置において、前記静電気保護素子部は、隣接する前記バスラインの一方に接続されるソース／ドレイン電極と、前記バスラインの他方に接続されるドレイン／ソース電極とを有する薄膜トランジスタと、前記薄膜トランジスタのゲート電極を前記バスラインの一方に接続する第１の抵抗体と、前記薄膜トランジスタの前記ゲート電極を前記バスラインの他方に接続する第２の抵抗体とを備えていることを特徴とする液晶表示装置によって達成される。
【００２７】
またさらに上記目的は、複数のバスラインで画定された複数の画素ごとに形成されたスイッチング素子と、前記複数のバスラインに接続されたショートリングと、前記複数のバスラインのそれぞれと前記ショートリングとの間に形成された静電気保護素子部とを有するアクティブマトリクス型の液晶表示装置において、前記静電気保護素子部は、前記バスラインに接続されるソース／ドレイン電極と、前記ショートリングに接続されるドレイン／ソース電極とを有する第１の薄膜トランジスタと、前記第１の薄膜トランジスタのゲート電極に接続された導電体と、前記バスラインに接続されたソース／ドレイン電極と、前記導電体に接続されたドレイン／ソース電極と、電気的に孤立しているゲート電極とを有する第２の薄膜トランジスタと、前記ショートリングに接続されたソース／ドレイン電極と、前記導電体に接続されたドレイン／ソース電極と、電気的に孤立しているゲート電極とを有する第３の薄膜トランジスタとを備えていることを特徴とする液晶表示装置によって達成される。
【００２８】
上記本発明の液晶表示装置において、前記第３の薄膜トランジスタが、複数の前記第１の薄膜トランジスタの前記ゲート電極を前記ショートリングに接続する共用トランジスタであってもよい。
【００２９】
さらに上記目的は、複数のバスラインで画定された複数の画素ごとに形成されたスイッチング素子と、隣接する前記バスライン間に形成された静電気保護素子部とを有するアクティブマトリクス型の液晶表示装置において、前記静電気保護素子部は、隣接する前記バスラインの一方に接続されるソース／ドレイン電極と、前記バスラインの他方に接続されるドレイン／ソース電極とを有する第１の薄膜トランジスタと、前記第１の薄膜トランジスタのゲート電極に接続された導電体と、前記バスラインの一方に接続されたソース／ドレイン電極と、前記導電体に接続されたドレイン／ソース電極と、電気的に孤立しているゲート電極とを有する第２の薄膜トランジスタと、前記バスラインの他方に接続されたソース／ドレイン電極と、前記導電体に接続されたドレイン／ソース電極と、電気的に孤立しているゲート電極とを有する第３の薄膜トランジスタとを備えていることを特徴とする液晶表示装置によって達成される。
【００３０】
上記本発明の液晶表示装置において、前記第１の薄膜トランジスタのゲート電極は、前記導電体と容量を介して接続されるようにすることも可能である。また、前記第２及び第３の薄膜トランジスタの少なくとも一方のチャネル長は、前記第１の薄膜トランジスタのチャネル長より短いことを特徴とすることもできる。
【００３１】
図４２に示したような、第２及び第３のＴＦＴ５３２、５３４のゲート電極（Ｇ）をそれぞれバスライン５０２とショートリング５０６に短絡させた従来の静電気保護回路では、実質的に第２及び第３のＴＦＴ５３２、５３４には電流が流れず、第１のＴＦＴ５３０のゲート電位を制御するためだけに用いられるのに対し、本発明の第１及び第２の抵抗体、あるいは第２及び第３のＴＦＴはバスラインとショートリングとの間で双方向性の導電性を示し電流を流すことができる。このため主として電流を流すための第１のＴＦＴが十分に導通する前から第１及び第２の抵抗体、あるいは第２及び第３のＴＦＴで予備的に静電気による電荷を解放する機能を有している。すなわち、第２、第３のＴＦＴに予備的に電流が流れるため第１のＴＦＴにかかる負荷を軽減することができるので静電気保護回路の冗長性が向上する。
【００３２】
また、本発明の第１のＴＦＴのゲート電極は、容量を介してバスライン、ショートリングと接続されており、ゲート電極の電位はこれら容量の充放電に要する時間の分だけ緩やかに変化する。従って、本発明の構成によれば、緩やかな静電気に対しても十分対応することができる。第１のＴＦＴのゲート電極と第２、第３のＴＦＴの間の共通導電体の間に容量を挿入させた場合はさらに全体としての反応が緩やかになり静電気保護素子としての効率が向上する。
【００３３】
また、図４２に示した構成は、図４１に示した構成より素子数が多く冗長性が向上しているが、例えば、第２のＴＦＴ５３２のゲート電極（Ｇ）とドレイン電極（Ｄ）が短絡し、且つ第１のＴＦＴ５３０のゲート電極（Ｇ）とドレイン電極（Ｄ）が短絡すると静電気保護回路としての機能は失われてしまう。同様に、第３のＴＦＴ５３４のゲート電極（Ｇ）とドレイン電極（Ｄ）が短絡し、且つ第１のＴＦＴ５３０のゲート電極（Ｇ）とドレイン電極（Ｄ）が短絡した場合、または、第２のＴＦＴ５３２のゲート電極（Ｇ）とドレイン電極（Ｄ）が短絡し、且つ第３のＴＦＴ５３０のゲート電極（Ｇ）とドレイン電極（Ｄ）が短絡した場合にも静電気保護回路としての機能は失われてしまう。つまり、図４２に示した回路では上述のように回路中の素子の２カ所が短絡すると不具合を生じてしまう。
【００３４】
それに対し、例えば本実施の形態の図４を参照して説明すると、本発明による構成では、第２のＴＦＴ３８のゲート電極（Ｇ）とソース電極（Ｓ）が短絡し、且つ第２のＴＦＴ３８のゲート電極（Ｇ）とドレイン電極（Ｄ）が短絡し、且つ第１のＴＦＴ３２のゲート電極（Ｇ）とドレイン電極（Ｄ）が短絡すると静電気保護回路としての機能が失われる。同様に、第３のＴＦＴ４０のゲート電極（Ｇ）とソース電極（Ｓ）が短絡し、且つ第３のＴＦＴ４０のゲート電極（Ｇ）とドレイン電極（Ｄ）が短絡し、且つ第１のＴＦＴ３２のゲート電極（Ｇ）とドレイン電極（Ｄ）が短絡した場合、または、第２のＴＦＴ３８のゲート電極（Ｇ）とソース電極（Ｓ）が短絡し、且つ第２のＴＦＴ３８のゲート電極（Ｇ）とドレイン電極（Ｄ）が短絡し、且つ第３のＴＦＴ４０のゲート電極（Ｇ）とソース電極（Ｓ）が短絡し、且つ第３のＴＦＴ４０のゲート電極（Ｇ）とドレイン電極（Ｄ）が短絡した場合に静電気保護回路としての機能が失われる。つまり、図４に示す本発明の具体的回路では回路中の素子の３カ所以上が短絡して初めて静電気保護回路として機能しなくなる。このように、本発明による静電気保護回路はゲートがフローティングなので構成素子の短絡についての冗長性にも優れている。
【００３５】
また、上記目的は、複数のバスラインで画定された複数の画素ごとに形成されたスイッチング素子と、前記複数のバスラインに接続されたショートリングと、前記複数のバスラインのそれぞれと前記ショートリングとの間に形成された静電気保護素子部とを有するアクティブマトリクス型の液晶表示装置において、前記静電気保護素子部は、複数の金属層と、前記複数の金属層上に形成された絶縁層と、前記複数の金属層上の前記絶縁層を開口して形成したコンタクトホールと、前記コンタクトホールを介して前記金属層間を電気的に接続する接続層とを有していることを特徴とする液晶表示装置によって達成される。
【００３６】
さらに上記目的は、複数のバスラインで画定された複数の画素ごとに形成されたスイッチング素子と、隣接する前記バスライン間に形成された静電気保護素子部とを有するアクティブマトリクス型の液晶表示装置において、前記静電気保護素子部は、複数の金属層と、前記複数の金属層上に形成された絶縁層と、前記複数の金属層上の前記絶縁層を開口して形成したコンタクトホールと、前記コンタクトホールを介して前記金属層間を電気的に接続する接続層とを有していることを特徴とする液晶表示装置によって達成される。
【００３７】
本発明によれば、ゲートバスラインまたはデータ（ドレイン）バスライン上の保護膜にコンタクトホールを形成し、これを介してショートリングと各バスラインとを電気的に接続する。この構造で生じる異なるメタル（例えばＴｉとＩＴＯ）間の接触抵抗は、材料を選択することでオーミックコンタクトを得ることができ、かつコンタクトホール数、サイズもしくは下層メタルの後処理工程により抵抗成分の抵抗値を制御することが可能である。もちろんメタルコンタクトはオーミックコンタクトに限ることではなく、ショットキー接続で非線型特性を有する抵抗素子を設けることが可能である。
【００３８】
本発明によって形成された耐静電気素子は抵抗制御（電流制御）が容易であり、構造も簡単であるため安定した抵抗成分をもつことができる。また前述の手法により任意の抵抗成分を形成することが可能なため、高抵抗を作り込むことでアレイ検査を可能とし、かつ静電気に対して十分な保護機能を持つことができるようになる。なお本発明による液晶表示装置の薄膜トランジスタは、チャネルエッチング型あるいはエッチングストッパ型であることを特徴としている。
【００３９】
【発明の実施の形態】
本発明の第１の実施の形態による液晶表示装置について図１乃至図３を用いて説明する。まず、本実施の形態による液晶表示装置の概略の構成を図１を用いて説明する。図１は、本液晶表示装置のアレイ側基板１側の一部を基板面に向かってみた状態を示している。なお、画素領域内は液晶駆動のための等価回路を示している。アレイ側基板１上には、図中基板左右方向に延びるゲートバスライン２が上下方向に平行に複数形成されている。また、複数のゲートバスライン２上には図示を省略した絶縁膜が形成され、絶縁膜上にはゲートバスライン２にほぼ直交するように複数のデータバスライン４が形成されている。互いに直交する複数のゲートバスライン２とデータバスライン４とでマトリクス状に画定される各領域が画素領域となり、各画素領域内にはＴＦＴ６と表示電極８が形成されている。ＴＦＴ６のゲート電極は所定のゲートバスライン２に接続され、ドレイン電極は所定のデータバスライン４に接続され、ソース電極は画素領域内の表示電極８に接続されている。図中の破線１４は対向基板の端部を示している。対向基板側には、共通電極１２が形成されている。アレイ側基板１と対向基板との間には液晶１０が封止されている。
【００４０】
所定のゲートバスライン２に出力された走査信号により当該ゲートバスライン２にゲート電極が接続されたＴＦＴ６はオン状態となり、データバスライン４に出力された階調信号に基づく電圧が画素電極８に印加される。一方、対向基板側の共通電極１２にも所定の電圧が印加され、画素電極８と共通電極１２とに印加された電圧により、画素電極８と共通電極１２の間の液晶が駆動されるようになっている。
【００４１】
各ゲートバスライン２の端部には外部取り出し電極１６が形成され、各データバスライン４の端部にも外部取り出し電極１８が形成されている。外部取り出し電極１６、１８の外周囲には静電気保護回路の構成要素であるショートリング２０が形成されている。ショートリング２０はゲートバスライン側共通線２２とデータバスライン側共通線２４とを有している。ゲートバスライン側共通線２２と各ゲートバスライン２の外部取り出し電極１６との間には、静電気保護回路の構成要素となる静電気保護素子部２８が形成されている。一方、データバスライン側共通線２４と各データバスライン４の外部取り出し電極１８との間には、静電気保護回路の構成要素となる静電気保護素子部３０が形成されている。
【００４２】
次に、本実施の形態による静電気保護素子部２８、３０の回路構成及び動作について図２を用いて説明する。なお、静電気保護素子部２８と静電気保護素子部３０の構成及び動作は同一であるので、これ以降、静電気保護素子部２８を例にとって説明する。静電気保護素子部２８は、ＴＦＴ３２、第１の抵抗体３４、及び第２の抵抗体３６を有している。静電気保護素子であるＴＦＴ３２のソース電極（Ｓ）はゲートバスライン２の外部取り出し電極１６に接続されており、他方のドレイン電極（Ｄ）は共通線２２に接続されている。ＴＦＴ３２のゲート電極（Ｇ）は第１の抵抗体３４によって外部取り出し電極１６に接続されており、また、同時にＴＦＴ３２のゲート電極（Ｇ）は、第２の抵抗体３６によって共通線２２に接続されている。
【００４３】
静電気により共通線２２に対して正の高電圧がバスラインに発生すると、ＴＦＴ３２のゲート電極（Ｇ）には静電気によって発生した高電圧を第１の抵抗体３４と第２の抵抗体３６で分割した値の電圧が印加される。その結果、ＴＦＴ３２の導電率が急激に大きくなるため、ＴＦＴ３２を介して静電気による電荷が解放される。このとき、ＴＦＴ３２だけでなく、第１及び第２の抵抗体３４、３６を介しても電荷は解放され、ＴＦＴ３２を流れる電流は図４１に示したようなＴＦＴが単一の場合に比べて緩和され、さらに、図４２に示した保護回路より静電気保護素子としての冗長性に優れている。従って、静電気で容易に破壊されず且つＴＦＴ試験も十分行える静電気保護回路を搭載した液晶表示装置を製造することができる。
【００４４】
次に、静電気保護素子部２８（＝３０）の他の回路構成例について図３を用いて説明する。静電気保護素子部２８は、ＴＦＴ３２、第１の抵抗体３４、及び第２の抵抗体３６に加えて、導電体４２及び容量１００を有している。
【００４５】
ＴＦＴ３２のゲート電極（Ｇ）は導電体４２に接続されている。第１の抵抗体３４は、外部取り出し電極１６と導電体４２の間に接続されている。第２の抵抗体３６は、共通線２２と導電体４２との間に接続されている。容量１００は、導電体４２とＴＦＴ３２のゲート電極（Ｇ）との間に形成されている。静電気が発生した場合、容量１００によりＴＦＴ３２は緩やかに動作する。さらに、容量１００を付加することにより短絡による不具合に対する冗長性も向上している。
【００４６】
次に、本発明の第２の実施の形態による液晶表示装置について図４乃至図８を用いて説明する。本液晶表示装置の概略構成は第１の実施の形態で用いた図１と同様であるので説明は省略し、特徴的構成要素である静電気保護素子部２８、３０の回路構成について図４を用いて説明する。静電気保護素子部２８は、第１乃至第３のＴＦＴ３２、３８、４０、及び導電体４２を有している。静電気保護素子である第１のＴＦＴ３２のソース電極（Ｓ）はバスライン２の外部取り出し電極１６に接続されており、他方のドレイン電極（Ｄ）は共通線２２に接続されている。第１のＴＦＴ３２のゲート電極（Ｇ）はバスライン２の外部取り出し電極１６と共通線２２のいずれとも電気的に絶縁された導電体４２に接続されている。
【００４７】
一方、第２のＴＦＴ３８のソース電極（Ｓ）は外部取り出し電極１６に接続されており、他方のドレイン電極（Ｄ）は導電体４２に接続されている。また、第３のＴＦＴ４０のドレイン電極（Ｄ）は導電体４２に接続されており、他方のソース電極（Ｓ）は共通線２２に接続されている。そして、第２及び第３のＴＦＴ３８、４０のゲート電極（Ｇ）はいずれのパターンにも接続されておらず孤立している。
【００４８】
静電気により共通線２２に対して正の高電圧がバスラインに発生すると、第２及び第３のＴＦＴ３８、４０のゲート電極（Ｇ）にはそれぞれ寄生容量（Ｃ２_gs、Ｃ２_gd、Ｃ３_gs、Ｃ３_gd）によって内分された高電圧が印加されて第２及び第３のＴＦＴ３８、４０でチャネルが形成される。その結果、第２及び第３のＴＦＴ３８、４０を通して電流が流れ、導電体４２の電位も上昇する。それにより第１のＴＦＴ３２にチャネルが形成されて導電率が大きくなるため静電気による電荷が解放される。
【００４９】
このように本実施の形態によれば、第２、第３のＴＦＴ３８、４０に予備的に電流が流れるため第１のＴＦＴ３２にかかる負荷が軽減されており静電気保護回路の冗長性を向上させることができる。また、第１のＴＦＴ３２のゲート電極（Ｇ）は、容量を介して外部取り出し電極１６、１８、及びショートリング２０の共通線２２、２４と接続されており、ゲート電極（Ｇ）の電位はこれら容量の充放電に要する時間の分だけ緩やかに変化する。従って、本実施の形態の構成によれば、緩やかな静電気に対しても十分対応することができる。
【００５０】
このように電荷は複数の経路で解放されるため、ＴＦＴが１個である従来の場合に比べて第１のＴＦＴへの負荷が緩和され、また静電気保護素子としての冗長性が増すので、静電気で容易に破壊されず且つＴＦＴ試験も十分行える静電気保護回路を搭載した液晶表示装置を製造することができる。
【００５１】
次に、本実施の形態による静電気保護回路の構造について図５を用いて説明する。図５（ａ）は、アレイ側基板１上の１つの静電気保護回路を基板面に向かってみた状態を示している。図５（ｂ）は図５（ａ）のＡ−Ａ’線で切断した断面を示している。図５（ｃ）は、図５（ａ）のＢ−Ｂ’線で切断した断面を示している。
【００５２】
図５（ａ）において、図中左側で上下に延びる共通線２２（または２４、以下記載を省略する）と外部取り出し電極１６（または１８、以下記載を省略する）との間に静電気保護素子部２８（または３０、以下記載を省略する）が形成されている。図５（ｂ）、（ｃ）に示すように、ガラス基板５０上にゲートバスライン２及び画素領域のＴＦＴ６（図１参照）のゲート電極を形成する際に同時に第１乃至第３のＴＦＴ３２、３８、４０のゲート電極（Ｇ）も形成される。第２及び第３のＴＦＴ３８、４０のゲート電極（Ｇ）は他の配線構造から電気的に孤立して形成されている。ゲート電極（Ｇ）及びガラス基板５０上にはゲート絶縁膜５２が形成されている。
【００５３】
第１乃至第３のＴＦＴ３２、３８、４０の各ゲート電極（Ｇ）上に形成されたゲート絶縁膜５２上にはａ−Ｓｉからなる動作半導体層４４がそれぞれパターニングされている。各動作半導体層４４を挟んで両側には、データ（ドレイン）バスライン４及び外部引き出し電極１６の形成と同時にパターニングされたソース／ドレイン電極が形成されている。各ソース／ドレイン電極の端部は各動作半導体層４４に乗り上がり、基板面方向に見て各ソース／ドレイン電極の端部と下層のゲート電極（Ｇ）とがオーバーラップする領域が形成されている。なお、ショートリング２２もデータバスライン４形成時に同時に形成される。素子形成領域全面にパッシベーション膜５４が形成されている。
【００５４】
第２及び第３のＴＦＴ３８、４０間のソース／ドレイン電極のほぼ中央部上のパッシベーション膜５４を除去してコンタクトホール５６が形成されている。同様に、第１のＴＦＴ３２のゲート電極の一端部上のゲート絶縁膜５２とパッシベーション膜５４も除去されてコンタクトホール５８が形成されている。２つのコンタクトホール５６、５８を介して、第２及び第３のＴＦＴ３８、４０間のソース／ドレイン電極のほぼ中央部と第１のＴＦＴ３２のゲート電極とが導電体の一部を構成するＩＴＯ層４３で接続されている。本例では、導電体４２の一構成要素であるＩＴＯ層４３は、各画素領域内の表示電極を形成する際の透明電極としてのＩＴＯのパターニングの際に同時に形成される。
【００５５】
図５に示した構成では、外部取り出し電極１６、１８及びショートリング２０の共通線２２、２４は共にデータバスライン４の形成と同時に同一の材料で形成されるが、これは本質的なことではない。例えば、図６に示すようにゲートバスライン２の形成時に同時にゲートバスライン２と同じ金属層により外部取り出し電極１６、１８及びショートリング２２、２４を形成してもよい。
【００５６】
図６は、アレイ側基板１上の１つの静電気保護回路を基板面に向かってみた状態を示している。図６に示すように、外部取り出し電極１６、１８と接続される第１のＴＦＴ３２のソース電極７０は、その一端部上に形成されたコンタクトホール７４と、外部取り出し電極１６、１８上に形成されたコンタクトホール７６とを介して、表示電極形成時のＩＴＯ層７２で接続されている。
【００５７】
同様に、外部取り出し電極１６、１８と接続される第２のＴＦＴ３８のソース電極６０は、その一端部上に形成されたコンタクトホール６４と、外部取り出し電極１６、１８上に形成されたコンタクトホール６６とを介して、表示電極形成時のＩＴＯ層６２で接続されている。また同様に、ショートリング２０の共通線２２、２４と接続される第１のＴＦＴ３２のドレイン電極８０及び第３のＴＦＴ４０のソース電極９０は、それらの一端部上に形成されたコンタクトホール８４、９４と、共通線２２、２４上に形成されたコンタクトホール８６、９６をそれぞれ介して、表示電極形成時のＩＴＯ層８２、９２でそれぞれ接続されている。
【００５８】
なお、上記図５及び図６に示す静電気保護回路の構造は、画素領域にチャネルエッチング型ＴＦＴが形成される液晶表示装置に適用される。チャネルエッチング型ＴＦＴは、ゲート電極上にゲート絶縁膜を介して形成された例えばａ−Ｓｉからなる動作半導体層の上層がソース／ドレイン電極のパターニングの際のエッチング液に曝されて一部除去されている構造を有している。
【００５９】
これに対し、ソース／ドレイン電極のパターニングの際に動作半導体層上層がエッチングされないよう動作半導体層上層に例えばＳｉＮ膜からなるチャネル保護膜を形成した構造のエッチングストッパ型ＴＦＴを画素領域に用いた液晶表示装置も存在する。
【００６０】
図７及び図８は図５及び図６に対応させて、エッチングストッパ型ＴＦＴを備えた液晶表示装置に本実施の形態による静電気保護回路を適用した例を示している。図７及び図８において、図５及び図６に示す構成と同一の機能作用を奏する構成には同一の符号を付してその説明は省略する。
【００６１】
第１乃至第３のＴＦＴ３２、３８、４０の各ゲート電極（Ｇ）上に形成されたゲート絶縁膜５２上にはａ−Ｓｉからなる動作半導体層４４と、動作半導体層４４とほぼ同じ形状をしたチャネル保護膜４５の積層領域がそれぞれパターニングされている。各動作半導体層４４とチャネル保護膜４５の積層領域を挟んで両側には、データ（ドレイン）バスライン４および外部引き出し電極１６の形成と同時にパターニングされたソース／ドレイン電極が形成されている。各ソース／ドレイン電極の端部は各動作半導体層４４とチャネル保護膜４５の積層領域に乗り上がり、基板方向に見て各ソース／ドレイン電極の端部と下層のゲート電極（Ｇ）とがオーバーラップする領域が形成されている。
【００６２】
エッチングストッパ型ＴＦＴは、ゲートバスライン２をマスクとした背面露光を用いて動作半導体層４４とチャネル保護膜４５のパターニングを行うため、形成された動作半導体層４４とチャネル保護膜４５は同一形状でゲートバスライン（ゲート電極）２の内方に形成される。このため、図７及び図８に示す静電気保護回路においても、図５及び図６に示す動作半導体層４４に相当する領域が動作半導体層４４上にチャネル保護膜４５を積層した構造となり、また基板面に向かって見た状態で、動作半導体層４４とチャネル保護膜４５は同一形状でゲートバスライン２の内方に形成されている。
【００６３】
次に、本発明の第３の実施の形態による液晶表示装置について図９及び図１０を用いて説明する。図９及び図１０は、アレイ側基板１上の静電気保護回路を基板面に向かって見た状態を示している。図９は、チャネルエッチング型ＴＦＴが形成される場合における静電気保護回路の構造を示し、図１０は、エッチングストッパ型ＴＦＴが形成される場合における静電気保護回路の構造を示している。本実施の形態による液晶表示装置も静電気保護回路に特徴を有しており、他の構成要素については第１の実施の形態で図１を用いて説明した構成と同一であるのでそれらの説明は省略する。また、静電気保護素子部においても、第１及び第２の実施の形態と同様の機能作用を有する構成要素には同一の符号を付してその説明は省略する。
【００６４】
本実施の形態の静電気保護回路は、図５を用いて説明した第２の実施の形態の静電気保護素子部２８、３０を隣接するバスライン間に形成することにより、ショートリング２０を形成しない点に特徴を有している。すなわち、第１のＴＦＴ３２のソース電極は隣接する２本のバスライン２（または４；以下記載を省略する）の一方に接続され、ドレイン電極は隣接する２本のバスライン２の他方に接続されている。また、第２のＴＦＴ３８のソース電極は隣接する２本のバスライン２の一方に接続され、３のＴＦＴ４０のソース電極は隣接する２本のバスライン２の他方に接続されている。以上の構成の相違を除き、本実施の形態の静電気保護回路によっても第２の実施の形態と同様の効果を得ることができる。
【００６５】
次に、本発明の第４の実施の形態による液晶表示装置について図１１乃至図１９を用いて説明する。本液晶表示装置の概略構成は第１の実施の形態で用いた図１と同様であるので説明は省略し、特徴的構成要素である静電気保護素子部２８、３０の回路構成について図１１を用いて説明する。但し、図４及び図５に示した構成と同様の機能作用を発揮する構成要素には同一の符号を付してその説明も省略する。
【００６６】
本実施形態による静電気保護素子部２８は、第２の実施形態と同様に第１乃至第３のＴＦＴ３２、３８、４０、及び導電体４２を有している。第２の実施形態と異なるのは容量１００を有している点にある。容量１００は、導電体４２と第１のＴＦＴ３２のゲート電極（Ｇ）との間に形成されている。静電気が発生した場合、容量１００により第２及び第３のＴＦＴ３８、４０に比べて第１のＴＦＴ３２の動作は緩やかになる。そのため、鋭いパルス状の電圧変化を生じる静電気の場合は、第２及び第３のＴＦＴ３８、４０に先に電流が流れて第１のＴＦＴ３２を保護することができる。
【００６７】
また、電圧上昇が緩やかな静電気の場合は、第２及び第３のＴＦＴ３８、４０に続いて第１のＴＦＴ３２が動作して電荷の解放に寄与するようになる。このように本実施の形態によれば、第２、第３のＴＦＴ３８、４０に予備的に電流が流れるため、第１のＴＦＴ３２にかかる負荷が軽減されており静電気保護回路の冗長性を向上させることができる。
【００６８】
また、第１のＴＦＴ３２のゲート電極（Ｇ）は、容量を介して外部取り出し電極１６、１８、及びショートリング２０の共通線２２、２４と接続されており、ゲート電極（Ｇ）の電位はこれら容量の充放電に要する時間の分だけ緩やかに変化する。従って、本実施の形態の構成によれば、緩やかな静電気に対しても十分対応することができる。
【００６９】
さらに本実施の形態では、第１のＴＦＴ３２のゲート電極（Ｇ）と第２、第３のＴＦＴ３８、４０の間の共通導電体４２の間に容量１００を挿入させているので、外部取り出し電極１６、１８とショートリング２０の共通線２２、２４との間の電位差が低くなっても容量１００の充放電に要する時間の分だけさらに長く導通状態を保つことができるため電荷解放の効率をより向上させることができる。また、容量１００を付加したことにより短絡による不具合に対する冗長性も向上している。本実施形態の場合も電荷は複数の経路で解放されるため、ＴＦＴが１個である従来の場合に比べて静電気保護素子としての冗長性が増すので、静電気で容易に破壊されない保護回路を形成することができる。
【００７０】
次に、本実施の形態による静電気保護回路の構造について図１２を用いて説明する。図１２（ａ）は、アレイ側基板１上の１つの静電気保護回路を基板面に向かってみた状態を示している。図１２（ｂ）は図１２（ａ）のＡ−Ａ’線で切断した断面を示している。図１２（ｃ）は、図１２（ａ）のＢ−Ｂ’線で切断した断面を示している。
【００７１】
図１２（ａ）において、図中左側で上下に延びる共通線２２と外部取り出し電極１６との間に静電気保護素子部２８が形成されている。図１２（ｂ）、（ｃ）に示すように、ゲートバスライン２及び画素領域のＴＦＴ６（図１参照）のゲート電極を形成する際にガラス基板５０上に同時に第１乃至第３のＴＦＴ３２、３８、４０のゲート電極（Ｇ）も形成される。第２及び第３のＴＦＴ３８、４０のゲート電極（Ｇ）は他の配線構造から電気的に孤立して形成されている。ゲート電極（Ｇ）及びガラス基板５０上にはゲート絶縁膜５２が形成されている。第１乃至第３のＴＦＴの各ゲート電極（Ｇ）上のゲート絶縁膜５２上にはａ−Ｓｉからなる動作半導体層４４がそれぞれパターニングされている。各動作半導体層４４を挟んで両側には、データ（ドレイン）バスライン４及び外部引き出し電極１６の形成と同時にパターニングされたソース／ドレイン電極が形成されている。各ソース／ドレイン電極の端部は各動作半導体層４４に乗り上げて形成されている。なお、ショートリング２２もデータバスライン４形成時に同時に形成される。素子形成領域全面にパッシベーション膜５４が形成されている。
【００７２】
第２及び第３のＴＦＴ３８、４０間のソース／ドレイン電極は導電体４２として機能すると共に、導電体４２下方にまで延びた第１のＴＦＴ３２のゲート電極（Ｇ）との間で、容量１００を形成している。
【００７３】
図１２に示した構成では、外部取り出し電極１６、１８及びショートリング２２、２４は共にデータバスライン４の形成と同時に同一の材料で形成されるが、これは本質的なことではない。例えば、図１３に示すようにゲートバスライン２の形成時に同時にゲートバスライン２と同じ金属層により外部取り出し電極１６、１８及びショートリング２２、２４を形成してもよい。そして図６を用いて説明したの同様の配線のつなぎ換えを行うことにより図１３に示す構成を得ることができる。
【００７４】
なお、上記図１２及び図１３に示す静電気保護回路の構造は、画素領域にチャネルエッチング型ＴＦＴが形成される液晶表示装置に適用される。これに対し、図１４及び図１５は図１２及び図１３に対応させて、エッチングストッパ型ＴＦＴを備えた液晶表示装置に本実施の形態による静電気保護回路を適用した例を示している。図１４及び図１５において、図１２及び図１３に示す構成と同一の機能作用を奏する構成には同一の符号を付してその説明は省略する。
【００７５】
第１乃至第３のＴＦＴ３２、３８、４０の各ゲート電極（Ｇ）上に形成されたゲート絶縁膜５２上にはａ−Ｓｉからなる動作半導体層４４と、動作半導体層４４とほぼ同じ形状をしたチャネル保護膜４５の積層領域がそれぞれパターニングされている。各動作半導体層４４とチャネル保護膜４５の積層領域を挟んで両側には、データ（ドレイン）バスライン４および外部引き出し電極１６の形成と同時にパターニングされたソース／ドレイン電極が形成されている。各ソース／ドレイン電極の端部は各動作半導体層４４とチャネル保護膜４５の積層領域に乗り上がり、基板方向に見て各ソース／ドレイン電極の端部と下層のゲート電極（Ｇ）とがオーバーラップする領域が形成されている。
【００７６】
エッチングストッパ型ＴＦＴは、ゲートバスライン２をマスクとした背面露光を用いて動作半導体層４４とチャネル保護膜４５のパターニングを行うため、形成された動作半導体層４４とチャネル保護膜４５は同一形状でゲートバスライン（ゲート電極）２の内方に形成される。このため、図１４及び図１５に示す静電気保護回路においても、図１２及び図１３に示す動作半導体層４４に相当する領域が動作半導体層４４上にチャネル保護膜４５を積層した構造となり、また基板面に向かって見た状態で、動作半導体層４４とチャネル保護膜４５は同一形状でゲートバスライン２の内方に形成されている。
【００７７】
次に、本実施の形態による静電気保護回路の変形例を図１６乃至図１９を用いて説明する。第１及び第２の実施の形態及び本実施の形態では、ショートリング２０及び静電気保護素子部２８、３０はアレイ側基板上で外部取り出し電極１６、１８の外側に位置している。従って、パネルスクライブ後に面取り工程によって除去することができる。一方、ショートリング２０を外部取り出し電極１６、１８より内側に配置すれば、ガラス基板のスクライブ領域を狭めてガラス基板を無駄なく有効に利用することができる。この場合にはショートリング２０及び静電気保護素子部２８、３０はパネルスクライブ後にも液晶表示パネルに残存することになり、各バスライン２、４は静電気保護回路を介して短絡するが、その抵抗は各バスライン間の干渉を無視できるほど大きいので、製品の品質には何ら影響を与えない。ショートリング２０の形成位置についてはこれ以降に説明する実施形態全てについて同様に考えることができる。
【００７８】
図１６は、データバスライン４の外部取り出し電極１８より内側にショートリング２０の共通線２４が形成された静電気保護回路の構造例を示している。図中上下に延びる共通線２４と、図示を省略した画素領域（共通線２４に関し外部取り出し電極１８の反対側）との間に静電気保護素子部３０が形成されている。ゲートバスライン２及び画素領域のＴＦＴ６（図１参照）のゲート電極を形成する際にガラス基板５０上に同時に第１乃至第３のＴＦＴ３２、３８、４０のゲート電極（Ｇ）が形成される。第２及び第３のＴＦＴ３８、４０のゲート電極（Ｇ）は他の配線構造から電気的に孤立して形成されている。また、共通線２４もゲートバスライン２形成時に同時に形成される。第１のＴＦＴ３２のドレイン電極（Ｄ）と第３のＴＦＴ４０のドレイン電極（Ｄ）は、コンタクトホール部７７を介して共通線２４に接続されている。
【００７９】
第２及び第３のＴＦＴ３８、４０間のソース／ドレイン電極は導電体４２として機能すると共に、導電体４２下方にまで延びた第１のＴＦＴ３２のゲート電極（Ｇ）との間で、容量１００を形成している。
【００８０】
また、本例においては、第２及び第３のＴＦＴ３８、４０のチャネル長を第１のＴＦＴ３２のチャネル長より短く形成している。こうすることにより、非常に鋭いパルス電圧で静電気がデータライン４に発生した場合には、第１のＴＦＴ３２が破壊される前に第２又は第３のＴＦＴ３８、４０が先に破壊されて第１のＴＦＴ３２を保護することができる。このため、第２又は第３のＴＦＴ３８、４０のいずれかが破壊されたとしてもデータバスライン４と共通線２４とが直接短絡することがないので、ＴＦＴ試験も含め、その後の工程に支障が生じることはない。また本例では、第２及び第３のＴＦＴ３８、４０のチャネル長を等しくし、且つ第１のＴＦＴ３２のチャネル長の約半分の長さにしている。また、第２及び第３のＴＦＴ３８、４０のチャネル幅を等しくし、且つ第１のＴＦＴ３２のチャネル幅と同程度の長さにしている。従って、第１のＴＦＴ３２の導電率と、第２及び第３のＴＦＴ３８、４０を直列にみたときの導電率がほぼ同一となり、静電気保護における電流の分担を第１のＴＦＴ３２と第２及び第３のＴＦＴ３８、４０とでほぼ半々に分けることができる。
【００８１】
図１７は、ゲートバスライン２の外部取り出し電極１６より内側にショートリング２０の共通線２２が形成された静電気保護回路の構造例を示している。図中上下に延びる共通線２２と、図示を省略した画素領域（共通線２２に関し外部取り出し電極１６の反対側）との間に静電気保護素子部２８が形成されている。ゲートバスライン２及び画素領域のＴＦＴ６（図１参照）のゲート電極を形成する際にガラス基板５０上に同時に第１乃至第３のＴＦＴ３２、３８、４０のゲート電極（Ｇ）が形成される。第２及び第３のＴＦＴ３８、４０のゲート電極（Ｇ）は他の配線構造から電気的に孤立して形成されている。
【００８２】
第１乃至第３のＴＦＴ３２、３８、４０のソース／ドレイン電極及び共通線２２は、データバスラインの形成と同時に同一の形成材料で形成される。第１のＴＦＴ３２のソース電極（Ｓ）と第２のＴＦＴ３８のソース電極（Ｓ）は、それぞれコンタクトホール部７８、７９を介してゲートバスライン２に接続さされている。
【００８３】
第２及び第３のＴＦＴ３８、４０間のソース／ドレイン電極は導電体４２として機能すると共に、導電体４２下方にまで延びた第１のＴＦＴのゲート電極（Ｇ）との間で、容量１００を形成している。
【００８４】
また、本例においても、図１６に示したのと同様に、第２及び第３のＴＦＴ３８、４０のチャネル長を等しくし、且つ第１のＴＦＴ３２のチャネル長の約半分の長さにしている。また、第２及び第３のＴＦＴ３８、４０のチャネル幅を等しくし、且つ第１のＴＦＴ３２のチャネル幅と同程度の長さにしている。従って、第１のＴＦＴ３２の導電率と、第２及び第３のＴＦＴ３８、４０を直列にみたときの導電率がほぼ同一となり、静電気保護における電流の分担を第１のＴＦＴ３２と第２及び第３のＴＦＴ３８、４０とでほぼ半々に分けることができる。
【００８５】
なお、上記図１６及び図１７に示す静電気保護回路の構造は、画素領域にチャネルエッチング型ＴＦＴが形成される液晶表示装置に適用される。これに対し、図１８及び図１９は図１６及び図１７に対応させて、エッチングストッパ型ＴＦＴを備えた液晶表示装置に本実施の形態による静電気保護回路を適用した例を示している。図１８及び図１９において、図１６及び図１７に示す構成と同一の機能作用を奏する構成には同一の符号を付してその説明は省略する。
【００８６】
形成された動作半導体層４４とチャネル保護膜４５は同一形状でゲートバスライン（ゲート電極）２の内方に形成される。このため、図１８及び図１９に示す静電気保護回路においても、図１６及び図１７に示す動作半導体層４４に相当する領域が動作半導体層４４上にチャネル保護膜４５を積層した構造となり、また基板面に向かって見た状態で、動作半導体層４４とチャネル保護膜４５は同一形状でゲートバスライン２の内方に形成されている。
【００８７】
上述のように、図１６及び図１７に示した構造では、第２及び第３のＴＦＴ３８、４０のチャネル長を第１のＴＦＴ３２のチャネル長の約半分にしている。それに対し、図１８及び図１９に示す構成での第２及び第３のＴＦＴ３８、４０のチャネル長は、第１のＴＦＴ３２のチャネル長の約半分より若干長く形成されているが、第１のＴＦＴ３２のチャネル長よりは短いので図１６及び図１７に示した構造と同様に静電気保護における電流の分担を半々にする効果を得ることができる。
【００８８】
次に、本発明の第５の実施の形態による液晶表示装置について図２０及び図２１を用いて説明する。上述の第１乃至第４の実施の形態では、各バスラインにそれぞれ１組の静電気保護素子部が形成されているのに対し、本実施の形態では静電気保護素子部に形成された素子をできるだけ共有化して、全体の素子数を少なくした液晶表示装置を示す。構成素子の不良発生率や素子の占有する面積等を考慮すると、構成素子数はできるだけ少なくしたほうが望ましい。
【００８９】
図２０に本実施の形態の静電気保護素子部の回路を示す。図２０に示すように静電気保護素子部２８−１、２８−２（または、３０−１、３０−２）は、外部取り出し電極１６−１、１６−２（または１８−１、１８−２）ごとにＴＦＴ３２−１、３２−２及び第１の抵抗体３４−１、３４−２が形成されている。第２の抵抗体３６は各素子部２８−１、２８−２に形成されていない。その代わり、第１のＴＦＴ３２−１、３２−２のゲート電極（Ｇ）が接続した導電体４２と共通線２２、２４とが、第２の抵抗体としての１個の共用抵抗体３７で接続されている。共用抵抗体３７を設けることにより、静電気保護素子部の構成素子数を第１乃至第４の実施の形態に比して３／４に減らすことができる。
【００９０】
例えば、静電気により共通線２２に対して正の高電圧が外部取り出し電極１６−１のバスラインに発生すると、ＴＦＴ３２−１、３２−２のゲート電極（Ｇ）には静電気によって発生した高電圧を第１の抵抗体３４−１と共用抵抗体３７で分割した値の電圧が印加される。その結果、ＴＦＴ３２−１、３２−２の導電率が急激に大きくなるため、ＴＦＴ３２−１、３２−２を介して静電気による電荷が解放される。このとき、ＴＦＴ３２−１、３２−２だけでなく、第１の抵抗体３４−１、３４−２、共用抵抗体３７を介しても電荷は解放され、ＴＦＴ３２−１を流れる電流は緩和されるので、静電気保護素子としての冗長性が増して静電気で容易には破壊されない静電気保護回路を実現できる。
【００９１】
次に、図２１を用いて本実施の形態の変形例について説明する。図２１に示す構成は、静電気保護回路の構成素子数をできるだけ少なくするため、図２０に示した構成をさらに進めて、ｎ（ｎは３以上の整数）本以上のバスラインの静電気保護素子部２８−１〜２８−ｎ（または３０−１〜３０−ｎ）間で１個の共用抵抗体３７を共用している点に特徴を有している。
【００９２】
外部取り出し電極１６−１〜１６−ｎごとに設けられた静電気保護素子部２８−１〜２８−ｎには、それぞれＴＦＴ３２−１〜３２−ｎ及び第１の抵抗体３４−１〜３４−ｎが形成されている。第２の抵抗体３６は各素子部２８−１〜２８−ｎに形成されていない。その代わり、第１のＴＦＴ３２−１〜３２−ｎのゲート電極（Ｇ）が接続された導電体４２と共通線２２、２４とが、個々の第２の抵抗体に代えて１個の第２の抵抗体としての共用抵抗体３７で接続されている。
【００９３】
全てのバスラインの静電気保護素子部２８、３０について個々の第２の抵抗体に代えて共有抵抗体３７を用いることにすれば、バスライン１本あたりの構成素子数をほぼ２個にすることができ、第１実施の形態での静電気保護回路で使用される素子数を約半分まで減らすことが可能である。
【００９４】
次に、本発明の第６の実施の形態による液晶表示装置について図２２乃至図２６を用いて説明する。上記第２の実施の形態による液晶表示装置では各バスラインにそれぞれ１組の静電気保護素子部が形成されているのに対し、本実施の形態では、第５の実施の形態と同様に、静電気保護素子部に形成された素子をできるだけ共有化して、全体の素子数を少なくした液晶表示装置を示す。
【００９５】
図２２に本実施の形態の静電気保護素子部の回路を示す。図２２に示すように静電気保護素子部２８−１、２８−２（または、３０−１、３０−２）は、外部取り出し電極１６−１、１６−２（または１８−１、１８−２）ごとに第１のＴＦＴ３２−１、３２−２及び第２のＴＦＴ３８−１、３８−２が形成されている。第３のＴＦＴ４０は各素子部２８−１、２８−２に形成されていない。その代わり、第１のＴＦＴ３２−１、３２−２のゲート電極（Ｇ）が接続した導電体４２と共通線２２、２４とが、個々の第３のＴＦＴに代えて１個の第３のＴＦＴとしての共用ＴＦＴ４１で接続されている。共用ＴＦＴ４１を設けることにより、静電気保護素子部の構成素子数を第１乃至第４の実施の形態に比して３／４に減らすことができる。
【００９６】
例えば静電気により共通線２２に対して正の高電圧が外部取り出し電極１６−１のバスラインに発生すると、第２のＴＦＴ３８−１と共用ＴＦＴ４１のゲート電極（Ｇ）にはそれぞれ寄生容量（Ｃ２_gs、Ｃ２_gd、Ｃｃ_gs、Ｃｃ_gd）によって内分された高電圧が印加されて第２のＴＦＴ３８−１、共用ＴＦＴ４１でチャネルが形成される。その結果、第２のＴＦＴ３８−１及び共用ＴＦＴ４１を通して電流が流れ、導電体４２の電位も上昇する。それにより第１のＴＦＴ３２−１にチャネルが形成されて導電率が大きくなるため静電気による電荷が解放される。この場合でも電荷は複数の経路で解放されるため、ＴＦＴが１個である従来の場合に比べて第１のＴＦＴ３２に流れる電荷の量が緩和されるので、静電気保護素子としての冗長性が増して静電気で容易には破壊されない保護回路を形成することができる。
【００９７】
次に、本実施の形態による静電気保護回路の構造について図２３及び図２４を用いて説明する。図２３は、アレイ側基板１上の１つの静電気保護回路を基板面に向かってみた状態を示している。図２３は、チャネルエッチング型ＴＦＴが形成される場合における静電気保護回路の構造を示している。図２３において、図中左側で上下に延びる共通線２２と外部取り出し電極１６−１、１６−２との間に静電気保護素子部２８−１、２８−２が形成されている。
【００９８】
本例では、導電体４２が図中上下に延びて、コンタクトホール５６−１、５８−１を介して静電気保護素子部２８−１側の第１のＴＦＴ３２−１とＩＴＯ層４３により接続されている。また、導電体４２は、コンタクトホール５６−２、５８−２を介して静電気保護素子部２８−２側の第１のＴＦＴ３２−２とＩＴＯ層４３により接続されている。
【００９９】
共用ＴＦＴ４１のゲート電極（Ｇ）上のゲート絶縁膜上にはａ−Ｓｉからなる動作半導体層４４がパターニングされている。動作半導体層４４を挟んで両側には、導電体４２のほぼ中央部から引き出された共用ＴＦＴ４１のドレイン電極（Ｄ）が接続されている。共用ＴＦＴ４１のソース電極は、共通線２２、２４に接続されている。共用ＴＦＴ４１のソース／ドレイン電極の端部は動作半導体層４４に乗り上がり、基板面方向に見て各ソース／ドレイン電極の端部と下層のゲート電極（Ｇ）とがオーバーラップする領域が形成されている。導電体４２、外部引き出し電極１６−１、１６−２、及び共通線２２、２４はデータバスライン４を形成する際に同時に形成されている。
【０１００】
図２４は、エッチングストッパ型ＴＦＴが形成される場合における静電気保護回路の構造を示している。共用ＴＦＴ４１のゲート電極（Ｇ）上のゲート絶縁膜上にはａ−Ｓｉからなる動作半導体層４４と、動作半導体層４４とほぼ同じ形状をしたチャネル保護膜４５の積層領域がそれぞれパターニングされている。各動作半導体層４４とチャネル保護膜４５の積層領域を挟んで両側には、導電体４２のほぼ中央部から引き出された共用ＴＦＴ４１のドレイン電極（Ｄ）が接続されている。共用ＴＦＴ４１のソース電極は、共通線２２、２４に接続されている。共用ＴＦＴ４１のソース／ドレイン電極の端部は各動作半導体層４４とチャネル保護膜４５の積層領域に乗り上がり、基板面方向に見て各ソース／ドレイン電極の端部と下層のゲート電極（Ｇ）とがオーバーラップする領域が形成されている。導電体４２、外部引き出し電極１６−１、１６−２、及び共通線２２、２４はデータバスライン４を形成する際に同時に形成されている。
【０１０１】
次に、図２５を用いて本実施の形態の変形例について説明する。図２５に示す構成は、静電気保護回路の構成素子数をできるだけ少なくするため、図２３に示した構成をさらに進めて、ｎ（ｎは３以上の整数）本以上のバスラインの静電気保護素子部２８−１〜２８−ｎ（または３０−１〜３０−ｎ）間で１個の共用ＴＦＴ４１を用いている点に特徴を有している。
【０１０２】
外部取り出し電極１６−１〜１６−ｎごとに設けられた静電気保護素子部２８−１〜２８−ｎには、それぞれ第１のＴＦＴ３２−１〜３２−ｎ及び第２のＴＦＴ３８−１〜３８−ｎが形成されている。第３のＴＦＴ４０は各素子部２８−１〜２８−ｎに形成されていない。その代わり、第１のＴＦＴ３２−１〜３２−ｎのゲート電極（Ｇ）が接続された導電体４２と共通線２２、２４とが、個々の第３のＴＦＴに代えて１個の第３のＴＦＴとしての共用ＴＦＴ４１で接続されている。
【０１０３】
全てのバスラインの静電気保護素子部２８、３０について第３のＴＦＴ４０に代えて共有ＴＦＴ４１を用いることにすれば、バスライン１本あたりの構成素子数はほぼ２個にすることができ、第２の実施の形態での静電気保護回路で使用される素子数を約半分まで減らすことが可能である。
【０１０４】
次に、本実施の形態による静電気保護回路の他の構造例について図２６及び図２７を用いて説明する。図２６及び図２７は、アレイ側基板１上の１つの静電気保護回路を基板面に向かってみた状態を示している。図２６は、チャネルエッチング型ＴＦＴが形成される場合における静電気保護回路の構造を示し、図２７は、エッチングストッパ型ＴＦＴが形成される場合における静電気保護回路の構造を示している。図２６及び図２７において、図中左側で上下に延びる共通線２２と外部取り出し電極１６−１〜１６−ｎとの間に静電気保護素子部２８−１〜２８−ｎが形成されている。
【０１０５】
本例では、導電体４２が図中上下に延びて、複数の第１のＴＦＴ３２−１〜３２−ｎのゲート電極に接続されている。また、導電体４２にコンタクトホールを介して第２のＴＦＴ３８−１〜３８−ｎがＩＴＯ層４３により接続されている。共用ＴＦＴ４１の構造は図２３あるいは図２４を用いて説明したのと同一であるので説明は省略する。共用ＴＦＴ４１のドレイン電極は、コンタクトホールを介してＩＴＯ層４３により導電体４２に接続され、ソース電極は共通線２２、２４に接続されている。
【０１０６】
次に、本発明の第７の実施の形態による液晶表示装置について図２８乃至図３２を用いて説明する。上記第３の実施の形態による液晶表示装置では各バスラインにそれぞれ１組の静電気保護素子部が形成されているのに対し、本実施の形態では、第５及び第６の実施の形態と同様に、静電気保護素子部に形成された素子をできるだけ共有化して、全体の素子数を少なくした液晶表示装置を示す。
【０１０７】
図２８に本実施の形態の静電気保護素子部の回路を示す。図２８に示すように各静電気保護素子部２８−１、２８−２には容量１００−１、１００−２が形成されている。第３のＴＦＴ４０は静電気保護素子部２８−１、２８−２に形成されていない。その代わり、第１のＴＦＴ３２−１、３２−２のゲート電極（Ｇ）が接続した導電体４２と共通線２２、２４とが、個々の第３のＴＦＴに代わる１個の第３のＴＦＴとしての共用ＴＦＴ４１で接続されている。共用ＴＦＴ４１を設けることにより、静電気保護素子部の構成素子数を第１乃至第４の実施の形態に比して３／４に減らすことができる。
【０１０８】
本実施形態の場合も、容量１００を有していることにより、静電気が発生した場合の第１のＴＦＴ３２−１、３２−２の動作は、第２のＴＦＴ３８−１、３８−２及び及び共用ＴＦＴ４１に比べて緩やかになる。そのため、鋭いパルス状の電圧変化を生じる静電気の場合は、第２のＴＦＴ３８−１、３８−２及び共用ＴＦＴ４１に先に電流が流れて第１のＴＦＴ３２−１、３２−２を保護することができる。
【０１０９】
また、電圧上昇が緩やかな静電気の場合は、第２のＴＦＴ３８−１、３８−２及び共用ＴＦＴ４１に続いて第１のＴＦＴ３２−１、３２−２が動作して電荷の解放に寄与するようになる。本実施の形態によれば、第２のＴＦＴ３８−１、３８−２及び共用ＴＦＴ４１に予備的に電流が流れるため、第１のＴＦＴ３２−１、３２−２にかかる負荷が軽減されており静電気保護回路の冗長性を増すことができる。
【０１１０】
また、第１のＴＦＴ３２−１、３２−２のゲート電極（Ｇ）は、容量を介してそれぞれ外部取り出し電極１６−１、１８−１、１６−２、１８−２、及びショートリング２０の共通線２２、２４と接続されており、ゲート電極（Ｇ）の電位はこれら容量の充放電に要する時間分だけ緩やかに変化する。従って、本実施の形態の構成によれば、緩やかな静電気であっても十分対応することができる。
【０１１１】
さらに本実施の形態では、第１のＴＦＴ３２−１、３２−２のゲート電極（Ｇ）と第２のＴＦＴ３８−１、３８−２及び共用ＴＦＴ４１の間の共通導電体４２の間に容量１００−１、１００−２を挿入させているので、外部取り出し電極１６、１８とショートリング２０の共通線２２、２４との間の電位差が低くなっても容量１００−１、１００−２の充放電に要する時間の分だけさらに長く導通状態を保つことができるため電荷解放の効率をより向上させることができる。また、容量１００−１、１００−２を付加したことにより短絡による不具合に対する冗長性も向上している。本実施形態の場合も電荷は複数の経路で解放されるため、ＴＦＴが１個である従来の場合に比べて静電気保護素子としての冗長性が増すので、静電気による素子の破壊が生じにくくなる。
【０１１２】
次に、本実施の形態による静電気保護回路の構造について図２９を用いて説明する。図２９は、アレイ側基板１上の１つの静電気保護回路を基板面に向かってみた状態を示している。図２９は、チャネルエッチング型ＴＦＴが形成される場合における静電気保護回路の構造を示し、図３０は、エッチングストッパ型ＴＦＴが形成される場合における静電気保護回路の構造を示している。図２９及び図３０に示す構造は図２３及び図２４に示す構造に対して、第１のＴＦＴ３２−１、３２−２のゲート電極が導電体４２下層に絶縁膜を介して位置することにより容量１００−１、１００−２が形成されている点にある。それ以外の構成は図２３及び図２４に示したのと同一であるので説明は省略する。
【０１１３】
次に、図３１乃至図３３を用いて本実施の形態の変形例について説明する。図３１乃至図３３に示す構成は、静電気保護回路の構成素子数をできるだけ少なくするため、図２８に示した構成をさらに進めて、ｎ（ｎは３以上の整数）本以上のバスラインの静電気保護素子部２８−１〜２８−ｎ（または３０−１〜３０−ｎ）間で１個の共用ＴＦＴ４１を用いている点に特徴を有している。図３１、図３２、及び図３３に示す回路構成及び素子構造は、図２５、図２６、及び図２７に対して、第１のＴＦＴ３２−１〜３２−ｎのゲート電極が導電体４２下層に絶縁膜を介して位置することにより容量１００−１〜１００−ｎが形成されている点にある。それ以外の構成は図２５、図２６、及び図２７に示したのと同一であるので説明は省略する。
【０１１４】
以上説明した第１乃至第７の実施の形態による静電気保護回路が形成されたアレイ側基板１の説明において、動作半導体層４４あるいはチャネル保護膜４５上にソース／ドレイン電極が直接形成されているようにみえるが、現実には動作半導体層４４あるいはチャネル保護膜４５と、ソース／ドレイン電極との間に接続抵抗を低くするためのｎ⁺ａ−Ｓｉ層が形成されている。
【０１１５】
チャネルエッチング型ＴＦＴであれば、動作半導体層４４のａ−Ｓｉ層上にｎ⁺ａ−Ｓｉ層が形成されている。チャネル部のｎ⁺ａ−Ｓｉ層はソース／ドレイン電極のパターニング時に除去される。当該パターニング時に除去されないｎ⁺ａ−Ｓｉ層はソース／ドレイン電極形成金属層とａ−Ｓｉ層との間に残存する。
また、エッチングストッパ型ＴＦＴの場合には、ソース／ドレイン電極およびデータバスラインの下地にｎ⁺ａ−Ｓｉ層が形成されている。
【０１１６】
以上説明した第１乃至第７の実施の形態による静電気保護回路が形成されたアレイ側基板１に対するＴＦＴの製造工程において、ＴＦＴ検査ではなく単にバスラインの断線／短絡を検出するためのオープン／ショート検査（Ｏ／Ｓ検査）によりパネルの良否判断をする場合がある。この場合、層間短絡を検出するためには、ゲートバスライン２側のショートリング２０の共通線２２と、データバスライン４側の共通線２４とを高抵抗成分で電気的に分離する必要がある。そこで一例として図３４に示すような構成を取ることができる。図３４において、共通線２２と共通線２４との交差部には、例えば第１乃至第４の実施の形態で図２乃至図１９を用いて説明した静電気保護素子部２８、３０と同様の構成を有する層間分離部２３が形成されている。
【０１１７】
また、図３４に示すように、ショートリング２０の共通線２２、２４のいずれか（図３４では共通線２２）を、例えば対向基板側の共通電極１２またはグランドと接続する接続端子２５に接続して、より確実にＴＦＴやバスラインを静電気による障害から保護するようにすることもできる。
【０１１８】
次に、本発明の第８の実施の形態による液晶表示装置について説明する。まず、本実施の形態で用いるＴＦＴ−ＬＣＤのアレイ側基板の製造プロセスを簡単に説明する。第１に、アレイ側基板上にゲートメタルを成膜してパターニングし、ゲートバスライン及び各画素領域のＴＦＴのゲート電極を形成する。第２に、全面にゲート絶縁膜を形成し、その上にＴＦＴの動作半導体膜となるａ−Ｓｉ層、及びチャネル保護膜を形成するための絶縁膜をこの順に成膜する。第３に、ゲートバスライン及びゲート電極をマスクとする背面露光と、ゲートバスライン上のａ−Ｓｉ層を画素領域から電気的に分離するための通常のマスクを用いた露光により上記絶縁膜をパターニングしてチャネル保護膜を形成する。第４に、オーミックコンタクト層となるｎ⁺層とドレイン／ソース電極及びデータバスラインを形成するためのドレインメタル（例えば、Ｔｉ（チタン））層をこの順に全面に成膜する。第５に、ｎ⁺層とドレインメタル層をパターニングしてドレイン／ソース電極及びデータバスラインを形成する。第６に、全面にパッシベーション膜（例えば、ＳｉＮ膜（シリコン窒化膜））を形成してからパターニングし、所定位置のパッシベーション膜にコンタクトホールを形成する。第７に、ＩＴＯを全面に成膜してからパターニングし、画素電極を形成する。以上の工程において、第１、第３、第５、第６、及び第７の工程に露光工程が含まれており、全部で５枚のマスクを用いる５枚マスクプロセスとなっている。
【０１１９】
さて、以上の工程を含んで形成される本液晶表示装置における静電気保護回路について図３５乃至図３９を用いて詳細に説明する。なお、本実施形態において、第１乃至第７の実施の形態と同一の機能作用を有する構成要素には同一の符号を付している。
【０１２０】
図３５（ａ）は、アレイ側基板をその基板面に向かって見た状態を示している。図３５（ｂ）は、図３５（ａ）のＡ−Ａ線で切断した断面を示している。図３５は、ガラス基板であるアレイ側基板１上のデータバスライン４（図示せず）から外部取り出し電極１８が引き出されて形成されている状態を示している。外部取り出し電極１８先端には静電気保護素子部３０が形成され、静電気保護素子部３０を介して外部取り出し電極１８とショートリング２０の共通線２４が接続されている。以上の構成は、ゲートバスライン２及びその外部取り出し電極１６についても図示を省略したが同様の構成となっている。
【０１２１】
図３５（ｂ）に示すように、アレイ側基板１上に上記の第２の工程によるゲート絶縁膜５２が形成され、その上に、第４の工程でのドレインメタル層をパターニングして外部取り出し電極１８と共通線２４が形成されている。また、外部取り出し電極１８と共通線２４の対向側には、静電気保護素子部３０の一部を構成するドレインメタル層をパターニングした金属層２００が形成されている。対向する金属層２００両端部間はパッシベーション膜５４が埋め込まれて電気的に分離されている。対向する金属層２００両端部上にはパッシベーション膜５４を開口したコンタクトホール９８がそれぞれ形成されている。２つのコンタクトホール内壁及び両者間に第７の工程で成膜された導電膜のＩＴＯ層４３がパターニングされており、対向する２つの金属層２００はＩＴＯ層４３により電気的に接続されている。この場合、下層のドレインメタル（Ｔｉ）と上層メタル（ＩＴＯ）とはオーミック接続になり、コンタクトホールのサイズにより抵抗成分が変化する。下層メタルにＴｉを用い、ＩＴＯ成膜前に熱処理（例えば、１８０℃〜２１５℃程度）を行い、且つコンタクトホール９８の径がφ＝４μｍである場合には、形成される抵抗成分は７〜８ｋΩとなる。コンタクトホール９８は上述の第６の工程で形成されるものであり、ＩＴＯ膜も第７の工程で形成されるものであるから、従来の製造工程を何ら変更することなく静電気保護回路を形成することができる。
【０１２２】
図３６（ａ）および（ｂ）は静電気保護素子部３０を高抵抗にするためにコンタクトホール９８を複数個直列接続した本実施形態の変形例を示している。図３６（ａ）では、外部取り出し電極１８と共通線２４の対向側に設けられ先端が対向する２つの金属層２００の間に、さらに島状の複数の金属層２０２が形成されている。直列に整列した複数の金属層２０２の両端部上のパッシベーション膜５４にはコンタクトホール９８が形成されている。隣り合う金属層２００、２０２はコンタクトホール９８を介してＩＴＯ層４３により電気的に接続されている。
【０１２３】
図３６（ｂ）に示す構造は、直線上に整列した金属層２００、２０２の各対向端部近傍に、電気的に独立した島状の金属層２０４が設けられ、それらの両端部にコンタクトホール９８が形成されている。そして、金属層２００、２０２の各対向端部は、金属層２０４とコンタクトホール９８を介してＩＴＯ層４３の接続層で接続されている。このようにして、静電気保護素子部３０を蛇行配置させることにより、共通線２４と外部取り出し電極１８との間の距離を短くさせることが可能になる。
【０１２４】
アレイ検査装置により画素電極とコモン電極間にチャージングした電荷を積分回路により読み出す場合には、アイソレーション抵抗として抵抗値が１００ｋΩ以上あるのが望ましい。従って図３６に示すような構成を採用してコンタクトホール９８の数を１４個以上にすれば、アレイ検査に影響しない静電気保護回路を実現できる。このように本実施の形態によれば、コンタクトホールを介して抵抗体を複数段接続することにより任意の値の抵抗成分を有する静電気保護回路を形成することができる。
【０１２５】
次に、本実施の形態による静電気保護素子部において下層メタルを多層構造とした変形例について図３７を用いて説明する。図３７は静電気保護素子部の形成工程断面を示しており、（Ａ）列はゲートバスライン側を示し、（Ｂ）列はデータバスライン側を示している。また、（ａ）行〜（ｅ）行は各工程での処理を示している。まず図３７（ａ）において、ガラス基板であるアレイ側基板１上にゲートバスライン及び各画素領域のＴＦＴのゲート電極を形成する際、ゲートバスライン２側の静電気保護素子部２８の金属層２００ｇをゲートメタルで同時に形成する。金属層２００ｇの形成と共にショートリング２０の共通線２２をゲートメタルで同時に形成することもできる。次いで、例えばＳｉＮ（窒化シリコン）を用いて全面にゲート絶縁膜５２を形成する。
【０１２６】
次に、図３７（ｂ）に示すように、データバスライン４及び各画素領域のＴＦＴのドレイン／ソース電極を形成する際、ドレインメタルを用いて同時に、データバスライン４側の静電気保護素子部３０の金属層２００ｄを形成する。ドレインメタル層は下層から順にＴｉ／Ａｌ／Ｔｉで構成されている。なお、金属層２００ｄの形成と共にショートリング２０の共通線２４をドレインメタルで同時に形成することもできる。次いで、全面にパッシベーション膜５４を形成する。
【０１２７】
次に、図３７（ｃ）に示すように、金属層２００ｇ、２００ｄ上のパッシベーション膜５４を開口してコンタクトホール９８を形成する。さらに図３７（ｄ）に示すように、金属層２００ｇ上のゲート絶縁膜５２をエッチングして金属層２００ｇ上部が露出するコンタクトホール９８を形成する。パッシベーション膜５４とゲート絶縁膜５２を一括してエッチングするプロセスでは、ゲート絶縁膜４２をエッチングしている間はドレインメタル最上層のＴｉ層がエッチングストッパとして機能する。このときドレインメタル最上層のＴｉの膜厚が薄いと下層のＡｌ層が露出することがある。
【０１２８】
次に、図３７（ｅ）に示すように、隣接する所定の金属層２００、２０２等がコンタクトホール９８を介して電気的に接続されるように、表示電極形成時のＩＴＯパターニングしてＩＴＯ層４３を形成する。このとき、ＩＴＯ層４３ａと金属層２００ｄのＡｌ層とはショットキー接続となり、コンタクトホール９８内にリング状に残存するＴｉ層とＩＴＯ層４３ｂとはオーミック接続となるため全体の接触抵抗を高くすることができる。例えばドレインメタルをＴｉ（２０ｎｍ）／Ａｌ（７５ｎｍ）／Ｔｉ（２０ｎｍ）とすると金属層２００ｄ上のコンタクトホール１個当たりの接触抵抗は３５〜３６ｋΩになり、金属層２００ｄを３〜４個直列接続すればアレイ検査が可能な状態が得られる。
【０１２９】
なお、ＩＴＯ層４３の形成前であってコンタクトホール９８底部にメタル層が露出した状態で熱処理温度を変えることにより、メタル／ＩＴＯの接触抵抗を変化させることが可能である。より高抵抗の素子が必要な場合には当該ベーク温度を高くすればよい。
【０１３０】
このようにして形成される抵抗成分は抵抗値を１０ＭΩ以上にすることも可能であり、パネル完成後において各バスラインに走査信号や画像信号等を印加をしても、この高抵抗成分により隣接するバスラインに影響を及ぼさないようにすることができる。従って、これら高抵抗成分はパネル完成後にもパネル内に残存させることができる。このため、パネルが完成してからユニット組み立て工程における静電気障害も防止することができ、より高い歩留りで液晶表示装置を製造することができ、また装置の信頼性を向上させることができるようになる。
【０１３１】
本実施の形態では、各バスライン２、４とショートリング２０（共通線２２、２４）との間に複数のコンタクトホール９８を直列配列することで任意の抵抗値の抵抗成分を配置できることを説明したが、本実施形態はこれに限られず、図３８に示すように、隣接するゲートバスライン２間、あるいは隣接するデータバスライン４間に本実施の形態による構造を形成することも可能である。この場合にも、金属層２００、２０２等に設けられたコンタクトホール間をＩＴＯ層で接続して十分な高抵抗素子を形成することによりパネル完成後もパネル内に静電気保護回路を残存させることができる。もちろん隣接するバスライン間に限らず、高抵抗成分が必要な任意の場所に本実施の形態による静電気保護素子部を製造プロセスの変更なしに形成することが可能である。
【０１３２】
また、ＴＦＴ製造工程において、アレイ検査を用いないで単にバスラインの断線／短絡を検出するためのオープン／ショート検査（Ｏ／Ｓ検査）によりパネルの良否判断をする場合がある。この場合、層間短絡を検出するためには、ゲートバスライン２側のショートリング２０の共通線２２と、データバスライン４側の共通線２４とを高抵抗成分で電気的に分離する必要がある。そこで一例として図３９に示すような構成を取ることができる。図３９の破線１２０で示すブロック内は、ショートリング２０を構成する共通線２２と共通線２４の接続状態を示している。図３９に示すように、ゲートメタル層をパターニングして形成した共通線２２の端部が露出するコンタクトホール１２１と、ドレインメタル層をパターニングして形成した共通線２４の端部が露出するコンタクトホール１２２とをＩＴＯ層４３で接続することにより接続端部で容易に高抵抗部を形成することが可能である。コンタクトホール１２２での高抵抗部の形成は上述の図３７（ｄ）、（ｅ）に示した方式を採用することにより抵抗値を任意に調整することが可能である。
【０１３３】
なお、上記実施の形態において、絶縁膜としてシリコン窒化膜を用いているが、シリコン酸化膜（ＳｉＯ₂膜）を用いることももちろん可能である。また、上記実施の形態では、コンタクトホール９８間の接続層にＩＴＯを用いているが、本実施の形態はこれに限られず、他の比較的抵抗値の高い材料を用いるようにしてももちろんよい。また、ドレインメタルとしてＴｉ／Ａｌ／Ｔｉの積層構造を用いたが上層の金属層はＴｉに代えてモリブデン（Ｍｏ）、タングステン（Ｗ）、あるいはタンタル（Ｔａ）、及びそれらの合金、あるいはそれらの窒化酸化物を用い、中間層のＡｌに代えて、銅（Ｃｕ）、Ａｌ合金、Ｃｕ合金等を用いることができる。
なお、上記実施の形態における図３５乃至図３９に示された各構造は、図３４に示す層間分離部２３に適用可能である。
【０１３４】
以上説明したように本実施の形態によれば、高抵抗成分を容易に形成することができ、且つ抵抗値の制御も可能であるので、静電気による素子破壊を防止すると共に高精度でアレイ検査を行うことができるようになる。またパネル完成後、ユニット組み立て工程における静電気破壊まで対処することができるようになるので、製造歩留りの向上による生産量の増加、さらに信頼性の高い装置を提供することができるようになる。
【０１３５】
なお、上記第１乃至第８の実施の形態では、ａ−Ｓｉを動作半導体層に用いたチャネルエッチング型ＴＦＴあるいはエッチングストッパ型ＴＦＴを形成したアレイ基板を例にとって説明したが、本発明はそれらに限らず、例えば、低温ポリシリコン製造プロセスによりｐ−Ｓｉ（ポリシリコン）を動作半導体層に用いたＴＦＴ構造を備えたアレイ基板にももちろん適用可能である。
【０１３６】
また、上記実施の形態で図５、図６、あるいは図９等に例示したチャネルエッチング型ＴＦＴの動作半導体層４４は、ソース／ドレイン電極方向の端部がゲート電極Ｇの外方にまで延びて形成されている。しかしながら、動作半導体層４４のソース／ドレイン電極方向の端部がゲート電極Ｇの内方に位置して形成されるチャネルエッチング型ＴＦＴも存在し、本発明はもちろん当該ＴＦＴを備えたアレイ基板に適用することが可能である。
【０１３７】
【発明の効果】
以上の通り、本発明によれば、冗長性に優れた静電気保護回路を備えた液晶表示装置を実現できる。また本発明によれば、比較的低い電圧が長時間発生する静電気に対しても十分な保護機能を備えた液晶表示装置を実現できる。
【０１３８】
またさらに本発明によれば、基板組立工程の最終段階まで静電気対策の施せる液晶表示装置を実現できる。さらに本発明によれば、静電気保護素子部がパネルサイズに影響を与えない液晶表示装置を実現できる。またさらに本発明によれば、素子構造が簡素で電流制御面で不利のない静電気保護素子部を有する液晶表示装置を実現できる。
【０１３９】
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による液晶表示装置の概略の構成を示す図である。
【図２】本発明の第１の実施の形態による静電気保護素子部の回路構成及び動作を示す図である。
【図３】本発明の第１の実施の形態による静電気保護素子部の他の回路構成例を示す図である。
【図４】本発明の第２の実施の形態による液晶表示装置の特徴的構成要素である静電気保護素子部の回路構成を示す図である。
【図５】本発明の第２の実施の形態による静電気保護回路の構造を示す図である。
【図６】本発明の第２の実施の形態による液晶表示装置の静電気保護回路の変形例を示す図である。
【図７】本発明の第２の実施の形態による静電気保護回路の他の構造例を示す図である。
【図８】本発明の第２の実施の形態による液晶表示装置の静電気保護回路の他の変形例を示す図である。
【図９】本発明の第３の実施の形態による液晶表示装置の静電気保護回路を基板面に向かってみた状態を示す図である。
【図１０】本発明の第３の実施の形態による液晶表示装置の静電気保護回路の他の構成例を基板面に向かってみた状態を示す図である。
【図１１】本発明の第４の実施の形態による液晶表示装置の特徴的構成要素である静電気保護素子部の回路の構成を示す図である。
【図１２】本発明の第４の実施の形態による静電気保護回路の構造を示す図である。
【図１３】本発明の第４の実施の形態による静電気保護回路の構造の変形例を示す図である。
【図１４】本発明の第４の実施の形態による静電気保護回路の他の構造を示す図である。
【図１５】本発明の第４の実施の形態による静電気保護回路の構造の他の変形例を示す図である。
【図１６】本発明の第４の実施の形態による静電気保護回路の変形例を示す図である。
【図１７】本発明の第４の実施の形態による静電気保護回路の他の変形例を示す図である。
【図１８】本発明の第４の実施の形態による図１６に示す静電気保護回路の変形例を示す図である。
【図１９】本発明の第４の実施の形態による図１７に示す静電気保護回路の変形例を示す図である。
【図２０】本発明の第５の実施の形態による液晶表示装置の静電気保護素子部の回路を示す図である。
【図２１】本発明の第５の実施の形態による液晶表示装置の静電気保護回路の変形例を示す図である。
【図２２】本発明の第６の実施の形態による液晶表示装置の静電気保護素子部の回路を示す図である。
【図２３】本発明の第６の実施の形態による液晶表示装置の静電気保護回路の構造を示す図である。
【図２４】本発明の第６の実施の形態による液晶表示装置の静電気保護回路の他の構造を示す図である。
【図２５】本発明の第６の実施の形態による液晶表示装置の静電気保護回路の変形例を示す図である。
【図２６】本発明の第６の実施の形態による液晶表示装置の静電気保護回路の変形例の構造を示す図である。
【図２７】本発明の第６の実施の形態による液晶表示装置の静電気保護回路の他の変形例の構造を示す図である。
【図２８】本発明の第７の実施の形態による液晶表示装置の静電気保護素子部の回路を示す図である。
【図２９】本発明の第７の実施の形態による液晶表示装置の静電気保護回路の構造を示す図である。
【図３０】本発明の第７の実施の形態による液晶表示装置の静電気保護回路の他の構造を示す図である。
【図３１】本発明の第７の実施の形態による液晶表示装置の静電気保護回路の変形例を示す図である。
【図３２】本発明の第７の実施の形態による液晶表示装置の静電気保護回路の変形例の構造を示す図である。
【図３３】本発明の第７の実施の形態による液晶表示装置の静電気保護回路の他の変形例の構造を示す図である。
【図３４】本発明の第１乃至第７の実施の形態による液晶表示装置の静電気保護回路の変形例の構造を示す図である。
【図３５】本発明の第８の実施の形態による液晶表示装置の静電気保護回路の構造を示す図である。
【図３６】本発明の第８の実施の形態による液晶表示装置の静電気保護回路の変形例の構造を示す図である。
【図３７】本発明の第８の実施の形態による液晶表示装置の静電気保護回路の製造工程を示す図である。
【図３８】本発明の第８の実施の形態による液晶表示装置の静電気保護回路の他の変形例の構造を示す図である。
【図３９】本発明の第８の実施の形態による液晶表示装置の静電気保護回路の応用例の構造を示す図である。
【図４０】従来の液晶表示装置の静電気保護回路の構造を示す図である。
【図４１】従来の液晶表示装置の静電気保護回路の構造を示す図である。
【図４２】従来の液晶表示装置の静電気保護回路の構成を示す図である。
【図４３】従来の液晶表示装置の静電気保護回路の構造を示す図である。
【符号の説明】
１ アレイ側基板
２ ゲートバスライン
４ データバスライン
６、５３０、５３２、５３４ ＴＦＴ
８ 表示電極 画素電極
１０ 液晶
１２ 共通電極
１６、１８、５０２、５０４ 外部取り出し電極
２０、５０６ ショートリング
２２、２４ 共通線
２８、３０ 静電気保護素子部
３２ 第１のＴＦＴ
３４ 第１の抵抗体
３６ 第２の抵抗体
３７ 共用抵抗体
３８ 第２のＴＦＴ
４０ 第３のＴＦＴ
４１ 共用ＴＦＴ
４２、５３６ 導電体
４３、６２、７２、８２、９２ ＩＴＯ層
４４、５１４ 動作半導体層
４５ チャネル保護膜
５０、５０８ ガラス基板
５２、５１２ ゲート絶縁膜
５４ パッシベーション膜
５６、５８、６４、６６、７４、７６、８４、８６、９４、９６、９８ コンタクトホール
６０、７０、９０、５１８ ソース電極
７７、７８、７９ コンタクトホール部
８０、５１６ ドレイン電極
１００ 容量
１２０ 破線
２００、２０２、２０４ 金属層
５００ 静電気保護素子
５０２ バスライン
５１０ ゲート電極
５２０ 保護膜[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an active matrix type liquid crystal display device (Liquid Crystal Display) provided with a thin film transistor (hereinafter referred to as TFT) as a switching element, and in particular, between TFTs and bus lines formed on an array side substrate. The present invention relates to a liquid crystal display device provided with an electrostatic protection element that protects the device from damage or short circuit due to static electricity.
[0002]
[Prior art]
Active matrix LCDs are widely used in computers, office automation equipment, and the like as flat panel displays that provide excellent image quality. This active matrix LCD applies a voltage from both electrodes to a liquid crystal layer sealed between an array side substrate on which TFTs and pixel electrodes are formed and a counter substrate on which a common electrode is formed. It comes to drive.
[0003]
On the array-side substrate, a plurality of gate bus lines to which scanning signals for selecting display pixels to be driven are sequentially input are formed in parallel to each other. An insulating film is formed on the plurality of gate bus lines, and a plurality of data bus lines substantially orthogonal to the gate bus lines are formed on the insulating film. Each region defined in a matrix by a plurality of gate bus lines and data bus lines orthogonal to each other is a pixel region, and a TFT and a display electrode are formed in each pixel region. A gate electrode of the TFT is connected to a predetermined gate bus line, a drain electrode is connected to a predetermined data bus line, and a source electrode is connected to a display electrode in the pixel region.
[0004]
By the way, a TFT, a gate bus line, a data bus line and the like for controlling the liquid crystal operation of the TFT-LCD are basically weak against static electricity because they are formed on a glass substrate which is an insulator. Therefore, if static electricity is generated on the array side substrate from the array side substrate process for forming the TFT to the panel process for bonding the array side substrate and the counter substrate to seal the liquid crystal and mounting the driver IC and the like, The failure of destruction, changes in its characteristics, or short-circuiting between bus lines occurs, resulting in a significant decrease in the manufacturing yield of the panel. For this reason, a reliable means for protecting elements and bus lines on the array side substrate from static electricity is required.
[0005]
As a means for protecting the array-side substrate from static electricity, for example, a technique is known in which all bus lines are connected to a common electrode (short ring) and maintained at the same potential. The short ring is formed of these forming materials when the data bus line or the gate bus line is formed. For this reason, each bus line is electrically connected with a resistance value of several kΩ or less. Therefore, even if there is a charge at a specific location on the panel, the charge dispersion occurs instantaneously, so that it is possible to prevent element destruction or characteristic change of the TFT in the display portion.
[0006]
However, in this method, each bus line is short-circuited, so that an independent signal cannot be applied to each bus line. Therefore, it is possible to perform an array inspection (TFT inspection) in which a charge is held between the pixel electrode and the common electrode of the display panel, the charge amount is detected, and a TFT characteristic test of each pixel is performed with high accuracy. The problem of disappearing arises. In addition, the short ring needs to be removed in the panel process or the unit assembly process after completion of the panel in order to electrically connect adjacent bus lines with low resistance, and there is a problem that no countermeasure against static electricity is taken in the subsequent process. .
[0007]
Therefore, a method of providing a resistance component between the short ring and each bus line has been devised. FIG. 40 is an explanatory diagram of the prior art in which a resistance component is connected between a bus line and a short ring, which is disclosed in JP-A-8-101397. FIG. 40 shows a part of the surface of the substrate on the array side. At the end of the bus line 504, there is a resistance layer 400 meandering by patterning ITO (indium tin oxide) formed on the gate metal or drain metal. Is formed. The tip of the meandering resistance layer 400 is connected to the short ring 506. This structure enables array inspection. Usually, the resistance layer 400 and the short ring 506 are removed by cutting a scribe line SL indicated by a broken line in the drawing in a panel scribe process during panel assembly.
[0008]
However, this method has a problem that an area for increasing the meandering distance needs to be secured in order to increase the resistance with ITO, and the panel outer size becomes large.
[0009]
In addition to the above method, a method of inserting an electrostatic protection element such as a transistor between the bus line and the short ring has been devised. For example, Japanese Patent Laid-Open No. 61-79259 discloses a method of capacitively coupling a gate electrode to a source / drain electrode.
[0010]
FIG. 41 is an explanatory diagram of the prior art disclosed in Japanese Patent Laid-Open No. 61-79259. FIG. 41A shows a state where a part of the array side substrate is viewed toward the substrate surface, and FIG. 41B shows a cross section of the electrostatic protection element. As shown in FIG. 41A, the electrostatic protection element 500 has a TFT structure disposed between the external extraction electrode 504 and the short ring 506 at the end of the bus line 502. The electrostatic protection element 500 is formed in the same process as the TFT formed in the pixel region on the glass substrate 508.
[0011]
As shown in FIG. 41B, a gate electrode 510 is formed on a glass substrate 508. The gate electrode 510 is made of, for example, amorphous silicon (hereinafter abbreviated as a-Si) via a gate insulating film 512. An active semiconductor layer 514 is formed. A protective film 520 is formed over the operating semiconductor layer 514, and a source electrode 518 and a drain electrode 516 are formed on both sides of the operating semiconductor layer 514 with the protective film interposed therebetween. The drain electrode 516 is connected to the short ring 506, and the source electrode 518 is connected to the external extraction electrode 504. When viewed in the substrate surface direction, the gate electrode 510 has a planar overlap with the source / drain electrodes 518 and 516, and is connected to the source / drain electrodes 518 and 516 by capacitive coupling.
[0012]
Accordingly, when a high voltage is generated between the source / drain electrodes 518 and 516 due to static electricity, the gate electrode 510 has an intermediate potential between the potential differences generated between the source / drain electrodes 518 and 516, so that a channel is formed in the operating semiconductor layer 514. The static charge is released from the bus line 502.
[0013]
However, the structure of the electrostatic protection element 500 is poor in redundancy because it has one component. That is, since a high voltage due to static electricity is received by only one TFT, it is easily destroyed, and if the bus line 502 and the short ring 506 are insulated due to the destruction, the TFT in the pixel region may be exposed to static electricity. It will be high. Even if no abnormality due to static electricity occurs, if the electrostatic protection element 500 is short-circuited for some reason, the TFT test cannot be performed.
[0014]
Next, an electrostatic protection circuit disclosed in Japanese Patent Application Laid-Open No. 10-303431, which is more redundant than the configuration shown in FIG. 41, will be described with reference to FIG. The source electrode (S) of the first TFT 530 that is an electrostatic protection element is connected to the external extraction electrode 502 of the bus line, and the other drain electrode (D) is connected to the short ring 506. The gate electrode (G) of the first TFT 530 is connected to a conductor 536 that is electrically insulated from both the bus line external extraction electrode 502 and the short ring 506.
[0015]
On the other hand, the source electrode (S) and the gate electrode (G) of the second TFT 532 are connected to the external extraction electrode 502 of the bus line, and the other drain electrode (D) is connected to the conductor 536. The drain electrode (D) of the third TFT 534 is connected to the conductor 536, and the other source electrode (S) and gate electrode (G) are connected to the short ring 506.
[0016]
When a positive high voltage is generated in the bus line with respect to the short ring 506 due to static electricity, a high voltage is applied to the gate electrode (G) in the second TFT 532 and a channel is formed. Become. On the other hand, since the gate electrode (G) of the third TFT 534 is connected to the short ring 506, a channel is not formed and the conductivity remains very small. This difference in conductivity is so large that the potential of the conductor 536 is almost equal to the potential of the bus line. As a result, the voltage between the bus line and the short ring 506 is applied to the gate electrode of the first TFT 530 which is an electrostatic protection element, a channel is formed, and the charge can be released. Note that the second and third TFTs 532 and 534 basically do not pass current, and are used only for controlling the gate potential of the first TFT 530.
[0017]
Thus, in the electrostatic protection circuit, since the gate electrodes (G) of the second and third TFTs 532 and 534 are connected to the external extraction electrode 502 or the short ring 506 of the bus line, the external extraction electrode 502 and the short ring are connected. The potential difference from 506 is resolved immediately. However, when the voltage generated by static electricity decreases with time, the potential of the conductor 536 also decreases and the conductivity of the first TFT 530 decreases. For this reason, in the state where the voltage due to static electricity is relatively low (up to several volts), the efficiency of charge release is reduced.
[0018]
In addition, from the experience in manufacturing so far, the occurrence of failure due to static electricity is caused by sharp pulsed static electricity that is very high in voltage level and short in time, and over a long time even if the voltage is relatively low. It has been found that there may be static electricity that continues to apply a voltage to each element. Therefore, the electrostatic protection circuit described in Japanese Patent Laid-Open No. 10-303431 can be expected to be effective in the former case, but in the latter case, there is a current escape path when the voltage is lowered to some extent. Because it is cut off, almost no effect can be expected. Further, in the electrostatic protection circuit described in the above publication, since all the current due to static electricity flows through the first TFT, the redundancy is poor, and the load becomes too large and the first TFT may be destroyed. Yes. In addition, since the gate electrode (G) of the second TFT 532 is directly connected to the external extraction electrode 502 of the bus line, and the gate electrode (G) of the third TFT 534 is directly connected to the short ring 506, redundancy against a short circuit. The nature has become low.
[0019]
As another conventional electrostatic protection circuit, there is a configuration described in JP-A-8-262485 shown in FIG. This is an electrostatic protection circuit in which each bus line 504 and the short ring 506 are connected via a resistance component by a bidirectional transistor using the non-linear elements 402 and 404. In addition to the bidirectional transistor, a non-linear element such as a Schottky diode that can be a resistance component may be used. The resistance component due to the non-linear element has a sufficiently high resistance component so as not to affect the case where each bus line is driven, so that it can remain even after the panel is completed. Further, since a current that can disperse charges flows against static electricity, it functions as an anti-static element.
[0020]
In the method of providing a high resistance component with a non-linear element such as a bidirectional transistor, it is possible to form a high resistance component in a relatively narrow region, but the element structure becomes complicated and the non-linear element. There arises a problem in terms of current control that the resistance component changes due to external charges (for example, static electricity). Further, there is a problem that the panel size cannot be increased with respect to the mother glass because a high resistance component cannot be formed outside the operation guarantee region of the operation semiconductor film of the transistor, such as near the glass end face.
[0021]
[Problems to be solved by the invention]
As described above, in the conventional liquid crystal display device, it is necessary to remove the short ring in the panel process or the unit assembly process after the panel is completed. However, there arises a problem that it is impossible to take a countermeasure against static electricity in the process after the removal of the short ring.
In addition, the method of providing a meandering pattern using ITO has a problem that the outer size of the panel is increased when the meandering distance is increased.
[0022]
Furthermore, in conventional liquid crystal display devices, static electricity protection elements (circuits) for preventing element destruction due to static electricity have poor redundancy, and it is easy to short-circuit between bus lines and short rings, or static electricity that generates a relatively low voltage for a long time. Has a problem of not functioning as a protection circuit.
Furthermore, if a non-linear element such as a bidirectional transistor is used for the high resistance component, the element structure becomes complicated and the current control is disadvantageous. Further, since the nonlinear element cannot be formed in the vicinity of the glass end face, there is a problem that the panel size cannot be increased with respect to the mother glass.
[0023]
An object of the present invention is to provide a liquid crystal display device including an electrostatic protection circuit excellent in redundancy.
It is another object of the present invention to provide a liquid crystal display device having a sufficient protection function against static electricity in which a relatively low voltage is generated for a long time.
Still another object of the present invention is to provide a liquid crystal display device capable of taking countermeasures against static electricity until the final stage of the substrate assembly process.
A further object of the present invention is to provide a liquid crystal display device in which the electrostatic protection element portion does not affect the panel size.
A further object of the present invention is to provide a liquid crystal display device having an electrostatic protection element portion that has a simple element structure and is free from current control.
[0024]
[Means for Solving the Problems]
The object is to provide a switching element formed for each of a plurality of pixels defined by a plurality of bus lines, a short ring connected to the plurality of bus lines, and each of the plurality of bus lines and the short ring. In an active matrix liquid crystal display device having an electrostatic protection element portion formed therebetween, the electrostatic protection element portion includes a source / drain electrode connected to the bus line and a drain / drain connected to the short ring. A thin film transistor having a source electrode; a first resistor that connects the gate electrode of the thin film transistor to the bus line; and a second resistor that connects the gate electrode of the thin film transistor to the short ring. This is achieved by a liquid crystal display device.
[0025]
In the liquid crystal display device of the present invention, the second resistor may be a shared resistor that connects the gate electrodes of the plurality of thin film transistors to the short ring.
[0026]
Another object of the present invention is to provide an active matrix liquid crystal display device having a switching element formed for each of a plurality of pixels defined by a plurality of bus lines and an electrostatic protection element portion formed between adjacent bus lines. The electrostatic protection element unit includes: a thin film transistor having a source / drain electrode connected to one of the adjacent bus lines; a drain / source electrode connected to the other of the bus lines; and a gate electrode of the thin film transistor. A liquid crystal display device comprising: a first resistor connected to one of the bus lines; and a second resistor connecting the gate electrode of the thin film transistor to the other of the bus lines. Is done.
[0027]
Still another object is to provide a switching element formed for each of a plurality of pixels defined by a plurality of bus lines, a short ring connected to the plurality of bus lines, each of the plurality of bus lines, and the short ring. In the active matrix type liquid crystal display device having an electrostatic protection element portion formed between the source and drain electrodes, the electrostatic protection element portion is connected to the bus line and the short ring. A first thin film transistor having a drain / source electrode; a conductor connected to the gate electrode of the first thin film transistor; a source / drain electrode connected to the bus line; and a drain connected to the conductor. A second thin film transistor having a source electrode and an electrically isolated gate electrode; And a third thin film transistor having a source / drain electrode connected to the short ring, a drain / source electrode connected to the conductor, and an electrically isolated gate electrode. This is achieved by a liquid crystal display device.
[0028]
In the liquid crystal display device of the present invention, the third thin film transistor may be a shared transistor that connects the gate electrodes of the plurality of first thin film transistors to the short ring.
[0029]
Further, the above object is provided in an active matrix liquid crystal display device having a switching element formed for each of a plurality of pixels defined by a plurality of bus lines, and an electrostatic protection element portion formed between adjacent bus lines. The electrostatic protection element unit includes: a first thin film transistor having a source / drain electrode connected to one of the adjacent bus lines; a drain / source electrode connected to the other of the bus lines; A conductive material connected to the gate electrode of the thin film transistor, a source / drain electrode connected to one of the bus lines, a drain / source electrode connected to the conductive material, and an electrically isolated gate electrode A second thin film transistor comprising: a source / drain electrode connected to the other of the bus lines; And connected drain / source electrode in the body, it is accomplished by a liquid crystal display device according to claim that a third thin film transistor having a gate electrode which is electrically isolated.
[0030]
In the liquid crystal display device of the present invention, the gate electrode of the first thin film transistor can be connected to the conductor via a capacitor. The channel length of at least one of the second and third thin film transistors may be shorter than the channel length of the first thin film transistor.
[0031]
In the conventional electrostatic protection circuit in which the gate electrodes (G) of the second and third TFTs 532 and 534 are short-circuited to the bus line 502 and the short ring 506, respectively, as shown in FIG. No current flows through the TFTs 532 and 534 of the third TFT and is used only for controlling the gate potential of the first TFT 530, whereas the first and second resistors or the second and third resistors of the present invention are used. The TFT exhibits bidirectional conductivity between the bus line and the short ring and can pass a current. For this reason, the first and second resistors, or the second and third TFTs, have a function of preliminarily releasing charges due to static electricity before the first TFT for mainly flowing current sufficiently conducts. ing. That is, since a current flows preliminary through the second and third TFTs, the load applied to the first TFT can be reduced, so that the redundancy of the electrostatic protection circuit is improved.
[0032]
In addition, the gate electrode of the first TFT of the present invention is connected to the bus line and the short ring via a capacitor, and the potential of the gate electrode changes gradually by the time required to charge and discharge these capacitors. Therefore, according to the configuration of the present invention, it is possible to sufficiently cope with moderate static electricity. When a capacitor is inserted between the gate electrode of the first TFT and the common conductor between the second and third TFTs, the overall reaction is further moderated and the efficiency as an electrostatic protection element is improved.
[0033]
The configuration shown in FIG. 42 has a larger number of elements and improved redundancy than the configuration shown in FIG. 41. For example, the gate electrode (G) and the drain electrode (D) of the second TFT 532 are short-circuited. When the gate electrode (G) and the drain electrode (D) of the first TFT 530 are short-circuited, the function as an electrostatic protection circuit is lost. Similarly, when the gate electrode (G) and the drain electrode (D) of the third TFT 534 are short-circuited and the gate electrode (G) and the drain electrode (D) of the first TFT 530 are short-circuited, or Even when the gate electrode (G) and the drain electrode (D) of the TFT 532 are short-circuited and the gate electrode (G) and the drain electrode (D) of the third TFT 530 are short-circuited, the function as an electrostatic protection circuit is lost. End up. That is, in the circuit shown in FIG. 42, if two parts of the elements in the circuit are short-circuited as described above, a problem occurs.
[0034]
In contrast, for example, referring to FIG. 4 of the present embodiment, in the configuration according to the present invention, the gate electrode (G) and the source electrode (S) of the second TFT 38 are short-circuited, and the second TFT 38 When the gate electrode (G) and the drain electrode (D) are short-circuited and the gate electrode (G) and the drain electrode (D) of the first TFT 32 are short-circuited, the function as an electrostatic protection circuit is lost. Similarly, the gate electrode (G) and the source electrode (S) of the third TFT 40 are short-circuited, the gate electrode (G) and the drain electrode (D) of the third TFT 40 are short-circuited, and the first TFT 32 When the gate electrode (G) and the drain electrode (D) are short-circuited, or the gate electrode (G) and the source electrode (S) of the second TFT 38 are short-circuited, and the gate electrode (G) of the second TFT 38 is short-circuited. The drain electrode (D) is short-circuited, the gate electrode (G) and the source electrode (S) of the third TFT 40 are short-circuited, and the gate electrode (G) and the drain electrode (D) of the third TFT 40 are short-circuited. In this case, the function as an electrostatic protection circuit is lost. That is, in the specific circuit of the present invention shown in FIG. 4, it does not function as an electrostatic protection circuit until three or more of the elements in the circuit are short-circuited. As described above, the electrostatic protection circuit according to the present invention is excellent in redundancy with respect to the short circuit of the constituent elements because the gate is floating.
[0035]
Further, the object is to provide a switching element formed for each of a plurality of pixels defined by a plurality of bus lines, a short ring connected to the plurality of bus lines, each of the plurality of bus lines, and the short ring. In an active matrix liquid crystal display device having an electrostatic protection element portion formed therebetween, the electrostatic protection element portion includes a plurality of metal layers, an insulating layer formed on the plurality of metal layers, A liquid crystal display comprising: a contact hole formed by opening the insulating layer on the plurality of metal layers; and a connection layer for electrically connecting the metal layers through the contact hole. Achieved by the device.
[0036]
Further, the above object is provided in an active matrix liquid crystal display device having a switching element formed for each of a plurality of pixels defined by a plurality of bus lines, and an electrostatic protection element portion formed between adjacent bus lines. The electrostatic protection element unit includes a plurality of metal layers, an insulating layer formed on the plurality of metal layers, a contact hole formed by opening the insulating layer on the plurality of metal layers, and the contact It is achieved by a liquid crystal display device comprising a connection layer for electrically connecting the metal layers through holes.
[0037]
According to the present invention, the contact hole is formed in the protective film on the gate bus line or the data (drain) bus line, and the short ring and each bus line are electrically connected through the contact hole. The contact resistance between different metals (for example, Ti and ITO) generated in this structure can be obtained by selecting the material, and an ohmic contact can be obtained. It is possible to control the value. Of course, the metal contact is not limited to the ohmic contact, and it is possible to provide a resistive element having nonlinear characteristics with Schottky connection.
[0038]
The antistatic element formed according to the present invention is easy to control resistance (current control) and has a simple structure, so that it can have a stable resistance component. In addition, since any resistance component can be formed by the above-described method, an array inspection can be performed by providing a high resistance, and a sufficient protection function against static electricity can be provided. The thin film transistor of the liquid crystal display device according to the present invention is characterized by being of a channel etching type or an etching stopper type.
[0039]
DETAILED DESCRIPTION OF THE INVENTION
A liquid crystal display device according to a first embodiment of the present invention will be described with reference to FIGS. First, a schematic configuration of the liquid crystal display device according to the present embodiment will be described with reference to FIG. FIG. 1 shows a state in which part of the liquid crystal display device on the array side substrate 1 side is viewed toward the substrate surface. In the pixel area, an equivalent circuit for driving the liquid crystal is shown. On the array side substrate 1, a plurality of gate bus lines 2 extending in the horizontal direction of the substrate in the figure are formed in parallel in the vertical direction. An insulating film (not shown) is formed on the plurality of gate bus lines 2, and a plurality of data bus lines 4 are formed on the insulating film so as to be substantially orthogonal to the gate bus lines 2. Each region defined in a matrix by a plurality of gate bus lines 2 and data bus lines 4 orthogonal to each other is a pixel region, and a TFT 6 and a display electrode 8 are formed in each pixel region. A gate electrode of the TFT 6 is connected to a predetermined gate bus line 2, a drain electrode is connected to a predetermined data bus line 4, and a source electrode is connected to a display electrode 8 in the pixel region. A broken line 14 in the figure indicates an end portion of the counter substrate. A common electrode 12 is formed on the counter substrate side. A liquid crystal 10 is sealed between the array side substrate 1 and the counter substrate.
[0040]
The TFT 6 having the gate electrode connected to the gate bus line 2 is turned on by the scanning signal output to the predetermined gate bus line 2, and the voltage based on the grayscale signal output to the data bus line 4 is applied to the pixel electrode 8. Applied. On the other hand, a predetermined voltage is also applied to the common electrode 12 on the counter substrate side, and the liquid crystal between the pixel electrode 8 and the common electrode 12 is driven by the voltage applied to the pixel electrode 8 and the common electrode 12. It has become.
[0041]
An external extraction electrode 16 is formed at the end of each gate bus line 2, and an external extraction electrode 18 is also formed at the end of each data bus line 4. A short ring 20 which is a component of the electrostatic protection circuit is formed on the outer periphery of the external extraction electrodes 16 and 18. The short ring 20 has a gate bus line side common line 22 and a data bus line side common line 24. Between the gate bus line side common line 22 and the external extraction electrode 16 of each gate bus line 2, an electrostatic protection element portion 28 which is a component of the electrostatic protection circuit is formed. On the other hand, between the data bus line side common line 24 and the external extraction electrode 18 of each data bus line 4, an electrostatic protection element section 30 which is a component of the electrostatic protection circuit is formed.
[0042]
Next, the circuit configuration and operation of the electrostatic protection element units 28 and 30 according to the present embodiment will be described with reference to FIG. The configurations and operations of the electrostatic protection element unit 28 and the electrostatic protection element unit 30 are the same, and hence the electrostatic protection element unit 28 will be described as an example. The electrostatic protection element unit 28 includes a TFT 32, a first resistor 34, and a second resistor 36. The source electrode (S) of the TFT 32 serving as an electrostatic protection element is connected to the external extraction electrode 16 of the gate bus line 2, and the other drain electrode (D) is connected to the common line 22. The gate electrode (G) of the TFT 32 is connected to the external extraction electrode 16 by the first resistor 34, and at the same time, the gate electrode (G) of the TFT 32 is connected to the common line 22 by the second resistor 36. ing.
[0043]
When a positive high voltage is generated on the bus line with respect to the common line 22 due to static electricity, the high voltage generated by the static electricity is divided between the first resistor 34 and the second resistor 36 at the gate electrode (G) of the TFT 32. The voltage of the value is applied. As a result, the electrical conductivity of the TFT 32 rapidly increases, and the charge due to static electricity is released through the TFT 32. At this time, the charge is released not only through the TFT 32 but also through the first and second resistors 34 and 36, and the current flowing through the TFT 32 is relaxed compared to the case where a single TFT as shown in FIG. Furthermore, the redundancy as an electrostatic protection element is superior to the protection circuit shown in FIG. Therefore, it is possible to manufacture a liquid crystal display device equipped with an electrostatic protection circuit that is not easily destroyed by static electricity and can sufficiently perform a TFT test.
[0044]
Next, another circuit configuration example of the electrostatic protection element unit 28 (= 30) will be described with reference to FIG. The electrostatic protection element unit 28 includes a conductor 42 and a capacitor 100 in addition to the TFT 32, the first resistor 34, and the second resistor 36.
[0045]
The gate electrode (G) of the TFT 32 is connected to the conductor 42. The first resistor 34 is connected between the external extraction electrode 16 and the conductor 42. The second resistor 36 is connected between the common line 22 and the conductor 42. The capacitor 100 is formed between the conductor 42 and the gate electrode (G) of the TFT 32. When static electricity is generated, the TFT 32 operates gently due to the capacitor 100. In addition, the addition of the capacitor 100 improves the redundancy with respect to a malfunction due to a short circuit.
[0046]
Next, a liquid crystal display device according to a second embodiment of the present invention will be described with reference to FIGS. Since the schematic configuration of the present liquid crystal display device is the same as that of FIG. 1 used in the first embodiment, a description thereof will be omitted, and the circuit configuration of the electrostatic protection element portions 28 and 30 as characteristic components will be described with reference to FIG. I will explain. The electrostatic protection element unit 28 includes first to third TFTs 32, 38, 40 and a conductor 42. The source electrode (S) of the first TFT 32 that is an electrostatic protection element is connected to the external extraction electrode 16 of the bus line 2, and the other drain electrode (D) is connected to the common line 22. The gate electrode (G) of the first TFT 32 is connected to a conductor 42 that is electrically insulated from both the external extraction electrode 16 of the bus line 2 and the common line 22.
[0047]
On the other hand, the source electrode (S) of the second TFT 38 is connected to the external extraction electrode 16, and the other drain electrode (D) is connected to the conductor 42. The drain electrode (D) of the third TFT 40 is connected to the conductor 42, and the other source electrode (S) is connected to the common line 22. The gate electrodes (G) of the second and third TFTs 38 and 40 are not connected to any pattern and are isolated.
[0048]
When a positive high voltage is generated in the bus line with respect to the common line 22 due to static electricity, the parasitic capacitance (C2) is applied to the gate electrodes (G) of the second and third TFTs 38 and 40, respectively. _gs , C2 _gd , C3 _gs , C3 _gd ) Is applied, and a channel is formed by the second and third TFTs 38 and 40. As a result, current flows through the second and third TFTs 38 and 40, and the potential of the conductor 42 also rises. As a result, a channel is formed in the first TFT 32 and the conductivity is increased, so that charges due to static electricity are released.
[0049]
As described above, according to the present embodiment, since a current flows preliminary to the second and third TFTs 38 and 40, the load on the first TFT 32 is reduced and the redundancy of the electrostatic protection circuit is improved. Can do. Further, the gate electrode (G) of the first TFT 32 is connected to the external extraction electrodes 16 and 18 and the common lines 22 and 24 of the short ring 20 through a capacitor, and the potential of the gate electrode (G) is It changes gradually by the time required for charging / discharging the capacity. Therefore, according to the configuration of the present embodiment, it is possible to sufficiently cope with moderate static electricity.
[0050]
Since the electric charge is released through a plurality of paths in this way, the load on the first TFT is reduced as compared with the conventional case where there is only one TFT, and redundancy as an electrostatic protection element is increased. Thus, it is possible to manufacture a liquid crystal display device equipped with an electrostatic protection circuit that is not easily broken and can sufficiently perform a TFT test.
[0051]
Next, the structure of the electrostatic protection circuit according to this embodiment will be described with reference to FIG. FIG. 5A shows a state where one electrostatic protection circuit on the array-side substrate 1 is viewed toward the substrate surface. FIG. 5B shows a cross section cut along the line AA ′ in FIG. FIG.5 (c) has shown the cross section cut | disconnected by the BB 'line | wire of Fig.5 (a).
[0052]
In FIG. 5A, an electrostatic protection element section between a common line 22 (or 24, which will be omitted below) and the external extraction electrode 16 (or 18, which will be omitted) which are vertically extended on the left side in the drawing. 28 (or 30, not described below) is formed. As shown in FIGS. 5B and 5C, when the gate electrode of the TFT 6 (see FIG. 1) of the gate bus line 2 and the pixel region is formed on the glass substrate 50, the first to third TFTs 32, 38 and 40 gate electrodes (G) are also formed. The gate electrodes (G) of the second and third TFTs 38 and 40 are formed electrically isolated from other wiring structures. A gate insulating film 52 is formed on the gate electrode (G) and the glass substrate 50.
[0053]
On the gate insulating film 52 formed on the gate electrodes (G) of the first to third TFTs 32, 38, and 40, an operation semiconductor layer 44 made of a-Si is patterned. On both sides of each operating semiconductor layer 44, a source / drain electrode patterned simultaneously with the formation of the data (drain) bus line 4 and the external lead electrode 16 is formed. Ends of the source / drain electrodes run on the operating semiconductor layers 44, and regions where the ends of the source / drain electrodes overlap with the lower gate electrode (G) when viewed in the substrate surface direction are formed. Yes. The short ring 22 is also formed at the same time as the data bus line 4 is formed. A passivation film 54 is formed on the entire surface of the element formation region.
[0054]
A contact hole 56 is formed by removing the passivation film 54 on substantially the center of the source / drain electrode between the second and third TFTs 38 and 40. Similarly, the gate insulating film 52 and the passivation film 54 on one end portion of the gate electrode of the first TFT 32 are also removed to form a contact hole 58. An ITO layer in which the substantially central portion of the source / drain electrode between the second and third TFTs 38 and 40 and the gate electrode of the first TFT 32 constitute a part of the conductor via the two contact holes 56 and 58. 43 is connected. In this example, the ITO layer 43, which is one constituent element of the conductor 42, is formed simultaneously with the patterning of ITO as a transparent electrode when forming the display electrode in each pixel region.
[0055]
In the configuration shown in FIG. 5, the common lines 22 and 24 of the external extraction electrodes 16 and 18 and the short ring 20 are both formed of the same material at the same time as the formation of the data bus line 4. Absent. For example, as shown in FIG. 6, the external extraction electrodes 16 and 18 and the short rings 22 and 24 may be formed of the same metal layer as the gate bus line 2 at the same time when the gate bus line 2 is formed.
[0056]
FIG. 6 shows a state where one electrostatic protection circuit on the array-side substrate 1 is viewed toward the substrate surface. As shown in FIG. 6, the source electrode 70 of the first TFT 32 connected to the external extraction electrodes 16 and 18 is formed on the contact hole 74 formed on one end thereof and on the external extraction electrodes 16 and 18. The contact hole 76 is connected to the ITO layer 72 when the display electrode is formed.
[0057]
Similarly, the source electrode 60 of the second TFT 38 connected to the external extraction electrodes 16 and 18 has a contact hole 64 formed on one end thereof and a contact hole 66 formed on the external extraction electrodes 16 and 18. And the ITO layer 62 at the time of forming the display electrode. Similarly, the drain electrode 80 of the first TFT 32 and the source electrode 90 of the third TFT 40 connected to the common lines 22 and 24 of the short ring 20 are contact holes 84 and 94 formed on their one ends. And the ITO layers 82 and 92 at the time of forming the display electrodes through the contact holes 86 and 96 formed on the common lines 22 and 24, respectively.
[0058]
Note that the structure of the electrostatic protection circuit shown in FIGS. 5 and 6 is applied to a liquid crystal display device in which a channel etching type TFT is formed in a pixel region. The channel etching type TFT is partially removed by exposing the upper layer of the operation semiconductor layer made of, for example, a-Si formed on the gate electrode through the gate insulating film to the etching solution when patterning the source / drain electrode. Has the structure.
[0059]
On the other hand, a liquid crystal using an etching stopper TFT having a structure in which a channel protective film made of, for example, a SiN film is formed on the upper layer of the operating semiconductor layer so that the upper layer of the operating semiconductor layer is not etched during patterning of the source / drain electrodes. There is also a display device.
[0060]
7 and 8 show an example in which the electrostatic protection circuit according to the present embodiment is applied to a liquid crystal display device having an etching stopper TFT, corresponding to FIGS. 7 and 8, the same reference numerals are given to the components having the same functions and operations as those shown in FIGS. 5 and 6, and the description thereof is omitted.
[0061]
On the gate insulating film 52 formed on each gate electrode (G) of the first to third TFTs 32, 38, and 40, the operating semiconductor layer 44 made of a-Si has almost the same shape as the operating semiconductor layer 44. The laminated regions of the channel protective films 45 are patterned. A source / drain electrode patterned at the same time as the formation of the data (drain) bus line 4 and the external lead electrode 16 is formed on both sides of the stacked region of each operating semiconductor layer 44 and the channel protective film 45. The end portions of the source / drain electrodes run over the stacked regions of the operating semiconductor layers 44 and the channel protective film 45, and the end portions of the source / drain electrodes and the lower gate electrode (G) are over when viewed in the substrate direction. A wrapping region is formed.
[0062]
Since the etching stopper type TFT performs patterning of the operating semiconductor layer 44 and the channel protective film 45 using back exposure using the gate bus line 2 as a mask, the formed operating semiconductor layer 44 and the channel protective film 45 have the same shape. It is formed inside the gate bus line (gate electrode) 2. For this reason, also in the electrostatic protection circuit shown in FIGS. 7 and 8, the region corresponding to the operation semiconductor layer 44 shown in FIGS. 5 and 6 has a structure in which the channel protection film 45 is laminated on the operation semiconductor layer 44. The operation semiconductor layer 44 and the channel protection film 45 are formed in the same shape and inward of the gate bus line 2 when viewed from the surface.
[0063]
Next, a liquid crystal display device according to a third embodiment of the present invention will be described with reference to FIGS. 9 and 10 show a state in which the electrostatic protection circuit on the array-side substrate 1 is viewed toward the substrate surface. FIG. 9 shows the structure of the electrostatic protection circuit when the channel etching type TFT is formed, and FIG. 10 shows the structure of the electrostatic protection circuit when the etching stopper type TFT is formed. The liquid crystal display device according to this embodiment also has a feature in the electrostatic protection circuit, and other components are the same as those described in the first embodiment with reference to FIG. Omitted. Also in the electrostatic protection element portion, the same reference numerals are given to the constituent elements having the same function and action as those in the first and second embodiments, and the description thereof is omitted.
[0064]
The electrostatic protection circuit of the present embodiment does not form the short ring 20 by forming the electrostatic protection element portions 28 and 30 of the second embodiment described with reference to FIG. 5 between adjacent bus lines. It has the characteristics. That is, the source electrode of the first TFT 32 is connected to one of the two adjacent bus lines 2 (or 4; not described below), and the drain electrode is connected to the other of the two adjacent bus lines 2. ing. The source electrode of the second TFT 38 is connected to one of the two adjacent bus lines 2, and the source electrode of the third TFT 40 is connected to the other of the two adjacent bus lines 2. Except for the above difference in configuration, the electrostatic protection circuit according to the present embodiment can provide the same effects as those of the second embodiment.
[0065]
Next, a liquid crystal display device according to a fourth embodiment of the present invention will be described with reference to FIGS. Since the schematic configuration of the present liquid crystal display device is the same as that of FIG. 1 used in the first embodiment, the description thereof will be omitted, and the circuit configuration of the electrostatic protection element portions 28 and 30 as characteristic components will be described with reference to FIG. I will explain. However, the same reference numerals are given to the components that exhibit the same function and action as the configurations shown in FIGS. 4 and 5, and the description thereof is also omitted.
[0066]
The electrostatic protection element unit 28 according to the present embodiment includes first to third TFTs 32, 38, and 40 and a conductor 42 as in the second embodiment. The difference from the second embodiment is that the capacitor 100 is provided. The capacitor 100 is formed between the conductor 42 and the gate electrode (G) of the first TFT 32. When static electricity is generated, the operation of the first TFT 32 becomes slower than the second and third TFTs 38 and 40 due to the capacitor 100. Therefore, in the case of static electricity that causes a sharp pulse-like voltage change, a current flows first through the second and third TFTs 38 and 40 to protect the first TFT 32.
[0067]
In the case of static electricity with a gradual voltage increase, the first TFT 32 operates following the second and third TFTs 38 and 40 and contributes to the release of charge. As described above, according to the present embodiment, since a current flows through the second and third TFTs 38 and 40 in a preliminary manner, the load on the first TFT 32 is reduced and the redundancy of the electrostatic protection circuit is improved. be able to.
[0068]
Further, the gate electrode (G) of the first TFT 32 is connected to the external extraction electrodes 16 and 18 and the common lines 22 and 24 of the short ring 20 through a capacitor, and the potential of the gate electrode (G) is It changes gradually by the time required for charging / discharging the capacity. Therefore, according to the configuration of the present embodiment, it is possible to sufficiently cope with moderate static electricity.
[0069]
Furthermore, in this embodiment, since the capacitor 100 is inserted between the gate electrode (G) of the first TFT 32 and the common conductor 42 between the second and third TFTs 38 and 40, the external extraction electrode 16. , 18 and the common lines 22, 24 of the short ring 20, even if the potential difference between them is low, the conduction state can be maintained for the time required for charging / discharging the capacitor 100, so that the charge release efficiency is further improved. Can be made. In addition, the addition of the capacitor 100 improves the redundancy against a malfunction due to a short circuit. In this embodiment as well, since charges are released through a plurality of paths, redundancy as an electrostatic protection element is increased as compared with the conventional case where there is only one TFT, thus forming a protection circuit that is not easily destroyed by static electricity. can do.
[0070]
Next, the structure of the electrostatic protection circuit according to this embodiment will be described with reference to FIG. FIG. 12A shows a state where one electrostatic protection circuit on the array-side substrate 1 is viewed toward the substrate surface. FIG. 12B shows a cross section cut along the line AA ′ in FIG. FIG. 12C shows a cross section taken along the line BB ′ of FIG.
[0071]
In FIG. 12A, an electrostatic protection element portion 28 is formed between the common line 22 that extends vertically on the left side in the drawing and the external extraction electrode 16. As shown in FIGS. 12B and 12C, the first to third TFTs 32 are simultaneously formed on the glass substrate 50 when the gate electrodes of the TFT 6 (see FIG. 1) of the gate bus line 2 and the pixel region are formed. 38 and 40 gate electrodes (G) are also formed. The gate electrodes (G) of the second and third TFTs 38 and 40 are formed electrically isolated from other wiring structures. A gate insulating film 52 is formed on the gate electrode (G) and the glass substrate 50. On the gate insulating film 52 on each gate electrode (G) of the first to third TFTs, an operation semiconductor layer 44 made of a-Si is patterned. On both sides of each operating semiconductor layer 44, a source / drain electrode patterned simultaneously with the formation of the data (drain) bus line 4 and the external lead electrode 16 is formed. End portions of the source / drain electrodes are formed on the operating semiconductor layers 44. The short ring 22 is also formed at the same time as the data bus line 4 is formed. A passivation film 54 is formed on the entire surface of the element formation region.
[0072]
The source / drain electrode between the second and third TFTs 38 and 40 functions as a conductor 42, and the capacitor 100 is connected to the gate electrode (G) of the first TFT 32 extending below the conductor 42. Forming.
[0073]
In the configuration shown in FIG. 12, the external extraction electrodes 16 and 18 and the short rings 22 and 24 are both formed of the same material simultaneously with the formation of the data bus line 4, but this is not essential. For example, as shown in FIG. 13, the external extraction electrodes 16 and 18 and the short rings 22 and 24 may be formed of the same metal layer as the gate bus line 2 at the same time when the gate bus line 2 is formed. The configuration shown in FIG. 13 can be obtained by performing the same wiring change as described with reference to FIG.
[0074]
Note that the structure of the electrostatic protection circuit shown in FIGS. 12 and 13 is applied to a liquid crystal display device in which a channel etching type TFT is formed in a pixel region. On the other hand, FIGS. 14 and 15 show examples in which the electrostatic protection circuit according to the present embodiment is applied to a liquid crystal display device having an etching stopper type TFT, corresponding to FIGS. 14 and 15, the same reference numerals are given to the configurations having the same functions and functions as the configurations shown in FIGS. 12 and 13, and descriptions thereof are omitted.
[0075]
On the gate insulating film 52 formed on each gate electrode (G) of the first to third TFTs 32, 38, and 40, the operating semiconductor layer 44 made of a-Si has almost the same shape as the operating semiconductor layer 44. The laminated regions of the channel protective films 45 are patterned. A source / drain electrode patterned at the same time as the formation of the data (drain) bus line 4 and the external lead electrode 16 is formed on both sides of the stacked region of each operating semiconductor layer 44 and the channel protective film 45. The end portions of the source / drain electrodes run over the stacked regions of the operating semiconductor layers 44 and the channel protective film 45, and the end portions of the source / drain electrodes and the lower gate electrode (G) are over when viewed in the substrate direction. A wrapping region is formed.
[0076]
Since the etching stopper type TFT performs patterning of the operating semiconductor layer 44 and the channel protective film 45 using back exposure using the gate bus line 2 as a mask, the formed operating semiconductor layer 44 and the channel protective film 45 have the same shape. It is formed inside the gate bus line (gate electrode) 2. Therefore, also in the electrostatic protection circuit shown in FIGS. 14 and 15, the region corresponding to the operation semiconductor layer 44 shown in FIGS. 12 and 13 has a structure in which the channel protection film 45 is laminated on the operation semiconductor layer 44, and the substrate The operation semiconductor layer 44 and the channel protection film 45 are formed in the same shape and inward of the gate bus line 2 when viewed from the surface.
[0077]
Next, modified examples of the electrostatic protection circuit according to this embodiment will be described with reference to FIGS. In the first and second embodiments and the present embodiment, the short ring 20 and the electrostatic protection element portions 28 and 30 are located outside the external extraction electrodes 16 and 18 on the array side substrate. Therefore, it can be removed by a chamfering process after panel scribing. On the other hand, if the short ring 20 is disposed on the inner side of the external extraction electrodes 16 and 18, the glass substrate can be effectively used without waste by narrowing the scribe region of the glass substrate. In this case, the short ring 20 and the electrostatic protection element portions 28 and 30 remain in the liquid crystal display panel even after panel scribing, and the bus lines 2 and 4 are short-circuited via the electrostatic protection circuit, but the resistance is Since the interference between the bus lines is so large that it can be ignored, the quality of the product is not affected at all. The formation position of the short ring 20 can be considered in the same manner for all the embodiments described below.
[0078]
FIG. 16 shows a structural example of an electrostatic protection circuit in which the common line 24 of the short ring 20 is formed inside the external extraction electrode 18 of the data bus line 4. An electrostatic protection element portion 30 is formed between a common line 24 extending vertically in the figure and a pixel region (not shown) on the opposite side of the external extraction electrode 18 with respect to the common line 24. The gate electrodes (G) of the first to third TFTs 32, 38, and 40 are simultaneously formed on the glass substrate 50 when forming the gate bus line 2 and the gate electrode of the TFT 6 (see FIG. 1) in the pixel region. The gate electrodes (G) of the second and third TFTs 38 and 40 are formed electrically isolated from other wiring structures. The common line 24 is also formed at the same time as the gate bus line 2 is formed. The drain electrode (D) of the first TFT 32 and the drain electrode (D) of the third TFT 40 are connected to the common line 24 via the contact hole portion 77.
[0079]
The source / drain electrode between the second and third TFTs 38 and 40 functions as a conductor 42, and the capacitor 100 is connected to the gate electrode (G) of the first TFT 32 extending below the conductor 42. Forming.
[0080]
In this example, the channel lengths of the second and third TFTs 38 and 40 are formed shorter than the channel length of the first TFT 32. Thus, when static electricity is generated in the data line 4 with a very sharp pulse voltage, the second or third TFT 38, 40 is first destroyed before the first TFT 32 is destroyed, and the first TFT 32 is destroyed. This TFT 32 can be protected. For this reason, even if one of the second or third TFTs 38 and 40 is destroyed, the data bus line 4 and the common line 24 are not directly short-circuited. It does not occur. In this example, the channel lengths of the second and third TFTs 38 and 40 are made equal to each other and about half the channel length of the first TFT 32. Further, the channel widths of the second and third TFTs 38 and 40 are made equal to each other, and the length is approximately the same as the channel width of the first TFT 32. Accordingly, the conductivity of the first TFT 32 and the conductivity when the second and third TFTs 38 and 40 are viewed in series are substantially the same, and the current sharing in the electrostatic protection is shared between the first TFT 32 and the second and third TFTs. The TFTs 38 and 40 can be divided almost in half.
[0081]
FIG. 17 shows a structural example of an electrostatic protection circuit in which the common line 22 of the short ring 20 is formed inside the external extraction electrode 16 of the gate bus line 2. An electrostatic protection element portion 28 is formed between the common line 22 extending vertically in the figure and a pixel region (not shown) on the opposite side of the external extraction electrode 16 with respect to the common line 22. The gate electrodes (G) of the first to third TFTs 32, 38, and 40 are simultaneously formed on the glass substrate 50 when forming the gate bus line 2 and the gate electrode of the TFT 6 (see FIG. 1) in the pixel region. The gate electrodes (G) of the second and third TFTs 38 and 40 are formed electrically isolated from other wiring structures.
[0082]
The source / drain electrodes and the common line 22 of the first to third TFTs 32, 38, and 40 are formed of the same forming material simultaneously with the formation of the data bus line. The source electrode (S) of the first TFT 32 and the source electrode (S) of the second TFT 38 are connected to the gate bus line 2 via contact hole portions 78 and 79, respectively.
[0083]
The source / drain electrode between the second and third TFTs 38 and 40 functions as a conductor 42, and the capacitor 100 is connected to the gate electrode (G) of the first TFT extending below the conductor 42. Forming.
[0084]
Also in this example, as shown in FIG. 16, the channel lengths of the second and third TFTs 38 and 40 are made equal and about half the channel length of the first TFT 32. . Further, the channel widths of the second and third TFTs 38 and 40 are made equal to each other, and the length is approximately the same as the channel width of the first TFT 32. Accordingly, the conductivity of the first TFT 32 and the conductivity when the second and third TFTs 38 and 40 are viewed in series are substantially the same, and the current sharing in the electrostatic protection is shared between the first TFT 32 and the second and third TFTs. The TFTs 38 and 40 can be divided almost in half.
[0085]
Note that the structure of the electrostatic protection circuit shown in FIGS. 16 and 17 is applied to a liquid crystal display device in which a channel etching type TFT is formed in a pixel region. On the other hand, FIGS. 18 and 19 show examples in which the electrostatic protection circuit according to the present embodiment is applied to a liquid crystal display device having an etching stopper type TFT, corresponding to FIGS. 18 and 19, the same reference numerals are given to the components having the same functions and functions as those shown in FIGS. 16 and 17, and the description thereof is omitted.
[0086]
The formed operating semiconductor layer 44 and channel protective film 45 are formed in the same shape and inward of the gate bus line (gate electrode) 2. Therefore, also in the electrostatic protection circuit shown in FIGS. 18 and 19, the region corresponding to the operation semiconductor layer 44 shown in FIGS. 16 and 17 has a structure in which the channel protection film 45 is laminated on the operation semiconductor layer 44, and the substrate The operation semiconductor layer 44 and the channel protection film 45 are formed in the same shape and inward of the gate bus line 2 when viewed from the surface.
[0087]
As described above, in the structure shown in FIGS. 16 and 17, the channel length of the second and third TFTs 38 and 40 is set to about half the channel length of the first TFT 32. On the other hand, the channel lengths of the second and third TFTs 38 and 40 in the configuration shown in FIGS. 18 and 19 are formed slightly longer than about half the channel length of the first TFT 32. Since the channel length is shorter than the channel length, an effect of halving the current sharing in the electrostatic protection can be obtained as in the structure shown in FIGS.
[0088]
Next, a liquid crystal display device according to a fifth embodiment of the present invention is described with reference to FIGS. In the first to fourth embodiments described above, one set of electrostatic protection element portions is formed on each bus line, whereas in this embodiment, the elements formed in the electrostatic protection element portions can be as much as possible. A liquid crystal display device in which the number of elements is reduced by sharing is shown. In consideration of the defect occurrence rate of the constituent elements, the area occupied by the elements, etc., it is desirable to reduce the number of constituent elements as much as possible.
[0089]
FIG. 20 shows a circuit of the electrostatic protection element portion of the present embodiment. As shown in FIG. 20, the electrostatic protection element portions 28-1, 28-2 (or 30-1, 30-2) are external extraction electrodes 16-1, 16-2 (or 18-1, 18-2). Each of the TFTs 32-1 and 32-2 and the first resistors 34-1 and 34-2 are formed. The 2nd resistor 36 is not formed in each element part 28-1 and 28-2. Instead, the conductor 42 connected to the gate electrodes (G) of the first TFTs 32-1 and 32-2 and the common lines 22 and 24 are connected by a single shared resistor 37 as a second resistor. Has been. By providing the shared resistor 37, the number of constituent elements of the electrostatic protection element section can be reduced to 3/4 compared to the first to fourth embodiments.
[0090]
For example, when a positive high voltage with respect to the common line 22 is generated in the bus line of the external extraction electrode 16-1 due to static electricity, the high voltage generated by the static electricity is applied to the gate electrodes (G) of the TFTs 32-1 and 32-2. A voltage divided by the first resistor 34-1 and the shared resistor 37 is applied. As a result, the conductivity of the TFTs 32-1 and 32-2 increases rapidly, so that static electricity is released through the TFTs 32-1 and 32-2. At this time, the charge is released not only through the TFTs 32-1 and 32-2, but also through the first resistors 34-1 and 34-2 and the shared resistor 37, and the current flowing through the TFT 32-1 is relaxed. Therefore, the redundancy as an electrostatic protection element is increased, and an electrostatic protection circuit that is not easily destroyed by static electricity can be realized.
[0091]
Next, a modification of the present embodiment will be described with reference to FIG. The configuration shown in FIG. 21 further advances the configuration shown in FIG. 20 in order to reduce the number of constituent elements of the electrostatic protection circuit as much as possible, and the electrostatic protection element portion of n (n is an integer of 3 or more) bus lines or more. It is characterized in that one shared resistor 37 is shared between 28-1 to 28-n (or 30-1 to 30-n).
[0092]
The electrostatic protection element portions 28-1 to 28-n provided for the external extraction electrodes 16-1 to 16-n include TFTs 32-1 to 32-n and first resistors 34-1 to 34-n, respectively. Is formed. The 2nd resistor 36 is not formed in each element part 28-1 to 28-n. Instead, the conductor 42 to which the gate electrodes (G) of the first TFTs 32-1 to 32-n are connected and the common lines 22 and 24 are replaced with each second resistor, and one second resistor. Are connected by a common resistor 37 as a resistor.
[0093]
If the shared resistor 37 is used in place of the individual second resistors for the electrostatic protection element portions 28 and 30 of all the bus lines, the number of constituent elements per bus line is approximately two. It is possible to reduce the number of elements used in the electrostatic protection circuit in the first embodiment to about half.
[0094]
Next, a liquid crystal display device according to a sixth embodiment of the present invention is described with reference to FIGS. In the liquid crystal display device according to the second embodiment, one set of electrostatic protection element portions is formed on each bus line, whereas in the present embodiment, as in the fifth embodiment, 1 shows a liquid crystal display device in which elements formed in a protective element portion are shared as much as possible to reduce the total number of elements.
[0095]
FIG. 22 shows a circuit of the electrostatic protection element portion of the present embodiment. As shown in FIG. 22, the electrostatic protection element portions 28-1, 28-2 (or 30-1, 30-2) are external extraction electrodes 16-1, 16-2 (or 18-1, 18-2). The first TFTs 32-1 and 32-2 and the second TFTs 38-1 and 38-2 are formed for each. The third TFT 40 is not formed in each of the element portions 28-1 and 28-2. Instead, the conductor 42 to which the gate electrodes (G) of the first TFTs 32-1 and 32-2 are connected and the common lines 22 and 24 are replaced by individual third TFTs. Are connected by a common TFT 41. By providing the common TFT 41, the number of constituent elements of the electrostatic protection element section can be reduced to 3/4 compared to the first to fourth embodiments.
[0096]
For example, when a positive high voltage with respect to the common line 22 is generated in the bus line of the external extraction electrode 16-1 due to static electricity, the parasitic capacitance (C2) is applied to the second TFT 38-1 and the gate electrode (G) of the common TFT 41, respectively. _gs , C2 _gd , Cc _gs , Cc _gd ) Is applied, and a channel is formed by the second TFT 38-1 and the common TFT 41. As a result, a current flows through the second TFT 38-1 and the common TFT 41, and the potential of the conductor 42 also rises. As a result, a channel is formed in the first TFT 32-1 and the conductivity is increased, so that charges due to static electricity are released. Even in this case, since the charge is released through a plurality of paths, the amount of charge flowing through the first TFT 32 is reduced as compared with the conventional case in which there is one TFT, so that redundancy as an electrostatic protection element increases. Thus, a protection circuit that is not easily destroyed by static electricity can be formed.
[0097]
Next, the structure of the electrostatic protection circuit according to this embodiment will be described with reference to FIGS. FIG. 23 shows a state in which one electrostatic protection circuit on the array-side substrate 1 is viewed toward the substrate surface. FIG. 23 shows the structure of the electrostatic protection circuit in the case where a channel etching type TFT is formed. In FIG. 23, electrostatic protection element portions 28-1 and 28-2 are formed between the common line 22 that extends vertically on the left side in the drawing and the external extraction electrodes 16-1 and 16-2.
[0098]
In this example, the conductor 42 extends vertically in the figure and is connected by the ITO layer 43 and the first TFT 32-1 on the electrostatic protection element section 28-1 side through the contact holes 56-1 and 58-1. Yes. The conductor 42 is connected to the first TFT 32-2 on the side of the electrostatic protection element section 28-2 by the ITO layer 43 through the contact holes 56-2 and 58-2.
[0099]
An operation semiconductor layer 44 made of a-Si is patterned on the gate insulating film on the gate electrode (G) of the common TFT 41. The drain electrode (D) of the common TFT 41 drawn from the substantially central portion of the conductor 42 is connected to both sides of the operation semiconductor layer 44. The source electrode of the common TFT 41 is connected to the common lines 22 and 24. The ends of the source / drain electrodes of the common TFT 41 run over the operation semiconductor layer 44, and regions where the ends of the source / drain electrodes overlap with the lower gate electrode (G) when viewed in the substrate surface direction are formed. ing. The conductor 42, the external lead electrodes 16-1 and 16-2, and the common lines 22 and 24 are formed at the same time when the data bus line 4 is formed.
[0100]
FIG. 24 shows the structure of the electrostatic protection circuit when the etching stopper type TFT is formed. On the gate insulating film on the gate electrode (G) of the common TFT 41, the operation semiconductor layer 44 made of a-Si and the laminated region of the channel protective film 45 having almost the same shape as the operation semiconductor layer 44 are respectively patterned. . The drain electrode (D) of the common TFT 41 drawn from the substantially central portion of the conductor 42 is connected to both sides of each operation semiconductor layer 44 and the channel protection film 45 sandwiched therebetween. The source electrode of the common TFT 41 is connected to the common lines 22 and 24. The end portions of the source / drain electrodes of the common TFT 41 run over the stacked regions of the respective operation semiconductor layers 44 and the channel protective films 45, and are viewed from the substrate surface direction and the end portions of the respective source / drain electrodes and the lower gate electrodes (G). A region where and are overlapped is formed. The conductor 42, the external lead electrodes 16-1 and 16-2, and the common lines 22 and 24 are formed at the same time when the data bus line 4 is formed.
[0101]
Next, a modification of the present embodiment will be described with reference to FIG. The configuration shown in FIG. 25 further advances the configuration shown in FIG. 23 to reduce the number of constituent elements of the electrostatic protection circuit as much as possible, and the electrostatic protection element unit of n (n is an integer of 3 or more) bus lines or more. It is characterized in that one common TFT 41 is used between 28-1 to 28-n (or 30-1 to 30-n).
[0102]
The electrostatic protection element portions 28-1 to 28-n provided for the external extraction electrodes 16-1 to 16-n include first TFTs 32-1 to 32-n and second TFTs 38-1 to 38-, respectively. n is formed. The third TFT 40 is not formed in each of the element portions 28-1 to 28-n. Instead, the conductor 42 to which the gate electrodes (G) of the first TFTs 32-1 to 32-n are connected and the common lines 22 and 24 are replaced by one third TFT instead of each third TFT. They are connected by a common TFT 41 as a TFT.
[0103]
If the shared TFT 41 is used in place of the third TFT 40 for the electrostatic protection element portions 28 and 30 of all the bus lines, the number of constituent elements per bus line can be reduced to almost two. In this embodiment, the number of elements used in the electrostatic protection circuit can be reduced to about half.
[0104]
Next, another structural example of the electrostatic protection circuit according to this embodiment will be described with reference to FIGS. 26 and 27 show a state where one electrostatic protection circuit on the array-side substrate 1 is viewed toward the substrate surface. FIG. 26 shows the structure of the electrostatic protection circuit when the channel etching type TFT is formed, and FIG. 27 shows the structure of the electrostatic protection circuit when the etching stopper type TFT is formed. 26 and 27, electrostatic protection element portions 28-1 to 28-n are formed between the common line 22 that extends vertically on the left side of the drawing and the external extraction electrodes 16-1 to 16-n.
[0105]
In this example, the conductor 42 extends vertically in the figure and is connected to the gate electrodes of the plurality of first TFTs 32-1 to 32-n. The second TFTs 38-1 to 38-n are connected to the conductor 42 by the ITO layer 43 through contact holes. The structure of the shared TFT 41 is the same as that described with reference to FIG. The drain electrode of the shared TFT 41 is connected to the conductor 42 by the ITO layer 43 through the contact hole, and the source electrode is connected to the common lines 22 and 24.
[0106]
Next, a liquid crystal display device according to a seventh embodiment of the present invention is described with reference to FIGS. In the liquid crystal display device according to the third embodiment, one set of electrostatic protection element portions is formed on each bus line, whereas in this embodiment, the same as the fifth and sixth embodiments. 1 shows a liquid crystal display device in which the elements formed in the electrostatic protection element portion are shared as much as possible to reduce the total number of elements.
[0107]
FIG. 28 shows a circuit of the electrostatic protection element portion of the present embodiment. As shown in FIG. 28, capacitors 100-1 and 100-2 are formed in the respective electrostatic protection element portions 28-1 and 28-2. The third TFT 40 is not formed in the electrostatic protection element portions 28-1 and 28-2. Instead, the conductor 42 to which the gate electrodes (G) of the first TFTs 32-1 and 32-2 are connected and the common lines 22 and 24 are used as one third TFT in place of each third TFT. The common TFT 41 is connected. By providing the common TFT 41, the number of constituent elements of the electrostatic protection element section can be reduced to 3/4 compared to the first to fourth embodiments.
[0108]
Also in the present embodiment, since the capacitor 100 is provided, the operation of the first TFTs 32-1 and 32-2 when static electricity is generated is the same as that of the second TFTs 38-1 and 38-2. Compared with TFT41, it becomes loose. Therefore, in the case of static electricity that causes a sharp pulse-like voltage change, current flows first through the second TFTs 38-1 and 38-2 and the shared TFT 41 to protect the first TFTs 32-1 and 32-2. it can.
[0109]
Further, in the case of static electricity with a gradual voltage rise, the first TFTs 32-1 and 32-2 operate after the second TFTs 38-1 and 38-2 and the shared TFT 41 to contribute to the release of charge. Become. According to the present embodiment, since a current flows preliminarily through the second TFTs 38-1, 38-2 and the common TFT 41, the load applied to the first TFTs 32-1, 32-2 is reduced, and electrostatic protection is achieved. Circuit redundancy can be increased.
[0110]
The gate electrodes (G) of the first TFTs 32-1 and 32-2 are common to the external extraction electrodes 16-1, 18-1, 16-2, and 18-2, and the short ring 20, respectively, via a capacitor. The gate electrode (G) is connected to the lines 22 and 24, and the potential of the gate electrode (G) gradually changes for the time required for charging and discharging these capacitors. Therefore, according to the configuration of the present embodiment, even moderate static electricity can be dealt with sufficiently.
[0111]
Further, in the present embodiment, the capacitance 100 − is provided between the gate electrode (G) of the first TFT 32-1 and 32-2 and the common conductor 42 between the second TFT 38-1 and 38-2 and the common TFT 41. 1 and 100-2 are inserted, the capacitors 100-1 and 100-2 can be charged and discharged even if the potential difference between the external extraction electrodes 16 and 18 and the common lines 22 and 24 of the short ring 20 becomes low. Since the conductive state can be maintained for a longer time, the charge release efficiency can be further improved. In addition, the addition of the capacitors 100-1 and 100-2 also improves the redundancy with respect to a malfunction due to a short circuit. In the case of this embodiment as well, since charges are released through a plurality of paths, redundancy as an electrostatic protection element is increased as compared with the conventional case where there is only one TFT, so that the element is not easily destroyed by static electricity.
[0112]
Next, the structure of the electrostatic protection circuit according to this embodiment will be described with reference to FIG. FIG. 29 shows a state in which one electrostatic protection circuit on the array-side substrate 1 is viewed toward the substrate surface. FIG. 29 shows the structure of the electrostatic protection circuit when the channel etching type TFT is formed, and FIG. 30 shows the structure of the electrostatic protection circuit when the etching stopper type TFT is formed. The structure shown in FIGS. 29 and 30 is different from the structure shown in FIGS. 23 and 24 in that the gate electrodes of the first TFTs 32-1 and 32-2 are located under the conductor 42 via an insulating film, thereby forming a capacitance. 100-1 and 100-2 are formed. Other configurations are the same as those shown in FIG. 23 and FIG.
[0113]
Next, a modification of this embodiment will be described with reference to FIGS. The configuration shown in FIG. 31 to FIG. 33 further advances the configuration shown in FIG. 28 in order to minimize the number of components of the electrostatic protection circuit, and the static electricity of n (n is an integer of 3 or more) bus lines or more. This is characterized in that one common TFT 41 is used between the protection element portions 28-1 to 28-n (or 30-1 to 30-n). In the circuit configuration and element structure shown in FIGS. 31, 32, and 33, the gate electrodes of the first TFTs 32-1 to 32-n are provided below the conductor 42 as compared to FIGS. 25, 26, and 27. Capacitances 100-1 to 100-n are formed by being located through the insulating film. The other configurations are the same as those shown in FIGS. 25, 26, and 27, and thus description thereof is omitted.
[0114]
In the description of the array-side substrate 1 on which the electrostatic protection circuit according to the first to seventh embodiments described above is formed, the source / drain electrodes are formed directly on the operating semiconductor layer 44 or the channel protection film 45. In reality, however, n for reducing the connection resistance between the operating semiconductor layer 44 or the channel protective film 45 and the source / drain electrodes is shown. ⁺ An a-Si layer is formed.
[0115]
In the case of a channel etching type TFT, n is formed on the a-Si layer of the operating semiconductor layer 44. ⁺ An a-Si layer is formed. N of channel part ⁺ The a-Si layer is removed during patterning of the source / drain electrodes. N not removed during patterning ⁺ The a-Si layer remains between the source / drain electrode forming metal layer and the a-Si layer.
In the case of an etching stopper type TFT, the source / drain electrodes and the data bus line are coated with n ⁺ An a-Si layer is formed.
[0116]
In the TFT manufacturing process for the array-side substrate 1 on which the electrostatic protection circuit according to the first to seventh embodiments described above is formed, it is not an TFT inspection but an open / short for simply detecting a disconnection / short circuit of a bus line. In some cases, the quality of the panel is judged by inspection (O / S inspection). In this case, in order to detect an interlayer short circuit, it is necessary to electrically isolate the common line 22 of the short ring 20 on the gate bus line 2 side and the common line 24 on the data bus line 4 side with a high resistance component. . Therefore, for example, a configuration as shown in FIG. 34 can be adopted. In FIG. 34, at the intersection of the common line 22 and the common line 24, for example, the same configuration as the electrostatic protection element units 28 and 30 described in FIGS. 2 to 19 in the first to fourth embodiments. An interlayer separation portion 23 having the structure is formed.
[0117]
Also, as shown in FIG. 34, one of the common lines 22 and 24 of the short ring 20 (the common line 22 in FIG. 34) is connected to, for example, the common electrode 12 on the counter substrate side or the connection terminal 25 connected to the ground. Thus, it is possible to more reliably protect the TFT and the bus line from a failure due to static electricity.
[0118]
Next explained is a liquid crystal display device according to the eighth embodiment of the invention. First, the manufacturing process of the TFT-LCD array-side substrate used in this embodiment will be briefly described. First, gate metal is formed on the array side substrate and patterned to form gate bus lines and TFT gate electrodes in each pixel region. Second, a gate insulating film is formed on the entire surface, and an a-Si layer serving as an operating semiconductor film of the TFT and an insulating film for forming a channel protective film are formed in this order. Third, the insulating film is formed by back exposure using the gate bus line and the gate electrode as a mask, and exposure using a normal mask for electrically separating the a-Si layer on the gate bus line from the pixel region. A channel protective film is formed by patterning. Fourth, n serving as an ohmic contact layer ⁺ A drain metal (for example, Ti (titanium)) layer for forming a layer, a drain / source electrode, and a data bus line is formed on the entire surface in this order. Fifth, n ⁺ The layer and the drain metal layer are patterned to form drain / source electrodes and data bus lines. Sixth, a passivation film (for example, a SiN film (silicon nitride film)) is formed on the entire surface and then patterned to form a contact hole in the passivation film at a predetermined position. Seventh, ITO is formed on the entire surface and then patterned to form pixel electrodes. In the above steps, the first, third, fifth, sixth and seventh steps include an exposure step, which is a five-mask process using five masks in total.
[0119]
Now, the electrostatic protection circuit in the present liquid crystal display device formed by including the above steps will be described in detail with reference to FIGS. In the present embodiment, components having the same functions and functions as those in the first to seventh embodiments are denoted by the same reference numerals.
[0120]
FIG. 35A shows a state in which the array-side substrate is viewed toward the substrate surface. FIG. 35B shows a cross section cut along the line AA in FIG. FIG. 35 shows a state in which the external extraction electrode 18 is drawn out from the data bus line 4 (not shown) on the array side substrate 1 which is a glass substrate. An electrostatic protection element portion 30 is formed at the tip of the external extraction electrode 18, and the common line 24 of the external extraction electrode 18 and the short ring 20 is connected via the electrostatic protection element portion 30. The above configuration is the same as that of the gate bus line 2 and its external extraction electrode 16 although not shown.
[0121]
As shown in FIG. 35 (b), the gate insulating film 52 by the second step is formed on the array side substrate 1, and the drain metal layer in the fourth step is patterned on the gate insulating film 52 and taken out to the outside. An electrode 18 and a common line 24 are formed. Further, on the opposite side of the external extraction electrode 18 and the common line 24, a metal layer 200 is formed by patterning a drain metal layer that constitutes a part of the electrostatic protection element unit 30. A passivation film 54 is embedded between both ends of the opposing metal layer 200 to be electrically separated. Contact holes 98 each having an opening in the passivation film 54 are formed on both ends of the opposing metal layer 200. The two inner walls of the contact holes and the ITO layer 43 of the conductive film formed in the seventh step are patterned between them, and the two metal layers 200 facing each other are electrically connected by the ITO layer 43. In this case, the lower drain metal (Ti) and the upper metal (ITO) are in ohmic connection, and the resistance component changes depending on the size of the contact hole. When Ti is used for the lower layer metal, heat treatment (for example, about 180 ° C. to 215 ° C.) is performed before the ITO film is formed, and the diameter of the contact hole 98 is φ = 4 μm, the resistance component formed is 7 to 8 kΩ. Since the contact hole 98 is formed in the above-described sixth process, and the ITO film is also formed in the seventh process, an electrostatic protection circuit is formed without changing any conventional manufacturing process. be able to.
[0122]
FIGS. 36A and 36B show a modification of the present embodiment in which a plurality of contact holes 98 are connected in series in order to increase the resistance of the electrostatic protection element section 30. In FIG. 36 (a), a plurality of island-shaped metal layers 202 are formed between two metal layers 200 provided on the opposite side of the external extraction electrode 18 and the common line 24 and facing the tip. Contact holes 98 are formed in the passivation film 54 on both ends of the plurality of metal layers 202 aligned in series. The adjacent metal layers 200 and 202 are electrically connected by the ITO layer 43 through the contact hole 98.
[0123]
In the structure shown in FIG. 36B, an electrically independent island-shaped metal layer 204 is provided in the vicinity of the opposing end portions of the metal layers 200 and 202 aligned in a straight line, and contact holes are formed at both ends thereof. 98 is formed. The opposing end portions of the metal layers 200 and 202 are connected to the metal layer 204 via the contact hole 98 by the connection layer of the ITO layer 43. Thus, by disposing the electrostatic protection element unit 30 in a meandering manner, the distance between the common line 24 and the external extraction electrode 18 can be shortened.
[0124]
When the charge charged between the pixel electrode and the common electrode by the array inspection apparatus is read out by the integration circuit, it is desirable that the isolation resistor has a resistance value of 100 kΩ or more. Therefore, if a configuration as shown in FIG. 36 is adopted to increase the number of contact holes 98 to 14 or more, an electrostatic protection circuit that does not affect the array inspection can be realized. As described above, according to the present embodiment, an electrostatic protection circuit having a resistance component of an arbitrary value can be formed by connecting a plurality of resistors through a contact hole.
[0125]
Next, a modification in which the lower layer metal has a multilayer structure in the electrostatic protection element portion according to the present embodiment will be described with reference to FIG. FIG. 37 shows a cross section of a process for forming an electrostatic protection element portion, where (A) column shows the gate bus line side and (B) column shows the data bus line side. Moreover, (a) line-(e) line have shown the process in each process. First, in FIG. 37A, when the gate bus line and the gate electrode of the TFT in each pixel region are formed on the array side substrate 1 which is a glass substrate, the metal layer 200g of the electrostatic protection element section 28 on the gate bus line 2 side. Are simultaneously formed of gate metal. The common line 22 of the short ring 20 can be formed simultaneously with the gate metal together with the formation of the metal layer 200g. Next, the gate insulating film 52 is formed on the entire surface using, for example, SiN (silicon nitride).
[0126]
Next, as shown in FIG. 37B, when forming the drain / source electrodes of the data bus line 4 and the TFT in each pixel region, the electrostatic protection element portion on the data bus line 4 side is simultaneously used by using the drain metal. 30 metal layers 200d are formed. The drain metal layer is composed of Ti / Al / Ti in order from the lower layer. Note that the common line 24 of the short ring 20 can be formed simultaneously with the drain metal together with the formation of the metal layer 200d. Next, a passivation film 54 is formed on the entire surface.
[0127]
Next, as shown in FIG. 37C, the passivation film 54 on the metal layers 200g and 200d is opened to form a contact hole 98. Next, as shown in FIG. Further, as shown in FIG. 37 (d), the gate insulating film 52 on the metal layer 200g is etched to form a contact hole 98 exposing the upper part of the metal layer 200g. In the process of etching the passivation film 54 and the gate insulating film 52 in a lump, the Ti layer as the uppermost layer of the drain metal functions as an etching stopper while the gate insulating film 42 is being etched. At this time, if the thickness of Ti of the uppermost drain metal layer is thin, the lower Al layer may be exposed.
[0128]
Next, as shown in FIG. 37 (e), an ITO layer is formed by ITO patterning at the time of forming the display electrode so that adjacent predetermined metal layers 200, 202, etc. are electrically connected through the contact hole 98. 43 is formed. At this time, the ITO layer 43a and the Al layer of the metal layer 200d are in Schottky connection, and the Ti layer remaining in the ring shape in the contact hole 98 and the ITO layer 43b are in ohmic connection, so that the overall contact resistance is increased. be able to. For example, if the drain metal is Ti (20 nm) / Al (75 nm) / Ti (20 nm), the contact resistance per contact hole on the metal layer 200d is 35 to 36 kΩ, and 3 to 4 metal layers 200d are connected in series. Then, a state where array inspection is possible is obtained.
[0129]
It is possible to change the metal / ITO contact resistance by changing the heat treatment temperature before the formation of the ITO layer 43 and with the metal layer exposed at the bottom of the contact hole 98. When a higher resistance element is required, the baking temperature may be increased.
[0130]
The resistance component formed in this way can have a resistance value of 10 MΩ or more. Even if a scan signal or an image signal is applied to each bus line after the panel is completed, the resistance component is adjacent to the high resistance component. It is possible to prevent the bus line from being affected. Therefore, these high resistance components can remain in the panel even after the panel is completed. For this reason, it is possible to prevent electrostatic failure in the unit assembly process after the panel is completed, to manufacture a liquid crystal display device with a higher yield, and to improve the reliability of the device. .
[0131]
In the present embodiment, it is explained that a resistance component having an arbitrary resistance value can be arranged by arranging a plurality of contact holes 98 in series between the bus lines 2 and 4 and the short ring 20 (common lines 22 and 24). However, the present embodiment is not limited to this, and a structure according to the present embodiment can be formed between adjacent gate bus lines 2 or adjacent data bus lines 4 as shown in FIG. . Also in this case, the electrostatic protection circuit can be left in the panel even after the panel is completed by connecting the contact holes provided in the metal layers 200, 202 and the like with the ITO layer to form a sufficiently high resistance element. it can. Of course, the electrostatic protection element portion according to the present embodiment can be formed in any place where a high resistance component is required, without being changed between adjacent bus lines, without changing the manufacturing process.
[0132]
In addition, in the TFT manufacturing process, there is a case where the quality of the panel is determined by an open / short inspection (O / S inspection) for simply detecting disconnection / short circuit of a bus line without using an array inspection. In this case, in order to detect an interlayer short circuit, it is necessary to electrically isolate the common line 22 of the short ring 20 on the gate bus line 2 side and the common line 24 on the data bus line 4 side with a high resistance component. . Therefore, for example, a configuration as shown in FIG. 39 can be adopted. In the block indicated by a broken line 120 in FIG. 39, a connection state between the common line 22 and the common line 24 constituting the short ring 20 is illustrated. As shown in FIG. 39, a contact hole 121 exposing the end of the common line 22 formed by patterning the gate metal layer and a contact hole exposing the end of the common line 24 formed by patterning the drain metal layer. It is possible to easily form a high resistance portion at the connection end portion by connecting 122 to the ITO layer 43. The formation of the high resistance portion in the contact hole 122 can arbitrarily adjust the resistance value by employing the method shown in FIGS. 37 (d) and 37 (e).
[0133]
In the above embodiment, a silicon nitride film is used as the insulating film. ₂ Of course, it is also possible to use a film. In the above embodiment, ITO is used for the connection layer between the contact holes 98. However, the present embodiment is not limited to this, and other materials having a relatively high resistance value may be used. . In addition, a Ti / Al / Ti laminated structure was used as the drain metal, but the upper metal layer was replaced with Ti by molybdenum (Mo), tungsten (W), tantalum (Ta), and their alloys, or their Using nitrided oxide, copper (Cu), Al alloy, Cu alloy, or the like can be used instead of Al in the intermediate layer.
Each structure shown in FIGS. 35 to 39 in the above embodiment can be applied to the interlayer separation portion 23 shown in FIG.
[0134]
As described above, according to the present embodiment, a high resistance component can be easily formed and the resistance value can be controlled, so that element destruction due to static electricity can be prevented and array inspection can be performed with high accuracy. Will be able to do. Moreover, since it is possible to cope with electrostatic breakdown in the unit assembling process after the panel is completed, an increase in production due to an improvement in manufacturing yield and a more reliable device can be provided.
[0135]
In the first to eighth embodiments described above, the array substrate on which the channel etching type TFT or the etching stopper type TFT using a-Si as the operation semiconductor layer is described as an example. However, the present invention is not limited thereto. Of course, the present invention can be applied to, for example, an array substrate having a TFT structure using p-Si (polysilicon) as an operating semiconductor layer by a low-temperature polysilicon manufacturing process.
[0136]
In the channel etching type TFT operating semiconductor layer 44 illustrated in FIG. 5, FIG. 6, FIG. 9 or the like in the above embodiment, the end in the source / drain electrode direction extends to the outside of the gate electrode G. Is formed. However, there is a channel etching type TFT in which the end of the operation semiconductor layer 44 in the source / drain electrode direction is located inward of the gate electrode G, and the present invention is of course applied to an array substrate provided with the TFT. Is possible.
[0137]
【The invention's effect】
As described above, according to the present invention, it is possible to realize a liquid crystal display device including an electrostatic protection circuit with excellent redundancy. Further, according to the present invention, it is possible to realize a liquid crystal display device having a sufficient protection function against static electricity generated by a relatively low voltage for a long time.
[0138]
Furthermore, according to the present invention, it is possible to realize a liquid crystal display device capable of taking countermeasures against static electricity until the final stage of the substrate assembly process. Furthermore, according to the present invention, it is possible to realize a liquid crystal display device in which the electrostatic protection element portion does not affect the panel size. Furthermore, according to the present invention, it is possible to realize a liquid crystal display device having an electrostatic protection element portion that has a simple element structure and is not disadvantageous in terms of current control.
[0139]
[Brief description of the drawings]
FIG. 1 is a diagram showing a schematic configuration of a liquid crystal display device according to a first embodiment of the present invention.
FIG. 2 is a diagram showing a circuit configuration and an operation of the electrostatic protection element unit according to the first embodiment of the invention.
FIG. 3 is a diagram showing another circuit configuration example of the electrostatic protection element unit according to the first embodiment of the invention.
FIG. 4 is a diagram showing a circuit configuration of an electrostatic protection element portion which is a characteristic component of a liquid crystal display device according to a second embodiment of the present invention.
FIG. 5 is a diagram showing a structure of an electrostatic protection circuit according to a second embodiment of the present invention.
FIG. 6 is a diagram showing a modification of the electrostatic protection circuit of the liquid crystal display device according to the second embodiment of the present invention.
FIG. 7 is a diagram showing another structural example of the electrostatic protection circuit according to the second embodiment of the invention.
FIG. 8 is a diagram showing another modified example of the electrostatic protection circuit of the liquid crystal display device according to the second embodiment of the present invention.
FIG. 9 is a diagram illustrating a state where an electrostatic protection circuit of a liquid crystal display device according to a third embodiment of the present invention is viewed toward a substrate surface.
FIG. 10 is a diagram showing another configuration example of the electrostatic protection circuit of the liquid crystal display device according to the third embodiment of the present invention as viewed toward the substrate surface.
FIG. 11 is a diagram showing a circuit configuration of an electrostatic protection element portion which is a characteristic component of a liquid crystal display device according to a fourth embodiment of the present invention.
FIG. 12 is a diagram showing a structure of an electrostatic protection circuit according to a fourth embodiment of the present invention.
FIG. 13 is a diagram showing a modification of the structure of the electrostatic protection circuit according to the fourth embodiment of the present invention.
FIG. 14 is a diagram showing another structure of the electrostatic protection circuit according to the fourth embodiment of the present invention.
FIG. 15 is a diagram showing another modification of the structure of the electrostatic protection circuit according to the fourth embodiment of the present invention.
FIG. 16 is a diagram showing a modification of the electrostatic protection circuit according to the fourth embodiment of the present invention.
FIG. 17 is a diagram showing another modification of the electrostatic protection circuit according to the fourth embodiment of the present invention.
18 is a diagram showing a modification of the electrostatic protection circuit shown in FIG. 16 according to the fourth embodiment of the present invention.
FIG. 19 is a diagram showing a modification of the electrostatic protection circuit shown in FIG. 17 according to the fourth embodiment of the present invention.
FIG. 20 is a diagram showing a circuit of an electrostatic protection element portion of a liquid crystal display device according to a fifth embodiment of the present invention.
FIG. 21 is a diagram showing a modification of the electrostatic protection circuit of the liquid crystal display device according to the fifth embodiment of the present invention.
FIG. 22 is a diagram showing a circuit of an electrostatic protection element portion of a liquid crystal display device according to a sixth embodiment of the present invention.
FIG. 23 is a diagram showing a structure of an electrostatic protection circuit of a liquid crystal display device according to a sixth embodiment of the present invention.
FIG. 24 is a diagram showing another structure of the electrostatic protection circuit of the liquid crystal display device according to the sixth embodiment of the present invention.
FIG. 25 is a diagram showing a modification of the electrostatic protection circuit of the liquid crystal display device according to the sixth embodiment of the present invention.
FIG. 26 is a diagram showing a structure of a modified example of the electrostatic protection circuit of the liquid crystal display device according to the sixth embodiment of the present invention.
FIG. 27 is a diagram showing the structure of another variation of the electrostatic protection circuit of the liquid crystal display device according to the sixth embodiment of the present invention.
FIG. 28 is a diagram showing a circuit of an electrostatic protection element portion of a liquid crystal display device according to a seventh embodiment of the present invention.
FIG. 29 is a diagram showing a structure of an electrostatic protection circuit of a liquid crystal display device according to a seventh embodiment of the present invention.
FIG. 30 is a diagram showing another structure of the electrostatic protection circuit of the liquid crystal display device according to the seventh embodiment of the present invention.
FIG. 31 is a diagram showing a modification of the electrostatic protection circuit of the liquid crystal display device according to the seventh embodiment of the present invention.
FIG. 32 is a diagram showing a structure of a modified example of the electrostatic protection circuit of the liquid crystal display device according to the seventh embodiment of the present invention;
FIG. 33 is a diagram showing the structure of another variation of the electrostatic protection circuit of the liquid crystal display device according to the seventh embodiment of the present invention.
FIG. 34 is a diagram showing a structure of a modified example of the electrostatic protection circuit of the liquid crystal display device according to the first to seventh embodiments of the present invention.
FIG. 35 is a diagram showing a structure of an electrostatic protection circuit of a liquid crystal display device according to an eighth embodiment of the present invention.
FIG. 36 is a diagram showing a structure of a modified example of the electrostatic protection circuit of the liquid crystal display device according to the eighth embodiment of the present invention;
FIG. 37 is a diagram showing a manufacturing process of the electrostatic protection circuit of the liquid crystal display device according to the eighth embodiment of the present invention;
FIG. 38 is a diagram showing the structure of another variation of the electrostatic protection circuit of the liquid crystal display device according to the eighth embodiment of the invention.
FIG. 39 is a diagram showing a structure of an application example of an electrostatic protection circuit of a liquid crystal display device according to an eighth embodiment of the present invention;
FIG. 40 is a diagram showing a structure of a static electricity protection circuit of a conventional liquid crystal display device.
FIG. 41 is a diagram showing a structure of a static electricity protection circuit of a conventional liquid crystal display device.
FIG. 42 is a diagram showing a configuration of a static electricity protection circuit of a conventional liquid crystal display device.
FIG. 43 is a diagram showing a structure of a static electricity protection circuit of a conventional liquid crystal display device.
[Explanation of symbols]
1 Array side substrate
2 Gate bus line
4 Data bus line
6, 530, 532, 534 TFT
8 Display electrodes Pixel electrodes
10 Liquid crystal
12 Common electrode
16, 18, 502, 504 External extraction electrode
20, 506 Short ring
22, 24 Common line
28, 30 Static electricity protection element
32 First TFT
34 First resistor
36 Second resistor
37 Shared resistor
38 Second TFT
40 Third TFT
41 Common TFT
42,536 Conductor
43, 62, 72, 82, 92 ITO layer
44, 514 Operating semiconductor layer
45 channel protective film
50, 508 glass substrate
52, 512 Gate insulating film
54 Passivation film
56, 58, 64, 66, 74, 76, 84, 86, 94, 96, 98 Contact hole
60, 70, 90, 518 Source electrode
77, 78, 79 Contact hole
80, 516 drain electrode
100 capacity
120 dashed line
200, 202, 204 Metal layer
500 ESD protection device
502 Bus line
510 Gate electrode
520 protective film

Claims (3)

複数のバスラインで画定された複数の画素ごとに形成されたスイッチング素子と、前記複数のバスラインに接続されたショートリングと、前記複数のバスラインのそれぞれと前記ショートリングとの間に形成された静電気保護素子部とを有するアクティブマトリクス型の液晶表示装置において、
前記静電気保護素子部は、
前記バスラインに接続されるソース／ドレイン電極と、前記ショートリングに接続されるドレイン／ソース電極とを有する薄膜トランジスタと、
前記薄膜トランジスタのゲート電極を前記バスラインに接続する第１の抵抗体と、
複数の前記薄膜トランジスタの前記ゲート電極を前記ショートリングに接続する共用抵抗体である第２の抵抗体と
を備えていることを特徴とする液晶表示装置。A switching element formed for each of a plurality of pixels defined by a plurality of bus lines, a short ring connected to the plurality of bus lines, and formed between each of the plurality of bus lines and the short ring. In an active matrix liquid crystal display device having a static electricity protection element portion,
The electrostatic protection element portion is
A thin film transistor having a source / drain electrode connected to the bus line and a drain / source electrode connected to the short ring;
A first resistor connecting the gate electrode of the thin film transistor to the bus line;
A liquid crystal display device comprising: a second resistor that is a shared resistor that connects the gate electrodes of the plurality of thin film transistors to the short ring. 請求項１記載の液晶表示装置において、
前記薄膜トランジスタは、チャネルエッチング型であること
を特徴とする液晶表示装置。The liquid crystal display device according to claim 1.
The liquid crystal display device, wherein the thin film transistor is a channel etching type. 請求項１記載の液晶表示装置において、
前記薄膜トランジスタは、エッチングストッパ型であること
を特徴とする液晶表示装置。The liquid crystal display device according to claim 1.
The liquid crystal display device, wherein the thin film transistor is an etching stopper type.

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