JP4373486B2 - 不揮発性記憶素子アレイおよびその製造方法 - Google Patents
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Description
図1から図8は、本発明の第1の実施の形態を示す図である。図1(a)にクロスポイント型の不揮発性記憶素子アレイ20の構成を半導体チップの基板表面21から見た概略構成図を示す。図1(a)に示すように不揮発性記憶素子アレイ20は、基板上にストライプ状の下部電極22と、この下部電極22とここでは直角に交差するストライプ状の上部電極23とが可変抵抗膜24を挟んだ構成となっている。ここでは、例えば、8本の下部電極22と8本の上部電極23とが示されており、これらが交差したところは複数の記憶部25になっている。この複数の記憶部25(不揮発性記憶素子)は、それぞれが電気的パルスの印加により抵抗値を増加または減少する特性を有している。
図13は可変抵抗膜を0.5μm角の面積に形成したセル(Cell)を準備して、このセルの初期の抵抗値とヒステリシス発生率の関係を示した図である。図13で用いた抵抗素子は可変抵抗膜が高抵抗層と低抵抗層で構成されていて膜厚がトータル膜厚が100nmで、高抵抗層の厚さが可変抵抗膜の厚さの5%での測定値を表している。また、図中の△、○、●、■は、高抵抗層膜に様々な抵抗率を有する材料を採用した場合に、各ロットのデータをまとめたものである。
図13より、セル抵抗が10Ωから100Ωの領域では、セル抵抗が高くなると、ヒステリシス発生率が上昇する傾向が観測される。これは、寄生の配線抵抗の影響が小さくなり、可変抵抗膜に十分の電圧が印加されるためである。一方、セル抵抗が1000Ω以上になると、ヒステリシス発生率は減少に転じる。これは可変抵抗膜が絶縁体に近い特性を示すために、電流が流れにくくなり、可変抵抗膜に十分なエネルギーが付与されずに、抵抗変化しにくくなる傾向が強まるものと思われる。
図13で抵抗変化しやすい、しにくいという尺度をヒステリシス発生率で50%を基準とすると、図から読み取ると、抵抗変化しやすいセルの初期抵抗値は25Ωから50,000Ωである。
ここで、可変抵抗膜に印加した電圧はほとんど高抵抗層に印加されると仮定すると、初期抵抗値が25Ωを示す場合の高抵抗層の抵抗率ρLは、
ρL[Ωcm]=(セル抵抗)×(面積)÷(膜厚)
=25[Ω]×(0.5×10-4[cm]×0.5×10-4[cm])/(5×10-7[cm])
=0.125[Ωcm]
また、初期抵抗値が50000Ωを示す場合の高抵抗層の抵抗率ρHは、
ρH[Ωcm]=(セル抵抗)×(面積)÷(膜厚)
=50000[Ω]×(0.5×10-4[cm]×0.5×10-4[cm])/(5×10-7[cm])
=250[Ωcm]
以上より本実施の形態のようにFe2O3を高抵抗層に用いた場合には、抵抗率はこの材料の下限値で決まり、高抵抗層の抵抗率の範囲は、0.13Ωcm以上、250Ωcm以下が好ましい。
図14は本発明の第2の実施の形態を示す概略断面図である。
(第3の実施の形態)
図17は本発明の第3の実施の形態を示す概略断面図である。本実施の形態は、基本構成は上述した第2の実施形態と同様であるが、高抵抗層43が第1のコンタクトホール40の中に埋め込まれた構成である点が第2の実施の形態の構成とは異なっている。図17で基板26上に下部電極22と上部電極23とに挟まれた可変抵抗膜36と、この可変抵抗膜36からなる複数の記憶部35(不揮発性記憶素子)とが形成されている。図17では3つの記憶部35が形成されている。また、可変抵抗膜36は高抵抗層43と低抵抗層38とを少なくとも1層ずつ含む多層の抵抗膜層から構成されており、低抵抗層38は、少なくとも隣接する記憶部35から分離されている構成となっている。本実施の形態は第2の実施の形態と同様に、高抵抗層43と低抵抗層38との接続の仕方が第1の実施の形態と異なっており、高抵抗層43が第1のコンタクトホール40の中の凹部42に埋め込まれ、第1のコンタクトホール40内で高抵抗層と低抵抗層とが接続された構成となっている。
(素子構造とリテンション特性の関係)
低抵抗層、高抵抗層の分離の有無の違いがリテンション特性に及ぼす影響を実験にて確認した。その実験結果を図20に示す。横軸に素子構造の模式的な断面図を示す。(a)隣接する記憶素子間で高抵抗層、低抵抗層が共通のもの(高抵抗層、低抵抗層ともに分離無し)、(b)低抵抗層のみ分離されているもの、(c)高抵抗層、低抵抗層ともに分離されているサンプル、を比較する。高抵抗層としてはFe2O3、低抵抗層としてはFe3O4を用いた。縦軸には、その素子構造を持つサンプルを高い抵抗値(HR)にセットし(初期抵抗)、85℃で保持した場合のリテンション平均時間を示す。ここでのリテンション時間とは、初期抵抗の50%に減衰するまでの時間としている。
21 基板表面
22,22a,22b,22c,22d,22e,22f,22g,22h 下部電極
23,23a,23b,23c,23d,23e,23f,23g,23h 上部電極
24,36 可変抵抗膜
25,35 記憶部(不揮発性記憶素子)
26 基板
27 第1の層間絶縁膜
28,40 第1のコンタクトホール
29,38 低抵抗層
30,37,43 高抵抗層
32 第2の層間絶縁膜
39 埋込絶縁膜
41 穴
42 凹部
Claims (14)
- 情報を記憶するための複数の不揮発性記憶素子を有する不揮発性記憶素子アレイであって、
それぞれの不揮発性記憶素子は、
基板上に形成された下部電極と、
前記下部電極の上方に形成された上部電極と、
前記下部電極と前記上部電極とに挟まれた可変抵抗膜と、を備え、
前記可変抵抗膜は、
高抵抗層と低抵抗層とを含み、
前記下部電極と前記上部電極との間に電気的パルスを印加することにより抵抗値が増加または減少する特性を有し、
前記上部電極の主面の一部においてのみ前記上部電極と接続されるか、前記下部電極の主面の一部においてのみ前記下部電極と接続され、
さらに、基板上に下部電極を覆うように形成された第1の層間絶縁膜を備え、
前記下部電極上に前記第1の層間絶縁膜を貫通して第1のコンタクトホールが形成され、
前記低抵抗層が前記第1のコンタクトホール内に形成されて隣接する不揮発性記憶素子の間で互いに分離されており、
前記高抵抗層が前記第1のコンタクトホール外に前記コンタクトホールのホール径よりも大なる大きさにて形成され、
前記可変抵抗膜は、前記下部電極と前記上部電極との間に極性の異なる2種類の電気的パルスが印加されることにより、前記電気的パルスの極性に応じて抵抗値が増加または減少し、この抵抗値によって前記情報を記憶するように構成されていることを特徴とする、不揮発性記憶素子アレイ。 - 前記低抵抗層が、前記高抵抗層の主面の一部においてのみ前記高抵抗層と接続されている、請求項1に記載の不揮発性記憶素子アレイ。
- 前記下部電極が前記基板の主面に平行な第1の平面内において互いに平行に延びるように複数形成され、
前記上部電極が前記第1の平面に平行な第2の平面内において互いに平行に延びるようにかつ前記複数の下部電極と立体交差するように複数形成され、
前記複数の下部電極および前記複数の上部電極の立体交差点のそれぞれに対応して下部電極および上部電極の間に介在するように可変抵抗膜が設けられることにより、
前記立体交差点のそれぞれに対応して前記不揮発性記憶素子が形成されていることを特徴とするクロスポイント型の、請求項1に記載の不揮発性記憶素子アレイ。 - 前記高抵抗層は、隣接する不揮発性記憶素子間において連続するように形成されていることを特徴とする請求項1に記載の不揮発性記憶素子アレイ。
- 前記低抵抗層の抵抗率は、1×10−3Ωcm以上、2×10−2Ωcm以下であることを特徴とする請求項1に記載の不揮発性記憶素子アレイ。
- 前記高抵抗層の抵抗率は、0.13Ωcm以上、250Ωcm以下であることを特徴とする請求項1に記載の不揮発性記憶素子アレイ。
- 前記低抵抗層はFe3O4を含む層であることを特徴とする請求項1に記載の不揮発性記憶素子アレイ。
- 前記高抵抗層は、Fe2O3、ZnFe2O4、MnFe2O4、NiFe2O4からなる群より選択されたいずれか1つの材料を含む層であることを特徴とする請求項1に記載の不揮発性記憶素子アレイ。
- 前記低抵抗層に埋め込まれた絶縁体からなる埋込絶縁膜をさらに備え、前記埋込絶縁膜の上面は前記高抵抗層の下面の一部と接続されており、前記埋込絶縁膜の側面および下面は前記低抵抗層で覆われていることを特徴とする請求項1に記載の不揮発性記憶素子アレイ。
- 情報を記憶するための不揮発性記憶素子であって、基板上に形成された下部電極と、前記下部電極の上方に形成された上部電極と、前記下部電極と前記上部電極とに挟まれた可変抵抗膜と、を備え、前記可変抵抗膜は、前記下部電極と前記上部電極との間に極性の異なる2種類の電気的パルスが印加されることにより、前記電気的パルスの極性に応じて抵抗値が増加または減少し、この抵抗値によって前記情報を記憶するように構成された不揮発性記憶素子の製造方法であって、
基板上に下部電極を形成する工程と、
前記下部電極上に、低抵抗層と高抵抗層とを含む可変抵抗膜を形成する抵抗膜形成工程と、
前記可変抵抗膜上に上部電極を形成する工程と、を備え、
前記抵抗膜形成工程は、
前記下部電極を覆う第1の層間絶縁膜を形成する工程と、
前記第1の層間絶縁膜を貫通する第1のコンタクトホールを前記下部電極上に形成する工程と、
前記第1のコンタクトホール内に前記低抵抗層を埋め込む工程と、
前記第1の層間絶縁膜および前記低抵抗層の表面を平坦化する工程とを有し、
前記高抵抗層を形成する工程は、前記第1の層間絶縁膜および前記低抵抗層の表面上に前記高抵抗層を形成することを特徴とする不揮発性記憶素子の製造方法。 - 前記抵抗膜形成工程はさらに、
前記低抵抗層の表面上に下面のうちの一部においてのみ前記低抵抗層と接続されるように前記高抵抗層を形成する工程を有する、請求項10に記載の不揮発性記憶素子の製造方法。 - 前記第1のコンタクトホール内に前記低抵抗層を埋め込む工程は、
前記第1のコンタクトホールの底面と側面に沿って前記低抵抗層を形成する工程と、
前記低抵抗層が形成された第1のコンタクトホール内に埋込絶縁膜を形成する工程とを有し、
前記低抵抗層の表面上に下面のうちの一部においてのみ前記低抵抗層と接続されるように前記高抵抗層を形成する工程は、
前記第1の層間絶縁膜、前記低抵抗層および前記埋込絶縁膜の表面上に前記高抵抗層を形成する工程を有する、請求項10に記載の不揮発性記憶素子の製造方法。 - 前記第1の層間絶縁膜および前記低抵抗層の表面を平坦化する工程は、前記第1の層間絶縁膜および前記低抵抗層の表面と共に前記埋込絶縁膜の表面を平坦化する工程であり、
前記高抵抗層を形成する工程は、前記平坦化する工程の後に成されることを特徴とする請求項12に記載の不揮発性記憶素子の製造方法。 - 前記下部電極および前記上部電極はストライプ形状に形成され、前記上部電極は前記第1の層間絶縁膜および前記可変抵抗膜上において前記下部電極と交差する方向に形成されることを特徴とする請求項10に記載のクロスポイント型の不揮発性記憶素子の製造方法。
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