図10には、本発明に係る半導体記憶装置の一例である擬似SRAMが示される。
図10に示される擬似SRAM100は、入力された行アドレスをデコードするための行アドレスデコーダXDECと、リフレッシュアドレスを発生するためのリフレッシュアドレス発生回路RAGと、リフレッシュアドレスをデコードするためのリフレッシュアドレスデコーダXRDEC、行アドレスに対応するワード線に選択パルス電圧を印加するワード線ドライバXDRと、複数のメモリセルがアレイ状に配列されて成るメモリセルアレイMCAと、列アドレスYADRをデコードするための列アドレスデコーダYDECと、列アドレスデコーダYDECのデコード出力に基づいてデータ線を選択的にコモンデータ線に結合するための列選択回路YSWと、メモリ制御信号CTRLに基づいてデータ入力信号DINを選択セルへ書き込んだり、選択セルの情報を増幅してデータ出力信号DOUTを出力するためのデータ入出力回路DIOとを含み、公知の半導体集積回路製造技術により、単結晶シリコン基板などの一つの半導体基板に形成される。上記ワード線ドライバXDRは、リフレッシュアドレスに対応するワード線にも選択パルス電圧を印加するよう構成されている。ここで、上記リフレッシュアドレス発生回路が、本発明における制御手段の一例とされる。
図11は、図10に示されるリフレッシュアドレス発生回路RAGの構成例が示される。図11においてCKはクロック信号、XADRは行アドレス信号、XRADRはリフレッシュアドレス信号、CKBRはリフレッシュアドレス用クロック信号である。また、DIVは分周器、CNTRはカウンタ、CMPはアドレス比較回路、CKBRGはリフレッシュアドレス用クロック信号発生回路である。
分周器DIVはクロック信号CKを分周し、リフレッシュを行う周波数を決定する。セル内の記憶ノードの電圧がリーク電流等で低下する時間は、読み出しや書き込みを行うサイクル時間に比較して十分大きいので、リフレッシュサイクルを、読み出しや書き込みサイクルより長くすることにより、消費電力を著しく低減できる。
カウンタCNTRは分周器DIVの出力信号を取り込み、全てのワード線を順次選択し続けるためのリフレッシュアドレスを発生する。リフレッシュアドレス用クロック信号発生回路CKBRGは、リフレッシュを行うワード線に、メモリセルからの情報読み出しの直後、又はメモリセルへの情報書き込みの直後のビット線リカバリ時に選択パルス電圧が印加されるように、分周器DIVの出力信号から、適当な遅延と適当なパルス幅を有するリフレッシュアドレス用クロック信号CKBRを発生する。アドレス比較回路CMPは、情報読み出し又は情報書き込みを行うアドレスと、リフレッシュアドレスとを比較し、それらが一致する場合にはリフレッシュを行う必要がないので、リフレッシュアドレス用クロック信号CKBRの出力を禁止するように動作する。
図12には、図11おけるリフレッシュアドレス発生回路における主要部の動作波形が示される。図12において、CKはクロック信号を示している。また、XADRは行アドレス信号を示しており、波形内に示してある数値は、対応するワード線の番号を示している。すなわち、波形内の数値が0の場合は、XADRはワード線0を選択する信号であることを示している。また、DIV_OUTは分周器DIVの出力信号であり、本例では、クロック信号CKを4分周している。すなわち、本例では、リフレッシュを行う周波数をクロックCKの周波数の1/4に設定している(実際、リフレッシュを行う周波数は、クロックCKの周波数より数桁小さいのが普通であるが、ここでは説明の便宜上、1/4にしている)。XRADRは分周器の出力信号DIV_OUTに基づいてカウンタCNTRによって発生されるリフレッシュアドレス信号であり、XADRと同様、波形内に示してある数値は、対応するワード線の番号を示している。また、CMP_OUTはアドレス比較回路CMPの出力波形であり、本例では、アドレスXADRとリフレッシュアドレスXRADRが一致するとCMP_OUTは“L”レベル(ローレベルを意味する)になる。CKBRG_OUTは、リフレッシュアドレス用クロック信号発生回路CKBRGの出力波形であり、リフレッシュを行うワード線に、メモリセルからの情報読み出しの直後、又はメモリセルへの情報書き込みの直後のビット線リカバリ時に選択パルス電圧が印加されるように、分周器の出力信号DIV_OUTに対して、適当な遅延と適当なパルス幅を有する信号となっている。CKBRは、実際のリフレッシュアドレス用クロック信号であり、情報読み出し又は情報書き込みを行うアドレスと、リフレッシュアドレスが一致する場合にはリフレッシュを行う必要がないので、CKBRG_OUTとCMP_OUTとで論理演算を行い、CMP_OUTが“H”レベル(ハイレベルを意味する)のときのみクロック信号を発生する。また、W0〜W3はワード線W0〜W3の選択信号であり、アドレス信号XADRに対応して各クロックサイクルの前半においてワード線W0〜W3のうち1つが選択されている。また、これと並行して、リフレッシュアドレスXRADRとリフレッシュアドレス用クロック信号CKBRに対応して、アドレスXADRとリフレッシュアドレスXRADRが一致しない場合には、4クロックサイクル毎に、クロックサイクルの後半においてワード線W0〜W3のうち1つが選択されている。
このように、リフレッシュを行うために1サイクルを全て使わないようにし、実効的に読み出し又は書き込みを行うことができないサイクルを無くすことにより、メモリを用いたシステムの性能の低下を防止することができる。
次に、各部の詳細な構成について説明する。
図13には、図11における分周器DIVの構成例が示される。
ここで、INはクロック入力信号であり、OUTは分周信号出力である。本例では4個のスレーブ・マスタ型のラッチ回路13−0〜13−3を直列に接続することで、16分周器(2の4乗分周)を構成している。スレーブマスタ型のラッチ回路13−0〜13−3は互いに同一の構成例とされ、そのうちの一つについての構成例が示されるように、6個のインバータ133〜138と、2個のCMOSトランスファゲート131,132とが結合されて成る。本回路では、入力インバータINV1の個数及び各ラッチ回路の初期設定信号S0〜S3とM0〜M3のレベルを適当に設定することで、上記入力信号の任意の切り換わりタイミングと同期した分周信号を発生することができる。
図14には、図11におけるカウンタCNTRの構成例が示される。
ここで、INは図13の分周器DIVから出力される分周信号であり、Q0〜Q3はカウント信号出力である。本例では4個のスレーブ・マスタ型のラッチ回路14−0〜14−3を直列に接続することで、4ビットすなわちモジュロ16(2の4乗)の2進カウンタを構成している。4個のスレーブ・マスタ型ラッチ回路14−0〜14−3は互いに同一構成とされ、そのうちの一つについての構成が示されるように、6個のインバータ143〜148と、2個のCMOSトランスファゲート141,142とが結合されて成る。本回路では、入力インバータINV2の個数及び各ラッチ回路の初期設定信号S0〜S3とM0〜M3のレベルを適当に設定することで、カウンタの初期値を設定することができる。
図15には、図11におけるアドレス比較回路CMPの構成例が示される。特に制限されないが、X0〜X3は外部から入力される情報読み出し又は情報書き込みを行うアドレスであり、Q0〜Q3は上記カウンタCNTRから出力されるカウント信号、すなわちリフレッシュアドレスである。また、XORは入力されたアドレス信号とカウント信号XR0〜XR8との排他的論理和を演算するゲートであり、その演算結果は、後段のインバータINV3及びナンドゲート151に伝達され、このナンドゲート151からアドレス比較結果が出力端子OUTから出力される。
図16には、図11におけるリフレッシュアドレス用クロック信号発生回路CKBRGの構成例が示される。
ここで、INは上記分周器DIVから出力される分周信号であり、OUTはリフレッシュアドレス用クロック信号である。VDL1はクロック信号のパルス幅を調整する可変遅延回路であり、VDL2はクロック信号の遅延時間を調整する可変遅延回路である。可変遅延回路VDL1の遅延時間によって決定されるパルス幅の信号が、ナンドゲート161によって得られ、それが、後段の可変遅延回路VDL2で遅延されてから後段のインバータ162を介して出力される。
図17には、図10における行アドレスデコーダXDEC、リフレッシュアドレスデコーダXRDEC、及びワード線ドライバXDR部分の構成例が示される。 図17において、X−ADDRESS BUFFERは、行アドレス入力回路であり、X0〜X8は行アドレス信号、CKBはアドレス信号を取り込むタイミングを決めるクロック信号である。X−PRE−DECODERは行アドレスプリデコーダ、X−DECODER/DRIVERは行アドレスメインデコーダ/ワード線ドライバである。また、RAGはフレッシュアドレス発生回路である。XR−ADDRESS BUFFERはリフレッシュアドレス入力回路であり、XR0〜XR8はリフレッシュアドレス信号、CKBRはリフレッシュアドレス用クロック信号である。XR−PRE−DECODERはリフレッシュアドレスプリデコーダ、XR−DECODER/DRIVERはリフレッシュアドレスメインデコーダ/ワード線ドライバである。GWは、ノアゲートであり、このノアゲートGWは、行アドレス信号又はリフレッシュアドレス信号のどちらか一方で選択されたワード線に、選択パルス電圧を印加するように動作する。
図18には、図10における列アドレスデコーダYDECの構成例が示される。図18に示されるように列アドレスデコーダYDECは、特に制限されないが、列アドレス信号Y0〜Y3を取り込むための列アドレス入力回路Y−ADDRESS BUFFERと、この列アドレス入力回路Y−ADDRESS BUFFERの後段に配置された列アドレスデコード線YBと、この列アドレスデコード線YBを介して取り込まれた信号をプリデコードするための列アドレスプリデコーダY−PRE−DECODERと、この列アドレスプリデコーダY−PRE−DECODERの後段に配置された列アドレスデコード線YPDと、この列アドレスデコード線YPDを介して取り込まれた信号をデコードし、それに基づいて列選択回路を駆動可能な列アドレスメインデコーダ/列選択回路ドライバY−DECODER/DRIVERとを含んで成る。
図19には、図10におけるデータ入出力回路DIOの構成例が示される。
図19に示されるようにデータ入出力回路DIOは、コモンデータ線CDA,CDBプリチャージ及びイコライズを行うためのコモンデータ線プリチャージ回路CDEと、リードライト制御信号WE0〜WE35に基づいて入力データDI0〜DI35をメモリセルに書き込むための書き込み回路WRITE−AMPと、リードライト制御信号WE0〜WE35に基づいてコモンデータ線CDA,CDBの信号を増幅するためのセンスアンプSENSE−AMPと、このセンスアンプSENSE−AMPで増幅された信号を読み出しデータDQ0〜DQ35として外部出力するためのデータ出力回路DATA OUTPUT CIRCUITとを含んで成る。書き込み回路WRITE−AMPは、対応するリードライト制御信号WE0〜WE35が“H”レベルされることで活性化される。センスアンプSENSE−AMPやデータ出力回路DATA OUTPUT CIRCUITは、リードライト制御信号WE0〜WE35が“L”レベルにされてリード動作が指示された場合に動作される。コモンデータ線プリチャージ回路CDE、書き込み回路WRITE−AMP、及びセンスアンプSENSE−AMPは、クロック信号YDに同期動作される。上記書き込み回路WRITE−AMPは、書き込みデータに基づいてコモンデータ線CDAを駆動するためのnチャネル型MOSトランジスタNBLと、書き込みデータに基づいてコモンデータ線CDBを駆動するためのnチャネル型MOSトランジスタNBRとを含む。このnチャネル型MOSトランジスタNBL,NBRは、書き込みトランジスタとされ、十分な書き込み電流を供給することによってデータ書き込みを速やかに行う必要があることから、そのゲートサイズW/Lは313とされ、後述する(図20)ように、上記駆動MOSトランジスタMN1,MN2のゲートサイズ(W/L=4.5)や、上記選択MOSトランジスタMP3,MP4のゲートサイズ(W/L=6.8)よりも大きく設定される。
図4には、図10に示される擬似SRAMにおけるメモリセルアレイMCAや列選択回路YSWにおける主要構成が示され、図5には、その動作波形が示される。
図4において、M0、M1はメモリセルであり、nチャネル型MOSトランジスタMN1とMN2のどちらがオンしているか、換言すると、どちらのドレインノード(記憶ノード)の電圧が高電位になっているかによって情報を保持している。本セルでは、MN1とMN2でフリップフロップを構成することにより、増幅機能を持たせている。このメモリの読み出し、書き込み、リフレッシュの基本動作を図4、図5を用いて説明する。尚、ビット線BA0とBB0の最大電圧は外部電源電圧Vddに等しくてもよいし、このVddを降圧した電圧でもよいが、説明の便宜上、以下の説明ではVddとしてある。
先ず、メモリセル動作の前にプリチャージ動作が行われ、ビット線BA0とBB0がある一定のプリチャージ電圧Vpに初期設定される。このVpは本例ではVddに設定している。プリチャージ動作(図5の例えば時刻3〜4の間)は、Y選択信号Y0を“L”レベルにし、プリチャージ用pチャネル型MOSトランジスタMP5、MP6、MP7をオンすることにより行われる。その後、Y選択信号Y0を“H”レベルにし、これらpチャネル型MOSトランジスタがオフするとプリチャージ電圧Vpはビット線に寄生する容量にフローティング状態で保たれる。
次に、例えばメモリセルM0の情報を読み出すには、まず、ワード線W0に選択パルス電圧を印加する(図5の時刻4〜5の間)。このときM0内のMN1がオンしているとすると、ビット線BA0の電位は低下し、ビット線BB0の電位はVddに保たれる。このとき、Y選択信号Y0は“H”レベルで、Yスイッチ(YSAとYSB)がオンしているので、この情報電圧はYスイッチを介してコモンデータ線CDAとCDBに出力される。従って、コモンデータ線CDAとCDBに接続されているセンスアンプ(図示せず)で、CDAとCDBのどちらの電位が高いかを検出し、増幅することによって、読み出しは完了する。また、図5の時刻5〜6の間は、低下したビット線の電位を元に戻すためのビット線リカバリ期間であり、次の動作に対しては、上述したプリチャージ動作に相当する。尚、メモリセルM1からの情報読み出しは、図5の時刻6〜7の間に示したように、M0の場合と全く同様に行うことができる。
次に、例えばメモリセルM0へ情報を書き込むには、ワード線W0に選択パルス電圧を印加し(図5の時刻0〜1の間)、外部からの書き込み情報に応じてビット線BA0又はBB0のどちらか一方の電位をVddから0Vに低下させる。この一連の動作により、M0内のnチャネル型MOSトランジスタMN1とMN2のオンとオフの状態が、外部からの書き込み情報電圧で強制的に置き換えられる。また、図2の時刻1〜2の間は、低下させたビット線の電位を元に戻すためのビット線リカバリ期間であり、次の動作に対しては、上述したプリチャージ動作に相当する。尚、メモリセルM1への情報書き込みは、図5の時刻2〜3の間に示したように、M0の場合と全く同様に行うことができる。
次に、M0の情報をリフレッシュするには、例えばメモリセルM1からの情報読み出し(図5の時刻6〜7の間)の直後のビット線リカバリ時(図5の時刻7〜8の間)にワード線W0に選択パルス電圧を印加する。このとき、Y選択信号Y0は”L”レベルであるためプリチャージ用pチャネル型MOSトランジスタMP5、MP6、MP7がオンしており、かつ、メモリセルが増幅機能を持っているため、リーク電流等で電圧が低下したセル内の記憶ノードは、MP5、MP6、MP7と、記憶情報に応じてMN3又はMN4を介して充電され、初期の電圧に再生されることになる(図中の楕円で囲んだ部分)。また、このとき、選択ワード線W0上の全ての非選択メモリセル(図示せず)についても、それぞれ情報がリフレッシュされている。すなわち、ワード線W0に選択パルス電圧が印加されたとき、全ての非選択メモリセルに対応するプリチャージ用pチャネル型MOSトランジスタ(図示せず)がオンしており、かつ、非選択のメモリセルも増幅機能を持っているため、リーク電流等で電圧が低下したセル内の記憶ノードは、プリチャージ用pチャネル型MOSトランジスタを介して充電され、初期の電圧に再生されている。尚、メモリセルM1及びワード線W1上の全ての非選択メモリセルの情報リフレッシュは、図5の時刻5〜6の間にも示したように、M0及びワード線W0上の全ての非選択メモリセルの場合と全く同様に行うことができる。すなわち、リフレッシュはワード線単位で行われ、選択されたワード線にパルスを印加すると、ワード線上の全てのメモリセルに対して同時にリフレッシュが行われる。これによって、メモリセル内の記憶ノードの電圧は、リーク電流等で低下しても初期の電圧に再生されることになる。全てのワード線を順次選択し続けることによって、結局全てのメモリセルは再生され、チップ全体として記憶情報が保持される。
このようにワード線選択パルスが印加されると、そのワード線上の全てのメモリセルの情報が破壊されてしまうようなことがない。従って、全てのビット線上にセンスアンプを設け、これらセンスアンプで信号電圧を増幅し、それぞれのメモリセルに再書き込みをする必要がない。すなわち読み出し動作時には、選択ワード線上の全てのメモリセルに対して、微小信号の読み出し、増幅、再書き込みといった一連の動作を並列に行う必要がない。また、書き込み時には、書き込み動作に先だって読み出し、増幅を行い、選択ワード線上の全ての非選択セルに対して再書き込み動作を行う必要がない。
また、リフレッシュ動作を、情報読み出し後のビット線リカバリ時に行っているため、リフレッシュを行うために1サイクルを全て使わないようにでき、実効的に読み出し又は書き込みを行うことができないサイクルを無くし、本メモリが適用されたシステムの性能の低下を防止することができる。
図6には、図4に示される擬似SRAMにおける別の動作波形が示される。図5では時刻4〜6の間がセルM0からの0情報読み出しとビット線のリカバリ及びセルM1のリフレッシュ動作であり、時刻6〜8の間がセルM1からの1情報読み出しとビット線のリカバリ及びセルM0のリフレッシュ動作であったのに対し、図6では時刻4〜6の間がセルM0への1情報書き込みとビット線のリカバリ及びセルM1のリフレッシュ動作であり、時刻6〜8の間がセルM1への0情報書き込みとビット線のリカバリ及びセルM0のリフレッシュ動作となる。すなわち、図5では、リフレッシュ動作を情報読み出し後のビット線リカバリ時に行っていたのに対し、図6では、リフレッシュ動作を情報書き込み後のビット線リカバリ時に行っている点のみが異なる。その他については、図5の場合と同じである。
図6においては、M0の情報をリフレッシュするために、例えばメモリセルM1への情報書き込み(図6の時刻6〜7の間)の直後のビット線リカバリ時(図5の時刻7〜8の間)にワード線W0に選択パルス電圧を印加している。このとき、Y選択信号Y0は”L”レベルであるためプリチャージ用pチャネル型MOSトランジスタMP5、MP6、MP7がオンしており、かつ、メモリセルが増幅機能を持っているため、リーク電流等で電圧が低下したセル内の記憶ノードは、MP5、MP6、MP7と記憶情報に応じてMN3又はMN4を介して充電され、初期の電圧に再生されることになる(図中の楕円で囲んだ部分)。また、このとき、選択ワード線W0上の全ての非選択メモリセル(図示せず)についても、それぞれ情報がリフレッシュされている。すなわち、ワード線W0に選択パルス電圧が印加された時、全ての非選択メモリセルに対応するプリチャージ用pチャネル型MOSトランジスタ(図示せず)がオンしており、かつ、非選択のメモリセルも増幅機能を持っているため、リーク電流等で電圧が低下したセル内の記憶ノードは、プリチャージ用pチャネル型MOSトランジスタを介して充電され、初期の電圧に再生されている。尚、メモリセルM1及びワード線W1上の全ての非選択メモリセルの情報リフレッシュは、図6の時刻5〜6の間にも示したように、メモリセルM0への情報書き込みの直後のビット線リカバリ時に行うことができる。すなわち、リフレッシュはワード線単位で行われ、選択されたワード線にパルスを印加すると、ワード線上の全てのメモリセルに対して同時にリフレッシュが行われる。これによって、メモリセル内の記憶ノードの電圧は、リーク電流等で低下しても初期の電圧に再生されることになる。全てのワード線を順次選択し続けることによって、結局全てのメモリセルは再生され、チップ全体として記憶情報が保持される。
以上述べてきたように図6に示される構成においても、ワード線選択パルスが印加されると、そのワード線上の全てのメモリセルの情報が破壊されてしまうようなことがない。従って、全てのビット線上にセンスアンプを設け、これらセンスアンプで信号電圧を増幅し、それぞれのメモリセルに再書き込みをする必要がない。すなわち読み出し動作時には、選択ワード線上の全てのメモリセルに対して、微小信号の読み出し、増幅、再書き込みといった一連の動作を並列に行う必要がない。また、書き込み時には、書き込み動作に先だって読み出し、増幅を行い、選択ワード線上の全ての非選択セルに対して再書き込み動作を行う必要がない。
また、リフレッシュ動作を、情報書き込み後のビット線リカバリ時に行っているため、リフレッシュを行うために1サイクルを全て使わないようにでき、実効的に読み出し又は書き込みを行うことができないサイクルを無くし、メモリを用いたシステムの性能の低下を防止することができる。
図1には、図10に示される擬似SRAMにおけるメモリセルアレイMCA及び列選択回路YSWの主要構成が示され、図7にはそのメモリセルアレイの動作波形が示される。
図1が図4と異なる点は、図4ではメモリセル内の記憶ノードとビット線との接続をnチャネル型MOSトランジスタで行っていたのに対し、図1では、記憶ノードとビット線との接続をpチャネル型MOSトランジスタで行っている点である。また、これに伴ない、図7ではワード線W0、W1の選択パルスの極性が図5の極性と逆になっている。その他については、図4と図1及び図5と図7は同じなので、以下、メモリセル内の記憶ノードとビット線とを接続するトランジスタについて説明する。
図4において、メモリセルM0の情報をリフレッシュするためには、ワード線W0に選択パルス電圧を印加する。このとき、リーク電流等で電圧が低下したセル内の記憶ノードは、pチャネル型MOSトランジスタMP5、MP6、MP7と記憶情報に応じてnチャネル型MOSトランジスタMN3又はMN4を介して充電され、初期の電圧に再生されることになる。ここで、MN3がMN4がnチャネル型MOSトランジスタの場合は、記憶ノードの電圧は厳密には、Vdd−Vt(Vtはnチャネル型MOSトランジスタのしきい電圧)までしか充電されない。Vt<<Vddの場合は特に不都合ないが、VtがVdd/2程度より大きくなると不都合が発生する。例えば、Vt>Vdd/2の場合は、再生後の記憶ノードの電圧Vmは、次式によって示される。
Vm=Vdd−Vt<Vdd/2<Vt
すなわち、MN1又はMN2のゲート電圧がVtより小さくなるため、メモリセルが増幅機能を持たなくなり、記憶ノードが初期の電圧に再生されなくなってしまう。
一方、メモリセルを構成するnチャネル型MOSトランジスタMN1、MN2のリーク電流は、前述したようにメモリセル内の記憶ノードの電圧を低下させるため、極力小さくする必要がある。もしこのリーク電流が大きいと、頻繁にリフレッシュを行う必要が発生し、メモリの消費電力を増大させてしまう。また、メモリセルを構成するnチャネル型MOSトランジスタMN3、MN4のリーク電流が大きいと、経路Vdd−MP5−BA0−MN3−MN1−グランド又は経路Vdd−MP6−BB0−MN4−MN2−グランドに流れるリーク電流が増加し、やはりメモリの消費電力を増大させてしまう。このため、これらnチャネル型MOSトランジスタのしきい電圧Vtはある程度大きく設定する必要がある。また、電源電圧Vddは、MOSトランジスタの微細化と共に、年々小さくなってきている。従って、今後Vtが電源電圧Vdd/2程度より大きくなる可能性は極めて高い。例えば、Vt=0.75Vの場合は、Vddが1.5Vより小さいと、この不都合を発生する。故に、メモリセルに供給される電源電圧Vddはメモリセルを構成するトランジスタのしきい値電圧の2倍以上とするのが望ましい。
図1では、記憶ノードとビット線との接続をpチャネル型MOSトランジスタで行っているので、再生後の記憶ノードの電圧Vmは、Vm=Vddとなり、VtがVdd程度より大きくなければ、上記不都合は発生しない。従って、例えばVddを1.5Vより小さくすることができる。
図8には、図1に示されるメモリ回路の別の動作波形が示される。
記憶ノードとビット線との接続をpチャネル型MOSトランジスタMP3,MP4で行っているため、それに伴ない、図8ではワード線W0、W1の選択パルスの極性が図6の極性と逆になっている。
ここで、上記擬似SRAMの比較対象とされる回路として、現在最も一般的なメモリである、1個のnチャネル型MOSトランジスタを用いた1トランジスタセルで構成されたDRAMの基本動作を図2、図3を用いて説明する。尚、データ線B0の最大電圧は外部電源電圧Vddに等しい場合もあるし、Vddを降圧した電圧を使う場合もあるが、説明の便宜上、以下の説明ではVddとする。
メモリセル動作の前にプリチャージ動作が行われ、データ線B0がある一定のプリチャージ電圧Vpに初期設定される(図3の例えば時刻3.5〜4の間)。このVpはVdd/2に設計されるのが一般的である。このプリチャージ動作は、プリチャージ用スイッチPCSWをオンすることにより行われ、PCSWがオフするとプリチャージ電圧Vpはデータ線容量CBにフローティング状態で保たれる。
次に、例えばメモリセルM0の情報を読み出すには、まず、ワード線W0に選択パルス電圧を印加する(図3の時刻4〜5.5の間)。このときM0内のキャパシタCSの情報電圧(Vdd又は0)に応じた信号電圧Vsが、プリチャージ電圧Vpを基準として正負の形でデータ線B0に現れる。この信号電圧Vsは、次式によって示される。
Vs=CS/(CS+CD)×Vdd/2
一般にCS<<CDなので、Vsは微小電圧であり、このVsはセンスアンプSAによって増幅される。このSAはプリチャージ電圧Vpを基準として動作し、Vs>VpならばセンスアンプSAの出力はVdd、Vs<VpならばセンスアンプSAの出力は0となる。この増幅した情報電圧をYスイッチ(YS)をオンにしてコモンデータ線CDAに出力することによって、読み出しは完了する。このとき、選択ワード線上の全ての非選択メモリセル(図示せず)の情報もそれぞれのデータ線に読み出され、それぞれのアンプで増幅されている。ここで注目すべき点は、ワード線選択パルスが印加されると、そのワード線上の全てのメモリセルの情報が破壊されてしまう点である。すなわち、選択パルスが印加されると情報電圧はVddから2×Vsに激減し、情報が破壊されたのと等しくなる。そこで、全てのデータ線上にセンスアンプを設け、これらセンスアンプで同時に信号電圧Vsを増幅し、それぞれのメモリセルに再書き込みしなければならない。従って読み出し動作時には、選択ワード線上の全てのメモリセルに対して、微小信号の読み出し、増幅、再書き込みといった一連の動作が並列に行われ、その中の選択したメモリセルに対応したデータ線の情報だけが、読み出し情報として外部に取り出される。
次に、例えばメモリセルM0へ情報を書き込むには、ワード線W0に選択パルス電圧を印加し(図3の時刻0〜1.5の間)、データ線B0にVdd又は0のいずれかの情報電圧を印加する。しかし、上述したように、ワード線選択パルスを印加したことによる非選択セルの情報破壊を防止しなければならないので、書き込みに先だって読み出しが行われる。すなわち、まずW0上の全てのメモリセルに対して上述した読み出し動作を行い、それぞれのデータ線にセル増幅電圧を一旦保持する。その後、Yスイッチ(YS)をオンにして、選択したデータ線B0をコモンデータ線CDAに接続し、データ線B0上の増幅電圧を外部からの書き込み情報電圧で強制的に置き換えて、選択セルのキャパシタに入力する。このとき、他の非選択データ線の増幅電圧は、それぞれの非選択セルに同時に再書き込みされる。以上から選択セルの読み出しあるいは書き込み動作によらず、同じワード線上の非選択メモリセルでは、微小信号の読み出し、増幅、再書き込み動作が行われていることになる。
次に、DRAMのリフレッシュ動作は、上述したセル読み出し動作を全てのワード線に対して順次行うことで実現できる(例えば、M0のリフレッシュは図3の時刻8〜9.5の間。M1のリフレッシュは図3の時刻10〜11.5の間)。すなわち、リフレッシュはワード線単位で行われ、選択されたワード線にパルスを印加するとワード線上の全てのメモリセルに対して、微小信号の読み出し、増幅、再書き込みが行われ、そのワード線上の全てのメモリセルが同時にリフレッシュされる。これによって、メモリセル内の記憶ノードの電圧は、リーク電流等で低下しても初期の電圧に再生されることになる。全てのワード線を順次選択し続けることによって、結局全てのメモリセルは再生され、チップ全体として記憶情報が保持される。
しかしながら、上記DRAMでは、メモリセル内の記憶ノードの電圧がリーク電流等で低下して、情報破壊が起こるのを防止するために、全てのワード線を順次選択し続け、全てのメモリセルをリフレッシュする必要がある。このため、リフレッシュを行っているサイクルには、読み出し又は書き込みを行うことができず、このDRAMを用いたシステムの性能を低下させてしまう。
これに対して、上記擬似SRAM100においては、読み出し動作時には、選択ワード線上の全てのメモリセルに対して、微小信号の読み出し、増幅、再書き込みといった一連の動作を並列に行う必要がない。また、書き込み時には、書き込み動作に先だって読み出し、増幅を行い、選択ワード線上の全ての非選択セルに対して再書き込み動作を行う必要がない。また、リフレッシュ動作を、情報書き込み後のビット線リカバリ時に行っているため、リフレッシュを行うために1サイクルを全て使わないようにでき、実効的に読み出し又は書き込みを行うことができないサイクルを無くし、メモリを用いたシステムの性能の低下を防止することができる。
図20には、図10におけるメモリセルアレイMCA、及び列選択回路YSWの別の構成例が示される。
図20に示されるようにメモリセルアレイMCAは、複数のワード線W0〜W511と、それに交差するように設けられた相補ビット線BA0,BB0〜BA15,BB15と、上記複数のワード線W0〜W511と上記相補ビット線BA0,BB0〜BA15,BB15との交差箇所に配置された複数のメモリセルM00〜Mmnとを含んで成る。このメモリセルは特に制限されないが、ワード線に対応して512列設けられ、相補ビット線に対応して16列設けられる。上記複数のメモリセルM00〜Mmnは互いに同一構成とされ、そのうちの一つであるM00についての構成例が代表的に示されるように、駆動MOSトランジスタMN1,MN2と、選択MOSトランジスタMP3,MP4とが結合されて成る。駆動MOSトランジスタMN1,MN2はnチャネル型MOSトランジスタとされ、選択MOSトランジスタMP3,MP4はpチャネル型MOSトランジスタとされる。駆動MOSトランジスタMN1,MN2におけるソース電極は、グランドラインGND(Vss)に共通接続される。駆動MOSトランジスタMN1のドレイン電極は、駆動MOSトランジスタMN2のゲート電極に結合されるとともに、選択MOSトランジスタMP3を介してビット線BA0に結合される。同様に、駆動MOSトランジスタMN2のドレイン電極は、駆動MOSトランジスタMN1のゲート電極に結合されるとともに、選択MOSトランジスタMP4を介してビット線BB0に結合される。選択MOSトランジスタMP3,MP4におけるゲート電極は、ワード線W0に結合され、このワード線W0が選択レベル(“L”レベル)に駆動されて導通された状態で、当該メモリセルへの書き込み及び読み出しが可能とされる。上記駆動MOSトランジスタMN1,MN2のゲートサイズW/Lは4.5とされ、選択MOSトランジスタMP3,MP4のゲートサイズW/Lは6.8とされる。
列選択回路YSWは、上記相補ビット線BA0,BB0〜BA15,BB15に対応して設けられた複数のスイッチ回路SW0〜SWnを含む。この複数のスイッチ回路SW0〜SWnは互いに同一構成とされ、そのうちの一つであるSW0についての構成が代表的に示されるように、相補ビット線BA0,BB0をプリチャージするためのpチャネル型MOSトランジスタMP5,MP6と、相補ビット線BA0,BB0をイコライズするためのpチャネル型MOSトランジスタMP7と、列アドレスデコーダYDECの出力信号であるY選択信号Y0に基づいて相補ビット線BA0,BB0を選択的にコモンデータ線CDA,CDBに結合させるためのYスイッチ191,192と、このYスイッチ191,192を駆動するためのインバータINV3とを含んで成る。ビット線のプリチャージを速やかに行うには十分なプリチャージ電流を供給する必要があるため、上記pチャネル型MOSトランジスタMP5〜MP6のゲートサイズW/Lは63とされ、nチャネル型MOSトランジスタMN1,MN2やpチャネル型MOSトランジスタMP3,MP4に比べて大きく設定される。
図9には、メモリセルの別の構成例が示される。
クロスカップル接続された2個のMOSトランジスタがpチャネル型MOSトランジスタの場合は、記憶ノードとビット線との接続をnチャネル型MOSトランジスタにし、メモリセル周りの電位関係を逆にすれば良い。
図21には、上記擬似SRAMの別の構成例が示される。
図21に示される構成が図10と異なるのは、ダミーワード線とダミービット線との交差する箇所にダミーメモリセルを配置して成るダミーメモリセルアレイDMCA、上記ダミーワード線を選択レベルに駆動するための信号を生成するためのダミーアドレスデコーダDDEC、上記ダミーデータ線を選択するためのダミー列選択回路DYSW、ダミーデータの入出力を可能とするダミーデータ入出力回路DDIO、上記ダミービット線のレベルを検出可能なダミービット線レベル検出回路BLLDを設けることにより、リフレッシュ時に印加するワード線選択パルスのタイミングを精度よく設定可能にした点にある。
リフレッシュ動作を情報書き込み後のビット線リカバリ時に行う場合、リフレッシュ動作をあまり早く開始すると、リフレッシュを行おうとしているメモリセルに対して、誤書き込みを行ってしまう可能性があるため、ビット線リカバリが開始され、ビット線のレベルがある程度高くなった後に、リフレッシュ動作を開始する必要がある。このため、リフレッシュを行うサイクルにダミーアドレスデコーダDDEC、ダミー列選択回路DYSW、ダミーデータ入出力回路DDIOでダミーメモリセルアレイDMCA内のダミーメモリセル(図示せず)に対して、本体のメモリセルと同じタイミングで書き込み動作を行う。次に、この書き込み後のビット線リカバリ時に、ダミーメモリセルアレイDMCA内のダミービット線(図示せず)のレベルをダミービット線レベル検出回路BLLDで検出し、ビット線がある程度高いレベルになったら、ワード線ドライバXDRに対して制御信号FBによってリフレッシュ用ワード線選択パルスの発生を許可する。
このようにすれば、ビット線のレベルが、ある程度高くなった後にリフレッシュ動作を開始することができ、リフレッシュ動作による誤書き込みを排除することができる。
図22には、図21に示したダミーアドレスデコーダDDEC、ダミーメモリセルアレイDMCA、ダミー列選択回路DYSW、ダミーデータ入出力回路DDIO、ダミービット線レベル検出回路BLLDの構成例が示される。
ダミーメモリセルアレイDMCAは、ダミーメモリセルDM00〜DMm0、ダミービット線DBA0,DBB0等を含んで成る。個々のダミーメモリセルDM00〜DMm0は、メモリセルアレイMCAを構成するモリセルと同様に、2個の駆動MOSトランジスタと、2個の選択MOSトランジスタとが結合されて成る。そして、上記2個の駆動MOSトランジスタはnチャネル型MOSトランジスタとされ、上記2個の選択MOSトランジスタはpチャネル型MOSトランジスタとされる。
ダミーアドレスデコーダDDECは、入力されたクロック信号CKを分周するための分周期DIVと、ダミーワード線を駆動するためのダミーワード線ドライバDXDRと、ダミー列選択回路DYSWの動作制御信号を生成するためのダミー列アドレスデコーダDYDECとを含んで成る。このダミーアドレスデコーダDDECは、ダミー列選択回路DYSW、ダミーデータ入出力回路DDIOと共に、リフレッシュを行うサイクルにダミーメモリセルDM00に対して書き込み動作を行う。
ダミー列選択回路DYSWは、上記ダミー列アドレスデコーダDYDECの出力信号に基づいて上記ダミービット線をプリチャージするためのプリチャージ回路PCSWや、上記ダミー列アドレスデコーダDYDECの出力信号に基づいてダミーデータ線をコモンデータ線CDA,CDBに選択的に結合するためのスイッチ回路YSA0,YSB0を含んで成る。
ダミーデータ入出力回路DDIOは、ダミーライトイネーブル信号に基づいて活性化されて、入力端子DDIからの入力データを増幅するためのライトアンプWRITE−AMP、コモンデータ線CDA,CDBをプリチャージするためのプリチャージ回路を含んで成る。
ダミービット線レベル検出回路BLLDは、特に制限されないが、2個のインバータが直列接続されて成り、書き込み後のビット線リカバリ時に、ダミービット線DBA0のレベルを検出する機能を有し、このビット線がある程度高いレベルになったら、リフレッシュ用ワード線選択パルスの発生を許可するリフレッシュ許可信号FBをアサートする。このリフレッシュ許可信号FBはXDRに伝達される。
図23には、図22に示されるダミービット線DBA0、リフレッシュ用ワード線選択パルスの発生を許可する制御信号FB等の動作タイミングが示される。本例では、ダミービット線DBA0のレベルがVBRより高くなると、リフレッシュ許可信号FBが“H”レベルになるように設計されている。従って、リフレッシュアドレス用メインデコーダ/ワード線ドライバXR−DECODER/DRIVERの出力信号V1は、リフレッシュ許可信号FBが“H”レベルに切り換わった後に有効となり、実効的なリフレッシュ用ワード線選択パルスはV2の波形となる。
図24には、図10に示される行アドレスデコーダXDEC、リフレッシュアドレスデコーダXRDEC、ワード線ドライバXDRの別の構成例が示される。本図でX−PRE−DECODERは行アドレスプリデコーダ、X−DECODER/DRIVERは行アドレスメインデコーダ/ワード線ドライバである。また、XR−PRE−DECODERはリフレッシュアドレスプリデコーダ、XR−DECODER/DRIVERはリフレッシュアドレスメインデコーダ/ワード線ドライバである。図17では、リフレッシュを行うワード線が1本であったのに対し、図24に示される構成では、例えばリフレッシュアドレスメインデコーダ/ワード線ドライバXR−DECODER/DRIVER(0)の出力信号と、行アドレスメインデコーダ/ワード線ドライバX−DECODER/DRIVERとの論理演算によりW0〜W7を生成し、同様に、リフレッシュアドレスメインデコーダ/ワード線ドライバXR−DECODER/DRIVER(1)の出力信号と、行アドレスメインデコーダ/ワード線ドライバX−DECODER/DRIVERとの論理演算によりW8〜W15を生成生成することにより、8本のワード線例えばW0〜W7、W8〜W15をそれぞれ同時にリフレッシュするようにしている。このように複数のワード線を同時にリフレッシュすると、その分リフレッシュサイクルを長くでき、従って消費電力を低減できる。
図25には、図24における行アドレスデコーダXDEC、リフレッシュアドレスデコーダXRDEC、ワード線ドライバXDRの構成例が示される。本図でX−ADDRESS BUFFERは行アドレス入力回路であり、X0〜X8は行アドレス信号、CKBはアドレス信号を取り込むタイミングを決めるクロック信号である。X−PRE−DECODERは行アドレスプリデコーダ、X−DECODER/DRIVERは行アドレスメインデコーダ/ワード線ドライバである。また、RAGは既に述べたリフレッシュアドレス発生回路である。また、XR−ADDRESS BUFFERはリフレッシュアドレス入力回路であり、XR0〜XR5はリフレッシュアドレス信号、CKBRはリフレッシュアドレス用クロック信号である。XR−PRE−DECODERはリフレッシュアドレスプリデコーダ、XR−DECODER/DRIVERはリフレッシュアドレスメインデコーダ/ワード線ドライバである。
図26は、図10における行アドレスデコーダXDEC、リフレッシュアドレスデコーダXRDEC、ワード線ドライバXDRの別の構成例が示される。本例においても、図24と同様に、8本のワード線を同時にリフレッシュするようにしている。このように複数のワード線を同時にリフレッシュすると、その分リフレッシュサイクルを長くでき、従って消費電力を低減できる。さらに、本例のように、同時に選択するワード線を分散させると(本例ではワード線64本毎に1本選択するようにXR−DECODER/DRIVER(0)〜XR−DECODER/DRIVER(63)とゲートが結合される)、リフレッシュ時にビット線に流れる電流の集中を回避できるので、ノイズの低減、配線のエレクトロマイグレーションによる断線の防止等の効果がある。
図27に示されるように、図24のリフレッシュアドレスプリデコーダXR−PRE−DECODERの代りに、クロック信号を分周する分周器DIVと、この分周器DIVの出力信号に同期して選択信号をシフトするシフトレジスタSFTRとを設け、シフトレジスタSFTRの出力信号に基づいて、リフレッシュするワード線を選択するようにしても良い。このようにすると、図10におけるリフレッシュアドレス発生回路RAGや、リフレッシュアドレスデコーダXRDECが不要になるので、その分、面積の低減や消費電力の低減を図ることができる。この場合、本発明における制御手段は、上記分周器DIVやシフトレジスタSFTRを含んで構成される。
図28には、上記リフレッシュアドレス発生回路RAGの別の構成例が示される。例えば図11では、アドレス比較回路CMPを設け、情報読み出し又は情報書き込みを行うアドレスと、リフレッシュアドレスとを比較し、アドレスが一致する場合にはリフレッシュを行う必要がないので、リフレッシュアドレス用クロック信号CKBRの出力を禁止するようにしていたが、本例では、アドレス比較回路CMPを省略し、アドレスが一致する場合にもリフレッシュを行うようにしている。このようにすると、アドレス比較回路CMPが不要になるので、その分、面積の低減や消費電力の低減を図ることができる。
図29には、上記メモリセルM0の具体的な構成例が示される。尚、本図に示す4個の「+」印で囲んだ矩形の領域は、メモリセル1個の占有領域を示しているが、この「+」印は図を解り易くするために示した印であり、実際に半導体基板上に形成されるものではない。また、本図は、メモリセルを構成する主要な導電層とそれらの接続領域のみを示しており、導電層間に形成される絶縁膜などは省略してある。本図においてLは半導体活性領域であり、MN1、MN2、MP3、MP4は、それぞれ図1のnチャネル型MOSトランジスタMN1、MN2、pチャネル型MOSトランジスタMP3、MP4のゲート電極部分を示している。また、CNT1はpチャネル型MOSトランジスタのドレインと導電層とを接続するコンタクト領域であり、CNT2は、nチャネル型MOSトランジスタのドレインと導電層とを接続するコンタクト領域である。BA、BBは、pチャネル型MOSトランジスタのソースとビット線とを接続するコンタクト領域であり、VSSは、nチャネル型MOSトランジスタのソースと電源線とを接続するコンタクト領域である。また、WLはワード線を示している。本セルの上下に、本セルを180度回転したパターンのメモリセルを配置すると、BA、BBは上側の隣接セルと共有化でき、VSSは下側の隣接セルと共有化できる。このように、パターンの一部を隣接セルと共有化するとメモリセルサイズを縮小できるという効果がある。
図30には、上記メモリセルM0の別な構成例が示される。尚、本図に示す4個の「+」印で囲んだ矩形の領域は、メモリセル1個の占有領域を示しているが、この「+」印は図を解り易くするために示した印であり、実際に半導体基板上に形成されるものではない。また、本図は、メモリセルを構成する主要な導電層とそれらの接続領域のみを示しており、導電層間に形成される絶縁膜などは省略してある。本図においてLは半導体活性領域であり、MN1、MN2、MP3、MP4は、それぞれ図1におけるnチャネル型MOSトランジスタMN1、MN2、pチャネル型MOSトランジスタMP3、MP4のゲート電極部分を示している。またCNT1はpチャネル型MOSトランジスタのドレインと導電層とを接続するコンタクト領域であり、CNT2はnチャネル型MOSトランジスタのドレインと導電層とを接続するコンタクト領域である。BA、BBはpチャネル型MOSトランジスタのソースとビット線とを接続するコンタクト領域であり、VSSはnチャネル型MOSトランジスタのソースと電源線とを接続するコンタクト領域である。WLはワード線を示している。本セルの上下に、本セルを180度回転したパターンのメモリセルを配置すると、BA、BBは上側の隣接セルと共有化できる。また、コンタクト領域VSSは左右の隣接セルと共有化できる。このように、パターンの一部を隣接セルと共有化するとメモリセルサイズを縮小できる。
図31には、上記メモリセルM0の別の構造例が示される、尚、本図に示す4個の「+」印で囲んだ矩形の領域は、メモリセル1個の占有領域を示しているが、この「+」印は図を解り易くするために示した印であり、実際に半導体基板上に形成されるものではない。また、本図は、メモリセルを構成する主要な導電層とそれらの接続領域のみを示しており、導電層間に形成される絶縁膜などは省略してある。本図においてLは半導体活性領域であり、MN1、MN2、MP3、MP4は、それぞれ図1のnチャネル型MOSトランジスタMN1、MN2、pチャネル型MOSトランジスタMP3、MP4のゲート電極部分を示している。CNT1はpチャネル型MOSトランジスタのドレインと導電層とを接続するコンタクト領域であり、CNT2はnチャネル型MOSトランジスタのドレインと導電層とを接続するコンタクト領域である。BA、BBはpチャネル型MOSトランジスタのソースとビット線とを接続するコンタクト領域であり、VSSはnチャネル型MOSトランジスタのソースと電源線とを接続するコンタクト領域である。また、WLはワード線を示している。
図32には、上記メモリセルM0の別の構造例が示される。尚、本図に示す4個の「+」印で囲んだ矩形の領域は、メモリセル1個の占有領域を示しているが、この「+」印は図を解り易くするために示した印であり、実際に半導体基板上に形成されるものではない。また、本図は、メモリセルを構成する主要な導電層とそれらの接続領域のみを示しており、導電層間に形成される絶縁膜などは省略してある。本図においてLは半導体活性領域であり、MN1、MN2、MP3、MP4は、それぞれ図1のnチャネル型MOSトランジスタMN1、MN2、pチャネル型MOSトランジスタMP3、MP4のゲート電極部分を示している。CNT1はpチャネル型MOSトランジスタのドレインと導電層とを接続するコンタクト領域であり、CNT2はnチャネル型MOSトランジスタのドレインと導電層とを接続するコンタクト領域である。BA、BBはpチャネル型MOSトランジスタのソースとビット線とを接続するコンタクト領域であり、VSSはnチャネル型MOSトランジスタのソースと電源線とを接続するコンタクト領域である。WLはワード線を示している。本セルの上下に、本セルと線対称となるパターンのメモリセルを配置すると、BA、BB、VSSは上下の隣接セルと共有化できる。このように、パターンの一部を隣接セルと共有化するとメモリセルサイズを縮小できるという効果がある。
図33には、上記メモリセルM0の別の構成例が示され、図34には、図33のA−A’線切断断面が示される。尚、図33に示す4個の「+」印で囲んだ矩形の領域は、メモリセル1個の占有領域を示しているが、この「+」印は図を解り易くするために示した印であり、実際に半導体基板上に形成されるものではない。また、図33は、メモリセルを構成する主要な導電層とそれらの接続領域のみを示しており、導電層間に形成される絶縁膜などの図示は省略してある。
例えばp型の単結晶シリコンからなる半導体基板(以下、「基板」という)SUBの主面には、p型ウェルWELLが形成されている。このp型ウェルWELLの素子分離溝によって周囲を規定された活性領域Lには、メモリセルM0の一部を構成する2個の駆動MOSトランジスタMN1、MN2が形成されている。素子分離溝には、例えばシリコン酸化膜などからなる絶縁膜が埋め込まれ、素子分離部を構成する。
図33に示すように、活性領域Lは、図の縦方向(Y方向)に延在する長方形の平面パターンを有しており、メモリセル1個の占有領域には、2個の活性領域L、Lが互いに平行に配置されている。2個の駆動MOSトランジスタMN1、MN2のうち、一方のMN1は、一方の活性領域Lに形成され、他方のMN2は、他方の活性領域Lに形成されている。
また、一方の活性領域Lは、上方向に隣接する一方のメモリセルの活性領域Lの一方と一体に形成され、他方の活性領域Lは、下方向に隣接する他方のメモリセルの活性領域Lの一方と一体に形成される。
さらに、上下方向に隣接するメモリセルの駆動MOSトランジスタMN1、MN2間はその平面パターンが図の横方向の境界線に対して線対称になるように構成され、左右方向に隣接するメモリセルの駆動MOSトランジスタMN1、MN2間はその平面パターンが点対称になるように構成される。これにより、メモリセルサイズを縮小することができる。
図34に示すように、駆動MOSトランジスタMN1、MN2のそれぞれは、主としてp型ウェルWELLの表面に形成されたゲート絶縁膜GOXと、ゲート絶縁膜GOXの上部に形成されたゲート電極Gと、ゲート電極Gの両側のp型ウェルに形成されたn+型半導体領域N+(ソース、ドレイン)とによって構成されている。駆動MOSトランジスタMN1、MN2のそれぞれのゲート電極Gは、例えばn型多結晶シリコンを主体とする導電膜で構成されており、活性領域(L)の延在方向上下方向と直交する左右方向に延在する長方形の平面パターンを有している。すなわち、駆動MOSトランジスタMN1、MN2は、チャネル幅方向が左右方向と一致し、チャネル長方向が上下方向と一致しするように構成される。
図33及び図34に示されるように、メモリセルM0の他の一部を構成する2個の縦型MOSトランジスタMP3、MP4は、上記駆動MOSトランジスタMN1、MN2の上方に形成されている。縦型MOSトランジスタMP3は、MN1の上方に形成され、MN1と重なるように配置されている。縦型MOSトランジスタMP4は、MN2の上方に形成され、MN2と重なるように配置されている。
また、メモリセルのMP3及びMN1は、MP4及びMN2と、4個の「+」印で囲んだ矩形の領域の中心に対して点対称の位置に配置されている。これにより、メモリセルサイズを縮小することができる。
MP3、MP4のそれぞれは、主として下部半導体層DV、中間半導体層IV及び上部半導体層SVがこの順に基板の主面に対して垂直方向に積層され、かつ平面パターンが四角柱状(又は楕円柱状)の積層体Pと、この積層体Pの側壁の表面に形成されたゲート絶縁膜GOXと、積層体Pの側壁を取り囲んで覆うように形成されたゲート電極GVとによって構成されている。
ゲート絶縁膜GOXは、例えばシリコン酸化膜で構成され、800℃以下の低温熱酸化(例えばwet酸化)又はCVD(Chemical Vapor Deposition)法で形成された単層膜、或いは低温熱酸化膜とCVD膜との積層膜で構成される。このように、ゲート絶縁膜GOXを低温プロセスで形成することにより、しきい値(Vth)などの縦型MOSトランジスタのばらつきを低減できる。
ゲート電極GVは、例えばシリコン膜で構成され、n型多結晶シリコンから成る。積層体Pの下部半導体DVは、p型のシリコン膜、例えばp型の多結晶シリコンから成り、縦型MOSトランジスタのソース、ドレインの一方を構成している。中間半導体層IVは、特に制限されないが、ノンドープのシリコン膜、例えばノンドープの多結晶シリコンからなり、実質的に縦型MOSトランジスタの基板を構成し、その側壁はチャネル領域を構成している。上部半導体層SVは、p型のシリコン膜、例えばp型の多結晶シリコン膜から成り、縦型MOSトランジスタのソース、ドレインの他方を構成している。また、上部半導体層SVは、縦型MOSトランジスタの上部に形成され、前記積層体Pの上部を、前記積層体Pを横切るように延在して配置された相補性ビット線BA、BBに電気的に接続される。すなわち、縦型MOSトランジスタは、pチャネル型MOSトランジスタで構成されている。尚、この縦型MOSトランジスタは、下部半導体層DVがソース、ドレインの一方を構成し、上部半導体層SVがソース、ドレインの他方を構成しているが、以下の説明では、便宜上、下部半導体層DVをソース、上部半導体層SVをドレインと定義する。
このように、縦型MOSトランジスタは、ソース・基板(チャネル領域)・ドレインが基板の主面に対して垂直方向に積層され、チャネル電流が基板の主面に対して垂直方向に流れる、いわゆる縦型チャネルMOSトランジスタを構成する。すなわち、縦型MOSトランジスタのチャネル長方向は基板の主面に対して垂直となる方向であり、チャネル長は基板の主面に対して垂となる方向における下部半導体層DVと上部半導体層SVとの間の長さで規定される。縦型MOSトランジスタのチャネル幅は四角柱状の積層体の側壁一周の長さで規定される。これにより、縦型MOSトランジスタのチャネル幅を大きくすることができる。
また、縦型pチャネルMOSトランジスタは、ゲート電極GVに電源電圧(Vdd)が印加されたオフ状態において、縦型MOSトランジスタの基板である中間半導体層IVが完全に空之化する完全空之化SOI(Silicon−On−Insulator)−縦型MOSトランジスタで構成されているので、オン電流(ION(P))に比べてオフリーク電流(IOFF(P))を低減できるため、メモリセルを構成できる。縦型pチャネルMOSトランジスタの閾値(Vth)の制御は、ゲート電極GVの仕事関数によって行ない、例えば、ゲート電極をp型シリコン膜(p型多結晶シリコン膜)、p型SiGe膜、ノンドープSiGe膜、n型SiGe膜、高融点金属膜で構成することができる。また、中間半導体層IVとしてノンドープのシリコン膜を開示しているが、これに限らず、中間半導体層にn型又はp型の不純物を導入(チャネルドーピング)し、基板の主面に対して垂直方向においてチャネル不純物のプロファイルを調整することにより、縦型MOSトランジスタの基板である中間半導体層を完全に空之化し、オン電流(ION(P))に比べてオフリーク電流(IOFF(P))を低減できる。
図34に示されるように、縦型MOSトランジスタMP3の下部半導体層(ソース)DVは、その下部に形成された接続用導電層と、さらにその下部に形成されたコンタクトホール内のプラグPLGとを介して駆動MOSトランジスタMN1のn+型半導体領域(ドレイン)N+に電気的に接続されている。また、プラグPLGは、駆動MOSトランジスタMN2のゲート電極Gにも接続されている。図34には示していないが、縦型MOSトランジスタMP4の下部半導体層(ソース)DVと駆動MOSトランジスタMN2のn+型半導体領域(ドレイン)とを接続するコンタクトホール内のプラグは、駆動MOSトランジスタMN1のゲート電極Gにも接続されている。すなわち、メモリセルに形成された2個のコンタクトホール、コンタクトホール内のプラグは、駆動MOSトランジスタと縦型MOSトランジスタとを交差結合する導電層として機能している。接続用導電層は、例えばWシリサイド(WSi2)を主体とする金属膜で構成され、プラグは、例えばW(タングステン)を主体とする金属膜で構成されている。
このように、本メモリは、2個の駆動MOSトランジスタ及び2個の縦型MOSトランジスタでメモリセルを構成し、縦型MOSトランジスタを駆動MOSトランジスタの上方に形成すると共に、駆動MOSトランジスタと重なるように配置している。この構成により、メモリセルの占有面積は、実質的に2個の駆動MOSトランジスタの占有面積に等しくなるので、6個のMOSトランジスタで構成された同一デザインルールの完全CMOS型メモリセルに比べて約3分の1となる。
また、本メモリは、pチャネル型の縦型MOSトランジスタをnチャネル型の駆動MOSトランジスタの上に形成するので、pチャネル型の負荷MOSトランジスタを基板のn型ウェルに形成する完全CMOS型メモリセルと異なり、メモリセル1個の占有領域内にp型ウェルとn型ウェルとを分離する領域が不要である。従って、メモリセルの占有面積はさらに縮小され、6個のMOSトランジスタで構成された同一デザインルールの完全CMOS型メモリセルの約4分の1程度となるので、高速、大容量のメモリを実現することができる。
図35には、上記メモリセルM0のソフトエラーを低減するために、メモリセル内の記憶ノードに容量を付加した例が示される。以上の例で述べてきたメモリセルは4個のトランジスタで構成されるため、6個のトランジスタで構成されるメモリセルに比べ、メモリセルの蓄積電荷が小さい。従って、4個のトランジスタで構成されるメモリセルでは、ソフトエラーが発生しやすい。同図(a)は、2つある記憶ノードのそれぞれにグランドGNDとの間に容量C1,C2を挿入した例を示しており、各容量値をCとすると、メモリセルの蓄積電荷Qmは、Qm=2×C×Vddとなる(ただしここでは、容量C以外の寄生容量による蓄積電荷分は含んでいない)。尚、容量C1,C2は、高電位側電源(Vdd)に結合させても良い。
同図(b)は、2つの記憶ノードの間に容量Cを挿入した例を示しており、その容量値をCとすると、メモリセルの蓄積電荷Qmは、Qm=2×C×Vddとなる。すなわち、同図(b)ではミラー効果により、容量1個で同図(a)の容量2個分の蓄積電荷を蓄えることができ、その分メモリサイズを縮小できる。さらに同図(c)では、駆動MOSトランジスタのソースとゲートの間に容量を挿入した例を示しており、その容量値をCとすると、メモリセルの蓄積電荷Qmは、Qm=4×C×Vddとなる。すなわち、同図(c)では同図(a)又は(b)の2倍の蓄積電荷を蓄えることができ、その分、ソフトエラーを低減できるという効果がある。
図36には、上記メモリセルM0の別の構成例が示され、図37には、図36のB−B’線切断断面が示される。尚、図36に示す4個の「+」印で囲んだ矩形の領域は、メモリセル1個の占有領域を示しているが、この「+」印は図を解り易くするために示した印であり、実際に半導体基板上に形成されるものではない。また、図36は、メモリセルを構成する主要な導電層とそれらの接続領域のみを示しており、導電層間に形成される絶縁膜など示は省略してある。
図36、図37が図33、図34と大きく異なる点は、図36、図37では、メモリセルM0の一部を構成する2個の駆動MOSトランジスタMN1、MN2が、上記選択MOSトランジスタMP3、MP4の上に形成されている点である。縦型MOSトランジスタMN1は、MP3の上に形成され、MP3と重なるように配置されている。また、縦型MOSトランジスタMN2は、MP4の上方に、MP4と重なるように配置されている。
メモリセルのMP3及びMN1は、MP4及びMN2と、4個の「+」印で囲んだ矩形の領域の縦の中心線に対して線対称の位置に配置されている。これにより、メモリセルサイズを縮小することができる。
MN1、MN2のそれぞれは、主として下部半導体層DV、中間半導体層IV及び上部半導体層SVがこの順に基板の主面に対して垂直方向に積層され、かつ平面パターンが四角柱状(又は楕円柱状)の積層体(P)と、積層体(P)の側壁の表面に形成されたゲート絶縁膜GOXと、積層体(P)の側壁を取り囲んで覆うように形成されたゲート電極GVとによって構成されている。
さらに、本例で着目すべき点は、上記下部半導体層DVとゲート絶縁膜GOXとゲート電極GVを用いて容量CMCを形成している点である。この容量は駆動MOSトランジスタのソースとゲートの間に挿入されるので、上述したように大きな電荷を蓄えることができ、その分、ソフトエラーを低減できる。本例では、駆動MOSトランジスタのソース電極とゲート電極との対向面積よりも、上記駆動MOSトランジスタのドレイン電極とゲート電極との対向面積のほうが大きくなるようにMOSトランジスタを形成することにより、駆動MOSトランジスタのソース電極とゲート電極とで形成される容量よりも、上記駆動MOSトランジスタのドレイン電極とゲート電極とで形成される容量(CMC)を大きくすることで、より大きな電荷を蓄積可能にしている。また、この容量は、それを形成する電極が半導体基板に対して交差するように形成されているので、容量値を大きくするために電極の面積を増加しても、メモリセルの面積増大を伴わずに済む。
図38には、上記疑似SRAMの別の構成例が示される。本例では、メモリのソフトエラーを低減するために、メモリにECC(Error Check and Correction)機能が内蔵されている。本例では、図10に示した半導体メモリに、ECC入力回路ECCINとECC出力回路ECCOUTとが付加されている。ECC入力回路ECCINは、入力データDINからエラーチェックを行うためのパリティ情報PDを発生する。入力データDINとパリティ情報PDとはデータ入出力回路DIOへ入力される。データ入出力回路DIOは入力データDINと同様にパリティ情報PDをも選択セルへ書き込む。その後、データ入出力回路DIOが先に書き込んだデータを読み出すときには、対応するパリティ情報PDが同時に読み出され、それがECC出力回路ECCOUTへ伝達される。ECC出力回路ECCOUTでは、読み出しデータとパリティ情報PDとに基づいて読み出しデータのエラーチェックが行われ、エラーを生じている場合には、エラーが訂正されてからデータ出力が行われる。尚、エラーを生じていない場合にはエラー訂正を行うことなく、データ出力が行われる。
図39には、図21に示されるダミーメモリセルアレイDMCAのレイアウト例が示される。MCAは、複数のメモリセルがマトリクス状に配置されたメモリセルアレイであり、DMCAは、図21に示したダミーメモリセルアレイDMCAである。DMCA2は、形状ダミーと呼ばれるものであり、メモリセルアレイMCAとダミーメモリセルアレイDMCAの両方を取り囲むように配置されている。一般に、レイアウトパターンの規則性が失われると、その部分のトランジスタの特性等が変化することが知られている。従って本例のように、形状ダミーを配置すると、メモリセルアレイMCAとダミーメモリセルアレイDMCA内のトランジスタがアレイ全体の端に配置されることが無くなるので、これらトランジスタの特性を一定にできるという効果がある。
図40には、上記疑似SRAMにおける主要ブロックの幾何学的な配置例が示される。本図でMUL0〜MUL7、MUR0〜MUR7、MLL0〜MLL7、MLR0〜MLR7は、メモリセルがアレイ状に配置されたセルアレイであり、MWDはメインワードドライバである。また、CK/ADR/CNTLはクロック信号、アドレス信号、メモリ制御信号等の入力回路、DI/DQはデータ入出力回路、I/Oはモード切り換え信号、テスト信号、DC信号等の入出力回路である。本例ではセンタパッド方式の例を示しており、このためCK/ADR/CNTL回路、DI/DQ回路及びI/O回路もチップの中央に位置されている。また、REG/PDECはプリデコーダ等であり、DLLCはクロックの同期化回路であり、JTAG/TAPはテスト回路であり、VGは内部電源電圧発生回路である。FUSEはヒューズ回路であり、メモリアレイ欠陥救済等に用いられる。VREFは入力信号を取り込むための参照電圧等を発生する。
上述したリフレッシュアドレス発生回路RAGはCK/ADR/CNTL部又はその近傍等に、リフレッシュアドレスデコーダXRDECはREG/PDEC部又はその近傍等に配置される。
図41には、上記疑似SRAMがマイクロコンピュータICにオンチップされる場合の構成例が示される。
CPUは中央演算装置であり、6TCは、例えば特許文献1(特表平10−501363号公報)における図1に示されるようにそれ自体公知である6個のMOSトランジスタが結合されて成るメモリセルを含む記憶部、4TCは図1や図9に示されるように4個のMOSトランジスタが結合されて成るメモリセルを含む記憶部、1TCは図2に示されるごとき1個のMOSトランジスタとキャパシタCSとが結合されて成るメモリセルを含む記憶部であり、それぞれ容量やスピードが異なる。例えば記憶部1TCは、他の記憶部に比べて記憶量が大きいが動作速度は他の記憶部よりも遅い。記憶部4TCは、記憶部1TCに比べて記憶容量は小さいが、記憶部1TCに比べて動作速度が早い。このように容量やスピードの異なるメモリを同一の半導体基板上に形成すると、CPUはある処理に対して最適なメモリを選択しながら演算を実行できるので、トータルの処理性能を向上できるという効果がある。
上記の例によれば、以下の作用効果を得ることができる。
(1)リフレッシュアドレスを発生するためのリフレッシュアドレス発生回路RAGと、リフレッシュアドレスをデコードするためのリフレッシュアドレスデコーダXRDECを設け、リフレッシュ動作を、情報読み出し後又は情報書き込み後のビット線リカバリ時に行っているため、リフレッシュを行うために1サイクルを全て使わないようにでき、実効的に読み出し又は書き込みを行うことができないサイクルを無くし、メモリを用いたシステムの性能の低下を防止することができる。
(2)メモリセルを構成する選択MOSトランジスタをnチャネル型MOSトランジスタとした場合には、メモリセルからの出力電圧がnチャネル型MOSトランジスタのしきい値分だけ低下されてしまうが、図1に示されるように、メモリセルにおいて、駆動MOSトランジスタ(MN1,MN2)をnチャネル型とし、上記選択MOSトランジスタ(MP3,MP4)をpチャネル型とした場合には、上記nチャネル型MOSトランジスタのしきい値分の電圧低下がない点で有利とされる。
(3)pチャネル型MOSトランジスタMP5〜MP6のゲートサイズW/Lは63とされ、上記駆動MOSトランジスタMN1,MN2のゲートサイズ(W/L=4.5)や、選択MOSトランジスタMP3,MP4のゲートサイズ(W/L=6.8)に比べて大きく設定されることにより、十分なプリチャージ電流を供給することができるため、ビット線のプリチャージを速やかに行うことができる。
(4)nチャネル型MOSトランジスタNBL,NBRのゲートサイズW/Lは313とされ、上記駆動MOSトランジスタMN1,MN2のゲートサイズ(W/L=4.5)や、上記選択MOSトランジスタMP3,MP4のゲートサイズ(W/L=6.8)よりも大きく設定されるため、コモン線に十分な書き込み電流を供給することによってデータ書き込みを速やかに行うことができる。
(5)駆動MOSトランジスタや選択MOSトランジスタの双方をバルク構造とすることができるが、駆動MOSトランジスタをバルク構造とし、上記選択MOSトランジスタは、上記駆動MOSトランジスタの上に積層された縦型構造とすることにより、メモリセルの占有面積を小さくすることができる。
(6)ビット線を模擬したダミービット線DBA0,DBB0等を設け、このダミービット線のレベルに基づいて上記リフレッシュ開始タイミングや制御することにより、ビット線のレベルが、ある程度高くなった後にリフレッシュ動作を開始することができるから、リフレッシュ動作による誤書き込みを排除することができる。上記ダミービット線の隣には、上記ビット線又は上記ビット線の形状を模擬したダミービット線を配置することができる。
(7)駆動MOSトランジスタのソース電極とゲート電極との対向面積よりも、上記駆動MOSトランジスタのドレイン電極とゲート電極との対向面積のほうが大きくなるようにMOSトランジスタを形成することにより、駆動MOSトランジスタのソース電極とゲート電極とで形成される容量よりも、上記駆動MOSトランジスタのドレイン電極とゲート電極とで形成される容量(CMC)を大きくすることができ、それによって、より大きな電荷を蓄積可能にしている。
(8)上記駆動MOSトランジスタのドレイン電極とゲート電極とによって形成される容量は、それを形成する電極が半導体基板に対して交差するため、容量値を大きくするために電極の面積を増加しても、メモリセルの面積が増加しないで済む。
(9)複数のワード線が同時に選択されることにより、それに対応するメモリセルのリフレッシュが行われることにより、その分リフレッシュサイクルを長くでき、従って消費電力を低減できる。このとき、同時に選択するワード線を分散させると、リフレッシュ時にビット線に流れる電流の集中を回避できるので、ノイズの低減、配線のエレクトロマイグレーションによる断線の防止等の効果がある。
(10)クロック信号を分周する分周器DIVと、この分周器DIVの出力信号に同期して選択信号をシフトするシフトレジスタSFTRとを設け、シフトレジスタSFTRの出力信号に基づいて、リフレッシュするワード線を選択するようにしても良い。このようにすると、図10におけるリフレッシュアドレス発生回路RAGや、リフレッシュアドレスデコーダXRDECが不要になるので、その分、面積の低減や消費電力の低減を図ることができる。
(11)メモリセルには、それを構成するトランジスタのしきい値電圧の2倍以上の電源電圧が供給されることにより、上記メモリセルが増幅機能を持たなくなり、記憶ノードが初期の電圧に再生されなくなってしまうような状態を回避することができる。
(12)セル内の記憶ノードの電圧がリーク電流等で低下する時間は、読み出しや書き込みを行うサイクル時間に比較して十分大きいので、リフレッシュサイクルを、読み出しや書き込みサイクルより長くすることにより、消費電力を著しく低減できる。
(13)エラーチェックを行うためのパリティ情報を発生可能なECC入力回路ECCINと、読み出しデータと上記パリティ情報とに基づいて上記読み出しデータのエラーを訂正可能なECC出力回路ECCOUTとが設けられることにより、読み出しデータのエラー訂正が行われることから、上記読み出しデータの信頼性の向上を図ることができる。
以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるマイクロコンピュータにオンチップされる場合について説明したが、本発明はそれに限定されるものではなく、各種半導体集積回路に内蔵される場合の他、メモリLSIとしてボードシステムに搭載することができる。