JP4964225B2 - 半導体記憶装置 - Google Patents

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Description

本発明は半導体記憶装置に関し、特にランダムアクセスが可能なダイナミックメモリに関する。
近年のシステムＬＳＩでは、高速動作と低消費電力の両立を可能とするための種々の手法が提案されているが、ダイナミックな電圧制御および周波数制御が非常に有効な手法である。
すなわち、高速動作時は電圧を上げて高い周波数で動作させ、高速動作が必要でない時や必要でないブロックには電圧を下げて低い周波数で動作させることで、トータルの消費電力を低減させる手法である。
ここで、一般のロジック回路には、上記のようなダイナミックな電圧および周波数の制御が簡単に適用できるが、メモリの場合には以下の理由で適用が困難であり、システム全体の消費電力低減の課題となっていた。
すなわち、ＳＲＡＭ（Static Random Access Memory）の場合、電源電圧を下げていくとスタティックノイズマージンが低下するので、動作周波数が低くても電圧を下げることができない。
一方、ＤＲＡＭ（Dinamic Random Access Memory）の場合には、電源電圧を下げた場合には、蓄積電荷量が減って動作マージンが得られなくなったり、ソフトエラー耐性が大幅に低下する可能性があるので電圧を下げることができない。
ここで、最近では、例えば、非特許文献１に開示されるツイントランジスタＲＡＭ（ＴＴＲＡＭ：Twin-Transistor Random Access Memory）と呼称されるメモリが提案されている。
IEEE2005 CUSTOM INTEGRATED CIRCUITS CONFERENCE pp435-438,"A Capacitorless Twin-Transistor Random Access Memory(TTRAM) on SOI",Fukashi Morishita et al.
非特許文献１に示されているように、ＴＴＲＡＭは、ストレージノードを有するストレージトランジスタと、アクセストランジスタとが直列に接続された構造によって１つのメモリセルが構成され、ストレージトランジスタのフローティングな基板電位の状態を変化させることでデータの記憶を実現させており、データの記憶のためのキャパシタを必要としない構成となっている。
すなわち、ストレージトランジスタは、チャネル形成領域の下方のボディ領域をストレージノードとして利用し、そこにホールが蓄積されている状態（ストレージトランジスタのしきい値電圧が低い状態）および、ホールが蓄積されていない状態（しきい値電圧が高い状態）を作り出すことにより、それぞれデータ“１”およびデータ“０”を記憶する。
そして、ストレージノードにホールが蓄積されていない状態は、ゲートカップリング（ゲートとボディとの間に生じる容量結合）によって、ストレージノードがハイレベルからロウレベルに低下することで作り出され、ストレージノードにホールが蓄積されている状態は、ゲートカップリングによってストレージノードの電位が上昇することで作り出される。
以上説明したように、ＴＴＲＡＭにおいてはストレージトランジスタにおけるゲートカップリングを利用してデータの書き込みを行っているが、トランジスタの微細化が進む昨今においては、実効的なゲート容量の低下が予想され、データ“１”の書き込みに支障が生じることが予想される。
また、ＴＴＲＡＭにおいても、電源電圧を下げた場合には、蓄積電荷量が減って動作マージンが得られなくなる可能性があるので、ダイナミックな電圧および周波数の制御により、高速動作と低消費電力の両立を可能とするには、何らかの技術的な工夫が必要とされる。
本発明は上記のような問題点を解消するためになされたもので、トランジスタの微細化が進んだ場合でも、データの書き込みに支障が生じないＴＴＲＡＭおよびダイナミックな電圧および周波数の制御が可能なＴＴＲＡＭを提供することを目的とする。
本発明に係る半導体記憶装置の第１の態様は、行列状に配置された複数のメモリセル、チャージライン、ワードラインおよびビットラインを有したメモリアレイ部を備え、前記複数のメモリセルのそれぞれは、前記ビットラインと電源電位との間に直列に接続されたアクセストランジスタおよびストレージトランジスタを有し、前記ストレージトランジスタのゲートは前記チャージラインに、前記アクセストランジスタのゲートは前記ワードラインに接続され、前記ストレージトランジスタおよび前記アクセストランジスタは、隣接する他のメモリセルから電気的に分離され、前記アクセストランジスタのオン／オフによって、前記ストレージトランジスタおよびアクセストランジスタの接続ノードの電位を一定電位またはフローティング状態に切り替えることにより、前記ストレージトランジスタのボディ領域の電位をハイレベルまたはロウレベルに設定することで、２値のデータを記憶する半導体記憶装置であって、前記チャージラインの活性状態から非活性状態への変化と、前記ビットラインの非活性状態から活性状態への変化を同時に行い、前記ストレージトランジスタをオフした状態で前記ワードラインおよび前記ビットラインを併行して活性化させることで、前記ストレージトランジスタがオンするまでの期間に、前記接続ノードから前記ボディ領域に向けて流れるリーク電流により、前記ボディ領域の電位を高めるように、前記チャージライン、前記ワードラインおよび前記ビットラインの電位状態を制御する。
本発明に係る半導体記憶装置の第１の態様によれば、ストレージトランジスタをオフした状態で、ワードラインおよびビットラインを併行して活性化させることで、ストレージトランジスタがオンするまでの期間に、接続ノードからボディ領域に向けて流れるリーク電流により、ボディ領域の電位を高めるように、チャージライン、ワードラインおよびビットラインの電位状態を制御するので、ゲートカップリングだけでボディ領域の電位を高めて電荷を蓄積する場合に比べて、効率よく電荷を蓄積することができ、データ“１”の書き込みに相当するだけの電荷量を確実に得ることができる。
本発明に係る半導体記憶装置の第２の態様は、行列状に配置された複数のメモリセル、チャージライン、ワードラインおよびビットラインを有したメモリアレイ部を備え、前記複数のメモリセルのそれぞれは、前記ビットラインと電源電位との間に直列に接続されたアクセストランジスタおよびストレージトランジスタを有し、前記ストレージトランジスタのゲートは前記チャージラインに、前記アクセストランジスタのゲートは前記ワードラインに接続され、前記ストレージトランジスタおよび前記アクセストランジスタは、隣接する他のメモリセルから電気的に分離され、前記アクセストランジスタのオン／オフによって、前記ストレージトランジスタおよびアクセストランジスタの接続ノードの電位を一定電位またはフローティング状態に切り替えることにより、前記ストレージトランジスタのボディ領域の電位をハイレベルまたはロウレベルに設定することで、２値のデータを記憶する半導体記憶装置であって、前記チャージラインの活性状態から非活性状態への変化と、前記ビットラインの非活性状態から活性状態への変化が同時に行い、前記ストレージトランジスタをオフした状態で、前記ワードラインおよび前記ビットラインを併行して活性化させることで、前記ストレージトランジスタがオンするまでの期間に、ドレイン側から前記ボディ領域に向けて流れるリーク電流により、前記ボディ領域の電位を高めるように、前記チャージライン、前記ワードラインおよび前記ビットラインの電位状態を制御し、前記ビットラインは、第１のビットラインと、第２のビットラインとで対をなすように配設され、前記複数のメモリセルは、前記アクセストランジスタが前記第１のビットラインに接続される第１のメモリセルと、前記アクセストランジスタが前記第２のビットラインに接続される第２のメモリセルと、を含み、前記メモリアレイ部は、前記第１のビットラインにリファレンス電流を供給してリファレンス電位を与える第１のリファレンス電位付与手段と、前記第２のビットラインにリファレンス電流を供給してリファレンス電位を与える第２のリファレンス電位付与手段とを有し、前記半導体記憶装置は、前記チャージライン、前記ワードラインおよび第１および第２のリファレンス電位付与手段の制御ラインに与える信号の組み合わせをプログラムして、前記複数のメモリセルを、１ビットの情報を２つのメモリセルで記憶する１ビット２セル方式のメモリセルとして使用、あるいは１ビットの情報を１つのメモリセルで記憶する１ビット１セル方式のメモリセルとして使用するプログラムユニットを備える。
本発明に係る半導体記憶装置の第２の態様によれば、チャージライン、ワードラインおよび第１および第２のリファレンス電位付与手段の制御ラインに与える信号の組み合わせをプログラムして、複数のメモリセルを、１ビット２セル方式のメモリセルとして使用、あるいは１ビット１セル方式のメモリセルとして使用するプログラムユニットを備えるので、メモリアレイをコンフィギュラブルユニファイドメモリとして使用することができる。
この発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
ＴＴＲＡＭの構成単位であるメモリセルの等価回路図である。 ＴＴＲＡＭのメモリアレイの一部を抜き出して示す回路図である。 ＴＴＲＡＭのメモリセルの構造を示す断面図である。 ＴＴＲＡＭのメモリセルＭＣの、各部分における静電容量を示す等価回路図である。 ＭＯＳトランジスタのゲート電圧とドレイン電流との関係を示す図である。 本発明に係る実施の形態１のＴＴＲＡＭにおけるＧＩＤＬ電流を利用したデータの書き込み動作を説明するタイミングチャートである。 本発明に係る半導体記憶装置の全体構成を示すブロック図である。 本発明に係る実施の形態２のメモリアレイの構成を示す回路図である。 本発明に係る実施の形態２のメモリアレイからのデータの読み出し動作を説明するタイミングチャートである。 ゲート・ボディ直結トランジスタの構成の一例を示す平面図である。 ゲート・ボディ直結トランジスタの構成の一例を示す断面図である。 ゲート・ボディ直結トランジスタの構成の他の例を示す平面図である。 ゲート・ボディ直結トランジスタの構成の他の例を示す断面図である。 本発明に係る実施の形態３のメモリアレイの構成を示す回路図である。 本発明に係る実施の形態３のメモリアレイからのデータの読み出し動作を説明するタイミングチャートである。 本発明に係る実施の形態４のメモリアレイの構成を示す回路図である。 本発明に係る実施の形態４のメモリアレイからのデータの読み出し動作を説明するタイミングチャートである。 １ビット１セル方式のＴＴＲＡＭにおける保持データの経時変化を示す図である。 １ビット２セル方式のＴＴＲＡＭにおける保持データの経時変化を示す図である。 本発明に係る実施の形態５のメモリアレイの構成を示す回路図である。 本発明に係る実施の形態６のメモリアレイの構成を示す回路図である。 本発明に係る実施の形態７のメモリアレイの構成を示す回路図である。 本発明に係る実施の形態８のメモリアレイの構成を示す回路図である。 本発明に係る実施の形態９の半導体記憶装置の全体構成を示すブロック図である。 メモリセル部とプログラムユニットとの接続関係を示す図である。 プログラムユニットの構成例を示す図である。 プログラムユニットにおける入力に対する出力を示す図である。 プログラムユニットにおける入力に対する出力を示す図である。 半導体記憶装置の平面レイアウトの一例を示す上面図である。 半導体記憶装置の平面レイアウトの一例を示す上面図である。 半導体記憶装置の平面レイアウトの一例を示す上面図である。 ＴＴＲＡＭのメモリアレイの一部を抜き出して示す回路図である。 半導体記憶装置の断面構造を示す断面図である。 半導体記憶装置の断面構造を示す断面図である。 半導体記憶装置の断面構造を示す断面図である。
本発明に係る実施の形態の説明に先立って、ＴＴＲＡＭの基本的な構成について説明する。
図１は、ＴＴＲＡＭの構成単位であるメモリセルＭＣを等価回路で表した図である。
図１に示すように、メモリセルＭＣは、ストレージノードＳＮを有するストレージトランジスタＳＴｒと、アクセストランジスタＡＴｒとが、ノードＰＮ（接続ノード）を介して直列に接続された構造を有している。
アクセストランジスタＡＴｒのゲートにはワードラインＷＬが接続され、ソースにはビットラインＢＬが接続される構成となっている。また、ストレージトランジスタＳＴｒのゲートにはチャージラインＣＬが接続され、ドレインにはソースラインＳＬが接続され、ソースラインＳＬには電源電位ＶＤＤが供給される構成となっている。
なお、図１においては、メモリセルＭＣをＮチャネル型ＭＯＳトランジスタ（ＮＭＯＳトランジスタ）により構成する例を示したが、Ｐチャネル型ＭＯＳトランジスタ（ＰＭＯＳトランジスタ）により構成しても良いことは言うまでもない。その場合は、ストレージノードＳＮには電子を蓄積することになる。
図２は、図１に示したメモリセルＭＣが行列状に配設されたメモリセルアレイの構成例の一部を抜き出して示す回路図である。
図２に示すように、メモリセルアレイは、行（Row：ロウ）方向に沿って延在し、交互に並列して配設された複数のチャージラインＣＬおよび複数のワードラインＷＬと、列（Column：カラム）方向に沿って延在し、交互に並列して配設され複数のビットラインＢＬおよび複数のソースラインＳＬを有している。
行方向に並ぶ複数のメモリセルＭＣによって、チャージラインＣＬおよびワードラインＷＬは共有されており、列方向に並ぶ複数のメモリセルＭＣによって、ビットラインＢＬおよびソースラインＳＬは共有されている。そして、チャージラインＣＬおよびワードラインＷＬと、ビットラインＢＬおよびソースラインＳＬとの交点に、メモリセルＭＣが配置されている。
図３にメモリセルＭＣの断面構造を示す。
図３に示すように、シリコン基板１１、埋め込み酸化膜１２およびシリコン層１３（ＳＯＩ層）がこの順に積層されたＳＯＩ基板１４上にメモリセルＭＣが形成される。
ストレージトランジスタＳＴｒは、Ｎ型不純物を比較的高濃度（Ｎ+）に含んだ不純物拡散領域２２および２４、ゲート酸化膜１８およびゲート電極１９を有している。
不純物拡散領域２２および２４は、シリコン層１３の上面から埋め込み酸化膜１２の上面に達して形成されており、ゲート電極１９は両者の間のシリコン層１３上に、ゲート酸化膜１８を介して配設されている。
ここで、不純物拡散領域２２および２４間のシリコン層１３がボディ領域と呼称される領域となり、その表面がチャネル領域２３ａとなる。なお、ボディ領域はＰ型不純物を比較的低濃度（Ｐ-）に含んでいる。
そして、チャネル領域２３ａの下方のボディ領域が電荷蓄積領域２３ｂ、すなわち図１に示したストレージノードＳＮとなる。
また、不純物拡散領域２２は、図１に示したノードＰＮに相当し、不純物拡散領域２４がソースに相当し、ソースラインＳＬに電気的に接続され、ゲート電極１９はゲートラインＧＬに電気的に接続される。
ここで、メモリセルＭＣは、その周囲が素子分離絶縁膜１５によって囲まれ、素子分離絶縁膜１５はシリコン層１３の上面から埋め込み酸化膜１２の上面に達するように形成されており、各メモリセルＭＣは隣接する他のメモリセルＭＣから電気的に分離されている。このような素子分離絶縁膜１５は完全分離絶縁膜と呼称される。
従って、ストレージトランジスタＳＴｒのボディ領域は、素子分離絶縁膜１５によって、隣接する他のメモリセルＭＣから電気的に分離されることとなり、フローティング状態となっている。このフローティング状態にあるボディ領域によって電荷蓄積領域２３ｂが構成されている。
ストレージトランジスタＳＴｒは、電荷蓄積領域２３ｂにホールが蓄積されている状態（ストレージトランジスタＳＴｒのしきい値電圧が低い状態）と、ホールが蓄積されていない状態（しきい値電圧が高い状態）とを作り出すことにより、それぞれデータ“１”およびデータ“０”を記憶する。
アクセストランジスタＡＴｒは、Ｎ型不純物を比較的高濃度（Ｎ+）に含んだ不純物拡散領域２０および２２、ゲート酸化膜１６およびゲート電極１７を有している。
不純物拡散領域２０および２２は、シリコン層１３の上面から埋め込み酸化膜１２の上面に達して形成されており、ゲート電極１７は両者の間のシリコン層１３上に、ゲート酸化膜１６を介して配設されている。
ここで、不純物拡散領域２２および２４間のシリコン層１３がボディ領域と呼称される領域となり、その表面がチャネル領域２１となる。なお、ボディ領域はＰ型不純物を比較的低濃度（Ｐ-）に含んでいる。
不純物拡散領域２０はビットラインＢＬに電気的に接続され、ゲート電極１７はワードラインＷＬに電気的に接続される。
次に、以上説明したメモリセルＭＣについて、各部分における静電容量を等価回路図として図４に示す。
図４に示すように、ストレージトランジスタＳＴｒにおいては、ゲートとボディとの間に生じる容量Ｃｇの他に、ボディとシリコン基板１１（図３）との間に生じる容量Ｃｓ、ボディと不純物拡散領域２２（図３）との間に生じる寄生容量Ｃｄ１、ボディと不純物拡散領域２４（図３）との間に生じる寄生容量Ｃｄ２が存在する。なお、アクセストランジスタＡＴｒにも同様の容量が存在するが、説明は省略する。
メモリセルＭＣにおいては、ストレージトランジスタＳＴｒの容量Ｃｇのカップリング（ゲートカップリング）を用いて、ストレージノードＳＮの電位を上げ下げすることで、ストレージノードＳＮでのホールの蓄積および排出を制御している。
ここで、寄生容量Ｃｄ１およびＣｄ２は容量Ｃｇのカップリングを阻害するように働くが、寄生容量Ｃｄ１およびＣｄ２に比べて容量Ｃｇが充分に大きければ、寄生容量Ｃｄ１およびＣｄ２による影響は小さいが、近年の半導体記憶装置の小型化、高集積化に伴い、ＭＯＳトランジスタも小型化する傾向にあり、容量Ｃｇも小さくなる傾向にある。
発明者達の試算によれば、１３０ｎｍノードと呼称される現行世代の半導体装置でのＭＯＳトランジスタの、容量Ｃｇに対する寄生容量Ｃｄ１（Ｃｄ２も同じ）の比率は、６５ｎｍノードと呼称される次世代の半導体装置では低下し、実効的なゲート容量が減少することが予想されている。
実効的なゲート容量が減少すると、カップリング効率が低下し、ストレージノードＳＮの電位が電源電位ＶＤＤまで上がらないという事態が生じ、データ“１”の書き込みに相当するだけのホールをストレージノードＳＮに蓄積できないことになる。
これを解決するために、発明者達は、ストレージノードＳＮにホールを供給するメカニズムとして、ゲートカップリングに加えてＧＩＤＬ（Gate Induced Drain Leakage）電流を利用するという技術思想に到達した。
Ａ．実施の形態１
Ａ−１．ＧＩＤＬ電流について
ＧＩＤＬ電流は、トランジスタがオフの状態において、ゲート電極下に存在するドレイン領域の端部に高い電界がかかることでドレイン領域からボディ領域に向けて流れるリーク電流であり、電子がボディ領域からドレイン領域に向けて移動し、ホールがドレイン領域からボディ領域に向けて移動することで、ボディ領域にホールを注入することができる。
図５にはゲート電圧（ゲート・ソース間電圧）Ｖｇｓ（Ｖ）と、ドレイン電流Ｉｄ（Ａ）との関係を示しており、ソース電位に対してゲート電位が正電位となるようにバイアスした場合にはソースからドレインに向けていわゆる主電流が支配的に流れるが、ソース電位に対してゲート電位が負電位となるようにバイアスすると、ＧＩＤＬ電流が支配的に流れることとなり、ソース電位とゲート電位との差が大きくなるにつれてＧＩＤＬ電流が大きくなる。
このＧＩＤＬ電流を利用して、ストレージトランジスタＳＴｒ（図１）のストレージノードＳＮにホールを供給するには、ＴＴＲＡＭにおけるデータの書き込み動作を工夫しなければならない。
Ａ−２．書き込み動作
図１を参照しつつ、図６（ａ）〜（ｅ）に示すタイミングチャートを用いて、ＴＴＲＡＭにおけるＧＩＤＬ電流を利用したデータの書き込み動作について説明する。
Ａ−２−１．データ“０”の書き込み動作
図６（ａ）および（ｂ）に示されるように、ビットラインＢＬを低電位（０Ｖ）に設定した状態で、ワードラインＷＬを低電位（０Ｖ）から高電位（１／２ＶＤＤ）に上昇させ、チャージラインＣＬを高電位（ＶＤＤ）から低電位（０Ｖ）に低下させる。これにより、ノードＰＮが第１高電位（１／２ＶＤＤ近傍）から低電位（０Ｖ）に低下するとともに、ゲートカップリングによって、ストレージノードＳＮが第１高電位（ＶＤＤ近傍）から低電位（０Ｖ）に低下する。その結果、ストレージノードＳＮには電荷蓄積されていない状態（データ“０”）が作り出される。なお、一旦、０Ｖにまで低下したストレージノードＳＮの電位は、ＧＩＤＬによるホールの流入により若干の上昇を見せるが、データ“０”の書き込みではアクセストランジスタがオンした状態なので、ある程度以上電荷が蓄積されるとアクセストランジスタを介してビットラインＢＬに流出するので、ストレージノードＳＮの電位はある程度以上は上昇しない。
次に、図６（ｂ）および（ｃ）に示されるように、ビットラインＢＬを低電位に維持したまま、チャージラインＣＬを低電位から高電位に上昇させる。このとき、ビットラインＢＬが低電位であり、図６（ａ）に示されるようにワードラインＷＬが高電位であるため、アクセストランジスタＡＴｒがオンしており、ノードＰＮは低電位に保たれている。
なお、チャージラインＣＬの電位が上昇してストレージトランジスタＳＴｒにチャネルが形成されると、チャネルによってゲートカップリングが阻止され（チャネルブロック）、チャージラインＣＬの電位が高電位にまで上昇してもストレージノードＳＮの電位はある程度以上は上昇しない。
すなわち、ソースラインＳＬからストレージトランジスタＳＴｒを介してノードＰＮに供給されたホールは、アクセストランジスタＡＴｒを介してビットラインＢＬに排出され、ストレージノードＳＮにホールが蓄積されていない状態が維持され、ストレージトランジスタＳＴｒにデータ“０”が書き込まれたことになる。なお、ノードＰＮが低電位（０Ｖ）に保たれている期間をプリチャージ期間と呼称する。
その後、ワードラインＷＬを高電位から低電位に低下させることにより、アクセストランジスタＡＴｒはオフし、図６（ｅ）に示されるように、ノードＰＮが低電位から第２高電位（ＶＤＤ近傍）に上昇する。
チャージラインＣＬが電源電圧ＶＤＤにまで上昇しており、ソースラインＳＬも電源電圧ＶＤＤであるのでノードＰＮに向かってトランジスタのオン電流が流れ込み、ノードＰＮの電位が上昇するが、ノードＰＮの電位がストレージトランジスタＳＴｒのしきい値を超えると、オン電流が流れなくなり、ノードＰＮの電位上昇も止まる。
Ａ−２−２．データ“１”の書き込み動作
データ“１”の書き込みに際しては、図６（ｂ）に示されるように、チャージラインＣＬの電位を低電位まで下げると同時に、ワードラインＷＬおよびビットラインＢＬを低電位から高電位（１／２ＶＤＤ）に上昇させる。これにより、図６（ｅ）に示されるように、ノードＰＮが第２高電位（ＶＤＤ近傍）から低下するとともに、図６（ｄ）に示されるように、ストレージノードＳＮの電位がチャージラインＣＬからのカップリングにより、一旦低下した後、徐々に増加を始める。この仕組みは以下の通りである。
すなわち、ワードラインＷＬとビットラインＢＬの電位が同時に高電位になることで、アクセストランジスタＡＴｒがオフし、ノードＰＮの電位がフローティング状態となる。
このとき、チャージラインＣＬは低電位（０Ｖ）であるので、ストレージトランジスタＳＴｒのゲート・ソース間には負の電位がバイアスされている。一方、ストレージトランジスタＳＴｒのドレインであるソースラインＳＬの電位は正電位となっているので、ゲート電極下に存在するドレイン領域の端部に高い電界がかかり、ドレイン領域からボディ領域に向けてＧＩＤＬ電流が流れる。
これにより、ホールがドレイン側からストレージノードＳＮに注入され、ホールの蓄積に伴ってストレージノードＳＮの電位が徐々に増加することになる。
次に、ストレージノードＳＮの電位が予め定めた電位（ＶＤＤの近傍）に達するタイミングで、チャージラインＣＬを低電位から高電位に上昇させる。
このとき、ビットラインＢＬおよびワードラインＷＬが何れも高電位であるため、アクセストランジスタＡＴｒはオフしており、ノードＰＮの電位はフローティング状態である。この状態では、チャージラインＣＬの電位が上昇してもストレージトランジスタＳＴｒにはチャネルが形成されないため、チャネルブロックされず、チャージラインＣＬの電位が上昇に伴って、ゲートカップリングによってストレージノードＳＮの電位がさらに上昇し、ＧＩＤＬ電流により補充されたホールの電荷による上昇分と合わせることで、例えば電源電位ＶＤＤよりも高くなる場合もある。
これにより、ソースラインＳＬからストレージノードＳＮに供給されたホールは、ビットラインＢＬに排出されずにストレージノードＳＮに蓄積され、データ“１”の状態が作り出される。また、図６（ｅ）に示されるように、フローティング状態であるノードＰＮの電位は、ストレージノードＳＮの電位の上昇に連動して、低電位から第１高電位に上昇する。
Ａ−３．特徴的作用効果
以上説明したように、実施の形態１の半導体記憶装置においては、データ“１”の書き込みに際して、ワードラインＷＬとビットラインＢＬの電位を同時に高め、チャージラインＣＬの電位を高める前に、予めＧＩＤＬ電流によりストレージノードＳＮにホールを供給する構成を採用したので、ゲートカップリングだけでストレージノードＳＮの電位を高めてホールを蓄積する場合に比べて、効率よくホールを蓄積することができ、データ“１”の書き込みに相当するだけの電荷量を確実に得ることができる。
Ａ−４．ワードラインおよびビットラインへの電位同時設定のための装置構成
次に、図７を用いてワードラインＷＬおよびビットラインＢＬへの電位同時設定のための装置構成について説明する。
図７は、本発明に係る半導体記憶装置１０００の全体構成を示すブロック図である。
図７に示すように、半導体記憶装置１０００は、メモリアレイ１と、メモリアレイ１内の複数のメモリセルで構成されるメモリセル部に対して、外部から与えられる外部アドレス信号ＡＤを受け、所定のメモリセルを選択するためのアドレスデコーダ２と、メモリセル部に付属するセンスアンプ回路部等を制御するメモリ制御回路３と、外部から与えられる外部入力データＩＮを受けてデータの書き込みを行うライトドライバ４と、ワードラインＷＬ、ビットラインＢＬおよびチャージラインＣＬに対して与えられる信号のタイミングを調整する遅延タイミング生成回路７とを有している。
なお、図７は本発明に関係する構成だけに限定して示すものであり、実際の半導体記憶装置においてはさらに多くの構成を有しているが、説明は省略する。
遅延タイミング生成回路７は、直列に接続された複数のインバータを有して構成され、書き込み指示信号ＷＲＩＴＥや読み出し指示信号ＲＥＡＤ等の外部コマンド信号を受け、どのインバータの出力から信号を取り出すかによって信号の供給タイミングを調整する構成となっている。
例えば、データ“１”の書き込みに際して、ワードラインＷＬとビットラインＢＬの電位を同時に活性化するために、ワードラインＷＬおよびビットラインＢＬを活性化する信号（図中ではＷＬ↑、ＢＬ↑として示す）は、同じインバータの出力から取り出す。
また、活性化後、所定の時間を経てワードラインＷＬおよびビットラインＢＬを同時に非活性化するので、ワードラインＷＬおよびビットラインＢＬを非活性化する信号（図中ではＷＬ↓、ＢＬ↓として示す）は、ワードラインＷＬおよびビットラインＢＬを活性化する信号を取り出したインバータよりも後段のインバータの出力から取り出すことで、インバータの個数分だけ遅れて信号を得ることができる。この場合、ワードラインＷＬおよびビットラインＢＬが活性化している時間と、インバータによる遅延時間とが一致するように、インバータの個数を設定することは言うまでもない。
なお、データ“１”の書き込みに際して、チャージラインＣＬについては、ワードラインＷＬおよびビットラインＢＬが活性化するタイミングで非活性化するので、ワードラインＷＬおよびビットラインＢＬを活性化する信号を取り出したインバータからチャージラインＣＬを非活性化する信号（図中ではＣＬ↓として示す）を取り出し、また、ワードラインＷＬおよびビットラインＢＬが活性化した後、所定の時間を経てチャージラインＣＬを活性化するので、チャージラインＣＬを活性化する信号（図中ではＣＬ↑として示す）は、ワードラインＷＬおよびビットラインＢＬを活性化する信号を取り出したインバータよりも後段のインバータの出力から取り出す。
なお、ワードラインＷＬおよびチャージラインＣＬを活性化、非活性化する信号はアドレスデコーダ２に与えられ、ビットラインＢＬを活性化、非活性化する信号はメモリ制御回路３に与えられる。
以上説明した実施の形態１においては、トランジスタの微細化が進んだ場合でも、データ“１”の書き込みに相当するだけの電荷量を確実に得ることができるＴＴＲＡＭについて説明したが、以下に説明する実施の形態２〜８においては、ＴＴＲＡＭにおいてダイナミックな電圧および周波数の制御を可能とするメモリアレイの構成について説明する。
Ｂ．実施の形態２
Ｂ−１．メモリアレイの構成
図８に実施の形態２に係るメモリアレイ１Ａの構成を示す。
図８に示すようにメモリアレイ１Ａは、ＴＴＲＡＭ方式のメモリセルを複数含むメモリセル部と、ビットラインＢＬおよび／ＢＬの電位を増幅するセンスアンプ回路部と、ビットラインＢＬおよび／ＢＬの初期電位を設定するプリチャージ部と、ビットラインＢＬおよび／ＢＬのデータの入出力を行うＩＯゲート部とを備えている。
Ｂ−１−１．メモリセル部の構成
メモリセル部は、データの読み出しおよび書き込みに用いられるノーマルセルと、読み出し時のリファレンス電流を供給するためのダミーセルとを有している。
図８においては、ビットラインＢＬにリファレンス電流を供給するダミーセルＤＣ０と、ビットライン／ＢＬにリファレンス電流を供給するダミーセルＤＣ１とを有した構成を示しており、ダミーセルＤＣ０は電源ラインＶＤＤとビットラインＢＬとの間に直列に接続されたボディ固定トランジスタＢＴｒ１およびＢＴｒ２で構成され、ダミーセルＤＣ１は電源ラインＶＤＤとビットライン／ＢＬとの間に直列に接続されたボディ固定トランジスタＢＴｒ１およびＢＴｒ２で構成されている。
なお、ボディ固定トランジスタとは、ボディ領域の電位がソース電位に固定されているＭＯＳトランジスタであるが、電源ラインＶＤＤに接続されるボディ固定トランジスタＢＴｒ１が、ストレージトランジスタに対応し、ビットラインＢＬ（／ＢＬ）に接続されるボディ固定トランジスタＢＴｒ２がアクセストランジスタに対応する。
このような構成を採ることで、ダミーセルＤＣ０およびＤＣ１には、ストレージトランジスタのストレージノードのデータが“１”の場合と“０”の場合の中間の電流が流れることになり、ストレージノードの電位を常時１／２ＶＤＤに固定することができる。
また、ダミーセルＤＣ０のボディ固定トランジスタＢＴｒ１およびＢＴｒ２のゲートには、それぞれダミーチャージラインＤＣＬ０およびダミーワードラインＤＷＬ０が接続され、ダミーセルＤＣ１のボディ固定トランジスタＢＴｒ１およびＢＴｒ２のゲートには、それぞれダミーチャージラインＤＣＬ１およびダミーワードラインＤＷＬ１が接続されている。
そして、ダミーセルＤＣ０およびＤＣ１は相補的に動作するように制御され、例えば、偶数番のワードライン（ＷＬ０，ＷＬ２，・・・）が選ばれたときには、奇数番のダミーセルＤＣ１が選ばれ、奇数番のワードライン（ＷＬ１，ＷＬ３，・・・）が選ばれたときには、偶数番のダミーセルＤＣ０が選ばれる。
なお、図８においては、ビットラインＢＬにノーマルセルＮＣ０およびＮＣ２が接続され、ビットライン／ＢＬにノーマルセルＮＣ１およびＮＣ３が接続された構成を示しているが、これらはごく一部であり、ビットラインＢＬおよび／ＢＬにはさらに多くのノーマルセルが接続されていることは言うまでもない。
ノーマルセルＮＣ０〜ＮＣ３は、図１を用いて説明したメモリセルＭＣと同じ構成を有し、電源ラインＶＤＤに接続されるストレージトランジスタＳＴｒと、ビットラインＢＬ（／ＢＬ）に接続されるアクセストランジスタＡＴｒとを有している。
そして、ノーマルセルＮＣ０のストレージトランジスタＳＴｒおよびアクセストランジスタＡＴｒのゲートには、それぞれワードラインＷＬ０およびチャージラインＣＬ０が接続され、ノーマルセルＮＣ１のストレージトランジスタＳＴｒおよびアクセストランジスタＡＴｒのゲートには、それぞれワードラインＷＬ１およびチャージラインＣＬ１が接続され、ノーマルセルＮＣ２のストレージトランジスタＳＴｒおよびアクセストランジスタＡＴｒのゲートには、それぞれワードラインＷＬ２およびチャージラインＣＬ２が接続され、ノーマルセルＮＣ３のストレージトランジスタＳＴｒおよびアクセストランジスタＡＴｒのゲートには、それぞれワードラインＷＬ３およびチャージラインＣＬ３が接続されている。
Ｂ−１−２．センスアンプ回路部の構成
センスアンプ回路は、２つのインバータが交差接続された、いわゆるクロスカップル回路である。すなわち、インバータを構成する直列に接続されたＰＭＯＳトランジスタＱ３およびＮＭＯＳトランジスタＱ４と、インバータを構成する直列に接続されたＰＭＯＳトランジスタＱ５およびＮＭＯＳトランジスタＱ６とを有し、ＰＭＯＳトランジスタＱ３とＮＭＯＳトランジスタＱ４との接続ノードがビットラインＢＬに接続されるとともに、当該接続ノードには、ＰＭＯＳトランジスタＱ５およびＮＭＯＳトランジスタＱ６のゲートが接続される構成となっている。また、ＰＭＯＳトランジスタＱ５とＮＭＯＳトランジスタＱ６との接続ノードがビットライン／ＢＬに接続されるとともに、当該接続ノードには、ＰＭＯＳトランジスタＱ３およびＮＭＯＳトランジスタＱ４のゲートが接続される構成となっている。
そして、ＮＭＯＳトランジスタＱ４およびＱ６はゲート・ボディ直結トランジスタを用いる。このような構成を採ることで、低いゲート電圧でもトランジスタを確実にオンすることができ、例えば初期プリチャージ電圧（ＶＰＲ）が接地電位であった場合（ＧＮＤプリチャージ）でも、オンしにくいという問題が生じず、誤動作を防止できる。
また、ＰＭＯＳトランジスタＱ３およびＱ５は共通してＰＭＯＳトランジスタＱ１に接続され、ＰＭＯＳトランジスタＱ１を介してビットライン駆動電圧ＶＢＬ（ここでは１／２ＶＤＤ）が与えられる構成となっている。なお、ＰＭＯＳトランジスタＱ１のゲートにはセンスアンプ活性ライン／Ｓ０Ｐが接続されている。
また、ＮＭＯＳトランジスタＱ４およびＱ６は共通してＮＭＯＳトランジスタＱ２に接続され、ＮＭＯＳトランジスタＱ２を介して接地可能な構成となっている。なお、ＮＭＯＳトランジスタＱ２のゲートにはセンスアンプ活性ラインＳ０Ｎが接続されている。
Ｂ−１−３．プリチャージ部の構成
プリチャージ部は、ビットラインＢＬと／ＢＬとの間に直列に接続されて配設されたＮＭＯＳトランジスタＱ７およびＱ８を有して構成されている。
そして、ＮＭＯＳトランジスタＱ７とＱ８との接続ノードにはプリチャージ電圧ＶＰＣが与えられ、ＮＭＯＳトランジスタＱ７およびＱ８のゲートには、プリチャージ信号ラインＢＬＰに接続されている。
Ｂ−１−４．ＩＯゲート部の構成
ＩＯゲート部は、ビットラインＢＬおよび／ＢＬにそれぞれ一方の主電極が接続された、ＮＭＯＳトランジスタＱ９およびＱ１０によって構成され、ＮＭＯＳトランジスタＱ９およびＱ１０のそれぞれの他方の主電極には、入出力ラインＩＯおよび／ＩＯが接続され、ＮＭＯＳトランジスタＱ９およびＱ１０のゲートには、コラム選択ラインＣＳＬが接続された構成となっている。
Ｂ−２．メモリアレイの動作
次に、以上説明したメモリアレイ１Ａの動作について、図９（ａ）〜（ｅ）に示すタイミングチャートを用いて、読み出し動作を例に採って説明する。
図９（ａ）に示すように、プリチャージ信号ＢＬＰが活性化している期間は、図９（ｅ）に示すように、ビットラインＢＬおよび／ＢＬは、何れも初期プリチャージ電圧ＶＰＲ（０Ｖ）に初期化されている。
そして、プリチャージ信号ＢＬＰが非活性になり、何れかのメモリセルが選択されると、メモリセル部からのデータが読み出され始め、メモリセル部の記憶状態（電位状態）に応じた速さでビットライン電位が上昇する。
そしてビットラインＢＬおよび／ＢＬの電位差が充分に開いたとき（時刻Ｔ１）に、図９（ｂ）、（ｃ）に示すように、センスアンプ活性信号Ｓ０Ｎおよび／Ｓ０Ｐを活性化することで、センスアンプ回路部による増幅動作が行われる。
ここで、ダミーセルＤＣ０およびＤＣ１のストレージトランジスタのストレージノードの電位は常時１／２ＶＤＤに固定されているので、メモリセルに対して相補的に選択されるダミーセルは、常に１／２ＶＤＤの電位状態に応じた速さでビットライン電位を上昇させる。
例えば、ノーマルセルＮＣ０からデータ“１”を読み出す場合、ノーマルセルＮＣ０が接続されたビットラインＢＬは、データ“１”の電位状態、すなわち電位ＶＤＤに応じた速さで電位が上昇するが、相補的に選択されるダミーセルＤＣ１が接続されたビットライン／ＢＬは、１／２ＶＤＤの電位状態に応じた速さで電位が上昇し、時刻Ｔ１ではビットラインＢＬとの間で明確な電位差が生じる。
図９（ｅ）では、時刻Ｔ１をもって電位差が充分に開いた時刻としているが、これを境として、ビットライン／ＢＬの電位は減少に転じ、ビットラインＢＬの電位はさらに増加することになる。
なお、ノーマルセルＮＣ０からデータ“０”を読み出す場合は動作が逆転し、ノーマルセルＮＣ０が接続されたビットラインＢＬは、データ“０”の電位状態、すなわち０Ｖに応じた速さで電位が上昇し、相補的に選択されるダミーセルＤＣ１が接続されたビットライン／ＢＬは、１／２ＶＤＤの電位状態に応じた速さで電位が上昇し、時刻Ｔ１での電位は、ビットライン／ＢＬの方が高くなる。そして、これを境として、ビットラインＢＬの電位は減少に転じ、ビットライン／ＢＬの電位はさらに増加することになる。
ビットラインＢＬおよび／ＢＬの電位差がさらに開いた時刻Ｔ２以後は、図９（ｄ）に示すように、一定期間コラム選択線ＣＳＬが活性化され、入出力ラインＩＯおよび／ＩＯにデータが読み出され、伝送される。
Ｂ−３．特徴的作用効果
以上説明したように、実施の形態２の半導体記憶装置においては、ビットラインＢＬおよび／ＢＬに、それぞれダミーセルＤＣ０およびＤＣ１を接続し、ビットラインＢＬに複数接続されるノーマルセルの何れかが選択された場合には、ダミーセルＤＣ１を相補的に選択し、ビットライン／ＢＬに複数接続されるノーマルセルの何れかが選択された場合には、ダミーセルＤＣ０を相補的に選択することで、ビットラインＢＬと／ＢＬとの間の電位差が明確に得られる構成を採るので、センスアンプ回路部でのセンス動作に誤動作が生じることが防止できる。
また、センスアンプ回路部においては、クロスカップル回路を構成するインバータのＭＯＳトランジスタのうち、ＮＭＯＳトランジスタにゲート・ボディ直結トランジスタを用いので、低いゲート電圧でもＮＭＯＳトランジスタを確実にオンすることができ、キャパシタレスメモリであるＴＴＲＡＭメモリセルにおいて、高速動作が必要でない時に、電源電圧を下げて低い周波数で動作させてトータルの消費電力を低減させるような場合に、蓄積電荷量が減っても安定した動作を保障することができる。
Ｂ−４．ゲート・ボディ直結トランジスタの構成例
図１０および図１１を用いて、ゲート・ボディ直結トランジスタの構成の一例について説明する。
図１０はゲート・ボディ直結トランジスタＧＢＴ１の平面レイアウトを示す図であり、ゲート電極ＧＴと、当該ゲート電極ＧＴに対してＴ字型をなすようにゲート配線ＧＷが配設されている。
そして、ゲート電極ＧＴのゲート長方向の両側面外方には、それぞれＮ型不純物を比較的高濃度（Ｎ+）ソース・ドレイン領域ＳＤが設けられ、ゲート配線ＧＷの線幅方向の側面外方（ソース・ドレイン領域ＳＤが設けられた側とは反対側）にはＰ型不純物を比較的高濃度（Ｐ+）に含んだボディコンタクト領域ＢＣが設けられている。
図１１は、図１０に示すＡ−Ａ線での矢視方向断面の構成を示す断面図である。
図１１に示すように、ゲート・ボディ直結トランジスタＧＢＴ１は、シリコン基板１１、埋め込み酸化膜１２およびシリコン層１３（ＳＯＩ層）がこの順に積層されたＳＯＩ基板１４上に配設され、Ｐ型不純物を比較的低濃度（Ｐ-）に含んだボディ領域ＢＤ上に、ゲート酸化膜ＧＸを介してゲート電極ＧＴが配設されている。
ボディ領域ＢＤおよびボディコンタクト領域ＢＣは、シリコン層１３の上面から埋め込み酸化膜１２の上面に達して形成されており、ボディコンタクト領域ＢＣは、ボディ領域ＢＤの側面に接している。
従って、ボディ領域ＢＤとボディコンタクト領域ＢＣとは電気的に接続されることとなり、ボディコンタクト領域ＢＣをゲート電極ＧＴに電気的に接続すれば、ボディ領域ＢＤの電位をゲート電極ＧＴの電位と同じにできる。
図１１においては、ゲート・ボディ直結トランジスタＧＢＴ１上を覆う層間絶縁膜ＩＦを貫通して、ボディコンタクト領域ＢＣに達するように設けられたコンタクト部ＣＨ１と、層間絶縁膜ＩＦを貫通してゲート配線ＧＷに達するように設けられたコンタクト部ＣＨ２とを、層間絶縁膜ＩＦ上に配設された配線層ＷＲを介して接続することで、ボディ領域ＢＤの電位をゲート電極ＧＴの電位と同じにしている。
ここで、ゲート・ボディ直結トランジスタＧＢＴ１は、その周囲が素子分離絶縁膜１５によって囲まれ、素子分離絶縁膜１５はシリコン層１３の上面から埋め込み酸化膜１２の上面に達するように形成されており、他のＭＯＳトランジスタから電気的に分離されている。なお、素子分離絶縁膜１５はボディコンタクト領域ＢＣとソース・ドレイン領域ＳＤとの間のゲート配線ＧＷの下にも設けられ、ボディコンタクト領域ＢＣとソース・ドレイン領域ＳＤとは電気的に分離されている。
ゲート・ボディ直結トランジスタの構成としては、図１２および図１３に示すような構成も考えられる。
図１２はゲート・ボディ直結トランジスタＧＢＴ２の平面レイアウトを示す図であり、ゲート電極ＧＴの、ゲート幅方向の一方の端部上から外方に向けて延在するコンタクト層ＣＴが配設されている。
また、ゲート電極ＧＴのゲート長方向の両側面外方には、それぞれＮ型不純物を比較的高濃度（Ｎ+）ソース・ドレイン領域ＳＤが設けられている。
図１３は、図１に示すＢ−Ｂ線での矢視方向断面の構成を示す断面図である。
図１３に示すように、ゲート・ボディ直結トランジスタＧＢＴ２は、ＳＯＩ基板１４上に配設され、Ｐ型不純物を比較的低濃度（Ｐ-）に含んだボディ領域ＢＤ上に、ゲート酸化膜ＧＸを介してゲート電極ＧＴが配設されている。
ゲート電極ＧＴの、ゲート幅方向の一方の端部外方のＳＯＩ層１３の表面内には部分素子分離絶縁膜１５１が配設されている。
部分素子分離絶縁膜１５１は、その底部と埋め込み酸化膜１２との間に所定厚さのＳＯＩ層１３が残るようにＳＯＩ層１３の表面内にトレンチを形成し、該トレンチ内に絶縁物を埋め込むことで形成されており、部分素子分離絶縁膜１５１の下にはＰ型不純物を比較的低濃度（Ｐ-）に含んだウエル領域１３１が存在している。
そして、ゲート電極ＧＴ上から部分素子分離絶縁膜１５１上にかけて延在するコンタクト層ＣＴは、部分素子分離絶縁膜１５１を貫通する開口部ＯＰ内にも充填され、ウエル領域１３１に接触する構成となっている。
従って、ボディ領域ＢＤの電位は、ウエル領域１３１およびコンタクト層ＣＴを介してゲート電極ＧＴの電位と同じになる。
なお、ゲート・ボディ直結トランジスタＧＢＴ２上を覆う層間絶縁膜ＩＦを貫通して、コンタクト層ＣＴに達するようにコンタクト部ＣＨを設け、当該コンタクト部ＣＨを層間絶縁膜ＩＦ上に配設された配線層ＷＲに接続することで、ゲート電極ＧＴに所定の電位（ゲート信号）を与えることができる。
ここで、ゲート・ボディ直結トランジスタＧＢＴ２の周囲は、部分素子分離絶縁膜１５１が配設された領域以外は素子分離絶縁膜１５によって囲まれており、他のＭＯＳトランジスタから電気的に分離されている。
なお、図８に示したダミーセルＤＣ０およびＤＣ１を構成するボディ固定トランジスタＢＴｒ１、ＢＴｒ２も、図１０、１１に示したゲート・ボディ直結トランジスタＧＢＴ１と同様に、ボディ領域をボディコンタクト領域を介して所望の部分に電気的に接続する構成を採れば良く、また、図１２、１３に示したゲート・ボディ直結トランジスタＧＢＴ２と同様に、ボディ領域を部分素子分離絶縁膜下のウエル領域を介して所望の部分に電気的に接続する構成を採っても良く、ボディ固定トランジスタＢＴｒ１、ＢＴｒ２の場合はゲートではなくソースが所望の部分ということになる。
Ｃ．実施の形態３
Ｃ−１．メモリアレイの構成
図１４に実施の形態３に係るメモリアレイ１Ｂの構成を示す。
図１４に示すようにメモリアレイ１Ｂは、メモリセル部を除いて図８を用いて説明したメモリアレイ１Ａと同じであり、メモリアレイ１Ａと同一の構成については同一の符号を付し、重複する説明は省略する。
メモリセル部は、データの読み出しおよび書き込みに用いられるノーマルセルと、読み出し時のリファレンス電流を供給するためのダミートランジスタとを有している。
図１４においては、図８に示したメモリアレイ１ＡのダミーセルＤＣ０およびＤＣ１の代わりに、ビットラインＢＬにリファレンス電流を供給するダミートランジスタＤＴ０と、ビットライン／ＢＬにリファレンス電流を供給するダミートランジスタＤＴ１とを有した構成を示している。
ダミートランジスタＤＴ０はソースがリファレンス電圧ラインＶＲＥＦに接続され、ドレインがビットラインＢＬに接続され、ゲートにはダミーワードラインＤＷＬ０が接続されている。また、ダミートランジスタＤＴ１はソースがリファレンス電圧ラインＶＲＥＦに接続され、ドレインがビットライン／ＢＬに接続され、ゲートにはダミーワードラインＤＷＬ１が接続されている。
リファレンス電圧ラインＶＲＥＦの電圧は、センスアンプ活性化信号Ｓ０Ｎが活性化されるときのデータ“０”読み出し時とデータ“１”読み出し時のそれぞれのビットライン電圧の間の電圧に設定され、当該電圧は専用の電源回路から供給する。
このような構成を採ることで、リファレンス電流を供給するために必要なＭＯＳトランジスタの個数は、ダミーセルを使用する場合の半分で済み、メモリアレイにおけるメモリセルの面積効率を上げることができる。
Ｃ−２．メモリアレイの動作
次に、以上説明したメモリアレイ１Ｂの動作について、図１５（ａ）〜（ｅ）に示すタイミングチャートを用いて、読み出し動作を例に採って説明する。
図１５（ａ）に示すように、プリチャージ信号ＢＬＰが活性化している期間は、図１５（ｅ）に示すように、ビットラインＢＬおよび／ＢＬは、何れも初期プリチャージ電圧ＶＰＲ（０Ｖ）に初期化されている。
そして、プリチャージ信号ＢＬＰが非活性になり、何れかのメモリセルが選択されると、メモリセル部からのデータが読み出され始め、メモリセル部の記憶状態（電位状態）に応じた速さでビットライン電位が上昇する。
そしてビットラインＢＬおよび／ＢＬの電位差が充分に開いたとき（時刻Ｔ１）に、図１５（ｂ）、（ｃ）に示すように、センスアンプ活性信号Ｓ０Ｎおよび／Ｓ０Ｐを活性化することで、センスアンプ回路部による増幅動作が行われる。
ここで、ダミートランジスタＤＴ０およびＤＴ１のソースはリファレンス電圧ラインＶＲＥＦに接続されているので、メモリセルに対して相補的に選択されるダミートランジスタは、オンされると同時にリファレンス電圧ラインＶＲＥＦの電位にほぼ等しい電位にまでビットラインの電位を上昇させる。
例えば、ノーマルセルＮＣ０からデータ“１”を読み出す場合、ノーマルセルＮＣ０が接続されたビットラインＢＬは、データ“１”の電位状態、すなわち電位ＶＤＤに応じた速さで電位が上昇するが、相補的に選択されるダミートランジスタＤＴ１が接続されたビットライン／ＢＬは、急速に電位が上昇してリファレンス電圧ラインＶＲＥＦの電位にほぼ等しい電位にまで上昇し、時刻Ｔ１ではビットラインＢＬとの間で明確な電位差が生じる。
図１５（ｅ）では、時刻Ｔ１をもって電位差が充分に開いた時刻としているが、これを境として、ビットライン／ＢＬの電位は減少に転じ、ビットラインＢＬの電位はさらに増加することになる。
なお、ノーマルセルＮＣ０からデータ“０”を読み出す場合は動作が逆転し、ノーマルセルＮＣ０が接続されたビットラインＢＬは、データ“０”の電位状態、すなわち０Ｖに応じた速さで電位が上昇し、相補的に選択されるダミートランジスタＤＴ１が接続されたビットライン／ＢＬは、急速に電位が上昇してリファレンス電圧ラインＶＲＥＦの電位にほぼ等しい電位にまで上昇し、この場合は時刻Ｔ１での電位は、ビットライン／ＢＬの方が高くなる。そして、これを境として、ビットラインＢＬの電位は減少に転じ、ビットライン／ＢＬの電位はさらに増加することになる。
ビットラインＢＬおよび／ＢＬの電位差がさらに開いた時刻Ｔ２以後は、図１５（ｄ）に示すように、一定期間コラム選択線ＣＳＬが活性化され、入出力ラインＩＯおよび／ＩＯにデータが読み出され、伝送される。
Ｃ−３．特徴的作用効果
以上説明したように、実施の形態３の半導体記憶装置においては、ビットラインＢＬおよび／ＢＬに、それぞれダミートランジスタＤＴ０およびＤＴ１を接続し、ビットラインＢＬに複数接続されるノーマルセルの何れかが選択された場合には、ダミーセルトランジスタＤＴ１を相補的に選択し、ビットライン／ＢＬに複数接続されるノーマルセルの何れかが選択された場合には、ダミートランジスタＤＴ０を相補的に選択することで、ビットラインＢＬと／ＢＬとの間の電位差が明確に得られる構成を採るので、センスアンプ回路部でのセンス動作に誤動作が生じることが防止できる。
また、リファレンス電流の供給のためにダミートランジスタを使用することで、リファレンス電流の供給のために必要なＭＯＳトランジスタの個数は、ダミーセルを使用する場合の半分で済み、メモリアレイにおけるメモリセルの面積効率を上げることができる。
Ｄ．実施の形態４
Ｄ−１．メモリアレイの構成
図１６に実施の形態４に係るメモリアレイ１Ｃの構成を示す。
図１６に示すようにメモリアレイ１Ｃは、メモリセル部を１ビットの情報を２つのメモリセルで記憶する１ビット２セル方式に対応するように構成し、図８を用いて説明した１ビット１セル方式に対応したメモリセル部を有するメモリアレイ１Ａとはこの点において異なっている。なお、その他の構成においては図８を用いて説明したメモリアレイ１Ａと同じであり、メモリアレイ１Ａと同一の構成については同一の符号を付し、重複する説明は省略する。
図１６に示すメモリセル部においては、ビットラインＢＬおよび／ＢＬに、ワードラインおよびチャージラインを共通として対をなすようにノーマルセルが接続されている。
すなわち、電源ラインＶＤＤとビットラインＢＬとの間に接続されたノーマルセルＮＣ０１および、電源ラインＶＤＤとビットライン／ＢＬとの間に接続されたノーマルセルＮＣ０２は、それぞれのアクセストランジスタＡＴｒがワードラインＷＬ０に共通に接続され、それぞれのストレージトランジスタＳＴｒがチャージラインＣＬ０に共通に接続されている。
同様に、電源ラインＶＤＤとビットラインＢＬとの間に接続されたノーマルセルＮＣ１１および、電源ラインＶＤＤとビットライン／ＢＬとの間に接続されたノーマルセルＮＣ１２は、それぞれのアクセストランジスタＡＴｒがワードラインＷＬ１に共通に接続され、それぞれのストレージトランジスタＳＴｒがチャージラインＣＬ１に共通に接続されている。
また、電源ラインＶＤＤとビットラインＢＬとの間に接続されたノーマルセルＮＣ２１および、電源ラインＶＤＤとビットライン／ＢＬとの間に接続されたノーマルセルＮＣ２２は、それぞれのアクセストランジスタＡＴｒがワードラインＷＬ２に共通に接続され、それぞれのストレージトランジスタＳＴｒがチャージラインＣＬ２に共通に接続されている。
そして、対をなすメモリセルは同時に動作するように制御され、例えば、ワードラインＷＬ０が選ばれることで、ノーマルセルＮＣ０１およびＮＣ０２から、それぞれのストレージトランジスタＳＴｒに保持された電荷に応じた電位が、それぞれビットラインＢＬおよび／ＢＬに与えられることになる。
ここで、対をなすメモリセルにはデータの書き込み時に、正反対のデータ（相補データ）が与えられており、ビットラインＢＬおよび／ＢＬには、明確な電位差が生じることになる。
なお、図１６においては、ビットラインＢＬにノーマルセルＮＣ０１、ＮＣ１１およびＮＣ２１が接続され、ビットライン／ＢＬにノーマルセルＮＣ０２、ＮＣ１２およびＮＣ２２が接続された構成を示しているが、これらはごく一部であり、ビットラインＢＬおよび／ＢＬにはさらに多くのノーマルセルが接続されていることは言うまでもない。
Ｄ−２．メモリアレイの動作
次に、以上説明したメモリアレイ１Ｃの動作について、図１７（ａ）〜（ｅ）に示すタイミングチャートを用いて、読み出し動作を例に採って説明する。
図１７（ａ）に示すように、プリチャージ信号ＢＬＰが活性化している期間は、図１７（ｅ）に示すように、ビットラインＢＬおよび／ＢＬは、何れも初期プリチャージ電圧ＶＰＲ（０Ｖ）に初期化されている。
そして、プリチャージ信号ＢＬＰが非活性になり、何れかのメモリセル対が選択されると、メモリセル部からのデータが読み出され始め、メモリセル部の記憶状態（電位状態）に応じた速さでビットライン電位が上昇する。
そしてビットラインＢＬおよび／ＢＬの電位差が充分に開いたとき（時刻Ｔ１）に、図１７（ｂ）、（ｃ）に示すように、センスアンプ活性信号Ｓ０Ｎおよび／Ｓ０Ｐを活性化することで、センスアンプ回路部による増幅動作が行われる。
例えば、ノーマルセルＮＣ０１からデータ“１”を読み出す場合、ノーマルセルＮＣ０１が接続されたビットラインＢＬは、データ“１”の電位状態、すなわち電位ＶＤＤに応じた速さで電位が上昇し、同時に選択されるノーマルセルＮＣ０２が接続されたビットライン／ＢＬには、データ“０”の電位状態、すなわち０Ｖに応じた速さで電位が上昇する。従って、時刻Ｔ１ではデータ“１”を読み出した場合の電位状態とデータ“０”を読み出した場合の電位状態に相当するだけの電位差ＳＶが生じることになり、その大きさは、図８を用いて説明したメモリアレイ１Ａや、図１５を用いて説明したメモリアレイ１Ｂでのビットライン間電位差の２倍近くとなる。
図１７（ｅ）では、時刻Ｔ１をもって電位差が充分に開いた時刻としているが、これを境として、ビットライン／ＢＬの電位は減少に転じ、ビットラインＢＬの電位はさらに増加することになる。
なお、ノーマルセルＮＣ０１からデータ“０”を読み出す場合は動作が逆転し、ノーマルセルＮＣ０１が接続されたビットラインＢＬは、データ“０”の電位状態、すなわち０Ｖに応じた速さで電位が上昇し、同時に選択されるノーマルセルＮＣ０２が接続されたビットライン／ＢＬには、データ“１”の電位状態、すなわち電位ＶＤＤに応じた速さで電位が上昇し、この場合は時刻Ｔ１での電位は、ビットライン／ＢＬの方が高くなる。そして、これを境として、ビットラインＢＬの電位は減少に転じ、ビットライン／ＢＬの電位はさらに増加することになる。
ビットラインＢＬおよび／ＢＬの電位差がさらに開いた時刻Ｔ２以後は、図１５（ｄ）に示すように、一定期間コラム選択線ＣＳＬが活性化され、入出力ラインＩＯおよび／ＩＯにデータが読み出され、伝送される。
Ｄ−３．特徴的作用効果
以上説明したように、実施の形態４の半導体記憶装置においては、メモリアレイ１Ｃのメモリセル部を１ビット２セル方式とし、対をなすメモリセルにはデータの書き込み時に相補データが与えられる構成とし、データの読み出し時には対をなすメモリセルから同時にデータを読み出すように制御することで、ビットライン間には、データ“１”を読み出した場合の電位状態とデータ“０”を読み出した場合の電位状態に相当するだけの電位差を生させるようにするので、１ビット１セル方式で構成する場合に比べてビットライン間電位差を２倍程度大きくできる。
従って、ビットラインＢＬと／ＢＬとの間の電位差がより明確になって、センスアンプ回路部でのセンス動作に誤動作が生じることを確実に防止できる。
また、読み出し信号量が多いので、高速センス動作が可能となり、高速アクセスが可能となり、逆に、電源電圧ＶＤＤを半分に低下させた場合でもセンス動作が可能なので、高速動作が必要な時や必要なブロックには電圧を上げて高速アクセスを可能とし、逆に、高速動作が必要でない時や必要でないブロックには電圧を下げて低い周波数で動作させるというダイナミックな制御がメモリについても適用可能となる。
また、１ビット２セル方式を採用することで、リフレッシュ動作が必要となるまでの時間を長くすることができる。この特徴について図１８および図１９を用いて説明する。
図１８および図１９は、横軸に時間を採り、縦軸にＴＴＲＡＭメモリセルでの保持データの電荷量に対応する電圧値を採って、保持データの経時変化を、データ“Ｈ”の場合とデータ“Ｌ”の場合とについて示している。なお、図１８には１ビット１セル方式の場合の経時変化を示し、図１９には１ビット２セル方式の場合の経時変化を示している。
図１８に示すように、１ビット１セル方式の場合、リファレンス電位ＶＲＥＦ（この場合は１／２ＶＤＤ）が必要であり、低電位側データ（データ“Ｌ”）の電荷量とリファレンス電位ＶＲＥＦとの差がセンスアンプの感度ＳＳより小さくなるとデータの読み出しができなくなる。ここに達するまでの時間が読み出し限界である。
そして、ＴＴＲＡＭメモリセル（ＮＭＯＳトランジスタ構成されている場合）を構成するストレージトランジスタは、ストレージノードに蓄積されたホールの電荷量で、“１”または“０”のデータを規定しており、データ“０”の場合は、ストレージノードに電荷が蓄積されていない状態である。しかし、時間とともにソースラインＳＬからＰＮ接合を介してホールが流入してくるので、定期的にホールを排出しなければならず、それがリフレッシュ動作である。
なお、データ“１”の場合は、図６（ｄ）を用いて説明したように、ストレージノードの電位はＶＤＤよりも少し高くなるように電荷が蓄積されており、また、時間とともに排出されるホールの電荷量は僅かなので、電荷量の減少は少ない。
このリフレッシュ動作が必要になるまでの時間が読み出し限界時間に相当し、１ビット１セル方式の場合は上述したようにリファレンス電位ＶＲＥＦと、低電位側データの電荷量の増加度によって規定される。
そして、図１８に示すように、低電位側データの電荷は急速に増加するので、１ビット１セル方式の場合はリフレッシュ動作が必要となるまでの時間が短い。
一方、図１９に示すように、１ビット２セル方式の場合はリファレンス電位ＶＲＥＦが不要であり、読み出し限界は、低電位側データ（データ“Ｌ”）と高電位側データ（データ“Ｈ”）との電位差がセンスアンプの感度ＳＳより小さくなる時間によって規定されるので、リフレッシュ動作が必要となるまでの時間が長くなる。
このように、リフレッシュ動作が必要となるまでの時間が長くなれば、データ保持電流を低減でき、スタンバイ電流を低減することが可能となる。さらに、読み出し信号量が多いので、低い電源電圧でデータ保持することで、一層、スタンバイ電流を低減させることも可能となる。
また、２つのメモリセルで１つのデータを保持するので、一方のメモリセルに不具合が生じてデータが得られない場合でも、他方のメモリセルに保持されているデータが判れば、一方のメモリセルに保持されていたデータは、それとは正反対のデータであるので、復元することも可能であり、データが完全に失われてしまうということがなく、冗長性を有したメモリを得ることができる。
Ｅ．実施の形態５
Ｅ−１．メモリアレイの構成
図２０に実施の形態５に係るメモリアレイ１Ｄの構成を示す。
図２０に示すメモリアレイ１Ｄは、センスアンプ回路部に特徴を有し、メモリセル部の構成は、図８を用いて説明したメモリアレイ１Ａと同じ１ビット１セル方式を採用しても良く、図１６を用いて説明したメモリアレイ１Ｃと同じ１ビット２セル方式を採用しても良いので図示は省略している。また、その他の構成は、図８を用いて説明したメモリアレイ１Ａと同じであり、メモリアレイ１Ａと同一の構成については同一の符号を付し、重複する説明は省略する。
図２０に示すように、メモリアレイ１Ｄのセンスアンプ回路部は、リストア用センスアンプ回路とリード用センスアンプ回路とで構成されている。
リード用センスアンプ回路は、ビットラインＢＬと接地との間に直列に接続された、ＮＭＯＳトランジスタＱ１１およびＮＭＯＳトランジスタＱ１２と、ビットライン／ＢＬと接地との間に直列に接続された、ＮＭＯＳトランジスタＱ１３およびＮＭＯＳトランジスタＱ１４とを有し、ＮＭＯＳトランジスタＱ１１およびＮＭＯＳトランジスタＱ１３のゲートが、それぞれビットライン／ＢＬおよびＢＬに接続されている。また、ＮＭＯＳトランジスタＱ１２およびＮＭＯＳトランジスタＱ１４のゲートには、読み出し活性ラインＲｅａｄ（読み出し活性信号Ｒｅａｄを与える）が接続されている。
そして、ＮＭＯＳトランジスタＱ１１およびＱ１３にはゲート・ボディ直結トランジスタを用いている。
このような構成を採ることで、データの読み出し時には、ビットライン電位が低く、ゲート・ボディ直結トランジスタによる増幅が必要な最小限の期間、すなわち、センスアンプ活性信号Ｓ０Ｎおよび／Ｓ０Ｐが活性化してから、ビットラインＢＬ間の電位差が一定になるまでの期間だけ、読み出し活性ラインＲＥＡＤから読み出し活性信号を与えてリード用センスアンプ回路を駆動し、低いゲート電圧でも確実にオンするゲート・ボディ直結トランジスタによりセンスを行うことで、例えば初期プリチャージ電圧（ＶＰＲ）が接地電位であった場合（ＧＮＤプリチャージ）でも、オンしにくいという問題が生じず、誤動作を防止できる。
そして、ビットラインＢＬ間の電位差が一定になった後は、読み出し活性信号を停止することでリストア用センスアンプ回路による増幅動作を行う。
ゲート・ボディ直結トランジスタは、低いゲート電圧でも確実にオンするが、それだけにリーク電流等の無効電流が多く流れ、長時間の使用は望ましくないが、上記のような構成を採ることで、ゲート・ボディ直結トランジスタがオンしている時間が限定され、センスアンプ回路部に流れる電流を必要最低限に制限して、電力効率を改善することができる。
なお、読み出し活性信号Ｒｅａｄは外部から与えられる読み出し指示信号ＲＥＡＤ（図７）に基づいて、例えばセンスアンプ活性信号Ｓ０ＮとのＡＮＤ処理により作成することができる。
リストア用センスアンプ回路は、図９に示したメモリアレイ１Ａのセンスアンプ回路とほぼ同様の構成を有しており、メモリアレイ１Ａのセンスアンプ回路の、ゲート・ボディ直結トランジスタであるＮＭＯＳトランジスタＱ４およびＱ６の代わりに、通常のＮＭＯＳトランジスタＱ４１およびＱ６１を使用した構成となっている。
なお、リストア用センスアンプ回路は、メモリセルのリフレッシュ動作や、データの書き換えに際しても使用する。
Ｅ−２．特徴的作用効果
以上説明したように、実施の形態５の半導体記憶装置においては、センスアンプ回路部を、リストア用センスアンプ回路とリード用センスアンプ回路とで構成し、データの読み出し時には、ゲート・ボディ直結トランジスタによる増幅が必要な最小限の期間だけリード用センスアンプ回路を用いてセンスを行うので、センスアンプ回路部に流れる電流を必要最低限に制限して、電力効率を改善することができる。
Ｆ．実施の形態６
図２１に実施の形態６に係るメモリアレイ１Ｅの構成を示す。
図２１に示すメモリアレイ１Ｅは、センスアンプ回路部に特徴を有し、メモリセル部の構成は、図８を用いて説明したメモリアレイ１Ａと同じ１ビット１セル方式を採用しても良く、図１６を用いて説明したメモリアレイ１Ｃと同じ１ビット２セル方式を採用しても良いので図示は省略している。また、その他の構成は、図８を用いて説明したメモリアレイ１Ａと同じであり、メモリアレイ１Ａと同一の構成については同一の符号を付し、重複する説明は省略する。
図２１に示すように、メモリアレイ１Ｅのセンスアンプ回路部は、リストア用センスアンプ回路とリード用センスアンプ回路とで構成されている。
リード用センスアンプ回路は、ビットラインＢＬと接地との間に接続された、ＮＭＯＳトランジスタＱ２１と、ビットライン／ＢＬと接地との間に直列に接続された、ＮＭＯＳトランジスタＱ２２とを有している。
そして、ＮＭＯＳトランジスタＱ２１およびＮＭＯＳトランジスタＱ２２のゲートには、読み出し活性ラインＲｅａｄ（読み出し活性信号Ｒｅａｄを与える）が接続され、ＮＭＯＳトランジスタＱ２１のボディ領域はビットライン／ＢＬに接続され、ＮＭＯＳトランジスタＱ２２のボディ領域はビットラインＢＬに接続されている。
なお、リストア用センスアンプ回路は、図２０に示したメモリアレイ１Ｄのリストア用センスアンプ回路と同じ構成である。
リード用センスアンプ回路はデータの読み出し時に以下のような動作を行う。
データの読み出し時に読み出し活性ラインＲｅａｄを活性化すると、ビットラインＢＬおよび／ＢＬ電位は接地電位に引かれて低下を始める。
ここで、例えばビットラインＢＬ側にデータ“１”が読み出される場合、ビットラインＢＬにボディ領域が接続されるＮＭＯＳトランジスタＱ２２のボディ電位が上昇し、電流が流れやすくなる。
その結果、ビットライン／ＢＬの電位は接地電位に引かれやすくなって、ビットライン／ＢＬの電位がさらに低下する。
ビットライン／ＢＬの電位が低下すると、ビットライン／ＢＬにボディ領域が接続されるＮＭＯＳトランジスタＱ２１のボディ電位も低下し、オンしにくくなることでビットラインＢＬの電位が上昇する。
このように、データの読み出し時には、ＭＯＳトランジスタＱ２１およびＱ２２のボディ電位のみを制御することで、トランジスタのしきい値を変化させてビットラインＢＬおよび／ＢＬの電位をセンスすることができるので、少ないＭＯＳトランジスタでリード用センスアンプ回路を実現することができる。
Ｇ．実施の形態７
図２２に実施の形態７に係るメモリアレイ１Ｆの構成を示す。
図２２に示すメモリアレイ１Ｆは、センスアンプ回路部に特徴を有し、メモリセル部の構成は、図８を用いて説明したメモリアレイ１Ａと同じ１ビット１セル方式を採用しても良く、図１６を用いて説明したメモリアレイ１Ｃと同じ１ビット２セル方式を採用しても良いので図示は省略している。また、その他の構成は、図８を用いて説明したメモリアレイ１Ａと同じであり、メモリアレイ１Ａと同一の構成については同一の符号を付し、重複する説明は省略する。
図２２に示すように、メモリアレイ１Ｆのセンスアンプ回路部は、リストア用センスアンプ回路とリード用センスアンプ回路とで構成されている。
リード用センスアンプ回路は、ビットラインＢＬと接地との間に接続された、ＮＭＯＳトランジスタＱ２１と、ビットライン／ＢＬと接地との間に直列に接続された、ＮＭＯＳトランジスタＱ２２と、ビットラインＢＬに介挿されたＮＭＯＳトランジスタＱ１５と、ビットライン／ＢＬに介挿されたＮＭＯＳトランジスタＱ１６とを有している。
そして、ＮＭＯＳトランジスタＱ２１およびＮＭＯＳトランジスタＱ２２のゲートには、読み出し活性ラインＲｅａｄ（読み出し活性信号Ｒｅａｄを与える）が接続され、ＮＭＯＳトランジスタＱ２１のボディ領域はビットライン／ＢＬに接続され、ＮＭＯＳトランジスタＱ２２のボディ領域はビットラインＢＬに接続されている。なお、ＮＭＯＳトランジスタＱ２１のボディ領域が接続されるのは、ＮＭＯＳトランジスタＱ１６のソースが接続された側のビットライン／ＢＬであり、ＮＭＯＳトランジスタＱ２２のボディ領域が接続されるのは、ＮＭＯＳトランジスタＱ１５のソースが接続された側のビットラインＢＬである。
また、ＮＭＯＳトランジスタＱ１５およびＱ１６のゲートには、書き込み活性ラインＷｒｉｔｅ（書き込み活性信号Ｗｒｉｔｅを与える）が接続されている。
なお、リストア用センスアンプ回路は、図２０に示したメモリアレイ１Ｄのリストア用センスアンプ回路と同じ構成である。
リード用センスアンプ回路はデータの読み出し時の動作は、基本的には図２１を用いて説明したメモリアレイ１Ｅのリード用センスアンプ回路と同じであるが、メモリアレイ１Ｆにおいては、データの読み出し時には、読み出し活性ラインＲｅａｄは活性化させるが書き込み活性ラインＷｒｉｔｅを非活性として、ＮＭＯＳトランジスタＱ１５およびＱ１６をオフさせて、ビットラインＢＬおよび／ＢＬからリストア用センスアンプ回路を電気的に切り離す。
これにより、リストア用センスアンプ回路の動作に対して、ビットラインＢＬおよび／ＢＬに寄生する容量が影響を与えることを防止でき、センス動作を高速化できる。
すなわち、ビットラインＢＬおよび／ＢＬにはメモリセル部が接続されており、これに付随する大きな寄生容量が存在している。その大きさは、センスアンプ回路部の寄生容量を１とすればその他のビットラインの寄生容量は３程度となる。
ここで、データの読み出しに際してビットライン間の電位差が開く時間は、ビットラインに付随する寄生容量に影響を受け、寄生容量が大きいとセンス可能なまでに電位差が開くまでの時間が長くなる。
しかし、ビットラインＢＬおよび／ＢＬからリストア用センスアンプ回路を電気的に切り離すことで、センスアンプ回路部に存在する寄生容量以外の寄生容量が切り離されることになるので、リストア用センスアンプ回路が動作を完了するための時間（容量の充放電時間）を大幅に短縮して、センス動作を高速化できる。
なお、図９（ａ）を用いて説明したように、プリチャージ信号ＢＬＰが非活性になってメモリセル部からのデータが読み出され始め、書き込み活性ラインＷｒｉｔｅが非活性になるまでの間は、ビットラインＢＬおよび／ＢＬを介してセンスアンプ回路部に電位が与えられ、書き込み活性ラインＷｒｉｔｅが非活性になった後は、リストア用センスアンプ回路とリード用センスアンプ回路による増幅動作となるので、ビットラインＢＬおよび／ＢＬを電気的に切り離しても問題はない。
また、書き込み動作時は、書き込み活性ラインＷｒｉｔｅが活性化して、ＮＭＯＳトランジスタＱ１５およびＱ１６がオンするので、ＩＯゲート部を経由して書き込まれるデータは、リストア用センスアンプでラッチされるとともに、ＮＭＯＳトランジスタＱ１５およびＱ１６を介して、ビットラインＢＬに伝達することができる。
なお、書き込み活性信号Ｗｒｉｔｅは外部から与えられる書き込み指示信号ＷＲＩＴＥ（図７）に基づいて、例えばセンスアンプ活性信号Ｓ０ＮとのＡＮＤ処理により作成することができる。
また、上述したように、ビットラインの寄生容量をセンスアンプ回路部から分離する構成は、実施の形態２〜５に示したメモリアレイ１Ａ〜１Ｄの何れに適用しても良い。
Ｈ．実施の形態８
図２３に実施の形態８に係るメモリアレイ１Ｇの構成を示す。
図２３に示すメモリアレイ１Ｇは、センスアンプ回路部に特徴を有し、メモリセル部の構成は、図８を用いて説明したメモリアレイ１Ａと同じ１ビット１セル方式を採用しても良く、図１６を用いて説明したメモリアレイ１Ｃと同じ１ビット２セル方式を採用しても良いので図示は省略している。また、その他の構成は、図８を用いて説明したメモリアレイ１Ａと同じであり、メモリアレイ１Ａと同一の構成については同一の符号を付し、重複する説明は省略する。
図２３に示すように、メモリアレイ１Ｇのセンスアンプ回路部は、直列に接続されたＰＭＯＳトランジスタＱ３１およびＮＭＯＳトランジスタＱ４と、直列に接続されたＰＭＯＳトランジスタＱ５１およびＮＭＯＳトランジスタＱ６とを有し、ＰＭＯＳトランジスタＱ３１とＮＭＯＳトランジスタＱ４との接続ノードがビットラインＢＬに接続されるとともに、当該接続ノードには、ＰＭＯＳトランジスタＱ５１およびＮＭＯＳトランジスタＱ６のゲートが接続される構成となっている。また、ＰＭＯＳトランジスタＱ５１とＮＭＯＳトランジスタＱ６との接続ノードがビットライン／ＢＬに接続されるとともに、当該接続ノードには、ＰＭＯＳトランジスタＱ３１およびＮＭＯＳトランジスタＱ４のゲートが接続される構成となっている。
そして、ＮＭＯＳトランジスタＱ４およびＱ６はゲート・ボディ直結トランジスタを使用し、ＰＭＯＳトランジスタＱ３１のボディ領域をビットラインＢＬに接続し、ＰＭＯＳトランジスタＱ５１のボディ領域をビットライン／ＢＬに接続する構成となっている。
これにより、センスアンプ回路を構成する全てのＭＯＳトランジスタが低い電圧での動作が可能となり、メモリアレイのさらなる低電圧化を実現することができる。
なお、ビットラインの初期プリチャージ電圧ＶＰＲが接地電位の場合、ＰＭＯＳトランジスタ側は、当初はソースがビットライン駆動電圧ＶＢＬ（例えば１／２ＶＤＤ）、ボディが０Ｖというバイアスになるため、ビットライン駆動電圧ＶＢＬが、ＰＭＯＳトランジスタのビルトイン・ポテンシャル（例えば０．６Ｖ）より小さいメモリアレイに適した構成であると言える。
また、実施の形態２〜８においてはＮＤプリチャージ方式を前提として説明したが、１／２ＶＤＤプリチャージ方式でもメモリアレイ１Ｇのセンスアンプ回路部の構成は有効である。
ただし、この場合、ビットラインを直接ＰＭＯＳトランジスタのボディ領域（Ｎ型）に接続すると、当該ボディ領域（１／２ＶＤＤ）からソース（センスアンプのＧＮＤ）に電流が流れて誤動作してしまうため、ボディ領域（Ｎ型）をさらにＰ型拡散領域に接続し、ＰＮ接合による容量カップリングを用いると良い。
さらにその場合、上昇したボディ電位の初期化手法として、センス動作ごとにセンスアンプのＧＮＤを負の電圧にするなどして、ボディリフレッシュ動作動作を行うと、なお良い。
Ｉ．実施の形態９
以上説明した実施の形態２〜８においては、１ビット１セル方式のメモリセル部を有するメモリアレイ、あるいは１ビット２セル方式のメモリセル部を有するメモリアレイを有する半導体記憶装置について説明したが、１つの半導体記憶装置内に、１ビット１セル方式のメモリセル部を有するメモリアレイ、および１ビット２セル方式のメモリセル部を有するメモリアレイの両方を備えた構成も考えられる。
以下、実施の形態９として、ＴＴＲＡＭのコンフィギュラブルユニファイドメモリを備えた半導体記憶装置について説明する。
Ｉ−１．装置構成
Ｉ−１−１．全体構成
図２４は、コンフィギュラブルユニファイドメモリを備えた半導体記憶装置２０００の全体構成を示すブロック図である。
図２４に示すように、半導体記憶装置２０００は、メモリアレイ１がメモリアレイブロックＭＣＡ０〜ＭＣＡ７の８つのブロックに分けられている。
メモリアレイブロックとは、複数のワードラインと複数のビットライン対を含むメモリアレイのことであり、バンク（外部信号により独立にロウアドレスアクセス可能なブロック）として扱うこともできる。なお、各メモリアレイブロックにはセンスアンプ回路部やプリチャージ部、ＩＯゲート部等を備えているが、個々の図示は省略する。
図２４においては、メモリアレイ１が８つのメモリアレイブロックで構成され、各ブロックは、１ビット１セル方式あるいは１ビット２セル方式のどちらかに任意にプログラム可能な構成となっている。
また、各バンクからの入出力であるＩＯバスを、１ビット１セル方式のブロックおよび１ビット２セル方式のブロックに対して、それぞれ別個に接続できるような２ウエイのバス構成を採っており、図２４においてはＩＯバスＢＳ１が１ビット１セル方式のメモリアレイブロックＭＣＡ２、ＭＣＡ３、ＭＣＡ４、ＭＣＡ５およびＭＣＡ７に接続され、ＩＯバスＢＳ２が１ビット２セル方式のメモリアレイブロックＭＣＡ０、ＭＣＡ１およびＭＣＡ６に接続される例を示している。なお、ＩＯバスＢＳ１およびＢＳ２はプリアンプを含むライトドライバ４に接続される。
このような構成を採ることで、例えば、ＩＯバスＢＳ２を高速バス（キャッシュバス）、ＩＯバスＢＳ１を低速バス（メインメモリバス）に接続することで、１ビット２セル方式のメモリアレイブロックをキャッシュメモリ、１ビット１セル方式のメモリアレイブロックをメインメモリとしてハンドリング可能となり、メモリアレイ１をコンフィギュラブルなユニファイドメモリとして、動作させることが可能となる。
Ｉ−１−２．プログラムユニットの構成
メモリアレイブロックを１ビット１セル方式あるいは１ビット２セル方式のどちらかにプログラムするための構成がプログラムユニット６であり、アドレスデコーダ２と、周辺回路との間に配設されている。
図２５には、メモリアレイ１内のメモリアレイブロックの１つを例に採り、その中のメモリセル部とプログラムユニット６との接続関係を示す。なお、便宜的に両者の間のアドレスデコーダは図示を省略する。
プログラムユニット６は、外部から与えられる外部アドレス信号ＡＤやモード切替信号ＭＤに基づいて、メモリセル部に与えられるダミーワードライン、ワードラインおよびチャージラインの活性化および非活性化を制御することで、メモリセル部を１ビット１セル方式あるいは１ビット２セル方式のどちらかにプログラムする構成となっている。
図２５に示すメモリセル部は、例えば図８を用いて説明したメモリアレイ１Ａと同様に、１ビット１セル方式に対応可能に構成されており、ノーマルセルの他にダミーセルを有している。なお、メモリアレイ１Ａと同じ構成については同一の符号を付し、重複する説明は省略する。
図２６は、プログラムユニット６の構成の一例を示す図である。
図２６に示すように、プログラムユニット６は論理ゲートＧ１〜Ｇ７を有し、外部アドレス信号ＡＤ０およびＡＤ１と、モード切替信号ＭＤとに基づいて各論理ゲートの出力論理を決定し、当該出力論理をダミーワードライン、ワードラインおよびチャージラインに与えることで、メモリセル部を１ビット１セル方式あるいは１ビット２セル方式のどちらかにプログラムする構成となっている。
すなわち、図２６に示すプログラムユニット６においては、外部アドレス信号ＡＤ０およびモード切替信号ＭＤを、ＡＮＤゲートＧ１、Ｇ２およびＯＲゲートＧ７が受け、外部アドレス信号ＡＤ１およびＯＲゲートＧ７の出力を、ＡＮＤゲートＧ３〜Ｇ６が受ける構成となっている。
各論理ゲートは、以下のように構成されている。
ＡＮＤゲートＧ１は入力の一方が反転入力であり、当該入力には外部アドレス信号ＡＤ０が与えられ、その出力がダミーワードラインＤＷＬ１およびダミーチャージラインＤＣＬ１に与えられる。
ＡＮＤゲートＧ２の出力は、ダミーワードラインＤＷＬ０およびダミーチャージラインＤＣＬ０に与えられる。
ＯＲゲートＧ７は入力の１つが反転入力であり、当該入力にはモード切替信号ＭＤが与えられ、その出力がＡＮＤゲートＧ３〜Ｇ６に与えられる。
ＡＮＤゲートＧ３の出力は、ワードラインＷＬ３およびチャージラインＣＬ３に与えられる。
ＡＮＤゲートＧ４は入力の一方が反転入力であり、当該入力にはＯＲゲートＧ７の出力が与えられ、その出力がワードラインＷＬ２およびチャージラインＣＬ２に与えられる。
ＡＮＤゲートＧ５は入力の一方が反転入力であり、当該入力には外部アドレス信号ＡＤ１が与えられ、その出力がワードラインＷＬ１およびチャージラインＣＬ１に与えられる。
ＡＮＤゲートＧ６は２つの入力が共に反転入力であり、その出力がワードラインＷＬ０およびチャージラインＣＬ０に与えられる。
Ｉ−２．装置動作
図２７および図２８には、プログラムユニット６における入力に対する出力を真理値表として示す。
図２７は、プログラムユニット６により、メモリセル部を１ビット１セル方式にプログラムする場合の真理値表を示している。
図２７に示すように、１ビット１セル方式にプログラムする場合は、モード切替信号ＭＤが“Ｈ（Ｈｉｇｈ）”として与えられる。
そして、例えば、外部アドレス信号ＡＤ０およびＡＤ１が共に信号“Ｌ（Ｌｏｗ）”である場合は、ワードラインＷＬ３およびチャージラインＣＬ３には信号“Ｌ”、ワードラインＷＬ２およびチャージラインＣＬ２には信号“Ｌ”、ワードラインＷＬ１およびチャージラインＣＬ１には信号“Ｌ”、ワードラインＷＬ０およびチャージラインＣＬ０には信号“Ｈ”が与えられる。
また、ダミーワードラインＤＷＬ１およびダミーチャージラインＤＣＬ１には信号“Ｈ”が、ダミーワードラインＤＷＬ０およびダミーチャージラインＤＣＬ０には信号“Ｌ”が与えられる。
上記のような場合、図２５に示したメモリセル部においては、ダミーセルＤＣ１およびノーマルセルＮＣ０が選択されることとなり、ノーマルセルＮＣ０およびダミーセルＤＣ１のデータが、それぞれビットラインＢＬおよび／ＢＬに読み出されることになり、当該メモリセル部を有するメモリアレイブロックは１ビット１セル動作をすることになる。
図２８は、プログラムユニット６により、メモリセル部を１ビット２セル方式にプログラムする場合の真理値表を示している。
図２８に示すように、１ビット２セル方式にプログラムする場合は、モード切替信号ＭＤが“Ｌ”として与えられる。
そして、例えば、外部アドレス信号ＡＤ１が信号“Ｌ（Ｌｏｗ）”である場合は、ワードラインＷＬ３およびチャージラインＣＬ３には信号“Ｌ”、ワードラインＷＬ２およびチャージラインＣＬ２には信号“Ｌ”、ワードラインＷＬ１およびチャージラインＣＬ１には信号“Ｈ”、ワードラインＷＬ０およびチャージラインＣＬ０には信号“Ｈ”が与えられる。この場合、外部アドレス信号ＡＤ０の信号は“Ｌ”、“Ｈ”何れでも良いので、“ｄ（don't care term）”としている。
また、ダミーワードラインＤＷＬ１およびダミーチャージラインＤＣＬ１には信号“Ｌ”が、ダミーワードラインＤＷＬ０およびダミーチャージラインＤＣＬ０には信号“Ｌ”が与えられる。
上記のような場合、図２５に示したメモリセル部においては、ダミーセルＤＣ０およびＤＣ１は何れも選択されず、ノーマルセルＮＣ０およびＮＣ１が選択されることとなり、ノーマルセルＮＣ０およびノーマルセルＮＣ１のデータが、それぞれビットラインＢＬおよび／ＢＬに読み出されることになり、当該メモリセル部を有するメモリアレイブロックは１ビット２セル動作をすることになる。
このように、チャージライン、ワードラインおよびダミーワードラインに与える信号の組み合わせをプログラムすることが、メモリセル部を１ビット１セル方式にプログラムする、あるいは１ビット２セル方式でプログラムすることを意味している。
Ｉ−３．特徴的作用効果
以上説明したように、図２４に示す半導体記憶装置２０００においては、メモリアレイ１を複数のメモリアレイブロックで構成し、各ブロックを、１ビット１セル方式あるいは１ビット２セル方式のどちらかに任意にプログラム可能な構成としているので、メモリアレイ１をコンフィギュラブルユニファイドメモリとして使用することができる。
すなわち、１ビット２セル方式のメモリアレイブロックでは、読み出し信号量が多いので、高速センス動作が可能となり高速アクセスが可能となる。従って、高速な読み出しが要求されるキャッシュメモリ等に適している。
また、信号量が理論的には２倍になるので、電源電圧ＶＤＤの下限マージンが大きくなるので、低電圧動作が可能となる。
また、２つのメモリセルで情報が記憶されているので、リフレッシュ時間が長くなり、データ保持電流を低減して、スタンバイ電流を低減することが可能となる。
一方、１ビット１セル方式のメモリアレイブロックでは、データ保持量が１ビット２セル方式に比べて２倍となるので、多くのデータ保持量を必要とするメインメモリに適している。
以上より、１ビット２セル方式で電源電圧ＶＤＤとすることで、キャッシュメモリに適した高速モード、１ビット２セル方式で電源電圧１／２ＶＤＤとすることで、低速動作でスタンバイ電圧が低い省電力モード、１ビット１セル方式で電源電圧ＶＤＤとすることで、大容量メモリに適した大容量メモリモードの３つのモードを各メモリアレイブロックごとにプログラマブルできるユニファイドコンフィギュラブルメモリを実現できる。
Ｉ−４．変形例
以上の説明においては、メモリアレイブロック単位で１ビット１セル方式あるいは１ビット２セル方式をプログラムするものとして説明したが、同一のメモリアレイブロック内の部分によって方式を変えることもでき、メモリアレイをより細かく機能分類できる。
その場合、１ビット１セル動作時には、１ビット２セル動作を想定して、メモリ領域へのデータの書き込みを行う。
例えば、奇数番のロウアドレスのメモリセルだけにデータを書き込むものとし、リフレッシュ動作をする際に、偶数番のロウアドレスのメモリセルに、奇数番のロウアドレスのメモリセルとは正反対のデータを書き込むような動作が必要となる。
反対に１ビット２セル動作から１ビット１セル動作に変更する場合は、偶数番、奇数番一方のロウアドレスのメモリセルのデータを無視すれば良い。
Ｊ．ＴＴＲＡＭの平面レイアウト
図２９〜３１を用いて、ＴＴＲＡＭの平面レイアウトの一例を示す。
各層のレイアウトが明らかになるように、図２９からビットラインＢＬを省略したものが図３０に相当し、図３０からワードラインＷＬ、チャージラインＣＬおよびソースラインＳＬを省略したものが図３１に相当する。
また、図３２は、図２９に示したレイアウトに対応する等価回路図である。さらに、図３３、３４および３５は、それぞれ図２９に示したXX-XX線、XXI-XXI線、XXII-XXII線に沿った位置での断面構造を示す断面図である。
図２９に示すように、素子分離領域ＩＲおよび素子形成領域ＡＲは、何れも第１方向に沿って延在して形成されている。素子形成領域ＩＲ内には、図３４、３５に示された素子分離絶縁膜１５が形成されている。つまり、素子分離絶縁膜１５が第１方向に沿って延在して形成されることにより、素子分離絶縁膜１５によって、第１方向に延在する素子形成領域ＡＲが規定される。素子形成領域ＡＲは、素子分離絶縁膜１５によって分断されることなく、第１方向に沿って連続的に延在している。
図３０に示すように、ワードラインＷＬ、チャージラインＣＬ、およびソースラインＳＬは、何れも第２方向に沿って延在して形成されている。第２方向は、第１方向に垂直な方向である。
ソースラインＳＬの両側にチャージラインＣＬが形成されており、チャージラインＣＬの外側（ソースラインＳＬとは反対側）にワードラインＷＬが形成されている。ワードラインＷＬの外側（チャージラインＣＬとは反対側）には、隣のワードラインＷＬが形成されている。ソースラインＳＬは、多層配線構造における第１層配線として形成されており、コンタクトプラグＣＰ２を介して素子形成領域ＡＲに接続されている。
図２９に示すように、ビットラインＢＬは、素子形成領域ＡＲの上方において、第１方向に沿って延在して形成されている。ビットラインＢＬは、多層配線構造における第２層配線として形成されており、コンタクトプラグＣＰ１を介して素子形成領域ＡＲに接続されている。なお、ビットラインＢＬを第１層配線として形成し、ソースラインＳＬを第２層配線として形成することも可能である。
ビットラインＢＬに沿って、複数のメモリセルＭＣ（ＭＣａ〜ＭＣｆ）が配置されている。第１方向に並ぶ複数のメモリセルＭＣによって、ビットラインＢＬが共有されている。また、第１方向に沿って互いに隣接する２つのメモリセルＭＣによって、１本のソースラインＳＬが共有されている。
図２９に示した例では、ソースラインＳＬは、例えば左端のメモリセルＭＣａと中央のメモリセルＭＣｂとによって共有されている。また、ワードラインＷＬ、チャージラインＣＬ、およびソースラインＳＬは、第２方向に並ぶ複数のメモリセルＭＣによって共有されている。
図３２に示すように、各メモリセルＭＣはストレージトランジスタＳＴｒとアクセストランジスタＡＴｒとを有している。ストレージトランジスタＳＴｒおよびアクセストランジスタＡＴｒの構造および動作は図１を用いて説明しているので、説明は省略する。
図３３に示すように、ＳＯＩ基板１４は、シリコン基板１１、埋め込み酸化膜層１２、およびシリコン層１３がこの順に積層された構造を有している。
ストレージトランジスタＳＴｒは、Ｎ型の不純物拡散領域２２、２４、チャネル形成領域２３ａ、電荷蓄積領域２３ｂ、ゲート酸化膜１８、および、図２９、３０に示したチャージラインＣＬに相当するゲート電極１９を有している。不純物拡散領域２２、２４は、シリコン層１３の上面から埋め込み酸化膜層１２の上面に達して形成されており、シリコン層１３の上面内に規定されたチャネル形成領域２３ａを挟んで、互いに対向している。ゲート酸化膜１８はチャネル形成領域２３ａ上に形成されており、ゲート電極１９はゲート酸化膜１８上に形成されている。電荷蓄積領域２３ｂは、チャネル形成領域２３ａの下方に形成されている。
アクセストランジスタＡＴｒは、Ｎ型の不純物拡散領域２０、２２、チャネル形成領域２１、ゲート酸化膜１６、および、図２９、３０に示したワードラインＷＬに相当するゲート電極１７を有している。不純物拡散領域２０は、シリコン層１３の上面から埋め込み酸化膜層１２の上面に達して形成されており、シリコン層１３の上面内に規定されたチャネル形成領域２１を挟んで、不純物拡散領域２２に対向している。ゲート酸化膜１６はチャネル形成領域２１上に形成されており、ゲート電極１７はゲート酸化膜１６上に形成されている。
ゲート電極１７、１９の側面には、絶縁膜から成るサイドウォールスペーサ１０４が形成されている。不純物拡散領域２０の上面上にはシリサイド層１００が形成されており、不純物拡散領域２２の上面上にはシリサイド層１０２が形成されており、不純物拡散領域２４の上面上にはシリサイド層１０３が形成されており、ゲート電極１７、１９の上面上にはシリサイド層１０１が形成されている。
層間絶縁膜１０５内には、シリサイド層１００に接続されたコンタクトプラグ１０６と、シリサイド層１０３に接続されたコンタクトプラグ１０７とが形成されている。層間絶縁膜１０５上には、コンタクトプラグ１０６に接続された金属膜１０８と、コンタクトプラグ１０７に接続された金属配線１０９とが形成されている。コンタクトプラグ１０７は、図３０に示したコンタクトプラグＣＰ２に相当する。金属配線１０９は、図２９、３０に示したソースラインＳＬに相当する。
層間絶縁膜１１０内には、金属膜１０８に接続されたコンタクトプラグ１１１が形成されている。層間絶縁膜１１０上には、コンタクトプラグ１１１に接続された金属配線１１２が形成されている。コンタクトプラグ１０６、１１１および金属膜１０８は、図２９に示したコンタクトプラグＣＰ１に相当する。金属配線１１２は、図２９に示したビットラインＢＬに相当する。
図３４および図３５に示すように、いわゆるフルトレンチ型の素子分離絶縁膜１５が、シリコン層１３の上面から埋め込み酸化膜層１２の上面にまで到達して形成されている。つまり、素子分離絶縁膜１５は、埋め込み酸化膜層１２の上面に接触する底面を有している。
図２９〜３１に示したように、素子形成領域ＡＲが第１方向に沿って連続的に延在して形成されており、ビットラインＢＬは第１方向に沿って延在し、チャージラインＣＬ、ワードラインＷＬおよびソースラインＳＬは第２方向に沿って延在している。そして、第１方向に並んで配置された複数のメモリセルＭＣによってビットラインＢＬが共有され、また、第１方向に隣接する２つのメモリセルＭＣによってソースラインＳＬが共有される。
従って、第１方向に隣接するメモリセルＭＣ間に素子分離絶縁膜１５を形成せずに済むので、メモリセルアレイ領域の面積を削減することができる。しかも、第１方向に隣接する２つのメモリセルＭＣによって１本のソースラインＳＬが共有されるため、メモリセルアレイ領域の面積をより削減することができる。
本発明は詳細に説明されたが、上記した説明は、全ての局面において、例示であって、本発明がそれに限定されるものではない。例示されていない無数の変形例が、本発明の範囲から外れることなく想定され得るものと解される。

Claims (15)

  1. 行列状に配置された複数のメモリセル（ＭＣ）、チャージライン（ＣＬ）、ワードライン（ＷＬ）およびビットライン（ＢＬ）を有したメモリアレイ部を備え、
    前記複数のメモリセル（ＭＣ）のそれぞれは、前記ビットライン（ＢＬ）と電源電位（ＶＤＤ）との間に直列に接続されたアクセストランジスタ（ＡＴｒ）およびストレージトランジスタ（ＳＴｒ）を有し、
    前記ストレージトランジスタ（ＳＴｒ）のゲートは前記チャージライン（ＣＬ）に、前記アクセストランジスタ（ＡＴｒ）のゲートは前記ワードライン（ＷＬ）に接続され、
    前記ストレージトランジスタ（ＳＴｒ）および前記アクセストランジスタ（ＡＴｒ）は、隣接する他のメモリセル（ＭＣ）から電気的に分離され、
    前記アクセストランジスタ（ＡＴｒ）のオン／オフによって、前記ストレージトランジスタ（ＳＴｒ）およびアクセストランジスタ（ＡＴｒ）の接続ノードの電位を一定電位またはフローティング状態に切り替えることにより、前記ストレージトランジスタ（ＳＴｒ）のボディ領域（２３ｂ）の電位をハイレベルまたはロウレベルに設定することで、２値のデータを記憶する半導体記憶装置であって、
    前記チャージラインの活性状態から非活性状態への変化と、前記ビットラインの非活性状態から活性状態への変化を同時に行い、
    前記ストレージトランジスタ（ＳＴｒ）をオフした状態で、前記ワードライン（ＷＬ）および前記ビットライン（ＢＬ）を併行して活性化させることで、前記ストレージトランジスタ（ＳＴｒ）がオンするまでの期間に、ドレイン側から前記ボディ領域（２３ｂ）に向けて流れるリーク電流により、前記ボディ領域（２３ｂ）の電位を高めるように、前記チャージライン（ＣＬ）、前記ワードライン（ＷＬ）および前記ビットライン（ＢＬ）の電位状態を制御する半導体記憶装置。
  2. 前記ビットライン（ＢＬ）は、第１のビットライン（ＢＬ）と、第２のビットライン（／ＢＬ）とで対をなすように配設され、
    前記複数のメモリセル（ＭＣ）は、
    前記アクセストランジスタ（ＡＴｒ）が前記第１のビットライン（ＢＬ）に接続される第１のメモリセルと、
    前記アクセストランジスタ（ＡＴｒ）が前記第２のビットライン（／ＢＬ）に接続される第２のメモリセルと、を含み、
    前記メモリアレイ部は、
    前記第１のビットライン（ＢＬ）にリファレンス電流を供給してリファレンス電位を与える第１のリファレンス電位付与手段と、
    前記第２のビットライン（／ＢＬ）にリファレンス電流を供給してリファレンス電位を与える第２のリファレンス電位付与手段と、を備え、
    前記第１のメモリセル（ＮＣ０，ＮＣ２）からのデータの読み出し時には、前記第２のリファレンス電位付与手段が併行して選択され、
    前記第２のメモリセル（ＮＣ１，ＮＣ３）からのデータの読み出し時には、前記第１のリファレンス電位付与手段が併行して選択される、請求項１記載の半導体記憶装置。
  3. 前記第１のリファレンス電位付与手段は、
    電源電位（ＶＤＤ）と前記第１のビットライン（ＢＬ）との間に直列に接続された、第１および第２のＭＯＳトランジスタ（ＢＴｒ１，ＢＴｒ２）を備え、
    前記第２のリファレンス電位付与手段は、
    前記電源電位（ＶＤＤ）と前記第２のビットライン（／ＢＬ）との間に直列に接続された、第３および第４のＭＯＳトランジスタ（ＢＴｒ１，ＢＴｒ２）を備え、
    前記第１ないし第４のＭＯＳトランジスタは、ボディ領域がソース電位に固定されたボディ固定トランジスタである、請求項２記載の半導体記憶装置。
  4. 前記第１のリファレンス電位付与手段は、
    リファレンス電圧ライン（ＶＲＥＦ）と前記第１のビットライン（ＢＬ）との間に接続された、第１のトランジスタ（ＤＴ０）を備え、
    前記第２のリファレンス電位付与手段は、
    前記リファレンス電圧ライン（ＶＲＥＦ）と前記第２のビットライン（／ＢＬ）との間に接続された、第２のトランジスタ（ＤＴ１）を備える、請求項２記載の半導体記憶装置。
  5. 前記ビットライン（ＢＬ）は、第１のビットライン（ＢＬ）と、第２のビットライン（／ＢＬ）とで対をなすように配設され、
    前記複数のメモリセル（ＭＣ）は、
    前記アクセストランジスタ（ＡＴｒ）が前記第１のビットライン（ＢＬ）に接続される第１のメモリセル（ＮＣ０１）と、
    前記アクセストランジスタ（ＡＴｒ）が前記第２のビットライン（／ＢＬ）に接続される第２のメモリセル（ＮＣ０２）と、を含み、
    前記第１のメモリセル（ＮＣ０１）および前記第２のメモリセル（ＮＣ０２）には、相補データが対として記憶され、
    前記第１のメモリセル（ＮＣ０１）および前記第２のメモリセル（ＮＣ０２）は、前記チャージライン（ＣＬ）および前記ワードライン（ＷＬ）が共通に接続され、データ読み出し時には前記相補データを併行して読み出す、請求項１記載の半導体記憶装置。
  6. 前記メモリアレイ部は、
    前記第１および第２のビットライン（ＢＬ，／ＢＬ）の電位差を増幅するセンスアンプ回路部を有し、
    前記センスアンプ回路部は、
    第１のインバータと第２のインバータとが交差接続されたクロスカップル回路を有し、
    前記第１および第２のインバータのそれぞれのＮＭＯＳトランジスタ（Ｑ４，Ｑ６）は、ゲートとボディ領域とが電気的に接続される、請求項２または請求項５記載の半導体記憶装置。
  7. 前記メモリアレイ部は、
    前記第１および第２のビットライン（ＢＬ，／ＢＬ）の電位差を増幅するセンスアンプ回路部を有し、
    前記センスアンプ回路部は、
    前記第１のビットライン（ＢＬ）と接地との間に直列に接続された、第１および第２のＮＭＯＳトランジスタ（Ｑ１１，Ｑ１２）と、前記第２のビットライン（／ＢＬ）と接地との間に直列に接続された、第３および第４のＮＭＯＳトランジスタ（Ｑ１３，Ｑ１４）と、を有し、
    前記第１のＮＭＯＳトランジスタ（Ｑ１１）のゲートが前記第２のビットライン（／ＢＬ）に接続され、前記第２のＮＭＯＳトランジスタ（Ｑ１３）のゲートが前記第１のビットライン（ＢＬ）に接続され、前記第２および第４のＮＭＯＳトランジスタ（Ｑ１２，Ｑ１４）のゲートに、データの読み出し時に活性化する読み出し活性信号（Ｒｅａｄ）が与えられる第１のセンスアンプ回路と、
    第１のインバータと第２のインバータとが交差接続されたクロスカップル回路で構成される第２のセンスアンプ回路と、を備え、
    前記第１および第３のＮＭＯＳトランジスタ（Ｑ１１，Ｑ１３）は、ゲートとボディ領域とが電気的に接続される、請求項２または請求項５記載の半導体記憶装置。
  8. 前記メモリアレイ部は、
    前記第１および第２のビットライン（ＢＬ，／ＢＬ）の電位差を増幅するセンスアンプ回路部を有し、
    前記センスアンプ回路部は、
    前記第１のビットライン（ＢＬ）と接地との間に接続された、第１のＮＭＯＳトランジスタ（Ｑ２１）と、前記第２のビットライン（／ＢＬ）と接地との間に接続された、第２のＮＭＯＳトランジスタ（Ｑ２２）と、を有し
    前記第１のＮＭＯＳトランジスタ（Ｑ２１）のボディ領域が、前記第２のビットライン（／ＢＬ）に接続され、
    前記第２のＮＭＯＳトランジスタ（Ｑ２２）のボディ領域が、前記第１のビットライン（ＢＬ）に接続され、
    前記第１および第２のＮＭＯＳトランジスタ（Ｑ２１，Ｑ２２）のゲートに、データの読み出し時に活性化する読み出し活性信号（Ｒｅａｄ）が与えられる第１のセンスアンプ回路と、
    第１のインバータと第２のインバータとが交差接続されたクロスカップル回路で構成される第２のセンスアンプ回路と、を備える、請求項２または請求項５記載の半導体記憶装置。
  9. 前記メモリアレイ部は、
    前記第１および第２のビットライン（ＢＬ，／ＢＬ）の電位差を増幅するセンスアンプ回路部を有し、
    前記センスアンプ回路部は、
    第１のインバータと第２のインバータとが交差接続されたクロスカップル回路を有し、
    前記第１および第２のインバータのそれぞれのＮＭＯＳトランジスタ（Ｑ４，Ｑ６）は、ゲートとボディ領域とが電気的に接続され、
    前記第１のインバータのＰＭＯＳトランジスタ（Ｑ３１）は、ボディ領域が前記第１のビットライン（ＢＬ）に接続され、
    前記第２のインバータのＰＭＯＳトランジスタ（Ｑ５１）は、ボディ領域が前記第２のビットライン（／ＢＬ）に接続される、請求項２または請求項５記載の半導体記憶装置。
  10. 前記第１および第２のビットライン（ＢＬ，／ＢＬ）と、前記センスアンプ回路部との間にそれぞれ介挿された、第１および第２のＭＯＳトランジスタ（Ｑ１５，Ｑ１６）をさらに備え、
    第１および第２のＭＯＳトランジスタのゲートに、データの書き込み時には前記第１および第２のＭＯＳトランジスタをオンし、データの読み出し時にはオフする書き込み活性信号（Ｗｒｉｔｅ）が与えられる、請求項６ないし請求項９の何れかに記載の半導体記憶装置。
  11. 行列状に配置された複数のメモリセル（ＭＣ）、チャージライン（ＣＬ）、ワードライン（ＷＬ）およびビットライン（ＢＬ）を有したメモリアレイ部を備え、
    前記複数のメモリセル（ＭＣ）のそれぞれは、前記ビットライン（ＢＬ）と電源電位（ＶＤＤ）との間に直列に接続されたアクセストランジスタ（ＡＴｒ）およびストレージトランジスタ（ＳＴｒ）を有し、
    前記ストレージトランジスタ（ＳＴｒ）のゲートは前記チャージライン（ＣＬ）に、前記アクセストランジスタ（ＡＴｒ）のゲートは前記ワードライン（ＷＬ）に接続され、
    前記ストレージトランジスタ（ＳＴｒ）および前記アクセストランジスタ（ＡＴｒ）は、隣接する他のメモリセル（ＭＣ）から電気的に分離され、
    前記アクセストランジスタ（ＡＴｒ）のオン／オフによって、前記ストレージトランジスタ（ＳＴｒ）およびアクセストランジスタ（ＡＴｒ）の接続ノードの電位を一定電位またはフローティング状態に切り替えることにより、前記ストレージトランジスタ（ＳＴｒ）のボディ領域（２３ｂ）の電位をハイレベルまたはロウレベルに設定することで、２値のデータを記憶する半導体記憶装置であって、
    前記チャージラインの活性状態から非活性状態への変化と、前記ビットラインの非活性状態から活性状態への変化を同時に行い、
    前記ストレージトランジスタ（ＳＴｒ）をオフした状態で、前記ワードライン（ＷＬ）および前記ビットライン（ＢＬ）を併行して活性化させることで、前記ストレージトランジスタ（ＳＴｒ）がオンするまでの期間に、ドレイン側から前記ボディ領域（２３ｂ）に向けて流れるリーク電流により、前記ボディ領域（２３ｂ）の電位を高めるように、前記チャージライン（ＣＬ）、前記ワードライン（ＷＬ）および前記ビットライン（ＢＬ）の電位状態を制御し、
    前記ビットライン（ＢＬ）は、第１のビットライン（ＢＬ）と、第２のビットライン（／ＢＬ）とで対をなすように配設され、
    前記複数のメモリセル（ＭＣ）は、
    前記アクセストランジスタ（ＡＴｒ）が前記第１のビットライン（ＢＬ）に接続される第１のメモリセルと、
    前記アクセストランジスタ（ＡＴｒ）が前記第２のビットライン（／ＢＬ）に接続される第２のメモリセルと、を含み、
    前記メモリアレイ部は、
    前記第１のビットライン（ＢＬ）にリファレンス電流を供給してリファレンス電位を与える第１のリファレンス電位付与手段と、
    前記第２のビットライン（／ＢＬ）にリファレンス電流を供給してリファレンス電位を与える第２のリファレンス電位付与手段とを有し、
    前記半導体記憶装置は、
    前記チャージライン（ＣＬ）、前記ワードライン（ＷＬ）および第１および第２のリファレンス電位付与手段の制御ライン（ＤＷＬ０，ＤＷＬ１）に与える信号の組み合わせをプログラムして、前記複数のメモリセル（ＭＣ）を、１ビットの情報を２つのメモリセルで記憶する１ビット２セル方式のメモリセルとして使用、あるいは１ビットの情報を１つのメモリセルで記憶する１ビット１セル方式のメモリセルとして使用するプログラムユニット（６）を備える、半導体記憶装置。
  12. 前記メモリアレイ部は、それぞれが独立してロウアドレスアクセス可能な複数のメモリアレイブロック（ＭＣＡ０〜ＭＣＡ７）に区分され、
    前記プログラムユニット（６）は、前記複数のメモリアレイブロックのそれぞれごとに、前記１ビット２セル方式あるいは前記１ビット１セル方式となるように前記プログラムを設定可能である、請求項１１記載の半導体記憶装置。
  13. 前記メモリアレイ部は、それぞれが独立してロウアドレスアクセス可能な複数のメモリアレイブロック（ＭＣＡ０〜ＭＣＡ７）に区分され、
    前記プログラムユニット（６）は、前記複数のメモリアレイブロックのそれぞれにおいて、部分によって１ビット２セル方式あるいは１ビット１セル方式となるように前記プログラムを設定可能である、請求項１１記載の半導体記憶装置。
  14. 前記ワードラインの非活性状態から活性状態への変化も前記チャージラインの活性状態から非活性状態への変化と同時に行う、請求項１記載の半導体記憶装置。
  15. 前記チャージライン、前記ワードラインおよび前記ビットラインに対して与えられる信号のタイミングを調整する遅延タイミング生成手段を備え、
    前記遅延タイミング生成手段は複数の遅延段を有し、１つの信号を入力して、何れの遅延段から出力させるかでタイミングを調整する、請求項１４記載の半導体記憶装置。
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