JP5197704B2 - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 17
- 239000003990 capacitor Substances 0.000 claims description 114
- 230000004044 response Effects 0.000 claims description 2
- 230000015654 memory Effects 0.000 description 42
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 16
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 15
- 101100186130 Arabidopsis thaliana NAC052 gene Proteins 0.000 description 6
- 101100529509 Arabidopsis thaliana RECQL4A gene Proteins 0.000 description 6
- 101000578349 Homo sapiens Nucleolar MIF4G domain-containing protein 1 Proteins 0.000 description 6
- 102100027969 Nucleolar MIF4G domain-containing protein 1 Human genes 0.000 description 6
- 101100203168 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) SGS1 gene Proteins 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 3
- LPQOADBMXVRBNX-UHFFFAOYSA-N ac1ldcw0 Chemical compound Cl.C1CN(C)CCN1C1=C(F)C=C2C(=O)C(C(O)=O)=CN3CCSC1=C32 LPQOADBMXVRBNX-UHFFFAOYSA-N 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 230000001902 propagating effect Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000008859 change Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
-
- G—PHYSICS
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Landscapes
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Description
図1に本実施形態に係るNAND型フラッシュメモリの全体図を示す。
図1に示すように、NAND型フラッシュメモリは、メモリセルアレイ1、ロウデコーダ2、ドライバ回路3、高電圧発生回路4、センスアンプ5、データ入出力端子6、及び制御部7を備える。
メモリセルアレイ1は、複数の不揮発性のメモリセルトランジスタMTを含んだブロックBLK0乃至BLKsを備える(sは自然数)。ブロックBLK0乃至BLKsの各々は、不揮発性のメモリセルトランジスタMTが直列接続された複数のNANDストリング15を備えている。NANDストリング15の各々は、例えば64個のメモリセルトランジスタMTと、選択トランジスタST1、ST2とを含んでいる。
次にロウデコーダ2について説明する。ロウデコーダ2は、ブロックデコーダ20、及びnチャネル型MOSトランジスタ21乃至23を備える。ブロックデコーダ20は、データの書き込み動作時、読み出し動作時、及び消去時において、制御部7から与えられたブロックアドレスをデコードし、その結果に基づいてブロックBLKを選択する。すなわち、選択されたメモリセルトランジスタMTが含まれるブロックBLKに対応するMOSトランジスタ21乃至23が接続される制御線TGを選択して、該MOSトランジスタ21乃至23をオン状態とする。このとき、ブロックデコーダ20からは、ブロック選択信号が出力される。ブロック選択信号とは、データの読み出し、書き込み、消去など行う際に、ロウデコーダ2が複数あるメモリブロックBLK0乃至BLKsのうちいずれかを選択する信号である。またこれにより、ロウデコーダ2は、選択されたブロックBLKに対応するメモリセルアレイ1のロウ方向を選択する。つまり、ブロックデコーダ20から与えられる選択信号に基づいて、ロウデコーダ2はセレクトゲート線SGD1、SGS1、及びワード線WL0〜WL63に対し、ドライバ回路3から与えられた電圧をそれぞれ印加する。
次にドライバ回路3について説明する。ドライバ回路3は、セレクトゲート線SGD1、SGS1毎に設けられたセレクトゲート線ドライバ31、32、及びワード線WL毎に設けられたワード線ドライバ33を備える。本実施形態では、ブロックBLK0に対応したワード線ドライバ33、セレクトゲート線ドライバ31、32のみを図示する。しかし実際では、これらワード線ドライバ33、セレクトゲート線ドライバ31、及び32は、ブロックBLK0乃至ブロックBLKsに設けられた、例えば64本のワード線WL及びセレクトゲート線SGD1、SGS1に共通接続されている。
次に図2を用いて高電圧発生回路4について説明する。図2に示すように、高電圧発生回路4は昇圧ポンプ40−1、40−2、40−3、…、40−n(n:自然数)を備える。以下、昇圧ポンプ40−1、40−2、40−3、…、40−nを区別しない場合には、単に昇圧ポンプ40を呼ぶ。複数の昇圧ポンプ40うち、初段の昇圧ポンプ40−1は、内部電圧VSUP0を入力電圧として次段の昇圧ポンプ40−2に電圧VSUP1を出力する。また、昇圧ポンプ40−2は、昇圧ポンプ40−1から供給された電圧VSUP1を入力電圧として次段の昇圧ポンプ40−3に電圧VSUP2を出力する。以下同様に、昇圧ポンプ40−nは電圧VSUP(n−1)を入力電圧として、電圧VSUPnを出力する。
センスアンプ5は、データの読み出し時にメモリセルトランジスタMTからビット線BLに読み出されたデータをセンスして増幅する。またデータの書き込み時には、対応するビット線BLに書き込みデータを転送する。
次にデータ入出力回路6について説明する。データ入出力回路6は、図示せぬI/O端子を介してホスト(host)から供給されたアドレス及びコマンドを制御部7へ出力する。またデータ入出力回路6は、書き込みデータを、データ線Dlineを介してセンスアンプ5へと出力する。また、データをホストへ出力する際は、制御部7に基づき、センスアンプ5が増幅したデータを、データ線Dlineを介して受け取った後、I/O端子を介してホストへ出力する。
次に制御部7について説明する。制御部7は、NAND型フラッシュメモリ全体の動作を制御する。すなわち、データ入出力回路6を介して、図示せぬホストから与えられた上記アドレス、及びコマンドに基づいて、データの書き込み動作、読み出し動作、及び消去動作における動作シーケンスを実行する。制御部7はアドレス、及び動作シーケンスに基づき、ブロック選択信号/カラム選択信号を生成する。
次に図3を用いて上述した高電圧発生回路4における昇圧ポンプ40の内部構成例について説明する。
次に図4を用いて上記昇圧ポンプに入力されるクロック信号のタイムチャートについて説明する。横軸に時間を取り、縦軸にクロックCLKV1、CLKG1、CLKV0、及びCLKG0を取る。
次に、図5を用いて昇圧ポンプ40に供給されるクロックCLKG0及びクロックCLKG1を生成するクロック生成回路50の構成例について説明する。このクロック生成回路50は上記昇圧ポンプ毎に設けられる。
次に上記構成における動作について、図6を用いて説明する。図6は、クロック生成回路50によるクロックCLKG0及びクロックCLKG1を生成する動作を示したタイムチャートである。図示するように、横軸に時間を取り、縦軸にクロックCLKG0、クロックCLK0、クロックCLKG1、クロックCLK1、及びクロックCLKAを取る。なお、クロックCLKAは、クロック/CLK0とクロックCLK1とのNAND演算で得られる信号である。つまり、クロック/CLK0とクロックCLK1とのいずれか一方が‘L’レベルとされると、クロックCLKAは‘H’レベルとされる。まず、前提としてノードN4の電位は電圧VSUPとする。つまり、MOSトランジスタ500−2によってノードN4の電位が電圧VSUPにまで充電されている場合を想定する。
次に図7を用いて上記図5で説明したクロック生成回路50のレイアウトについて説明する。図7に示すように、占有面積の大きなキャパシタ素子500−3を中央に配置する。このキャパシタ素子500−3の電極面に沿って、この電極の中心を通る軸Aに対して線対称となるように、キャパシタ素子500−3の両側にインバータ500−5及び500−6を配置する。このキャパシタ素子500−3の電圧VSUP×2は配線C1、配線C2を介してインバータ500−5及び500−6に転送する。このときキャパシタ素子500−3の一方の電極とpチャネル型MOSトランジスタのソース端とが配線C1、C2でそれぞれ接続されている。また、インバータ500−5を構成するpチャネル型MOSトランジスタ、nチャネル型MOSトランジスタのゲートには、配線G1が接続され、この配線G1を介してクロック/CLK0が供給される。同様に、インバータ500−6を構成するpチャネル型MOSトランジスタ、nチャネル型MOSトランジスタのゲートには、配線G2が接続され、この配線G1を介してクロック/CLK1が供給される。
次に、図8を用いて第2の実施形態に係る半導体装置について説明する。図8は、本実施形態に係るクロック生成回路50の構成例である。
図8に示すように、本実施形態に係るクロック生成回路50は、上記第1の実施形態におけるクロック生成回路50においてMOSトランジスタ500−2及びキャパシタ素子500−4を廃し、nチャネル型MOSトランジスタ500−7及び500−8、並びにキャパシタ素子500−9及び500−10を設けた構成である。以下、第1の実施形態におけるクロック生成回路50と同一の構成については説明を省略する。
次に図9を用いて上記クロック生成回路50の動作について説明する。図9は、本実施形態に係るクロック生成回路50の動作を示すタイムチャートである。図示するように、横軸に時間を取り、縦軸にクロックCLKG0、クロックCLK0、クロックCLKG1、クロックCLK1、及びクロックCLKAを取る。
次に、図10を用いて本実施形態に係るクロック生成回路50のレイアウトについて説明する。なお、上記第1の実施形態と異なるレイアウトについてのみ説明する。
Claims (5)
- 一端に第1電圧を供給する第1電圧源が接続された第1トランジスタと、
前記第1トランジスタによって前記第1電圧に充電される第1ノードと、
前記第1ノードに電極の一方が接続され、他方の電極に第2電圧を有するクロック信号が供給される第1キャパシタと、
一端が前記第1ノードに接続され、前記第1ノードの電位をオン状態とされた第1タイミングで出力する第1スイッチ素子と、
一端が前記第1ノードに接続され、前記第1ノードの前記電位をオン状態とされた前記第1タイミングとは異なる第2タイミングで出力する第2スイッチ素子と
を具備することを特徴とする半導体装置。 - 前記第1キャパシタの電極面に平行し、且つこの電極の中心を通る軸に対して線対称の位置に前記第1スイッチ素子と前記第2スイッチ素子とが配置され、
前記軸方向に沿って、前記第1キャパシタに隣接するように前記第1トランジスタが配置され、
前記軸と直行する方向に沿って、且つ前記第1トランジスタを挟んで前記第1キャパシタの反対側に前記電圧源の第1供給線が配置される
ことを特徴とする請求項1記載の半導体装置。 - 前記第1キャパシタよりも容量の小さな第2キャパシタと、
前記第1トランジスタよりも電流供給能力の小さな第2トランジスタと
を更に備え、
前記第2キャパシタは、前記容量が半分とされた第3キャパシタ及び第4キャパシタに分割され、前記第3キャパシタが前記軸に沿って前記第1インバータと前記供給線との間に配置され、
前記第4キャパシタが前記軸に沿って前記第2スイッチ素子と前記供給線との間に配置され、
前記第2トランジスタは、前記電流供給能力が半分とされた第3トランジスタと第4トランジスタとに分割され、前記第3トランジスタは前記軸に沿って前記第1キャパシタと前記供給線との間及び前記第3キャパシタ及び前記第1トランジスタとの間に配置され、
前記第4トランジスタは前記軸に沿って前記第1キャパシタと前記供給線との間及び前記第4キャパシタ及び前記第1トランジスタとの間に配置された
ことを特徴とする請求項2記載の半導体装置。 - 一端が前記第1電圧よりも小さな第2電圧を出力する第2電圧源が供給され、前記第1トランジスタのゲートに接続される第2ノードの電位に応じて前記第1電圧よりも小さな前記第2電圧を第3ノードに転送する第3トランジスタと、
前記第3トランジスタが前記第3ノードに転送する前記第2電圧に応じて前記2電圧源から供給される前記第2電圧を前記第2ノードに転送する第4トランジスタと、
一方の電極が前記第3トランジスタの他端に接続され、他方の電極に前記クロック信号が供給される前記第1キャパシタの容量よりも小さい第6キャパシタと、
一方の電極が前記第4トランジスタの他端に接続され、他方の電極に前記クロック信号の反転信号が供給される前記第6キャパシタと同じ容量の第7キャパシタと
を更に具備することを特徴とする請求項1記載の半導体装置。 - 前記第1キャパシタの電極面に平行し、且つこの電極の中心を通る軸に対して線対称の位置に前記第1スイッチ素子と前記第2スイッチ素子とが配置され、
前記軸方向に沿って、前記第1キャパシタに隣接するように前記第1トランジスタが配置され、
前記軸と直行する方向に沿って、且つ前記第1トランジスタを挟んで前記第1キャパシタの反対側に前記第1電圧を転送する第1供給線が配置され、
前記第1供給線に隣接して、前記第1トランジスタの反対側に前記第2電圧を転送する第2供給線が配置され、
前記第6キャパシタが前記軸に沿って前記第1スイッチ素子と前記第1供給線との間に配置され、
前記第7キャパシタが前記軸に沿って前記第2スイッチ素子と前記第1供給線との間に配置され、
前記第3トランジスタが前記軸に沿って前記第1キャパシタと前記第1供給線との間及び前記第6キャパシタ及び前記第1トランジスタとの間に配置され、
前記第4トランジスタが前記軸に沿って前記第1キャパシタと前記第1供給線との間及び前記第7キャパシタ及び前記第1トランジスタとの間に配置される
ことを特徴とする請求項4記載の半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010212628A JP5197704B2 (ja) | 2010-09-22 | 2010-09-22 | 半導体装置 |
US13/235,426 US8520465B2 (en) | 2010-09-22 | 2011-09-18 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010212628A JP5197704B2 (ja) | 2010-09-22 | 2010-09-22 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012069197A JP2012069197A (ja) | 2012-04-05 |
JP5197704B2 true JP5197704B2 (ja) | 2013-05-15 |
Family
ID=45817667
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010212628A Expired - Fee Related JP5197704B2 (ja) | 2010-09-22 | 2010-09-22 | 半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8520465B2 (ja) |
JP (1) | JP5197704B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9093148B2 (en) | 2013-03-22 | 2015-07-28 | Kabushiki Kaisha Toshiba | Resistance change type memory |
US9449703B1 (en) * | 2015-06-09 | 2016-09-20 | Freescale Semiconductor, Inc. | Systems and methods for driving a control gate with a select gate signal in a split-gate nonvolatile memory cell |
KR20200118332A (ko) * | 2019-04-05 | 2020-10-15 | 에스케이하이닉스 시스템아이씨 주식회사 | 불휘발성 메모리 장치의 동적 전압 공급 회로 및 이를 포함하는 불휘발성 메모리 장치 |
US11908521B2 (en) | 2022-02-01 | 2024-02-20 | Western Digital Technologies, Inc. | Non-volatile memory with redundant control line driver |
Family Cites Families (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB9007791D0 (en) * | 1990-04-06 | 1990-06-06 | Foss Richard C | High voltage boosted wordline supply charge pump and regulator for dram |
JP3040885B2 (ja) * | 1992-09-21 | 2000-05-15 | 富士通株式会社 | 電圧昇圧回路 |
JP3176011B2 (ja) * | 1994-08-19 | 2001-06-11 | 株式会社東芝 | 半導体記憶装置 |
JP3662326B2 (ja) * | 1996-01-09 | 2005-06-22 | 株式会社ルネサステクノロジ | レベル変換回路 |
JP2880493B2 (ja) * | 1997-02-03 | 1999-04-12 | 松下電器産業株式会社 | チャージポンプ回路および論理回路 |
KR100243004B1 (ko) * | 1997-02-27 | 2000-03-02 | 김영환 | 부트스트랩 챠지 펌프회로 |
JP4074690B2 (ja) * | 1997-09-17 | 2008-04-09 | 株式会社ルネサステクノロジ | 電圧レベル変換回路 |
KR100272511B1 (ko) * | 1998-08-10 | 2000-11-15 | 김영환 | 반도체 메모리소자의 고전압 발생회로 |
EP1063653B1 (en) * | 1999-06-24 | 2004-11-17 | STMicroelectronics S.r.l. | Nonvolatile memory device, in particular of flash type |
JP3910765B2 (ja) * | 1999-09-08 | 2007-04-25 | 株式会社東芝 | 電圧発生回路及びこれを用いた電圧転送回路 |
JP2003168288A (ja) * | 2001-11-29 | 2003-06-13 | Nec Microsystems Ltd | 半導体昇圧回路、昇圧電源装置 |
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JP2004200598A (ja) * | 2002-12-20 | 2004-07-15 | Renesas Technology Corp | 半導体記憶装置および半導体装置 |
JP4357249B2 (ja) * | 2003-09-22 | 2009-11-04 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
JP2005339658A (ja) | 2004-05-26 | 2005-12-08 | Toshiba Corp | 昇圧回路 |
KR100607349B1 (ko) * | 2004-08-26 | 2006-07-28 | 주식회사 하이닉스반도체 | 반도체 장치의 고전압 스위치 회로 |
JP4989872B2 (ja) | 2005-10-13 | 2012-08-01 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置および演算処理装置 |
KR100694977B1 (ko) * | 2006-03-27 | 2007-03-14 | 주식회사 하이닉스반도체 | 스위칭 동작 속도를 증가시키는 부스팅 회로를 포함하는고전압 스위치 회로와 이를 포함하는 플래시 메모리 장치 |
JP5207164B2 (ja) * | 2006-08-22 | 2013-06-12 | Nltテクノロジー株式会社 | 電源回路及び該電源回路を備えた電子機器 |
JP4993088B2 (ja) * | 2007-03-28 | 2012-08-08 | ミツミ電機株式会社 | 不揮発性メモリ回路 |
JP2008253031A (ja) | 2007-03-29 | 2008-10-16 | Univ Waseda | チャージポンプ回路 |
WO2009063661A1 (ja) * | 2007-11-13 | 2009-05-22 | Sharp Kabushiki Kaisha | 電源回路およびそれを備える表示装置 |
-
2010
- 2010-09-22 JP JP2010212628A patent/JP5197704B2/ja not_active Expired - Fee Related
-
2011
- 2011-09-18 US US13/235,426 patent/US8520465B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US8520465B2 (en) | 2013-08-27 |
JP2012069197A (ja) | 2012-04-05 |
US20120069668A1 (en) | 2012-03-22 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120809 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20121225 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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