TWI782152B - 半導體記憶裝置 - Google Patents

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TWI782152B
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日商瑞薩電子股份有限公司
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Abstract

本發明旨在提供具備低消耗電力的寫入輔助電路之半導體記憶裝置。 本發明之半導體記憶裝置包含：多條字元線；多個位元線對；多個記憶體胞，其以1個記憶體胞耦合到1條字元線及1個位元線對的方式，而耦合到前述多條字元線及前述多個位元線對；多個輔助線對，其以1個輔助線對被設置成與1個位元線對併排的方式，而被設置成與前述多個位元線對併排；寫入驅動器電路；寫入輔助電路；及選擇電路。前述選擇電路依照選擇訊號，將從前述多個位元線對選擇的1個位元線對耦合到前述寫入驅動器電路，並且將被設置成與前述選擇的1個位元線對併排的相對應輔助線對耦合到前述寫入輔助電路。

Description

半導體記憶裝置
本揭示內容係關於半導體記憶裝置，特別是可應用於具有寫入輔助電路的半導體記憶裝置及具備該半導體記憶裝置的半導體裝置。
半導體裝置中，包含具有靜態隨機存取記憶體（Static Random Access Memory：SRAM）般的揮發性之半導體記憶裝置的半導體裝置者。在由已微細化的半導體製程而生成的SRAM，為了確保寫入裕度，而提出在寫入時將位元線對的其中一條以接地電位（0V）以下的負偏壓驅動的負偏壓方式之寫入輔助（寫入輔助）技術（參考美國專利第7,379,347號、美國專利第7,952,911號）。在負偏壓方式的寫入輔助技術，由於連接到選擇位準的字元線與成為負偏壓的位元線的選擇電晶體之驅動能力提升，因此即使為由已微細化的電晶體所構成的記憶體胞，也可充分確保其寫入裕度。 ［先前技術文獻］ ［專利文獻］
［專利文獻1］美國專利第7,379,347號說明書 ［專利文獻2］美國專利第7,952,911號說明書
［發明所期望解決的課題］
本案發明者們針對負偏壓方式的寫入輔助技術，討論使寫入輔助電路消耗更低電力或使具備寫入輔助電路的SRAM的面積縮小。就寫入輔助電路而言，應驅動的電容愈大，則寫入輔助電路的消耗電力愈大。 本揭示內容的課題為提供具備低消耗電力的寫入輔助電路之半導體記憶裝置。 其他課題與新穎特徴由本說明書的記載及附加圖式予以闡明。 ［用於解決課題的手段］
以下簡單說明本揭示內容之中具代表性者的概要。 也就是說，半導體記憶裝置包含：多條字元線；多個位元線對；多個記憶體胞，其以1個記憶體胞耦合到1條字元線及1個位元線對的方式，而耦合到前述多條字元線及前述多個位元線對；多個輔助線對，其以1個輔助線對被設置成與1個位元線對併排的方式，而被設置成與前述多個位元線對併排；寫入驅動器電路；寫入輔助電路；及選擇電路。前述選擇電路依照選擇訊號，將從前述多個位元線對選擇的1個位元線對耦合到前述寫入驅動器電路，並且將被設置成與前述被選擇的1個位元線對併排的相對應輔助線對耦合到前述寫入輔助電路。 ［發明效果］
依照上述半導體記憶裝置，可降低寫入輔助電路的消耗電力。
以下，針對實施例及應用例，使用圖式予以說明。然而，在以下的說明，有時對同一構成要素附加同一符號而省略說明。尚且，圖式為了使說明更明確，有時相較於實際的態樣，各部分的寬度、厚度、形狀等以示意表示，但僅為舉例，並未限定本發明的解釋。 ［實施例1］
圖1為說明實施例1的半導體記憶裝置之用的圖。半導體記憶裝置1為靜態隨機存取記憶體（Static Random Access Memory：SRAM）般的揮發性半導體記憶裝置。半導體記憶裝置1具有：多條字元線（WLn、WLm）；多個位元線對（BT0、BB0、BT1、BB1）；及多個輔助線對（NBT0、NBB0、NBT1、NBB1）。
配置成行列狀的多個記憶體胞（MC00、MC01、MC10、MC1）係以1個記憶體胞耦合到1個字元線（WLn或者WLm）與1個位元線對（BT0與BB0或者BT1與BB1）的方式，而耦合到多條字元線（WLn、WLm）與多個位元線對（BT0、BB0、BT1、BB1）。
多個輔助線對（NBT0、NBB0、NBT1、NBB1）係以1個輔助線對（NBT0與NBB0或者NBT1與NBB1）被設置成與1個位元線對（BT0與BB0或者BT1與BB1）併排的方式，被設置成與多個位元線對（BT0、BB0、BT1、BB1）併排。
圖1顯示由行選擇訊號YA0所選擇的第1記憶體列、及由行選擇訊號YA1所選擇的第2記憶體列。第1記憶體列具有作為代表而顯示的單連接埠型的記憶體胞MC00、MC01。第2記憶體列具有作為代表而顯示的單連接埠型的記憶體胞MC10、MC11。
多條字元線（WLn、WLm）由第1層的金屬配線層所形成的情況，多個位元線對（BT0、BB0、BT1、BB1）及多個輔助線對（NBT0、NBB0、NBT1、NBB1）沿著與多條字元線（WLn、WLm）交叉的方向，由第2層的金屬配線層所形成。多個位元線對（BT0、BB0、BT1、BB1）及多個輔助線對（NBT0、NBB0、NBT1、NBB1）由第1層的金屬配線層所形成的情況，多條字元線（WLn、WLm）沿著與多個位元線對（BT0、BB0、BT1、BB1）及多個輔助線對（NBT0、NBB0、NBT1、NBB1）交叉的方向，由第2層的金屬配線層所形成。
多個記憶體胞（MC00、MC01、MC10、MC11）的各者皆為具有6個電晶體的單連接埠型的SRAM記憶體胞（6TSP－SRAM胞）。多個記憶體胞（MC00、MC01、MC10、MC11）的各者如同記憶體胞MC00所例示，包含第1及第2反相器電路IV0、IV1及轉移NMOS電晶體Tr0、Tr1。第1及第2反相器電路IV0、IV1係其輸入與輸出彼此交叉耦合，構成儲存資訊的正反器。第1及第2反相器電路IV0、IV1的各者由PMOS電晶體及NMOS電晶體所構成。轉移NMOS電晶體Tr0的源極・汲極路徑被耦合到位元線對（BT0、BB0）的其中一條也就是位元線BT0及第1反相器電路IV0的輸入或者是第2反相器電路IV1的輸出之間，轉移NMOS電晶體Tr0的閘極電極被耦合到相對應的字元線WLm。轉移NMOS電晶體Tr1的源極・汲極路徑被耦合到位元線對（BT0、BB0）的另一條也就是位元線BB0及第1反相器電路IV0的輸出或者第2反相器電路IV1的輸入之間，轉移NMOS電晶體Tr1的閘極電極被耦合到相對應的字元線WLm。尚且，PMOS電晶體為P通道型MOSFET，NMOS電晶體為N通道型MOSFET。
同樣地，記憶體胞MC01被耦合到位元線對BT0、BB0、及字元線WLn。記憶體胞MC10被耦合到位元線對BT1、BB1、及字元線WLm，記憶體胞MC11被耦合到位元線對BT1、BB1、及字元線WLn。
輔助線對NBT0、NBB0係以輔助線對NBT0、NBB0與位元線對BT0、BB0被併排設置的方式，而被設置成與位元線對BT0、BB0併排。又，輔助線對NBT1、NBB1係以輔助線對NBT1、NBB1與位元線對BT1、BB1併排設置的方式，而被設置成與位元線對BT1、BB1併排。因此，在輔助線NBT0與位元線BT0之間，具有寄生電容C0，在輔助線NBB0與位元線BB0之間，具有寄生電容C1。同樣地，在輔助線NBT1與位元線BT1之間，具有寄生電容C0，在輔助線NBB1與位元線BB1之間，具有寄生電容C1。該寄生電容C0、C1為負偏壓生成用的電容元件，輔助線對NBT0、NBB0、NBT1、NBB1可被視為用以形成負偏壓生成用的電容元件的配線。尚且，在本說明書，併排係指2條配線彼此以規定的間隔沿著同一方向併排設置。
預充電電路2包含：預充電電路21，其對位元線對BT0、BB0及輔助線對NBT0、NBB0預充電；位元線對BT1、BB1及輔助線對NBT1；及預充電電路22，其對NBB1預充電。由於預充電電路21與預充電電路22之構成相同，以下，作為代表例說明預充電電路21，預充電電路22的說明則予以省略。
預充電電路21具有：PMOS電晶體PQ1、PQ2，其作為將位元線對BT0、BB0預充電到電源電位VDD般的第1參考電位之預充電電晶體；及PMOS電晶體PQ3，其作為用以將位元線對BT0、BB0間的電位均等化的等化電晶體。PMOS電晶體PQ1的源極・汲極路徑被耦合到位元線BT0與電源電位VDD被供給的配線之間。PMOS電晶體PQ2的源極・汲極路徑被耦合到位元線BB0與電源電位VDD被供給的配線之間。PMOS電晶體PQ3的源極・汲極路徑被耦合到位元線BT0與位元線BB0之間。PMOS電晶體PQ1、PQ2、PQ3的各者之閘極被共同耦合，並且如後述，經由行選擇電路31的反相器電路IVS1、IVS2接收行選擇訊號YA0。
預充電電路21另外具有：PMOS電晶體PQ4、PQ5，其作為將輔助線對NBT0、NBB0預充電到電源電位VDD般的第1參考電位的預充電電晶體。PMOS電晶體PQ4的源極・汲極路徑被耦合到輔助線NBT0與電源電位VDD被供給的配線之間。PMOS電晶體PQ5的源極・汲極路徑被耦合到輔助線NBB0與電源電位VDD被供給的配線之間。PMOS電晶體PQ4、PQ5的各者之閘極被共同耦合，經由反相器電路IVS1、IVS2接收後述的行選擇訊號YA0。
尚且，預充電電路22係如後述，經由行選擇電路32的反相器電路IVS1、IVS2接收行選擇訊號YA1。
行選擇電路3包含：行選擇電路31；及行選擇電路32。行選擇電路31基於行選擇訊號（列位址訊號、Y位址訊號）YA［1：0］之內的行選擇訊號YA0之選擇位準，而使位元線對BT0、BB0及輔助線對NBT0、NBB0耦合到寫入電路4。行選擇電路32基於行選擇訊號YA［1：0］之內的行選擇訊號YA1之選擇位準，而使位元線對BT1、BB1及輔助線對NBT1、NBB1耦合到寫入電路4。
行選擇電路31具有：反相器電路IVS1、IVS2；及NMOS電晶體NS1、NS2、NS3、NS4，其作為選擇電晶體。NMOS電晶體NS1、NS2係為了選擇位元線對BT0、BB0而設置，NMOS電晶體NS3、NS4係為了選擇輔助線對NBT0、NBB0而設置。NMOS電晶體NS1、NS2、NS3、NS4之共通連接的閘極經由反相器電路IVS1、IVS2而被供給行選擇訊號YA0。NMOS電晶體NS1、NS2的源極・汲極路徑被耦合到位元線對BT0、BB0與共用位元線對CBT、CBB之間。NMOS電晶體NS3、NS4的源極・汲極路徑被耦合到輔助線對NBT0、NBB0與共用輔助線對CNBT、CNBB之間。
行選擇電路32採用與行選擇電路31同樣的電路構成，但NMOS電晶體NS1、NS2、NS3、NS4之共通連接的閘極被變更成經由反相器電路IVS1、IVS2而被供給行選擇訊號YA1。又，在行選擇電路32，NMOS電晶體NS1、NS2的源極・汲極路徑被耦合到位元線對BT1、BB1與共用位元線對CBT、CBB之間，NMOS電晶體NS3、NS4的源極・汲極路徑被耦合到輔助線對NBT1、NBB1與共用輔助線對CNBT、CNBB之間。
寫入電路4包含：寫入驅動器電路WRD；及第1及第2寫入輔助電路（寫入輔助電路）NBC0、NBC1。第1及第2寫入輔助電路NBC0、NBC1可被視為輔助線驅動電路。寫入驅動器電路WRD將被供給到資料輸入端子DI的資料經由共用位元線CBT、CBB而供給到所選擇的位元線對（BT0、BB0或者BT1、BB1）。第1及第2寫入輔助電路NBC0、NBC1被設成：就被選擇的位元線對之中，將與基於被供給到資料輸入端子DI的資料而成為低位準的位元線（BT0或BB0，或者BT1或BB1）併排的輔助線（NBT0、NBB0、NBT1或NBB1）之電位，從第1參考電位VDD變化成第2參考電位VSS。
寫入驅動器電路WRD包含：反相器電路INV1、INV2、INV3；NAND電路NA1、NA2；PMOS電晶體PT1、PT2；及NMOS電晶體NT1、NT2、NT3、NT4。反相器電路INV1的輸入及NAND電路NA2之其中一個輸入被耦合到資料輸入端子DI。反相器電路INV1的輸出被耦合到NAND電路NA1之其中一個輸入，NAND電路NA1、NA2之另一個輸入被設成接收寫入賦能訊號WE。NAND電路NA1的輸出經由反相器電路INV2而被供給到PMOS電晶體PT1的閘極與NMOS電晶體NT1的閘極。PMOS電晶體PT1的源極・汲極路徑與NMOS電晶體NT1、NT3的源極・汲極路徑被直接連接到電源電位VDD與接地電位VSS之間。PMOS電晶體PT1與NMOS電晶體NT1的連接節點被連接到共用位元線對（CBT、CBB）的其中一條（共用位元線CBT）。NAND電路NA2的輸出經由反相器電路INV3而被供給到PMOS電晶體PT2的閘極與NMOS電晶體NT2的閘極。PMOS電晶體PT2的源極・汲極路徑與NMOS電晶體NT2、NT4的源極・汲極路徑被直接連接到電源電位VDD與接地電位VSS之間。PMOS電晶體PT2與NMOS電晶體NT2的連接節點被連接到共用位元線對（CBT、CBB）的另一條（共用位元線CBB）。
第1寫入輔助電路NBC0包含：NAND電路NA3；延遲電路DL1，其由3個反相器電路所構成；PMOS電晶體PT3；及NMOS電晶體NT5。NAND電路NA3之其中一個輸入被設成接收負偏壓輔助訊號NBST，NAND電路NA3之另一個輸入被耦合到反相器電路INV1的輸出。NAND電路NA3的輸出經由延遲電路DL1，而被供給到PMOS電晶體PT3的閘極及NMOS電晶體NT5的閘極。PMOS電晶體PT3的源極・汲極路徑及NMOS電晶體NT5的源極・汲極路徑被直接連接到電源電位VDD與接地電位VSS之間。AND電路NA3的輸出還被耦合到NMOS電晶體NT3的閘極。
第2寫入輔助電路NBC1包含：NAND電路NA4；延遲電路DL2，其由3個反相器電路所構成；PMOS電晶體PT4；及NMOS電晶體NT6。NAND電路NA4之其中一個輸入被設成接收負偏壓輔助訊號NBST，NAND電路NA4之另一個輸入被耦合到資料輸入端子DI。NAND電路NA4的輸出經由延遲電路DL2，而被供給到PMOS電晶體PT4的閘極及NMOS電晶體NT6的閘極。PMOS電晶體PT4的源極・汲極路徑及NMOS電晶體NT6的源極・汲極路徑被直接連接到電源電位VDD與接地電位VSS之間。AND電路NA4的輸出還被耦合到NMOS電晶體NT4的閘極。
讀取電路5被連接到共用位元線對CBT、CBB，並且經由行選擇訊號YA［1：0］所選擇的位元線對（BT0、BB0或者BT1、BB1）及共用位元線對CBT、CBB，而接收字元線（WLn或者WLm）所選擇的記憶體胞之資料，然後予以放大，再向資料輸出端子DO輸出。關於讀取電路5的電路構成，並未特別記載，但可由差動放大器或正反器等周知的感測放大器電路所構成。又，資料輸出端子DO及資料輸入端子DI也可被設置成1個端子（DIO）。
圖2為說明實施例1的半導體記憶裝置之動作的時序圖。
首先，在時刻T0，時脈訊號CLOCK會上升。以此作為觸發，在時刻T1，選擇字元線WLn、WLm的其中1條而使成為高位準般的激活位準。其中，字元線WLn被激活成為高位準。又，同時，行選擇訊號YA［1：0］之中的一個被激活。其中，行選擇訊號YA0被激活成為高位準。又，寫入賦能訊號WE被激活成為高位準，藉此，選擇位元線對BT0/BB0而予以驅動。
藉由資料輸入端子DI的輸入資料Di之位準，而決定哪一條位元線（BT0或者BB0）被驅動成為低位準，在這個範例中，輸入資料Di成為低位準。此時，藉由寫入驅動器電路WRD，位元線BT0被驅動成為低位準。也就是說，寫入驅動器電路WRD內的PMOS電晶體PT1成為切斷狀態，NMOS電晶體NT1及NT3成為導通狀態，故位元線BT0改變或者被驅動而從預充電位準（高位準）成為接地電位VSS（0V）般的低位準。另外，寫入驅動器電路WRD內的PMOS電晶體PT2成為導通狀態，並且NMOS電晶體NT2及NT4成為切斷狀態，故位元線BB0維持預充電位準（高位準）。
經過一定時間之後，在時刻T2，負偏壓輔助訊號NBST被激活成為高位準。藉此，將位元線對驅動成為低位準之側的寫入驅動器電路WRD之NMOS電晶體NT3會立即成為切斷狀態，故NMOS電晶體NT1的源極節點從接地電位VSS被切斷。因此，被驅動成為低位準的位元線BT0會成為高阻抗（高－Z）狀態或者浮動狀態。
經過寫入輔助電路NBC0內的延遲電路DL1所造成的固定延遲，在時刻T3，用以構成負偏壓生成用電容的配線也就是輔助線NBT0被驅動而從高位準成為低位準。輔助線NBB0維持高位準。由於目前輸入資料Di為低位準，因此輔助線NBT0被驅動成為低位準。藉由BT0與NBT0間的寄生電容C0，成為高－Z狀態的位元線BT0從接地電位VSS（0V）般的低位準，進一步被降壓成為接地電位VSS以下的負電位或者負偏壓（－V）側，資料被寫入到記憶體胞MC01。在時刻T4，負偏壓輔助訊號NBST被去活成為低位準，位元線BT0改變成接地電位VSS般的低位準。又，輔助線NBT0被預充電到高位準般的預充電位準。進一步，在時刻T5，寫入賦能訊號WE被去活成為低位準，位元線對BT0/BB0藉由預充電電路21被預充電，而成為高位準般的預充電位準。又，字元線WLn、行選擇訊號YA0也被去活，而改變成為低位準般的初期狀態。
雖然未圖示，但輸入資料Di為高位準的情況，則如下所示。藉由寫入驅動器電路WRD，位元線BB0被驅動成為低位準。也就是說，寫入驅動器電路WRD內的PMOS電晶體PT2成為切斷狀態，並且NMOS電晶體NT2及NT4成為導通狀態，故位元線BB0改變或者被驅動而從預充電位準（高位準）成為接地電位VSS般的低位準。另外，寫入驅動器電路WRD內的PMOS電晶體PT1成為導通狀態，並且NMOS電晶體NT1及NT3成為切斷狀態，故位元線BT0維持預充電位準（高位準）。
經過一定時間之後，在時刻T2，負偏壓輔助訊號NBST被激活成為高位準。藉此，將位元線對驅動成為低位準之側的寫入驅動器電路WRD之NMOS電晶體NT4立即成為切斷狀態，故NMOS電晶體NT2的源極節點從接地電位VSS被切斷。因此，被驅動成為低位準的位元線BB0成為高阻抗（高－Z）狀態或者浮動狀態。
經過寫入輔助電路NBC1內的延遲電路DL2所導致的固定延遲，在時刻T3，負偏壓生成用電容配線也就是輔助線NBB0被驅動而從高位準成為低位準。輔助線NBT0維持高位準。由於輸入資料Di為高位準，因此輔助線NBB0被驅動成為低位準。藉由BB0與NBB0間的寄生電容C1，成為高－Z狀態的位元線BB0從接地電位VSS般的低位準，進一步被降壓成為接地電位VSS以下的負電位或者負偏壓（－V）側，資料被寫入到記憶體胞MC01。在時刻T4，負偏壓輔助訊號NBST被去活，位元線BB0改變成接地電位VSS般的低位準。又，輔助線NBB0成為高位準般的預充電位準。進一步，在時刻T5，寫入賦能訊號WE被去活，位元線對BT0/BB0藉由預充電電路21被預充電，而成為高位準般的預充電位準。又，字元線WL、行選擇訊號YA也被去活，而改變成低位準般的初期狀態。
在上文中，說明行選擇訊號YA0被激活的情況，但行選擇訊號YA1被激活的情況也可參考上述記載而易於理解其動作，故省略相關說明。
依照實施例1，可得到以下的1個或多個效果。
1）與位元線對BT0、BB0（BT1、BB1）併排而設置輔助線對NBT0、NBB0（NBT1、NBB1）。又，以行選擇訊號（Y位址訊號）YA［1：0］來選擇位元線對BT0、BB0（BT1、BB1）與輔助線對NBT0、NBB0（NBT1、NBB1）的行選擇電路31（32）被設置。藉此，寫入輔助電路NBC0、NBC1所驅動的電容可設置成位元線對BT0（BT1）與輔助線對NBT0（NBT1）之間的寄生電容C0或者位元線對BB0（BB1）與輔助線對NBB0（NBB1）之間的寄生電容C1。因此，由於可減低寫入輔助電路NBC0、NBC1的驅動能力，故可減低寫入輔助電路NBC0、NBC1的消耗電力。
2）又，藉由上述1，可減低寫入輔助電路NBC0、NBC1的驅動力，故可縮小PMOS電晶體PT3、PT4及NMOS電晶體NT5、NT6的尺寸。因此，可減低寫入輔助電路NBC0、NBC1的面積。
3）又，藉由上述2），具備寫入輔助電路NBC0、NBC1的半導體記憶裝置之面積也可減低。 ［實施例2］
圖3為說明實施例2的半導體記憶裝置之用的圖。在實施例1，表示與位元線對BT0、BB0（BT1、BB1）併排而設置輔助線對NBT0、NBB0（NBT1、NBB1）之例。在被設成SRAM的半導體記憶裝置1a中，輔助線對NBT0、NBB0（NBT1、NBB1）並非專用線，而是被變更為也具有位元線對的功能。也就是說，在實施例2，表示將位元線對與輔助線對共用的構成之半導體記憶裝置。藉由這種構成，除了實施例1的效果，也可減低半導體記憶裝置的全體面積。
如圖3所示，半導體記憶裝置1a具有：多條字元線（WLn、WLm）；及多個位元線對（BT0、BB0、BT1、BB1、BT2、BB2、BT3、BB3）。配置成行列狀的多個記憶體胞（MC00、MC01、MC10、MC11）係以1個記憶體胞被耦合到1條字元線（WLn或者WLm）與1個位元線對（BT0及BB0、BT1及BB1、BT2及BB2或者BT3及BB3）之方式，而被耦合到前述多條字元線（WLn、WLm）與多個位元線對（BT0、BB0、BT1、BB1、BT2、BB2、BT3、BB3）。位元線BT0及位元線BT1、位元線BB0及位元線BB1被設成併排。同樣地，位元線BT2及位元線BT3、位元線BB2及位元線BB3被設成併排。
因此，在位元線BT0與位元線BT1之間，具有寄生電容C0，在位元線BB0與位元線BB1之間，具有寄生電容C1。同樣地，在位元線BT2與位元線BT3之間，具有寄生電容C0，在位元線BB2與位元線BB3之間，具有寄生電容C1。該寄生電容C0、C1為負偏壓生成用的電容元件，位元線BT0及位元線BT1、位元線BB0及位元線BB1、位元線BT2及位元線BT3、及位元線BB2及位元線BB3可被視為用以形成負偏壓生成用的電容元件的配線對（負偏壓生成用電容配線對）。
在圖3，表示由行選擇訊號YA0所選擇的第1記憶體列、及由行選擇訊號YA1所選擇的第2記憶體列。第1記憶體列具有作為代表而顯示的單連接埠型之記憶體胞MC00、MC01。第2記憶體列具有作為代表而顯示的單連接埠型之記憶體胞MC10、MC11。
多條字元線（WLn、WLm）由第1層的金屬配線層所形成的情況，多個位元線對（BT0、BB0、BT1、BB1、BT2、BB2、BT3、BB3）沿著與多條字元線（WLn、WLm）交叉的方向，由第2層的金屬配線層所形成。多個位元線對（BT0、BB0、BT1、BB1、BT2、BB2、BT3、BB3）由第1層的金屬配線層所形成的情況，多條字元線（WLn、WLm）沿著與多個位元線對（BT0、BB0、BT1、BB1、BT2、BB2、BT3、BB3）交叉的方向，由第2層的金屬配線層所形成。
記憶體胞MC00被耦合到字元線WLm及位元線對BT1、BB1，記憶體胞MC01被耦合到字元線WLn及位元線對BT0、BB0。同樣地，記憶體胞MC10被耦合到字元線WLm及位元線對BT3、BB3，記憶體胞MC11被耦合到字元線WLn及位元線對BT2、BB2。
以這種方式，在1個記憶體胞列，設置連接到第1位元線對BT0、BB0（BT3、BB3）的第1記憶體胞MC00（MC10）、及連接到第2位元線對BT1、BB1（BT2、BB2）的MC00（MC11）。
各個記憶體胞（MC00、MC01、MC10、MC11）的構成本身係與實施例1相同。也就是說，包含第1及第2反相器電路IV0、IV1及轉移NMOS電晶體Tr0、Tr1。第1及第2反相器電路IV0、IV1係構成其輸入與輸出彼此交叉耦合，並且記憶資訊的正反器。
記憶體胞（MC00、MC10）的轉移NMOS電晶體Tr0之源極・汲極路徑被耦合到位元線對BT1、BB1（BT3、BB3）的其中一條也就是位元線BT1（BT3）、與第1反相器電路IV0的輸入或者第2反相器電路IV1的輸出之間，轉移NMOS電晶體Tr0的閘極電極被耦合到相對應的字元線WLm。轉移NMOS電晶體Tr1的源極・汲極路徑被耦合到位元線對BT1、BB1（BT3、BB3）的另一條也就是位元線BB1（BB3）、與第1反相器電路IV0的輸出或者第2反相器電路IV1的輸入之間，轉移NMOS電晶體Tr1的閘極電極被耦合到相對應的字元線WLm。
記憶體胞（MC01、MC11）的轉移NMOS電晶體Tr0之源極・汲極路徑被耦合到位元線對BT0、BB0（BT2、BB2）的其中一條也就是位元線BT0（BT2）、與第1反相器電路IV0的輸入或者第2反相器電路IV1的輸出之間，轉移NMOS電晶體Tr0的閘極電極被耦合到相對應的字元線WLn。轉移NMOS電晶體Tr1的源極・汲極路徑被耦合到位元線對BT0、BB0（BT2、BB2）的另一條也就是位元線BB0（BB2）、與第1反相器電路IV0的輸出或者第2反相器電路IV1的輸入之間，轉移NMOS電晶體Tr1的閘極電極被耦合到相對應的字元線WLn。
預充電電路2a包含：預充電電路21a，其對第1位元線對BT0、BB0及第2位元線對BT1、BB1預充電；及預充電電路22a，其對第3位元線對BT2、BB2及第4位元線對BT3、BB3預充電。預充電電路21a與預充電電路22a的構成相同，因此在下文中作為代表而說明預充電電路21a，預充電電路22a的說明則予以省略。
預充電電路21a具有：PMOS電晶體PQ1、PQ2，其作為將位元線對BT0、BB0預充電到電源電位VDD般的第1參考電位之預充電電晶體；及PMOS電晶體PQ3，其作為用以將位元線對BT0、BB0間的電位均等化的等化電晶體。PMOS電晶體PQ1的源極・汲極路徑被耦合到位元線BT0與電源電位VDD被供給的配線之間。PMOS電晶體PQ2的源極・汲極路徑被耦合到位元線BB0與電源電位VDD被供給的配線之間。PMOS電晶體PQ3的源極・汲極路徑被耦合到位元線BT0與位元線BB0之間。PMOS電晶體PQ1、PQ2、PQ3之各者的閘極以共有方式耦合，並且如下文所示，被設成經由行選擇電路31a的反相器電路IVS1、IVS2而接收行選擇訊號YA0。
預充電電路21a進一步具有：PMOS電晶體PQ4、PQ5，其作為將位元線對BT1、BB1預充電到電源電位VDD般的第1參考電位之預充電電晶體；及PMOS電晶體PQ6，其作為用以將位元線對BT1、BB1間的電位均等化的等化電晶體。PMOS電晶體PQ4的源極・汲極路徑被耦合到位元線BT1與電源電位VDD被供給的配線之間。PMOS電晶體PQ5的源極・汲極路徑被耦合到位元線BB1與電源電位VDD被供給的配線之間。PMOS電晶體PQ6的源極・汲極路徑被耦合到位元線BT1與位元線BB1之間。PMOS電晶體PQ4、PQ5、PQ6之各者的閘極以共有方式耦合，並且被設成經由反相器電路IVS1、IVS2接收下文所述的行選擇訊號YA0。
尚且，預充電電路22a被設成經由行選擇電路32a的反相器電路IVS1、IVS2而接收Y位址訊號YA1。
行選擇電路3a包含：行選擇電路31a；及行選擇電路32a。行選擇電路31a基於行選擇訊號（列位址訊號、Y位址訊號）YA［1：0］之內的YA0之選擇位準與列選擇訊號（行位址訊號、X位址訊號）XA的訊號位準，而使第1位元線對BT0、BB0及第2位元線對BT1、BB1耦合到寫入電路4。行選擇電路32a基於行選擇訊號YA［1：0］之內的YA1之選擇位準及選擇位準與列選擇訊號XA的訊號位準，而使第3位元線對BT2、BB2及第4位元線對BT3、BB3耦合到寫入電路4。
行選擇電路31a包含：反相器電路IVS1、IVS2；NMOS電晶體NS1、NS2、NS3、NS4，其作為第1選擇電晶體；NMOS電晶體NS11、NS21、NS31、NS41，其作為第2選擇電晶體；及NAND電路NAS1、NAS2、反相器電路IVS3、INS4、IVS5。
NAND電路NAS1的其中一個輸入被設成經由反相器電路IVS3而接收列選擇訊號XA。NAND電路NAS1的另一個輸入被設成接收行選擇訊號YA［1：0］之內的YA0。NAND電路NAS1的輸出經由反相器電路IVS4而被耦合到NMOS電晶體NS1、NS2、NS3、NS4的共通閘極。NAND電路NAS2的其中一個輸入被設成接收列選擇訊號XA。NAND電路NAS2的另一個輸入被設成接收行選擇訊號YA［1：0］之內的YA0。NAND電路NAS2的輸出經由反相器電路IVS5而被耦合到NMOS電晶體NS11、NS21、NS31、NS41的共通閘極。
NMOS電晶體NS1、NS2的源極・汲極路徑被耦合到第1位元線對BT0、BB0與共用位元線對CBT、CBB之間。NMOS電晶體NS3、NS4的源極・汲極路徑被耦合到第2位元線對BT1、BB1與共用輔助線對CNBT、CNBB之間。NMOS電晶體NS11、NS21的源極・汲極路徑被耦合到第2位元線對BT1、BB1與共用位元線對CBT、CBB之間。NMOS電晶體NS31、NS41的源極・汲極路徑被耦合到第1位元線對BT0、BB0與共用輔助線對CNBT、CNBB之間。
雖然行選擇電路32a採用與行選擇電路31a同樣的電路構成，但反相器電路IVS1的輸入、NAND電路NAS1的另一個輸入、及NAND電路NAS2的另一個輸入被變更為接收行選擇訊號YA［1：0］之內的YA1。在行選擇電路32a，NMOS電晶體NS1、NS2的源極・汲極路徑被耦合到第3位元線對BT2、BB2與共用位元線對CBT、CBB之間。NMOS電晶體NS3、NS4的源極・汲極路徑被耦合到第4位元線對BT3、BB3與共用輔助線對CNBT、CNBB之間。又，在行選擇電路32a，NMOS電晶體NS11、NS21的源極・汲極路徑被耦合到第4位元線對BT3、BB3與共用位元線對CBT、CBB之間。NMOS電晶體NS31、NS41的源極・汲極路徑被耦合到第3位元線對BT2、BB2與共用輔助線對CNBT、CNBB之間。
寫入電路4的構成及讀取電路5的構成係與實施例1相同，而省略其說明。
在實施例2的半導體記憶裝置1a，列選擇訊號XA為低位準的時候，字元線WLn會被激活，而選擇記憶體胞MC01（MC10）。另外，列選擇訊號XA為高位準的時候，字元線WLm會被激活，而選擇記憶體胞MC00（MC11）。又，列選擇訊號XA為低位準，並且行選擇訊號YA0為高位準的時候，行選擇電路31a將位元線對BT0/BB0連接到共用位元線對CBT/CBB，又，將位元線對BT1/BB1連接到共用輔助線對CNBT/CNBB。列選擇訊號XA為高位準，並且Y位址訊號YA0為高位準的時候，相反地，行選擇電路31a將位元線對BT1/BB1連接到共用位元線對CBT/CBB，又，將位元線對BT0/BB0連接到共用輔助線對CNBT/CNBB。
以這種方式，選擇記憶體胞MC01的時候，BT0/BB0發揮位元線對的功能，BT1/BB1發揮負偏壓生成用電容配線對的功能。相反地，選擇位元單元MC00的時候，BT1/BB1發揮位元線對的功能，BT0/BB0發揮作為負偏壓生成用電容配線對的輔助線對的功能。
列選擇訊號XA為低位準，並且行選擇訊號YA1為高位準的時候，行選擇電路32a將位元線對BT2/BB2連接到共用位元線對CBT/CBB，又，將位元線對BT3/BB3連接到共用輔助線對CNBT/CNBB。列選擇訊號XA為高位準，並且行選擇訊號YA1為高位準的時候，相反地，行選擇電路32a將位元線對BT3/BB3連接到共用位元線對CBT/CBB，又，將位元線對BT2/BB2連接到共用輔助線對CNBT/CNBB。
以這種方式，選擇記憶體胞MC11的時候，BT2/BB2發揮位元線對的功能，BT3/BB3發揮作為負偏壓生成用電容配線對的輔助線對的功能。相反地，選擇位元單元MC10的時候，BT3/BB3發揮位元線對的功能，BT2/BB2發揮作為負偏壓生成用電容配線對的輔助線對的功能。
圖4為說明實施例2的半導體記憶裝置之動作的時序圖。主要的動作與先前在圖2所說明的實施例1之動作波形圖相同。從列選擇訊號XA為低位準的時刻T0到T5之間，BT0/BB0發揮位元線對的功能，BT1/BB1發揮作為負偏壓生成用電容配線對的輔助線對（NBT0、NBB0）的功能。另外，從列選擇訊號XA為高位準的時刻T6到T11之間，BT1/BB1發揮位元線對的功能，BT0/BB0發揮作為負偏壓生成用電容配線對的輔助線對（NBT0、NBB0）的功能。
首先，在時刻T0，時脈訊號CLOCK會上升。以此作為觸發，在時刻T1，列選擇訊號XA成為低位準，字元線WLn被激活成為高位準。又，同時，行選擇訊號YA［1：0］之中，YA0被激活成為高位準。又，寫入賦能訊號WE被激活成為高位準，藉此，選擇位元線對BT0/BB0而予以驅動。
將資料輸入端子DI的輸入資料Di設成低位準。此時，藉由寫入驅動器電路WRD，使位元線BT0被驅動成為低位準。也就是說，寫入驅動器電路WRD內的PMOS電晶體PT1成為切斷狀態，NMOS電晶體NT1及NT3成為導通狀態，故位元線BT0改變或者被驅動而從預充電位準（高位準）成為接地電位VSS般的低位準。另外，寫入驅動器電路WRD內的PMOS電晶體PT2成為導通狀態，NMOS電晶體NT2及NT4成為切斷狀態，故位元線BB0維持預充電位準（高位準）。
經過一定時間之後，在時刻T2，負偏壓輔助訊號NBST被激活成為高位準。藉此，將位元線對驅動成為低位準之側的寫入驅動器電路WRD之NMOS電晶體NT3立即成為切斷狀態，故NMOS電晶體NT1的源極節點從接地電位VSS被切斷。因此，被驅動成為低位準的位元線BB0成為高阻抗（高－Z）狀態或者浮動狀態。
經過寫入輔助電路NBC0內的延遲電路DL1所導致的固定延遲，在時刻T3，負偏壓生成用電容配線也就是輔助線（位元線BT1）被驅動而從高位準成為低位準。輔助線（位元線BT1）維持高位準。目前，由於輸入資料Di為低位準，因此輔助線（BT1）被驅動成為低位準。藉由BT0與BT1間的寄生電容C0，成為高－Z狀態的位元線BT0從接地電位VSS般的低位準，進一步被降壓成為負偏壓（－V）側，資料被寫入到記憶體胞MC01。在時刻T4，負偏壓輔助訊號NBST被去活成為低位準，位元線BT0改變成接地電位VSS般的低位準。又，輔助線（位元線BT1）被預充電成為高位準般的預充電位準。進一步，在時刻T5，寫入賦能訊號WE被去活成為低位準，位元線對BT0/BB0藉由預充電電路21被預充電，而成為高位準般的預充電位準。又，列選擇訊號XA、字元線WLn、行選擇訊號YA0也被去活，而改變成低位準般的初期狀態。
在時刻T6，時脈訊號CLOCK會上升。以此作為觸發，在時刻T6，列選擇訊號XA成為高位準，字元線WLm被激活成為高位準。又，同時，行選擇訊號YA［1：0］之中，YA0被激活成為高位準。又，寫入賦能訊號WE被激活成為高位準，藉此，選擇位元線對BT1/BB1而予以驅動。
將資料輸入端子DI的輸入資料Di設成低位準。此時，藉由寫入驅動器電路WRD，使位元線BT0被驅動成為低位準。也就是說，寫入驅動器電路WRD內的PMOS電晶體PT1成為切斷狀態，NMOS電晶體NT1及NT3成為導通狀態，故位元線BT1改變或者被驅動而從預充電位準（高位準）成為接地電位VSS般的低位準。另外，寫入驅動器電路WRD內的PMOS電晶體PT2成為導通狀態，NMOS電晶體NT2及NT4成為切斷狀態，故位元線BB1維持預充電位準（高位準）。
經過一定時間之後，在時刻T8，負偏壓輔助訊號NBST被激活成為高位準。藉此，將位元線對驅動成為低位準之側的寫入驅動器電路WRD之NMOS電晶體NT3立即成為切斷狀態，故NMOS電晶體NT1的源極節點從接地電位VSS被切斷。因此，被驅動成為低位準的位元線BT1成為高阻抗（高－Z）狀態或者浮動狀態。
經過寫入輔助電路NBC0內的延遲電路DL1所導致的固定延遲，在時刻T9，負偏壓生成用電容配線也就是輔助線（位元線BT0）被驅動而從高位準成為低位準。輔助線（位元線BB0）維持高位準。目前，由於輸入資料Di為低位準，因此輔助線（BT1）被驅動成為低位準。藉由BT0與BT1間的寄生電容C0，成為高－Z狀態的位元線BT1從接地電位VSS般的低位準，進一步被降壓成為負電位或者負偏壓（－V）側，資料被寫入到記憶體胞MC01。在時刻T10，負偏壓輔助訊號NBST被去活成為低位準，位元線BT0改變成接地電位VSS般的低位準。又，輔助線（位元線BT0）被預充電成為高位準般的預充電位準。進一步，在時刻T10，寫入賦能訊號WE被去活成為低位準，位元線對BT1/BB1藉由預充電電路21被預充電，而成為高位準般的預充電位準。又，列選擇訊號XA、字元線WLn、行選擇訊號YA0也被去活，而改變成低位準般的初期狀態。
輸入資料Di為高位準，並且行選擇訊號YA0為高位準，列選擇訊號XA為低位準的情況，位元線BB0藉由輸入資料Di的高位準，而被驅動成為低位準，位元線BB1成為輔助線，而被驅動成為低位準。輸入資料Di為高位準，並且行選擇訊號YA0為高位準，列選擇訊號XA為高位準的情況，位元線BB1藉由輸入資料Di的高位準，而被驅動成為低位準，位元線BB0被設成輔助線，而被驅動成為低位準。
依照實施例2，則除了實施例1的效果，還具有以下的效果。
1）在多個記憶體胞列的各者，藉由分割位元線，而設置第1位元線對及第2位元線對。第1位元線對及第2位元線對用作位元線對或者負偏壓生成用電容配線對（輔助線對）。藉此，可減低半導體記憶裝置的全體面積。
2）在上述1），連接到第1位元線對或者第2位元線對的記憶體胞之數量相較於實施例1的半導體記憶裝置之情況，例如被降低為1/2。因此，第1位元線對或者第2位元線對與記憶體胞之間的連接而形成的寄生電容會減少。因此，由於可使位元線對或者負偏壓生成用電容配線對（輔助線對）的電位變動加速，故可提升寫入速度及讀取速度。
（配置構成例1） 圖5為表示實施例2的半導體記憶裝置之配置構成例的圖。圖5表示半導體記憶裝置的半導體基板SUB上的配置之構成例，15為第1記憶體陣列，17為第2記憶體陣列。第1記憶體陣列15包含連接到位元線對BT1、BB1或者BT3、BB3的多個記憶體胞（MC00、MC10）。第2記憶體陣列17包含連接到位元線對BT0、BB0或者BT2、BB2的多個記憶體胞（MC01、MC11）。在第1記憶體陣列15與第2記憶體陣列17之間，設置圖6所說明的井接頭區域16。18表示圖3的寫入電路4及讀取電路5被設置的輸入輸出區域。
圖6為說明圖5的半導體記憶裝置之配置例的圖。圖6表示包含圖5的半導體記憶裝置之位元線對BT1、BB1、BT0、BB0的1記憶體胞列之半導體基板SUB上的配置之構成例。
圖6所示的第1記憶體陣列15示意表示將連接到位元線對BT1、BB1的4個記憶體胞縱向排列之概念性記憶體胞的配置構成。又，第2記憶體陣列17示意表示將連接到位元線對BT0、BB0的4個記憶體胞縱向排列之概念性記憶體胞的配置構成。在第1記憶體陣列15與第2記憶體陣列17之間，配置井接頭區域16。在井接頭區域16與輸入輸出區域18之間，在這個範例中，配置第2記憶體陣列17。也就是說，在半導體基板SUB的表面上，依照順序分別配置第1記憶體陣列15、井接頭區域16、第2記憶體陣列17、輸入輸出區域18。
在第1記憶體陣列15及第2記憶體陣列17，9表示N型或者P型的雜質導入層，10表示閘極，11表示接觸部。12A示意表示連接到圖3或圖5的記憶體胞MC00般的字元線WLm與位元線對BT1、BB1的1個記憶體胞。12B示意表示連接到圖3或圖5的記憶體胞MC11般的字元線WLn與位元線對BT0、BB0的1個記憶體胞。
在記憶體胞12A，轉移NMOS電晶體Tr0、Tr1的各者由以下構件所構成：在P型井區域P－well所形成之N型的雜質導入層9；及閘極10。記憶體胞12A的反相器電路IV0、IV1之各者由以下構件所構成：NMOS電晶體，其由在P型井區域P－well所形成之N型的雜質導入層9及閘極10所構成；及PMOS電晶體，其由在N型井區域N－well所形成之P型的雜質導入層9及閘極10所構成。也就是說，記憶體胞12A包含6個電晶體的單連接埠之記憶體胞。在第1記憶體陣列15，13分別表示位元線對BB1被連接的連接部（節點）之雜質導入層，14分別表示位元線對BT1被連接的連接部（節點）之雜質導入層。13及14在上下的記憶體胞中為源極・汲極被共用的雜質導入層。字元線WLm經由接觸部11而連接到轉移NMOS電晶體Tr0、Tr1的各者之閘極。對第1記憶體陣列15的其他記憶體，也連接字元線，但顧慮到圖示過於複雜，故未在圖6上顯示。尚且，在第1記憶體陣列15的MCK之部分，表示構成記憶體胞的各電晶體之更具體的連接關係。
在記憶體胞12B，轉移NMOS電晶體Tr0、Tr1的各者由以下構件所構成：N型的雜質導入層9，其形成在P型井區域P－well；及閘極10。記憶體胞12B的反相器電路IV0、IV1之各者由以下構件所構成：NMOS電晶體，其由在P型井區域P－well所形成之N型的雜質導入層9及閘極10所構成；及PMOS電晶體，其由在N型井區域N－well所形成之P型的雜質導入層9及閘極10所構成。也就是說，記憶體胞12B包含6個電晶體的單連接埠之記憶體胞。在第2記憶體陣列17，13分別表示位元線對BB0被連接的連接部（節點）之雜質導入層，14分別表示位元線對BT0被連接的連接部（節點）之雜質導入層。13及14在上下的記憶體胞中為源極・汲極被共用的雜質導入層。字元線WLm經由接觸部11而連接到轉移NMOS電晶體Tr0、Tr1的各者之閘極。對第2記憶體陣列17的其他記憶體，也連接字元線，但顧慮到圖示過於複雜，故未在圖6上顯示。
井接頭區域（給電區域）16被設成對形成有記憶體胞12A、12B之NMOS電晶體的2個P型井區域P－well供給接地電位VSS般的第2參考電位，並且對形成有記憶體胞12A、12B之PMOS電晶體的N型井區域N－well供給電源電位VDD般的第1參考電位。在井接頭區域16，設置接地電位VSS被供給的電源配線L1、及電源電位VDD被供給的電源配線L2。電源配線L1經由供給部S1、S2而被連接到2個P型井區域P－well。電源配線L1經由供給部S3而被連接到N型井區域N－well。N型井區域N－well如同圖示被設在2個P型井區域P－well之間。
以這種方式夾持井接頭區域16，而連接到記憶體胞12A及記憶體胞12B的位元線對之源極・汲極（13、14）並未被共用，故可配置第1記憶體陣列15及第2記憶體陣列17，而分割位元線對BT0、BB0及位元線對BT1、BB1。
（配置構成例2） 圖7為表示實施例2的半導體記憶裝置之其他配置構成例的圖。在圖5及圖6，於第1記憶體陣列15與第2記憶體陣列17之間，設置了井接頭區域16，但在圖7，於半導體基板SUB上的第1記憶體陣列15與第2記憶體陣列17之間，不設置井接頭區域16，而是設置輸入輸出區域18。在輸入輸出區域18，與圖6相同，設置圖3的寫入電路4及讀取電路5。
此時，在配置輸入輸出區域18的部分，刪除N型井區域N－well及2個P型井區域P－well。也就是說，在第1記憶體陣列15與第2記憶體陣列17之間，配置輸入輸出區域18，故第1記憶體陣列15的N型井區域N－well及2個P型井區域P－well、以及第2記憶體陣列17的N型井區域N－well及2個P型井區域P－well彼此分離。
在圖7般的配置構成，與圖6相同，也夾持輸入輸出區域18，而連接到記憶體胞12A及記憶體胞12B的位元線對之源極・汲極（13、14）並未被共用，故可配置第1記憶體陣列15及第2記憶體陣列17，而分割位元線對BT0、BB0與位元線對BT1、BB1。 ［實施例3］
圖8為說明實施例3的半導體記憶裝置之用的圖。圖8所示的SRAM也就是半導體記憶裝置1b為使用4個單連接埠型的記憶體胞作為1個配置單位，並且可藉由記憶體胞單位切換位元線對及負偏壓生成用電容配線對之構成例。
記憶體胞22被連接到字元線WL3及位元線對BT1、BB0。記憶體胞23被連接到字元線WL2及位元線對BT1、BB1。記憶體胞24被連接到字元線WL1及位元線對BT0、BB1。記憶體胞25被連接到字元線WL0及位元線對BT0、BB0。記憶體胞22、23、24、25的各者成為與圖1或圖3所記載的記憶體胞MC00、MC01同樣的構成。
記憶體胞22與記憶體胞23共用位元線BT1，記憶體胞23與記憶體胞24共用位元線BB1，記憶體胞24與記憶體胞25共用位元線BT0，記憶體胞22與記憶體胞25共用位元線BB0。也就是說，由於在上下的記憶體胞彼此共用BT1、BT0、BB1、BB0，故以4個記憶體胞為一周期來配置同樣連接的記憶體胞。因此，構成為將4個記憶體胞設成1個配置單位時的1個記憶體胞列。也就是說，雖然圖8僅記載由行選擇訊號YA0所選擇的第1記憶體列，但可藉由由行選擇訊號YA1所選擇的第2記憶體列，而構成圖1、圖3般的具有第1記憶體列及第2記憶體列的半導體記憶裝置。
字元線（WL0－WL3）由第1層的金屬配線層所形成的情況，位元線對（BT0、BB0、BT1、BB1）沿著與字元線（WL0－WL3）交叉的方向，由第2層的金屬配線層所形成。位元線對（BT0、BB0、BT1、BB1）由第1層的金屬配線層所形成的情況，字元線（WL0－WL3）沿著與位元線對（BT0、BB0、BT1、BB1）交叉的方向，由第2層的金屬配線層所形成。
與實施例2相同，在實施例3，位元線BT0與位元線BT1、位元線BB0與位元線BB1被設成併排。同樣地，位元線BT2與位元線BT3、位元線BB2與位元線BB3被設成併排。雖然圖8並未記載，但在位元線BT0與位元線BT1之間，具有寄生電容C0，在位元線BB0與位元線BB1之間，具有寄生電容C1。
26為對位元線對BT1、BB1、BT0、BB0預充電的預充電電路。預充電電路26為與圖3所示的預充電電路2a（21a、22a）同樣的構成，故省略預充電電路26的構成之說明。
27為行選擇器電路，將位元線對BT1、BB1、BT0、BB0選擇性連接到共用位元線對CBT、CBB及共用輔助線對CNBT、CNBB。雖然共用位元線對CBT、CBB及共用輔助線對CNBT、CNBB被連接到圖1或者圖3所示的寫入電路4（寫入驅動器電路WRD、寫入輔助電路NBC0、NBC1），但圖8省略寫入電路4（寫入驅動器電路WRD、第1及第2寫入輔助電路NBC0、NBC1）的記載。
行選擇器電路27具有：選擇電晶體NS1、NS2，其將位元線對BT0、BB0連接到共用位元線對CBT、CBB；及選擇電晶體NS3、NS4，其將位元線對BT1、BB1連接到共用輔助線對CNBT、CNBB。選擇電晶體NS1、NS2、NS3、NS4的共通閘極被連接到反相器電路INS4的輸出，該反相器電路INS4被連接到接收行選擇訊號YA［0］及列選擇訊號XA［0］之NAND電路NAS1的輸出。
行選擇器電路27還具有：選擇電晶體NS11、NS21，其將位元線對BT1、BB1連接到共用位元線對CBT、CBB；及選擇電晶體NS31、NS41，其將位元線對BT0、BT0連接到共用輔助線對CNBT、CNBB。選擇電晶體NS11、NS21、NS31、NS41的共通閘極被連接到反相器電路INS5的輸出，該反相器電路INS5被連接到接收行選擇訊號YA［0］及列選擇訊號XA［2］之NAND電路NAS2的輸出。
行選擇器電路27還具有：選擇電晶體NS12、NS42，其將位元線對BT0、BB1連接到共用位元線對CBT、CBB；及選擇電晶體NS32、NS22，其將位元線對BT1、BB0連接到共用輔助線對CNBT、CNBB。選擇電晶體NS12、NS22、NS32、NS42的共通閘極被連接到反相器電路INS6的輸出，該反相器電路INS6被連接到接收行選擇訊號YA［0］及列選擇訊號XA［1］之NAND電路NAS3的輸出。
行選擇器電路27還具有：選擇電晶體NS33、NS23，其將位元線對BT1、BB0連接到共用位元線對CBT、CBB；及選擇電晶體NS13、NS43，其將位元線對BT0、BB1連接到共用輔助線對CNBT、CNBB。選擇電晶體NS13、NS23、NS33、NS43的共通閘極被連接到反相器電路INS7的輸出，該反相器電路INS7被連接到接收行選擇訊號YA［0］及列選擇訊號XA［3］之NAND電路NAS4的輸出。
因此，行選擇器電路27在列選擇訊號XA［3］被激活，而選擇記憶體胞22的時候，將BT1/BB0與共用位元線對CBT/CBB連接，將BT0/BB1與共用輔助線對CNBT/CNBB連接。以下同樣地，針對記憶體胞23將BT1/BB1與共用位元線對CBT/CBB連接，將BT0/BB0與共用輔助線對CNBT/CNBB連接。針對記憶體胞24、25，也將連接到記憶體胞24的位元線對BT0/BB1與共用位元線對CBT/CBB連接，將未連接的位元線對BT1/BB0與共用輔助線對CNBT/CNBB連接。
圖9為說明實施例3的半導體記憶裝置之1記憶體胞列的配置之圖。半導體記憶裝置1b的1記憶體胞列係如圖9所示，將記憶體胞22－25作為1個配置單位，作為例示，表示配置2個配置單位的情況之構成例。第1個配置單位包含4個記憶體胞22、23、24、25。第2個配置單位包含4個記憶體胞22＿1、23＿1、24＿1、25＿1。
在圖9，與圖6相同，9表示N型或者P型的雜質導入層，10表示閘極，11表示接觸部。13表示位元線BB0或者BB1被分別連接的連接部（節點）之雜質導入層，14表示位元線BT0或者BBT1被分別連接的連接部（節點）之雜質導入層。13及14在上下的記憶體胞中為共用源極・汲極的雜質導入層。
如圖8所說明般，記憶體胞22、23、24、25構成如下。記憶體胞22被連接到字元線WL3及位元線對BT1、BB0。記憶體胞23被連接到字元線WL2及位元線對BT1、BB1。記憶體胞24被連接到字元線WL1及位元線對BT0、BB1。記憶體胞25被連接到字元線WL0及位元線對BT0、BB0。
記憶體胞22＿1、23＿1、24＿1、25＿1構成如下。記憶體胞22＿1被連接到字元線WL7及位元線對BT1、BB0。記憶體胞23＿1被連接到字元線WL6及位元線對BT1、BB1。記憶體胞24＿1被連接到字元線WL5及位元線對BT0、BB1。記憶體胞25＿1被連接到字元線WL4及位元線對BT0、BB0。
在圖9，字元線（WL0－WL7）由第1層的金屬配線層所形成的情況，位元線對（BT0、BB0、BT1、BB1）沿著與字元線（WL0－WL7）交叉的方向，由第2層的金屬配線層所形成。位元線對（BT0、BB0、BT1、BB1）由第1層的金屬配線層所形成的情況，字元線（WL0－WL7）沿著與位元線對（BT0、BB0、BT1、BB1）交叉的方向，由第2層的金屬配線層所形成。
依照實施例3，則如圖8及圖9所示，即使在共用源極・汲極的單一記憶體區塊內，也藉由列選擇訊號XA［0］－XA［3］，而從4個記憶體胞選擇1個記憶體胞。然後，配合所選擇的記憶體胞，切換位元線對的連接，而可將未連接到所選擇的記憶體胞之位元線對作為負偏壓生成用電容配線對（輔助線對）使用。 ［實施例4］
圖10為說明實施例4的半導體記憶裝置之用的圖。實施例4的SRAM也就是半導體記憶裝置1c作為記憶體胞具有雙連接埠型記憶體胞（MC00、MC01、MC02、MC03）。雙連接埠型記憶體胞（MC00、MC01、MC02、MC03）的各者為具有8個電晶體的8T型之SRAM記憶體胞（8TDP－SRAM單元）。
雙連接埠型的記憶體胞（MC00、MC01、MC02、MC03）之各者具有：第1輸入輸出部或者被設成第1連接埠的A連接埠；及第2輸入輸出部或者被設成第2連接埠的B連接埠。雙連接埠型的記憶體胞（MC00、MC01、MC02、MC03）之各者的構成如圖10中記憶體胞MC01所例示般，包含：A連接埠用的轉移NMOS電晶體Tr0A、Tr1A；B連接埠用的轉移NMOS電晶體Tr0B、Tr1B；及第1及第2反相器電路IV0、IV1。第1及第2反相器電路IV0、IV1係其輸入與輸出彼此交叉耦合，而構成記憶資訊的正反器。第1及第2反相器電路IV0、IV1的各者由PMOS電晶體及NMOS電晶體所構成。
在記憶體胞MC01，轉移NMOS電晶體Tr0A的源極・汲極路徑被耦合到A連接埠用的位元線對（ABT0、ABB0）之一條位元線ABT0、與第1反相器電路IV0的輸入或者第2反相器電路IV1的輸出之間。轉移NMOS電晶體Tr0A的閘極電極被耦合到A連接埠用的字元線AWLn＋1。轉移NMOS電晶體Tr1A的源極・汲極路徑被耦合到位元線對（ABT0、ABB0）之另一條位元線ABB0、與第1反相器電路IV0的輸出或者第2反相器電路IV1的輸入之間，轉移NMOS電晶體Tr1A的閘極電極被耦合到A連接埠用的字元線AWLn＋1。
在記憶體胞MC01，轉移NMOS電晶體Tr0B的源極・汲極路徑被耦合到B連接埠用的位元線對（BBT1、BBB1）之一條位元線BBT1與第1反相器電路IV0的輸入或者第2反相器電路IV1的輸出之間。轉移NMOS電晶體Tr0B的閘極電極被耦合到B連接埠用的字元線BWLn＋1。轉移NMOS電晶體Tr1B的源極・汲極路徑被耦合到B連接埠用的位元線對（BBT1、BBB1）之另一條的位元線BBB1與第1反相器電路IV0的輸出或者第2反相器電路IV1的輸入之間，轉移NMOS電晶體Tr1B的閘極電極被耦合到B連接埠用的字元線WLAn＋1。
在圖10，記憶體胞MC00被連接到A連接埠用的字元線AWLn、B連接埠用的字元線BWLn、A連接埠用的位元線對（第1位元線對）ABT0、ABB0、及B連接埠用的位元線對（第3位元線對）BBT0、BBB0。
記憶體胞MC01被連接到A連接埠用的字元線AWLn＋1、B連接埠用的字元線BWLn＋1、A連接埠用的位元線對（第1位元線對）ABT0、ABB0、及B連接埠用的位元線對（第4位元線對）BBT1、BBB1。
記憶體胞MC02被連接到A連接埠用的字元線AWLn＋2、B連接埠用的字元線BWLn＋2、A連接埠用的位元線對（第2位元線對）ABT1、ABB1、及B連接埠用的位元線對（第4位元線對）BBT1、BBB1。
記憶體胞MC03被連接到A連接埠用的字元線AWLn＋3、B連接埠用的字元線BWLn＋3、A連接埠用的位元線對（第2位元線對）ABT1、ABB1、及B連接埠用的位元線對（第3位元線對）BBT0、BBB0。
位元線對（第1位元線對）ABT0、ABB0與位元線對（第2位元線對）ABT1、ABB1被設成併排。由於位元線ABT0與位元線ABT1被設成併排，故在位元線ABT0與位元線ABT1之間，具有寄生電容。又，由於位元線ABB0與位元線ABB1被設成併排，故在位元線ABB0與位元線ABB1之間，具有寄生電容。位元線對（第3位元線對）BBT0、BBB0與位元線對（第4位元線對）BBT1、BBB1被設成併排。由於位元線BBT0與位元線BBT1被設成併排，故在位元線BBT0與位元線BBT1之間，具有寄生電容。又，由於位元線NBB0與位元線BBB1被設成併排，故在位元線BBB0與位元線BBB1之間，具有寄生電容。
B連接埠用的控制電路36被連接到B連接埠用的位元線對BBT0、BBB0、BBT1、BBB1。A連接埠用的控制電路37被連接到A連接埠用的位元線對ABT0、ABB0、ABT1、ABB1。B連接埠用的控制電路36及A連接埠用的控制電路37之各者可使用如圖3所示般的預充電電路2a、行選擇電路3a、寫入電路4（寫入驅動器電路WRD、第1及第2寫入輔助電路NBC0、NBC1）、及讀取電路5而構成。尚且，A連接埠用的控制電路37所包含的預充電電路2a、行選擇電路3a、寫入電路4（寫入驅動器電路WRD、與第1及第2寫入輔助電路NBC0、NBC1）可視為第1預充電電路2a、第1行選擇電路3a、第1寫入電路4（第1寫入驅動器電路WRD、與第1及第2寫入輔助電路NBC0、NBC1）。又，B連接埠用的控制電路36所包含的預充電電路2a、行選擇電路3a、寫入電路4（寫入驅動器電路WRD、與寫入輔助電路NBC0、NBC1）可視為第2預充電電路2a、第2行選擇電路3a、第2寫入電路4（第2寫入驅動器電路WRD、與第3及第4寫入輔助電路NBC0、NBC1）。
在圖10，選擇記憶體胞MC00的A連接埠用之字元線AWLn，從A連接埠用的位元線對ABT0、ABB0朝向記憶體胞MC00寫入資料的情況，位元線對ABT1、ABB1發揮負偏壓生成用電容配線對（輔助線對）的功能。選擇記憶體胞MC00的B連接埠用之字元線BWLn，從B連接埠用的位元線對BBT0、BBB0朝向記憶體胞MC00寫入資料的情況，位元線對BBT1、BBB1發揮負偏壓生成用之電容配線對的功能。
選擇記憶體胞MC01的A連接埠用之字元線AWLn＋1，從A連接埠用的位元線對ABT0、ABB0朝向記憶體胞MC03寫入資料的情況，位元線對ABT1、ABB1發揮負偏壓生成用之電容配線對的功能。選擇記憶體胞MC01的B連接埠用之字元線BWLn＋1，從B連接埠用的位元線對BBT1、BBB1朝向記憶體胞MC01寫入資料的情況，位元線對BBT0、BBB0發揮負偏壓生成用之電容配線對的功能。
選擇記憶體胞MC02的A連接埠用之字元線AWLn＋2，從A連接埠用的位元線對ABT1、ABB1朝向記憶體胞MC02寫入資料的情況，位元線對ABT0、ABB0發揮負偏壓生成用之電容配線對的功能。選擇記憶體胞MC02的B連接埠用之字元線BWLn＋2，從B連接埠用之位元線對BBT1、BBB1朝向記憶體胞MC02寫入資料的情況，位元線對BBT0、BBB0發揮負偏壓生成用之電容配線對的功能。
選擇記憶體胞MC03的A連接埠用之字元線AWLn＋3，從A連接埠用之位元線對ABT1、ABB1朝向記憶體胞MC03寫入資料的情況，位元線對ABT0、ABB0發揮負偏壓生成用之電容配線對的功能。選擇記憶體胞MC03的B連接埠用之字元線BWLn＋3，從B連接埠用之位元線對BBT0、BBB0朝向記憶體胞MC03寫入資料的情況，位元線對BBT1、BBB1發揮負偏壓生成用之電容配線對的功能。
字元線（AWLn―AWLn＋3、BWLn―BWLn＋3）由第1層的金屬配線層所形成的情況，位元線對（ABT0、ABB0、ABT1、ABB1、BBT0、BBB0、BBT1、BBB1）沿著與字元線（AWLn―AWLn＋3、BWLn―BWLn＋3）交叉的方向，由第2層的金屬配線層所形成。位元線對（BT0、BB0、BT1、BB1）由第1層的金屬配線層所形成的情況，字元線（AWLn―AWLn＋3、BWLn―BWLn＋3）沿著與位元線對（ABT0、ABB0、ABT1、ABB1、BBT0、BBB0、BBT1、BBB1）交叉的方向，由第2層的金屬配線層所形成。
圖11為表示實施例4的半導體記憶裝置所使用的雙連接埠型記憶體胞之配置的構成例之圖。圖11表示圖10所示的4個雙連接埠型之記憶體胞（MC00、MC01、MC02、MC03）的配置。在圖11，28表示N型或者P型的雜質導入層，29表示閘極，30表示連接通道。31表示1個記憶體胞的配置。32、33表示A連接埠側的位元線對ABT0、ABB0、ABT1、ABB1被連接的節點，34、35表示B連接埠側的位元線對BBT0、BBB0、BBT1、BBB1被連接的節點。尚且，在記憶體胞MC00的部分，表示構成雙連接埠型的記憶體胞之各電晶體的更具體的連接關係。
在實施例4，與實施例1、實施例2及實施例3所說明的6TSP－SRAM胞相異，作為記憶體胞，使用雙連接埠型的記憶體胞。由於在雙連接埠型的記憶體胞，源極・汲極的共用發生在True側的位元線（ABT0、ABT1、BBT0、BBT1）與Bar側的位元線（ABB0、ABB1、BBB0、BBB1）匯聚的方向，故在單一的記憶體墊內能夠執行2胞單位的低位址切換。
圖12為說明實施例4的半導體記憶裝置之A連接埠側的電路構成之用的圖。在圖12，表示由行選擇訊號YA0所選擇的第1記憶體列、及由行選擇訊號YA1所選擇的第2記憶體列。第1記憶體列具有作為代表而顯示的雙連接埠型之記憶體胞MC00、MC01。第2記憶體列具有作為代表而顯示的雙連接埠型之記憶體胞MC10、MC11。
記憶體胞MC00（MC10）被連接到A連接埠用的字元線AWLn、B連接埠用的字元線BWLn、A連接埠用的位元線對ABT0、ABB0、及B連接埠用的位元線對BBT0、BBB0。
記憶體胞MC01（MC11）被連接到A連接埠用的字元線AWLn＋1、B連接埠用的字元線BWLn＋1、A連接埠用的位元線對ABT1、ABB1、及B連接埠用的位元線對BBT1、BBB1。
預充電電路2a（21a、22a）被連接到A連接埠用的位元線對ABT0、ABB0、ABT1、ABB1，對A連接埠用的位元線對ABT0、ABB0、ABT1、ABB1預充電。預充電電路2a（21a）由行選擇訊號YA［1：0］之內的YA0所控制，預充電電路2a（22a）由行選擇訊號YA［1：0］之內的YA1所控制。由於預充電電路2a（21a、22a）的電路構成係與圖3的預充電電路2a（21a）相同，故省略其說明。
行選擇電路3a（31a）係基於行選擇訊號YA［1：0］之內的YA0之選擇位準及列選擇訊號AXA之訊號位準，而將A連接埠用的第1位元線對ABT0、ABB0及第2位元線對ABT1、ABB1耦合到寫入電路4。行選擇電路3a（32a）係基於行選擇訊號YA［1：0］之內的YA1之選擇位準、及選擇位準與列選擇訊號AXA的訊號位準，而將A連接埠用的第1位元線對ABT0、ABB0及第2位元線對ABT1、ABB1耦合到寫入電路4。由於行選擇電路3a（31a、32a）的電路構成及動作係與圖3的行選擇電路3a（31a）相同，故省略其說明。
寫入電路4包含：寫入驅動器電路WRD；及寫入輔助電路NBC0、NBC1。寫入驅動器電路WRD將被供給到A連接埠用的資料輸入端子DAI之資料，經由共用位元線CBT、CBB而供給到被選擇的位元線對（ABT0、ABB0或者ABT1、ABB1）。寫入輔助電路NBC0、NBC1經由共用輔助線對CNBT、CNBB，而被連接到與被選擇的位元線對併排之非選擇的位元線對（ABT1、ABB1或者ABT0、ABB0）。寫入輔助電路NBC0、NBC1被設置成：使在被選擇的位元線對之中，與基於資料輸入端子DAI而成為低位準的位元線（ABT0或ABB0或者ABT1或ABB1）併排之非選擇的位元線（ABT1、ABB1、ABT0或者ABB0）之電位從第1參考電位VDD變成第2參考電位VSS。由於寫入電路4（寫入驅動器電路WRD及寫入輔助電路NBC0、NBC1）的電路構成及動作係與圖3的寫入電路4（寫入驅動器電路WRD及寫入輔助電路NBC0、NBC1）相同，故省略其說明。
讀取電路5被連接到共用位元線對CBT、CBB，對由字元線（AWLn或者AWLn＋1）所選擇的記憶體胞之資料，經由由行選擇訊號YA［1：0］所選擇的位元線對（ABT0、ABB0或者ABT1、ABB1）及共用位元線對CBT、CBB予以接收，再將該資料放大，然後朝向資料輸出端子DAO輸出。
針對實施例4的半導體記憶裝置之B連接埠側的電路構成，對該領域之專業人士而言，可藉由參考上述A連接埠側的電路構成，而輕易理解B連接埠側的電路構成，故省略其圖示及說明。
依照實施例4，即使使用雙連接埠型記憶體胞，也可將未使用的位元線對作為輔助線對利用，而可得到與實施例1、2、3同樣的效果。
（應用例） 圖13為表示應用例的半導體裝置之構成的方塊圖。在圖13，表示半導體裝置IC的一例也就是微電腦。半導體裝置IC在單晶矽般的一個半導體晶片100中包含：中央處理裝置（Central Processing Unit）CPU；揮發性半導體記憶裝置SRAM；快閃記憶體般的不揮發性記憶裝置NVM；周邊電路PERI；介面電路I/F；及將上述構件彼此連接的資料匯流排BUS。揮發性半導體記憶裝置SRAM被利用作為將中央處理裝置CPU的暫時資料記憶之用的記憶區域。不揮發性記憶裝置NVM被利用作為將由中央處理裝置CPU所執行的控制程式記憶之用的記憶區域。
實施例1、2、3、4中所說明的半導體記憶裝置1、1a，1b、1c、1d的1個或多個可被利用作為揮發性半導體記憶裝置SRAM。
尚且，實施例3中所說明的列選擇訊號XA［0］－XA［3］為揮發性半導體記憶裝置SRAM內的內部位址訊號，作為從中央處理裝置CPU輸出的位址訊號，可由表示揮發性半導體記憶裝置SRAM的位址訊號之中，例如列選擇訊號的下位2位元所形成。
以上，基於實施例而具體說明由本案發明者所完成的發明，但誠然本發明並不限定於上述實施形態及實施例，而是可進行各種變更。
1、1a、1b、1c、1d‧‧‧半導體裝置（SRAM） 2、21、22、2a、21a、22a‧‧‧預充電電路 3、31、32、3a、31a、32a‧‧‧行選擇電路 4‧‧‧寫入電路 5‧‧‧讀取電路 MC00、MC01、MC10、MC11‧‧‧記憶體胞 WLn、WLm‧‧‧字元線 BT0、BB0、BT1、BB1‧‧‧位元線 NBT0、NBB0、NBT1、NBB1‧‧‧負偏壓用的輔助線 WRD‧‧‧寫入驅動電路 NBC0、NBC1‧‧‧寫入輔助電路（寫入輔助（write assist）電路、輔助線控制電路） C0、C1‧‧‧寄生電容 CBB、CBT‧‧‧共用位元線 CNBB、CNBT‧‧‧共用輔助線 DL1、DL2‧‧‧延遲電路 DO、DI‧‧‧資料輸入端子 INV1、INV2、INV3、IVS1、IVS2‧‧‧反相器電路 VDD‧‧‧電源電位 VSS‧‧‧接地電位 WLn、WLm‧‧‧字元線
【圖1】圖1為說明實施例1的半導體記憶裝置之用的圖。 【圖2】圖2為說明實施例1的半導體記憶裝置之動作的時序圖。 【圖3】圖3為說明實施例2的半導體記憶裝置之用的圖。 【圖4】圖4為說明實施例2的半導體記憶裝置之動作的時序圖。 【圖5】圖5為表示實施例2的半導體記憶裝置之配置構成例的圖。 【圖6】圖6為說明圖5的半導體記憶裝置之配置例的圖。 【圖7】圖7為表示實施例2的半導體記憶裝置之其他配置構成例的圖。 【圖8】圖8為說明實施例3的半導體記憶裝置之用的圖。 【圖9】圖9為說明實施例3的半導體記憶裝置之1記憶體胞列的配置之圖。 【圖10】圖10為說明實施例4的半導體記憶裝置之用的圖。 【圖11】圖11為表示實施例4的半導體記憶裝置所使用的雙連接埠型記憶體胞之配置的構成例之圖。 【圖12】圖12為說明實施例4的半導體記憶裝置之A連接埠側的電路構成之用的圖。 【圖13】圖13為表示應用例的半導體裝置之構成的方塊圖。
1‧‧‧半導體裝置(SRAM)
2、21、22‧‧‧預充電電路
3、31、32‧‧‧行選擇電路
4‧‧‧寫入電路
5‧‧‧讀取電路
BT0、BB0、BT1、BB1‧‧‧位元線
C0、C1‧‧‧寄生電容
CBB、CBT‧‧‧共用位元線
CNBB、CNBT‧‧‧共用輔助線
DL1、DL2‧‧‧延遲電路
DO、DI‧‧‧資料輸入端子
INV1、INV2、INV3、IVS1、IVS2‧‧‧反相器電路
IV0‧‧‧第1反相器電路
IV1‧‧‧第2反相器電路
MC00、MC01、MC10、MC11‧‧‧記憶體胞
NA1、NA2、NA3、NA4‧‧‧NAND電路
NBC0、NBC1‧‧‧寫入輔助電路
NBST‧‧‧負偏壓輔助訊號
NBT0、NBB0、NBT1、NBB1‧‧‧負偏壓用的輔助線
NS1、NS2、NS3、NS4‧‧‧NMOS電晶體
NT1、NT2、NT3、NT4、NT5、NT6‧‧‧NMOS電晶體
PQ1、PQ2、PQ3、PQ4、PQ5、PT1、PT2、PT3、PT4‧‧‧PMOS電晶體
Tr0、Tr1‧‧‧NMOS電晶體
VDD‧‧‧電源電位
VSS‧‧‧接地電位
WE‧‧‧寫入賦能訊號
WLn、WLm‧‧‧字元線
WRD‧‧‧寫入驅動電路
YA〔1：0〕‧‧‧行選擇訊號

Claims (11)

  1. 一種半導體記憶裝置，其包含：多條字元線；多個位元線對；多個記憶體胞，其以1個記憶體胞耦合到1條字元線及1個位元線對的方式，而耦合到前述多條字元線及前述多個位元線對；多個輔助線對，其以1個輔助線對被設置成與1個位元線對併排的方式，而被設置成與前述多個位元線對併排；寫入驅動器電路；寫入輔助電路；及選擇電路，其依照選擇訊號，將從前述多個位元線對選擇的1個位元線對耦合到前述寫入驅動器電路，並且將被設置成與前述選擇的1個位元線對併排的相對應輔助線對耦合到前述寫入輔助電路，其中前述寫入驅動器電路依照輸入資料，而將被選擇的1個位元線對的一條位元線從高位準改變成低位準，其中前述寫入輔助電路將前述對應的輔助線對之中、對應到成為前述低位準的前述一條位元線而設置的一條輔助線，從高位準改變成低位準，其中前述一條輔助線從前述高位準改變成前述低位準時，成為前述低位準的前述一條位元線會成為高阻抗狀態，以及其中隨著前述一條輔助線從前述高位準改變成前述低位準，前述一條位元線會從前述低位準改變成負電位。
  2. 一種半導體記憶裝置，其包含：第1記憶體胞；第2記憶體胞；第1位元線對，其被耦合到前述第1記憶體胞；第2位元線對，其被耦合到前述第2記憶體胞，並且被設置成與前述第1位元線對併排；寫入驅動器電路；寫入輔助電路；及選擇電路，其中當前述選擇電路依照選擇訊號，將前述第1位元線對耦合到前述寫入驅動器電路，並且將前述第2位元線對耦合到前述寫入輔助電路時：前述寫入驅動器電路依照輸入資料，而將前述第1位元線對的一條位元線從高位準改變成低位準；及前述寫入輔助電路將對應到成為前述低位準的前述第1位元線對的前述一條位元線而設置的前述第2位元線對的一條位元線，從高位準改變成低位準，其中前述第2位元線對的前述一條位元線從前述高位準改變成前述低位準時，成為前述低位準的前述一條位元線會成為高阻抗狀態，以及隨著前述第2位元線對的前述一條位元線從前述高位準改變成前述低位準，前述第1位元線對的前述一條位元線會從前述低位準改變成負電位。
  3. 如請求項2的半導體記憶裝置，其中當前述選擇電路依照選擇訊號，將前述第2位元線對耦合到前述寫入驅動器電路，並且將前述第1位元線對耦合到前述寫入輔助電路時：前述寫入驅動器電路依照輸入資料，將前述第2位元線對的一條位元線從高位準改變成低位準；及前述寫入輔助電路將對應到成為前述低位準的前述第2位元線對的前述一條位元線而設置的前述第1位元線對的一條位元線，從高位準改變成低位準。
  4. 如請求項3的半導體記憶裝置，其中前述第1位元線對的前述一條位元線從前述高位準改變成前述低位準時，成為前述低位準的前述第2位元線對之前述一條位元線會成為高阻抗狀態，隨著前述第1位元線對的前述一條位元線從前述高位準改變成前述低位準，前述第2位元線對的前述一條位元線會從前述低位準改變成負電位。
  5. 如請求項2的半導體記憶裝置，其包含：半導體基板，前述半導體基板在其表面包含：2個P型井區域；及N型井區域，其被設置在前述2個P型井區域之間，前述第1記憶體胞與前述第2記憶體胞形成在前述2個P型井區域與前述N型井區域，在前述半導體基板的前述表面，於前述第1記憶體胞的形成區域與前述第2記憶 體胞的形成區域之間，具有供電給前述2個P型井區域及前述N型井區域之用的供電區域。
  6. 如請求項2的半導體記憶裝置，其包含：半導體基板，前述半導體基板在其表面包含：前述第1記憶體胞的形成區域；前述第2記憶體胞的形成區域；及輸入輸出區域，前述輸入輸出區域被配置在前述第1記憶體胞的形成區域與前述第2記憶體胞的形成區域之間。
  7. 如請求項3的半導體記憶裝置，其包含：第3記憶體胞；及第4記憶體胞，前述第1位元線對包含前述一條位元線及另一條位元線，前述第2位元線對包含前述一條位元線及另一條位元線，前述第3記憶體胞被耦合到前述第1位元線對的前述一條位元線及前述第2位元線對的前述另一條位元線，前述第4記憶體胞被耦合到前述第2位元線對的前述一條位元線及前述第1位元線對的前述另一條位元線，前述選擇電路還依照前述選擇訊號，將前述第1位元線對的前述一條位元線及前述第2位元線對的前述另一條位元線耦合到前述寫入驅動器電路，並且將前述第2位元線對的前述一條位元線及前述 第1位元線對的前述另一條位元線耦合到前述寫入輔助電路，或者將前述第2位元線對的前述一條位元線及前述第1位元線對的前述另一條位元線耦合到前述寫入驅動器電路，並且將前述第1位元線對的前述一條位元線及前述第2位元線對的前述另一條位元線耦合到前述寫入輔助電路。
  8. 如請求項7的半導體記憶裝置，其中前述第1記憶體胞、前述第2記憶體胞、前述第3記憶體胞、及前述第4記憶體胞在半導體基板的表面，依照前述第1記憶體胞、前述第3記憶體胞、前述第2記憶體胞、及前述第4記憶體胞的順序而配置，前述第1記憶體胞與前述第2位元線對的前述另一條位元線之間的連接部、及前述第3記憶體胞與前述第1位元線對的前述一條位元線之間的連接部，由1個雜質導入層所構成，前述第3記憶體胞與前述第2位元線對的前述另一條位元線之間的連接部、及前述第2記憶體胞與前述第2位元線對的前述另一條位元線之間的連接部，由1個雜質導入層所構成，前述第2記憶體胞與前述第2位元線對的前述一條位元線之間的連接部、及前述第4記憶體胞與前述第2位元線對的前述一條位元線之間的連接部，由1個雜質導入層所構成。
  9. 一種半導體記憶裝置，其包含：第1記憶體胞及第2記憶體胞，其分別包含第1連接埠及第2連接埠；第1位元線對，其被耦合到前述第1記憶體胞的前述第1連接埠； 第2位元線對，其被耦合到前述第2記憶體胞的前述第1連接埠，並且被設置成與前述第1位元線對併排；第3位元線對，其被耦合到前述第1記憶體胞的前述第2連接埠；第4位元線對，其被耦合到前述第2記憶體胞的前述第2連接埠，並且被設置成與前述第3位元線對併排；第1寫入電路；及第1選擇電路，前述第1寫入電路包含：寫入驅動器電路；及寫入輔助電路，當前述第1選擇電路依照選擇訊號，將前述第1位元線對耦合到前述第1寫入電路的前述寫入驅動器電路，將前述第2位元線對耦合到前述第1寫入電路的前述寫入輔助電路時，其中前述半導體記憶裝置進一步包含：第2寫入電路；及第2選擇電路，其中前述第2寫入電路包含：寫入驅動器電路；及寫入輔助電路，其中當前述第2選擇電路依照選擇訊號，將前述第3位元線對耦合到前述第2寫入電路的前述寫入驅動器電路，將前述第4位元線對耦合到前述第2寫入電路的前述寫入輔助電路時， 其中前述第1寫入電路的前述寫入驅動器電路依照輸入資料，將前述第1位元線對的一條位元線從高位準改變成低位準，以及其中前述第1寫入電路的前述寫入輔助電路將對應到成為前述低位準的前述第1位元線對的前述一條位元線而設置的前述第2位元線對的一條位元線，從高位準改變成低位準，其中前述第2位元線對的前述一條位元線從前述高位準改變成前述低位準時，成為前述低位準的前述一條位元線會成為高阻抗狀態，以及隨著前述第2位元線對的前述一條位元線從前述高位準改變成前述低位準，前述第1位元線對的前述一條位元線會從前述低位準改變成負電位。
  10. 如請求項9的半導體記憶裝置，其中當前述第1選擇電路依照選擇訊號，將前述第2位元線對耦合到前述第1寫入電路的前述寫入驅動器電路，將前述第1位元線對耦合到前述第1寫入電路的前述寫入輔助電路時：前述第1寫入電路的前述寫入驅動器電路依照輸入資料，將前述第2位元線對的一條位元線從高位準改變成低位準；及前述第1寫入電路的前述寫入輔助電路將對應到成為前述低位準的前述第2位元線對的前述一條位元線而設置的前述第1位元線對的一條位元線，從高位準改變成低位準。
  11. 如請求項10的半導體記憶裝置，其中前述第1位元線對的前述一條位元線從前述高位準改變成前述低位準時，成為前 述低位準的前述一條位元線會成為高阻抗狀態，隨著前述第1位元線對的前述一條位元線從前述高位準改變成前述低位準，前述第2位元線對的前述一條位元線會從前述低位準改變成負電位。
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