JP5095278B2 - 半導体デバイス歩留り予測システムおよび方法 - Google Patents
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Description
Yra=exp(−D0a*θa*S) ・・・(式1)
で示される。
ln(Y)= −D0*θ*S+ln(Ys) ・・・(式2)
Ysは特性不良に起因した歩留りであり、特性不良を引き起こす回路寸法や酸化膜厚などのプロセスの微妙なばらつきが抑えられた歩留り習熟期においては、(式2)の第二項ln(Ys)は0となる。このため、歩留り習熟期の歩留りYから算出したln(Y)とθ*Sとを多品種製品についてプロットすると、傾き(−D0)の曲線が得られる。ここでD0はラインで発生する総欠陥数の平均的な値であり、これを用いて歩留り予測対象製品の平均的な致命欠陥密度が算出され、欠陥性歩留りの到達目標が算出可能である。
クリティカル面積を算出するクリティカル面積算出手段と、
前記欠陥密度算出手段によって算出された製造ラインの欠陥密度と、前記クリティカル面積算出手段によって算出された前記電子デバイスのクリティカル面積とを用いて前記製造歩留りを算出する歩留り算出手段と、を備え、前記クリティカル面積算出手段は、前記電子デバイスを特徴づける因子である品種特徴量から平均致命率を算出する平均致命率予測モデルを用いることを特徴とする電子デバイスの歩留り予測システムを提供する。
以下、本発明の一実施形態の歩留り予測システムについて図面を用いて説明する。
= C1×ベーシックセル使用率 + C2 ・・(式3’)
次に、トランジスタ形成層と下層の配線層に対して、チップを構成するマクロセル、I/O部、ランダムロジック部のクリティカル面積の総和を求め、これをチップ面積で割って平均致命率を求める平均致命率予測モデルを作成し、平均致命率予測モデルデータベース202に格納する。(ステップ1003)。
平均致命率 =(Σ(θi×Ai)+θIO×AIO+Function(ベーシックセル使用率)×Alogic)/ A (式4’)
ここでθiはマクロセルの平均致命率、Aiはマクロセルの占有面積、θIOはI/O部の平均致命率、AIOはI/O部の占有面積、Function(ベーシックセル使用率)はベーシックセル使用率によって定まるランダムロジック部の平均致命率θLogic、Aはチップ面積を示す。
上層配線層の平均致命率 = C3×マスク面積率+C4 (式5’)
以上のようにして平均致命率予測モデルデータベース202を完成させ、記憶装置200に格納する。図11に平均致命率予測モデルデータベース202の例を示す。平均致命率予測モデルは、品種特徴量(チップサイズ、内部領域サイズ、ベーシックセル使用率、搭載マクロセル種、搭載マクロセル数、マスク面積率)の異なる多品種製品群に対してレイアウト層毎に1つ作成される。トランジスタ形成工程(L層、FG層)および下層配線層(M1〜M3)に対してはチップの構成要素であるマクロセル、I/O部、ランダムロジック部のクリティカル面積の総和としてチップのクリティカル面積を算出し、これに基づいて平均致命率を算出するモデルである。上層配線層(M4〜M8)に対しては、チップの構成要素の寄与のみではチップの平均致命率を予測することは難しいので、チップの平均致命率を配線の複雑さの指標であるマスク面積率から求める予測回帰モデルである。
製品Bの致命欠陥数=ラインの欠陥発生密度D0×製品Bのクリティカル面積 (式6’)
次に製品Bの予測歩留り算出処理部(図2のステップ101)について説明する。図16は予測歩留り算出処理フローである。予測歩留り算出処理部は製品Bの致命欠陥数を用いて製品Bの予測歩留りを算出し、結果を記憶装置に格納する(ステップ1601)。
予測歩留りYB=exp(−1×致命欠陥数)×100 (式7’)
記憶装置内の歩留り予測結果を読み出し、データ出力部で結果を出力する(ステップ1602)。
〈実施例2〉
システムのシステム構成図である。本図に示すように、本実施形態の歩留り予測システム20は、外部の欠陥検査装置21と電気検査装置23とCADシステム24とにローカルエリアネットワーク22を介して接続する。
順の概略を説明するための図である。
θ×S=θSRAM×SSRAM+θLogic×SLogic ・・・(式2)
を平均致命率予測モデルデータベース202に格納する(ステップ242)。
を平均致命率予測モデルデータベース202に格納する(ステップ245)。
θ×S=C4×SL+C5 ・・・(式4)
を平均致命率予測モデルデータベースに格納する(ステップ248)。
θ*S=θSRAM*SSRAM+θLogic*SLogic+θOther*SOther ・・・(式5)
ここで、SRAM部とLogic部以外の部分は、レイアウト上は回路パターンが形成されていても、上述のようにチップの歩留りには影響せず、平均致命率がゼロとなる領域である。このため(式5)の右辺第三項は消去され、平均致命率予測モデルは以下の式で表される。
θ*S=θSRAM*SSRAM+θLogic*SLogic ・・・(式6)
個々のゲートモジュールが形成されるトランジスタ形成層の回路パターン(L、FG)およびゲートモジュールを配線してSRAMを形成する下層の配線層の回路パターン(M1)では、SRAM部とLogic部のみが歩留りに影響し、それ以外の部分は歩留りに影響しない。このため、これらの回路パターン2022では、SRAM部とLogic部とのクリティカル面積の和のみで構築した(式6)で表される平均致命率予測モデルをそのまま用いることができる。従って、平均致命率算出処理部は、これらの回路パターン2022には、上記式(式6)を平均致命率予測モデル2023として格納する。なお、SRAM部の平均致命率θSRAMおよびLogic部の平均致命率θLogicは、後述するCAA(Critical Area Analysis)シミュレーションにより求められる。
θ*S=C1*SSRAM+C2*SLogic+C3 ・・・(式7)
平均致命率算出処理部は、中間の配線層の回路パターン(M2)には、(式7)を平均致命率予測モデル2023として格納する。
θ*S=C4*SL+C5 ・・・(式8)
平均致命率算出処理部は、上層の配線層の回路パターン(M3)には、(式8)を平均致命率予測モデル2023として格納する。
F(x)=(n−1)・x0 n−1・x−n(nは粒径分布パラメータ)で表されることが知られている。図33(b)の曲線42は、これに従ったものである。曲線41と曲線42との積を求め、この積を最小直径x0から無限大まで積分した結果が図33(c)の斜線部43の面積である。これにより、例えば、製品Aの層cの致命的欠陥率θaを求めることができる。
=DOC*θB
=DOC*θA*θB/θA
である。ここで、DOC*θAは、製品Aの月別致命欠陥密度DACに相当し、製品Bの層cの致命欠陥密度
=製品Aの層cの致命欠陥密度*θB/θA
=DAC*θB/θA
である。
YBC=exp(−DBC*SB) ・・・(式9)
と算出し、パーセント表現にし、結果をメモリ28に格納する(ステップ182)。ここで、チップ面積SBは、品種特徴量管理テーブル201のチップサイズを用いて算出する。
で算出し、それらの積をとればよい。
Y=exp(−(DBa+DBb+DBc+DBd・・・)×SB)を求めることにより、製品Bの全体の歩留りYを算出することもできる。ここで、SBは製品Bのチップ面積である。
027、DBc=0.054と算出される。配線層(層d〜層f)の致命欠陥密度は、DBd=0.034、DBe=0.008、DBf=0.009とである。層a〜層fの致命欠陥密度の総和は0.223となり、この場合のロットの歩留りYは56%と算出される。
出するために、計算時間が短縮される。
Claims (10)
- 電子デバイスの製造歩留りを予測するための歩留り予測システムであって、
製造ラインの欠陥発生数を算出する欠陥密度算出手段と、
クリティカル面積を算出するクリティカル面積算出手段と、
前記欠陥密度算出手段によって算出された製造ラインの欠陥密度と、前記クリティカル面積算出手段によって算出された前記電子デバイスのクリティカル面積とを用いて前記製造歩留りを算出する歩留り算出手段と、を備え、
前記クリティカル面積算出手段は、前記電子デバイスを特徴づける因子である品種特徴量から平均致命率を算出する平均致命率予測モデルを用いることを特徴とする電子デバイスの歩留り予測システム。 - 請求項1記載の電子デバイスの歩留り予測システムにおいて、
前記品種特徴量は、チップサイズ、周辺のI/O部を除いた内部領域サイズ、搭載マクロセル種類、搭載マクロセル数、ベーシックセル使用率、I/Oセル高さ、マスク面積率の少なくとも一つを含むことを特徴とする電子デバイスの歩留り予測システム。 - 電子デバイスの製造歩留りを予測するための歩留り予測方法であって、
製造ラインの欠陥発生数を算出する欠陥密度算出ステップと、
クリティカル面積を算出するクリティカル面積算出ステップと、
前記欠陥密度算出手段によって算出された製造ラインの欠陥密度と、前記クリティカル面積算出手段によって算出された前記電子デバイスのクリティカル面積とを用いて前記製造歩留りを算出する歩留り算出ステップと、を備え、
前記クリティカル面積算出ステップは、前記電子デバイスを特徴づける因子である品種特徴量を用いて平均致命率を算出する平均致命率予測モデルを用いることを特徴とする電子デバイスの歩留り予測方法。 - コンピュータを、
製造ラインの欠陥発生数を算出する欠陥密度算出手段と、
クリティカル面積を算出するクリティカル面積算出手段と、
前記欠陥密度算出手段によって算出された製造ラインの欠陥密度と、前記クリティカル面積算出手段によって算出された前記電子デバイスのクリティカル面積とを用いて前記製造歩留りを算出する歩留り算出手段として機能させ、
前記クリティカル面積算出手段は、前記電子デバイスを特徴づける因子である品種特徴量から平均致命率を算出する平均致命率予測モデルを用いることを特徴とするプログラム。 - 第1の電子デバイスの製造歩留りを予測するための電子デバイスの歩留り予測システムであって、
前記第1の電子デバイスと材料及び積層構造が同じであって、配線パターンが異なる第2の電子デバイスについて、実測データを用いて、製造時に発生する欠陥のうち不良を発生させる欠陥の密度である致命欠陥密度を所定の時間単位で算出する致命欠陥密度算出手段と、
製造時に発生する欠陥のうちの前記第1の電子デバイスを不良とする欠陥の割合を示す第1の平均致命率および前記第2の電子デバイスを不良とする欠陥の割合を示す第2の平均致命率をそれぞれ算出する平均致命率算出手段と、
前記致命欠陥密度算出手段で算出した前記第2の電子デバイスの致命欠陥密度に、前記平均致命率算出手段において算出した前記第1の平均致命率と前記第2の平均致命率との比を乗算することにより前記第1の電子デバイスの致命欠陥密度を算出する致命欠陥密度読替手段と、
歩留り予測対象製品の予測対象ロットの着工来歴に基づいて、歩留り対象ロットが処理された時期の致命欠陥密度を前記致命欠陥密度算出手段において所定の時間単位で算出して記録されている致命欠陥密度の中から選択し、前記選択した致命欠陥密度を用いて前記製造歩留りを算出する歩留り算出手段と、を備え、
前記平均致命率算出手段は、前記第1の電子デバイスおよび前記第2の電子デバイスを特徴づける因子である品種特徴量を用いて平均致命率を算出する平均致命率予測モデルを用いること
を特徴とする電子デバイスの歩留り予測システム。 - 請求項5記載の電子デバイスの歩留り予測システムにおいて、
前記品種特徴量は、チップサイズ、機能ブロックの占有率、配線面積の占有率の少なくとも一つを含むこと
を特徴とする電子デバイスの歩留り予測システム。 - 請求項5に記載の電子デバイスの歩留り予測システムにおいて、
前記第1の電子デバイスは、複数の回路層を有し、
前記第2の電子デバイスは、前記第1の電子デバイスの複数の回路層にそれぞれ対応する層を有し、
前記第1の電子デバイスを構成する前記回路層および当該回路層に対応する前記第2の電子デバイスの回路層毎に、前記致命欠陥密度算出手段、前記平均致命率算出手段、前記致命欠陥密度読替手段、および、前記歩留り算出手段は、それぞれ前記第2の電子デバイスの致命欠陥密度、前記第1の平均致命率、前記第2の平均致命率、および、前記第1の電子デバイスの致命欠陥密度を算出し、
前記歩留り算出手段は、
前記着工来歴に基づいて、前期歩留り対象ロットが処理された時期の致命欠陥密度を、前記致命欠陥密度算出手段において算出され記録されている回路層毎の致命欠陥密度の中から選択し、前記選択した回路層毎の致命欠陥密度の和を用いて前記第1の電子デバイス全体の歩留りを求めること
を特徴とする電子デバイスの歩留り予測システム。 - 第1の電子デバイスの製造歩留りを予測するための歩留り予測方法であって、
前記第1の電子デバイスと材料及び積層構造が同じであって、配線パターンが異なる第2の電子デバイスについて、実測データを用いて、製造時に発生する欠陥のうち不良を発生させる欠陥の密度である致命欠陥密度を所定の時間単位で算出する致命欠陥密度算出ステップと、
製造時に発生する欠陥のうちの前記第1の電子デバイスを不良とする欠陥の割合を示す第1の平均致命率および前記第2の電子デバイスを不良とする欠陥の割合を示す第2の平均致命率をそれぞれ算出する平均致命率算出ステップと、
前記致命欠陥密度算出ステップで算出した前記第2の電子デバイスの致命欠陥密度に、前記平均致命率算出ステップにおいて算出した前記第1の平均致命率と前記第2の平均致命率との比を乗算することにより前記第1の電子デバイスの致命欠陥密度を算出する致命欠陥密度読替ステップと、
歩留り予測対象製品の予測対象ロットの着工来歴に基づいて、歩留り対象ロットが処理
された時期の致命欠陥密度を前記致命欠陥密度算出ステップにおいて所定の時間単位で算出して記録されている致命欠陥密度の中から選択し、前記選択した致命欠陥密度を用いて前記製造歩留りを算出する歩留り算出ステップと、を備え、
前記平均致命率算出ステップでは、前記第1の電子デバイスおよび前記第2の電子デバイスを特徴づける因子である品種特徴量を用いて平均致命率を算出する平均致命率予測モデルを用いること
を特徴とする電子デバイスの歩留り予測方法。 - 請求項8に記載の電子デバイスの歩留り予測方法において、
前記第1の電子デバイスは、複数の回路層を有し、前記第2の電子デバイスは、前記第1の電子デバイスの複数の回路層にそれぞれ対応する層を有し、
前記第1の電子デバイスを構成する前記回路層および当該回路層に対応する前記第2の電子デバイスの回路層毎に、前記致命欠陥密度算出ステップと、前記平均致命率算出ステップと、前記致命欠陥密度読替ステップと、を行って前記第1の電子デバイスの当該回路層の致命欠陥密度を算出し、前記算出した回路層毎の致命欠陥密度の和をとることにより、前記第1の電子デバイス全体の歩留りを求めること
を特徴とする電子デバイスの歩留り予測方法。 - コンピュータを、
製造歩留りを予測する対象である第1の電子デバイスと材料及び積層構造が同じであって、配線パターンが異なる第2の電子デバイスについて、実測データを用いて、製造時に発生する欠陥のうち不良を発生させる欠陥の密度である致命欠陥密度を所定の時間単位で算出する致命欠陥密度算出手段と、
前記第1の電子デバイスおよび前記第2の電子デバイスを特徴づける因子である品種特徴量を用いた平均致命率予測モデルに従って、製造時に発生する欠陥のうちの前記第1の電子デバイスを不良とする欠陥の割合を示す第1の平均致命率および前記第2の電子デバイスを不良とする欠陥の割合を示す第2の平均致命率を、それぞれ算出する平均致命率算出手段と、
前記致命欠陥密度算出手段で算出した前記第2の電子デバイスの致命欠陥密度に、前記平均致命率算出手段において算出した前記第1の平均致命率と前記第2の平均致命率との比を乗算することにより前記第1の電子デバイスの致命欠陥密度を算出する致命欠陥密度読替手段と、
歩留り予測対象製品の予測対象ロットの着工来歴に基づいて、歩留り対象ロットが処理された時期の致命欠陥密度を前記致命欠陥密度読替手段において所定の時間単位で算出して記録されている致命欠陥密度の中から選択し、前記選択した致命欠陥密度を用いて前記製造歩留りを算出する歩留り算出手段と、として機能させるためのプログラム。
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Families Citing this family (31)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4256408B2 (ja) * | 2006-07-20 | 2009-04-22 | 株式会社東芝 | 不良確率の算出方法、パターン作成方法及び半導体装置の製造方法 |
JP5087928B2 (ja) * | 2007-01-11 | 2012-12-05 | 富士通セミコンダクター株式会社 | 半導体装置の歩留まり算出方法及びコンピュータプログラム |
US8799831B2 (en) * | 2007-05-24 | 2014-08-05 | Applied Materials, Inc. | Inline defect analysis for sampling and SPC |
US8924904B2 (en) * | 2007-05-24 | 2014-12-30 | Applied Materials, Inc. | Method and apparatus for determining factors for design consideration in yield analysis |
US20100023905A1 (en) * | 2008-02-20 | 2010-01-28 | Pikus Fedor G | Critical Area Deterministic Sampling |
DE102008021556B4 (de) * | 2008-04-30 | 2019-06-06 | Advanced Micro Devices, Inc. | Verfahren und System für zweistufige Vorhersage einer Qualitätsverteilung von Halbleiterbauelementen |
JP5145116B2 (ja) * | 2008-05-21 | 2013-02-13 | 株式会社日立ハイテクノロジーズ | 表面欠陥データ表示管理装置および表面欠陥データ表示管理方法 |
JP5342199B2 (ja) * | 2008-09-19 | 2013-11-13 | ルネサスエレクトロニクス株式会社 | 不良率予測方法、不良率予測プログラム、半導体製造装置の管理方法、および半導体装置の製造方法 |
US20100179935A1 (en) * | 2009-01-13 | 2010-07-15 | Gm Global Technology Operations, Inc. | Spiking dynamical neural network for parallel prediction of multiple temporal events |
JP5094769B2 (ja) * | 2009-03-09 | 2012-12-12 | 株式会社日立ハイテクノロジーズ | ウエハの検査方法、ウエハ検査装置および半導体集積回路装置の製造方法 |
US20110047519A1 (en) * | 2009-05-11 | 2011-02-24 | Juan Andres Torres Robles | Layout Content Analysis for Source Mask Optimization Acceleration |
KR101211104B1 (ko) * | 2010-08-18 | 2012-12-18 | 유병소 | 레이저 가공 방법 및 레이저 가공 장치 |
US9858368B2 (en) * | 2011-07-13 | 2018-01-02 | International Business Machines Corporation | Integrating manufacturing feedback into integrated circuit structure design |
US9129076B2 (en) * | 2011-09-05 | 2015-09-08 | United Microelectronics Corp. | Hierarchical wafer yield prediction method and hierarchical lifetime prediction method |
US8965550B2 (en) | 2011-11-01 | 2015-02-24 | United Microelectronics Corp. | Experiments method for predicting wafer fabrication outcome |
CN102569118B (zh) * | 2011-11-28 | 2014-06-04 | 上海华力微电子有限公司 | 一种半导体制程中的偏移管理的良率提升*** |
US8615724B2 (en) * | 2011-12-29 | 2013-12-24 | Flextronics Ap Llc | Circuit assembly yield prediction with respect to form factor |
US9232630B1 (en) | 2012-05-18 | 2016-01-05 | Flextronics Ap, Llc | Method of making an inlay PCB with embedded coin |
US20140303912A1 (en) * | 2013-04-07 | 2014-10-09 | Kla-Tencor Corporation | System and method for the automatic determination of critical parametric electrical test parameters for inline yield monitoring |
US9565748B2 (en) | 2013-10-28 | 2017-02-07 | Flextronics Ap, Llc | Nano-copper solder for filling thermal vias |
FR3020796B1 (fr) * | 2014-05-12 | 2016-06-10 | Airbus Helicopters | Dispositif de fixation pour fixer un panneau a une structure, et aeronef |
FR3020797A1 (fr) | 2014-05-12 | 2015-11-13 | Airbus Helicopters | Dispositif de fixation pour fixer un panneau a une structure, et aeronef |
JP6483373B2 (ja) * | 2014-08-07 | 2019-03-13 | 株式会社東芝 | 生産支援システムおよび生産支援方法 |
US10546085B2 (en) * | 2017-04-12 | 2020-01-28 | Anchor Semiconductor Inc. | Pattern centric process control |
US10614262B2 (en) * | 2017-12-01 | 2020-04-07 | Applied Materials, Inc. | Method of predicting areas of vulnerable yield in a semiconductor substrate |
JP6753442B2 (ja) * | 2018-09-10 | 2020-09-09 | 日本電気株式会社 | モデル生成装置、モデル生成方法、及びプログラム |
CN110852036B (zh) * | 2019-11-08 | 2023-06-09 | 上海华力微电子有限公司 | 产品关键层的平均相似度计算方法及产品良率预测方法 |
CN111212434B (zh) * | 2019-12-31 | 2023-06-13 | 宁波奥克斯电气股份有限公司 | 一种wifi模组质量预测方法、装置、设备及存储介质 |
CN111710616B (zh) * | 2020-06-22 | 2023-05-23 | 全芯智造技术有限公司 | 用于预测芯片的良率的方法和设备以及计算机可读介质 |
US11294362B2 (en) * | 2020-08-17 | 2022-04-05 | National Central University | Apparatus and method for assessing yield rates of machines in a manufacture system |
US11227091B1 (en) * | 2021-02-12 | 2022-01-18 | Siemens Industry Software Inc. | Physical failure analysis-oriented diagnosis resolution prediction |
Family Cites Families (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2240654A1 (de) * | 1971-09-22 | 1973-03-29 | Ibm | Verfahren in einem herstellungsprozess fuer monolithisch integrierte schaltungen |
JP3255292B2 (ja) * | 1996-03-19 | 2002-02-12 | 株式会社日立製作所 | プロセス管理システム |
JP3751680B2 (ja) * | 1996-06-10 | 2006-03-01 | 株式会社ルネサステクノロジ | 半導体素子の製造方法 |
JP3307304B2 (ja) | 1997-12-12 | 2002-07-24 | 株式会社日立製作所 | 電子デバイス検査システムおよびそれを用いた電子デバイスの製造方法 |
US6338001B1 (en) * | 1999-02-22 | 2002-01-08 | Advanced Micro Devices, Inc. | In line yield prediction using ADC determined kill ratios die health statistics and die stacking |
JP2001230289A (ja) | 2000-02-15 | 2001-08-24 | Hitachi Ltd | 欠陥解析方法および欠陥解析システム |
JP2002076086A (ja) * | 2000-08-29 | 2002-03-15 | Hitachi Ltd | 電子デバイスの歩留り予測システム |
JP2002100548A (ja) | 2000-09-21 | 2002-04-05 | Hitachi Ltd | 半導体デバイスの歩留り予測システム、歩留り予測方法、半導体デバイスの設計方法 |
JP4357134B2 (ja) * | 2001-03-29 | 2009-11-04 | 株式会社日立製作所 | 検査システムと検査装置と半導体デバイスの製造方法及び検査プログラム |
JP2003017541A (ja) | 2001-07-02 | 2003-01-17 | Hitachi Ltd | 薄膜製品の歩留り予測方法と歩留り予測プログラム、および歩留り予測システム |
JP2003022946A (ja) | 2001-07-06 | 2003-01-24 | Hitachi Ltd | 半導体装置の製造方法 |
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JP3958205B2 (ja) * | 2001-12-26 | 2007-08-15 | 株式会社東芝 | 半導体設計/製造システム、半導体設計/製造方法、及び半導体設計/製造プログラム |
US6947806B2 (en) * | 2003-09-04 | 2005-09-20 | Promos Technologies Inc. | System and method for effective yield loss analysis for semiconductor wafers |
US7013441B2 (en) * | 2003-09-26 | 2006-03-14 | International Business Machines Corporation | Method for modeling integrated circuit yield |
JP2005136102A (ja) * | 2003-10-29 | 2005-05-26 | Toshiba Corp | 半導体装置の歩留予測システムおよびその予測方法 |
TWI267012B (en) * | 2004-06-03 | 2006-11-21 | Univ Nat Cheng Kung | Quality prognostics system and method for manufacturing processes |
JP2006222118A (ja) * | 2005-02-08 | 2006-08-24 | Renesas Technology Corp | 半導体製品の歩留り予測方法、製造方法、ならびに歩留り予測システム |
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