JP5095278B2 - 半導体デバイス歩留り予測システムおよび方法 - Google Patents

半導体デバイス歩留り予測システムおよび方法 Download PDF

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Description

本発明は、半導体集積回路などの電子デバイスの製品受注時、製造時の歩留りを予測する技術に関する。特に、顧客要求に応じて回路の構成単位（マクロセル）を結線して複数種の電子デバイスを製造するセミカスタムＩＣの歩留り予測技術に関する。
半導体集積回路を代表とする電子デバイスの製造工程は、一般にシリコンウエハ上に回路パターンなどの層を積層して複数のチップを製造する前工程と、チップ毎に切り離し、製品を完成させる後工程に大別することができる。製造中に発生する不良の大半は、この前工程で発生し、前工程での歩留り向上が、電子デバイスのビジネスの鍵を握っている。ここで、前工程での歩留りとは、前工程の最終試験である電気検査（プローブ検査）の結果で決まる良品率、すなわち、ウエハ上の全チップ数に対する良品チップの割合のことである。
顧客要求に応じて回路の構成単位（マクロセル）を結線する電子デバイスは、顧客要求に応じた多品種少量生産品であるために、確実に利益を上げるためには受注時に製品の製造歩留りを的確に予測した上で適正な価格設定を行う必要がある。また製品投入後に製造歩留りが予測よりも低く欠品が生じた場合、代替となる製品はなく顧客への納期遅延を生じる。或いは製造歩留りが予測よりも高く余剰品が生じた場合には、その製品が必要な顧客は限られているために無駄となる。この様に製品受注時および製造時の正確な歩留り予測は収益確保のために不可欠である。
前工程の歩留り劣化原因となる不良は、機能不良と特性不良とに大別することができる。機能不良は、回路が正常に動作しない不良であり、製造途中に生じた異物やパターン欠陥が引き起こす回路パターンの断線や短絡などを主な原因とする。一方、特性不良は、トランジスタの動作速度やコンデンサ容量などが設計仕様を満たさない不良であり、回路寸法や酸化膜厚などのプロセスの微妙なばらつきをその原因とする。以後、本明細書では、機能不良の原因となる異物とパターン欠陥とを合わせて欠陥と呼ぶ。
欠陥に起因した機能不良の度合いを知るためのシミュレーション方法として、代表的なものにクリティカルエリア法がある。これは、設計した回路パターンと欠陥の直径に対する欠陥の発生数との関係から機能不良になる度合いを計算する方法である。米国ＰＤＦ ｓｏｌｕｔｉｏｎ社、米国Ｄｅｆｅｃｔ ａｎｄ Ｙｉｅｌｄ Ｍａｎａｇｅｍｅｎｔ（ＤＹＭ）社、米国ＨＰＬ社などがクリティカルエリア法を適用したシミュレーション・ソフトウェアを製品化している。
また、クリティカルエリア法を用いた歩留り予測手法では、回路パターンの設計レイアウトデータを入力として作成した欠陥の直径に対する不良率の曲線と、製造ラインでの検査結果を入力として作成した欠陥の直径に対する欠陥の発生率の曲線とから、平均致命率を求める。そして求めた平均致命率を用いて歩留りを予測している（例えば、特許文献１参照。）。
ここで、欠陥性歩留りＹｒと欠陥との関係は、様々な歩留りモデルが提案され、評価されている（例えば、非特許文献１参照）。欠陥がウエハ面内で一様にランダムな位置に発生し、その発生がポアソン分布に従うと仮定した、ポアソンの歩留りモデルによれば、層ａの歩留りＹｒａは、
Ｙｒａ＝ｅｘｐ（−Ｄ０ａ＊θａ＊Ｓ） ・・・（式１）
で示される。
ここで、Ｄ０ａは前工程で積層される回路層ａで発生する単位面積あたりの総欠陥数（総欠陥密度）、θａは回路層ａの平均致命率、Ｓはチップ面積である。回路層ａで発生する総欠陥密度Ｄ０ａを正確に知ることは困難である。このため実際は、回路層ａの歩留り実績値Ｙｒａ’と平均致命率θａとチップ面積Ｓとを用いて実績値による総欠陥密度Ｄ０ａ’を算出し、算出したＤ０ａ’を用いて回路層ａの致命欠陥密度（Ｄ０ａ’×θａ）を算出し、チップ面積Ｓとの積をとることにより回路層ａの欠陥性歩留りＹｒａを算出する。他の各回路層（ｎ）についても同様にそれぞれ歩留りＹｒｎを算出する。前工程で積層される全ての回路層の歩留りの積を取ることにより、前工程のチップの歩留りが算出できる（例えば、特許文献１参照。）。
一方、回路層毎の平均致命率の和を取ってチップの平均致命率θを算出し、（式２）に従って、実績歩留りＹとチップ面積ＳからＤ０を算出する方法も開示されている（例えば、特許文献２）。
ｌｎ（Ｙ）＝ −Ｄ０*θ*Ｓ+ｌｎ（Ｙｓ） ・・・（式２）
Ｙｓは特性不良に起因した歩留りであり、特性不良を引き起こす回路寸法や酸化膜厚などのプロセスの微妙なばらつきが抑えられた歩留り習熟期においては、（式２）の第二項ｌｎ（Ｙｓ）は０となる。このため、歩留り習熟期の歩留りＹから算出したｌｎ（Ｙ）とθ*Ｓとを多品種製品についてプロットすると、傾き（−Ｄ０）の曲線が得られる。ここでＤ０はラインで発生する総欠陥数の平均的な値であり、これを用いて歩留り予測対象製品の平均的な致命欠陥密度が算出され、欠陥性歩留りの到達目標が算出可能である。
チップに配置可能な機能ブロック（ＳＲＡＭ部やＬｏｇｉｃ部など）のクリティカル面積（機能ブロックの平均致命率θに機能ブロックの占有面積Ｓを乗じたもの）を予め全て求めておき、各機能ブロックのクリティカル面積の和を占有面積の和で除してチップの平均致命率を算出する方法もある（例えば、特許文献３参照。）。
特開２００２−７６０８６ 特開２００６−２２２１１８ 特開２００４−３１８９１ ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ、 Ｖｏｌｕｍｅ ３、 Ｎｕｍｂｅｒ ２、 １９９０、Ｊａｍｅｓ Ａ． Ｃｕｎｎｉｎｇｈａｍの論文"Ｔｈｅ Ｕｓｅ ａｎｄ Ｅｖａｌｕａｔｉｏｎｏｆ Ｙｉｅｌｄ Ｍｏｄｅｌｓ ｉｎ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ Ｍａｎｕｆａｃｔｕｒｉｎｇ"
顧客要求に応じて回路の構成単位（マクロセル）を結線して複数種の電子デバイスを製造するセミカスタムＩＣであり、トランジスタ形成層で論理ゲートを作成し、必要な論理ゲートのみを配線層で結線するゲートアレイ製品は、トランジスタ形成層までを作成したマスタと呼ばれるウエハを予め準備しておき、顧客の要求に応じた製品を短納期で作成できるというメリットがある。ところが最終的に配線を施されない論理ゲートもトランジスタ形成層の設計レイアウトデータ上には存在するために、上述のクリティカルエリア法のように、この設計レイアウトデータを用いた平均致命率算出結果は、実際の製品の平均致命率よりも大きく計算されるという問題がある。
また、ゲートアレイ製品は搭載可能な論理ゲート数の規模を決定付けるチップサイズ、配線を施した論理ゲートの比率であるロジック部面積率、ＳＲＡＭ部搭載の比率であるＳＲＡＭ占有率といった製品を特徴付ける因子があり、これらの因子が異なる多数の製品が存在する。このため、全ての品種の全ての回路層の平均致命率を算出することは困難である。
特許文献３に記載されている方法をゲートアレイ製品に応用する場合、チップに搭載する機能ブロックの平均クリティカル面積の組み合わせによりチップの平均致命率を見積もる手法であり、設計レイアウトデータから新たに平均致命率を算出する必要はない。しかし、本方法は、機能ブロック間の配線に対する考慮がなされておらず全ての配線の影響を考慮した平均致命率の予測は困難であった。
また、あらかじめ用意されたマクロセルを配置、配線する方式のセルベースＩＣにおいても、配置したマクロセル以外の領域に形成されるランダムロジック部分は顧客要求に応じて様々であり、ランダムロジック部の平均致命率を各々算出することは困難であるといった問題があった。
また、これまでの歩留まり予測方法は歩留り実績値に基づいて算出した総欠陥密度Ｄ０を用いる手法である。以前に製造した製品により歩留り実績値は測定されるため、歩留りを測定したウエハが回路層ａの製造プロセスを流れた時と歩留り予測対象品種が回路層ａの製造プロセスを流れる時とではタイムラグが発生する。総欠陥密度Ｄ０が歩留り予測精度を左右するため、製品受注時に適切な価格設定を行うための歩留り予測に対しては十分な精度を有すると考えられるが、投入量制御を行うための予測方法としては予測精度が低くなるといった問題があった。
本発明は上記事情に鑑みてなされたもので、顧客要求に応じて回路の構成単位（マクロセル）を結線して複数種の電子デバイスを製造するセミカスタムＩＣにおいて、製品受注時や電子デバイスの製造途中に、適切な価格設定や適切な投入量制御を行うために精度よく歩留りを予測することのできる技術を提供することを目的とする。
本発明は、顧客要求に応じて回路の構成単位（マクロセル）を結線して複数種の電子デバイスを製造するセミカスタムＩＣの製品受注時に、歩留り算出対象製品の品種特徴量から求めた所定の回路層の平均致命率の和と、製造ラインの総欠陥密度Ｄ０とから、歩留まりを算出する。
具体的には電子デバイスの製造歩留りを予測するための歩留り予測システムであって、製造ラインの欠陥発生数を算出する欠陥密度算出手段と、
クリティカル面積を算出するクリティカル面積算出手段と、
前記欠陥密度算出手段によって算出された製造ラインの欠陥密度と、前記クリティカル面積算出手段によって算出された前記電子デバイスのクリティカル面積とを用いて前記製造歩留りを算出する歩留り算出手段と、を備え、前記クリティカル面積算出手段は、前記電子デバイスを特徴づける因子である品種特徴量から平均致命率を算出する平均致命率予測モデルを用いることを特徴とする電子デバイスの歩留り予測システムを提供する。
また本発明は、顧客要求に応じて回路の構成単位（マクロセル）を結線して複数種の電子デバイスを製造するセミカスタムＩＣの製造途中に、歩留り算出対象製品の品種特徴量から求めた所定の回路層の平均致命率と、歩留まり予測対象製品とは配線パターンが異なる製品の致命欠陥密度と、同様に品種特徴量から求めた所定の回路層の平均致命率とから、歩留まりを算出する。
具体的には、第１の電子デバイスの製造歩留りを予測するための電子デバイスの歩留り予測システムであって、前記第１の電子デバイスと材料及び積層構造が同じであって、配線パターンが異なる第２の電子デバイスについて、実測データを用いて、製造時に発生する欠陥のうち不良を発生させる欠陥の密度である致命欠陥密度を所定の時間単位で算出する致命欠陥密度算出手段と、製造時に発生する欠陥のうちの前記第１の電子デバイスを不良とする欠陥の割合を示す第１の平均致命率および前記第２の電子デバイスを不良とする欠陥の割合を示す第２の平均致命率をそれぞれ算出する平均致命率算出手段と、前記致命欠陥密度算出手段で算出した前記第２の電子デバイスの致命欠陥密度に、前記平均致命率算出手段において算出した前記第１の平均致命率と前記第２の平均致命率との比を乗算することにより前記第１の電子デバイスの致命欠陥密度を算出する致命欠陥密度読替手段と、歩留り予測対象製品の予測対象ロットの着工来歴に基づいて、歩留り対象ロットが処理された時期の致命欠陥密度を前記致命欠陥密度算出手段において所定の時間単位で算出して記録されている致命欠陥密度の中から選択し、前記選択した致命欠陥密度を用いて前記製造歩留りを算出する歩留り算出手段と、を備え、前記平均致命率算出手段は、前記第１の電子デバイスおよび前記第２の電子デバイスを特徴づける因子である品種特徴量を用いて平均致命率を算出する平均致命率予測モデルを用いることを特徴とする電子デバイスの歩留り予測システムを提供する。
顧客要求に応じて回路の構成単位（マクロセル）を結線して複数種の電子デバイスを多品種少量生産するセミカスタムＩＣの製品受注時に歩留りを予測することができるため、適正な価格設定が可能であり、また製造途中に、精度よく歩留りを予測することができるため、適正な投入量制御が可能となる。
〈実施例１〉
以下、本発明の一実施形態の歩留り予測システムについて図面を用いて説明する。
本実施形態の歩留り予測システムは、電子デバイスの製品Ｂ（予測対象製品）についてその製品受注時に機能不良による歩留りを予測するものである。
本実施形態の歩留り予測システムの構成を説明する。図１は、本実施形態の歩留り予測システムのシステム構成図である。本図に示すように、本実施形態の歩留り予測システム２０は、外部の欠陥検査装置２１と電気検査装置２３と実績歩留りデータベース２０４’とレイアウトデータベース２４’とにローカルエリアネットワーク２２を介して接続する。
欠陥検査装置２１は、ウエハの製造中に、異物やパターン欠陥などの欠陥を光学的に検出するインライン検査装置である。電気検査装置２３は、ウエハ上のチップの電気回路の欠陥を電気的に検査するいわゆるテスタである。実績歩留りデータベース２０４’は電気検査装置２３で検査したウエハの歩留り（ウエハ上に搭載されたチップ数に占める良品チップ数の割合）を保存したデータベースである。レイアウトデータベース２４’は、製品のレイアウトを保存する装置であり、本実施形態では、製品Ｂおよび過去に生産した製品群の設計レイアウトデータ（レイアウトパターン）が格納されている。
本実施形態の歩留り予測システム２０は、計算条件等をオペレータから受け付けるためのデータ入力部２７と、計算結果等のデータを外部に出力するためのデータ出力部２６と、歩留り予測処理を実現する各種のプログラムおよびデータを格納する記憶装置２００と、一時記憶であるメモリ２８と、記憶装置２００に格納されているプログラムをメモリ２８にロードして実行する演算装置２５と、これらを接続するネットワーク２９とを備える。
記憶装置２００には、製品を特徴づける因子である品種特徴量を管理する品種特徴量管理テーブル２０１と、平均致命率予測モデル（「クリティカル面積予測モデル」ともいう（後述））を格納するための平均致命率予測モデルデータベース２０２と、機能ブロックの平均致命率（後述）を格納するための機能ブロック平均致命率管理テーブル２０３’と、歩留まり予測処理を実現する歩留り予測プログラム２０５が格納される。
歩留り予測プログラム２０５は、演算装置２５がメモリ２８にロードして実行することにより、製品群の品種特徴量を品種特徴量管理テーブル２０１より取得する品種特徴量取得部と、製品に搭載される機能ブロックの平均致命率を機能ブロック平均致命率管理テーブル２０３’より取得する機能ブロックの平均致命率取得部と、製品群の品種特徴量と機能ブロックの平均致命率とを用いて、平均致命率予測モデルデータベース２０２に登録された平均致命率予測モデルにより製品群のクリティカル面積を算出するクリティカル面積算出処理部と、製品群の実績歩留りを実績歩留りデータベース２０４’より取得する実績歩留り取得部と、実績歩留りとクリティカル面積とから製造ラインの欠陥発生密度Ｄ０を算出する欠陥発生密度算出処理部と、欠陥発生密度と歩留り予測対象製品のクリティカル面積とから歩留り予測対象製品の致命欠陥数を算出する致命欠陥数算出部と、致命欠陥数から歩留りを算出する歩留り算出部と、を実現する。
次に、本実施形態の歩留り予測システム２０が、上述のように、既に製造ラインで製造された製品群を対象に実績歩留りとクリティカル面積との関係から製造ラインの欠陥発生密度を求め、歩留り予測対象製品Ｂのクリティカル面積を用いて製品Ｂについての歩留りの予測を行う手順について概略を説明する。
以下、それぞれの機能により実現される、本実施形態の歩留り予測手順の概略について説明する。図２は、本実施形態の歩留り予測システム２０の各処理部による歩留り予測手順の概略を説明するための図である。
まず、品種特徴量取得部が品種特徴量管理テーブル２０１より、過去に製造した製品群の品種特徴量を取得する（ステップ１１’）。品種特徴量は品種の構成を示す量であり、チップサイズと、チップの周辺に配置されるＩ／Ｏ部を除く内部領域サイズと、内部領域に搭載されるマクロセル名称および個数と、内部領域のマクロセルを除いた領域に敷き詰められたベーシックセルが論理回路に使用されているベーシックセル使用率と、Ｉ／Ｏセル高さと、上層配線層のマスク面積がチップ面積に占める割合であるマスク面積率とから成る。
また、機能ブロックの平均致命率取得部は機能ブロック平均致命率管理テーブル２０３’より、品種特徴量を取得した製品群に搭載される機能ブロックのトランジスタ形成層と下層配線層の平均致命率およびサイズを取得する（ステップ１２’）。
そして、製品群のクリティカル面積算出処理部は、平均致命率予測モデルデータベース２０２に登録された製品群の平均致命率予測モデルを用いて、レイアウト層毎のクリティカル面積を算出する（ステップ１３’）。トランジスタ形成層および下層配線層の平均致命率予測モデルは、チップに搭載された機能ブロックのクリティカル面積の総和としてチップのクリティカル面積を算出するものであり、上層配線層に対する平均致命率予測モデルはマスク面積率に基づいて平均致命率を予測する回帰モデルである。
次に、実績歩留り取得部はクリティカル面積を算出した製品群の実績歩留りを実績歩留りデータベースより取得する（ステップ１４’）。そして実績歩留りの対数とクリティカル面積の総和との散布図から傾き−Ｄ０を求めて、製造ラインの欠陥発生密度平均値を得る。
次に歩留り予測対象製品Ｂのクリティカル面積を、製品Ｂの品種特徴量取得部（ステップ１６’）、機能ブロックの平均致命率取得部（ステップ１７’）、製品Ｂのクリティカル面積算出部（ステップ１８’）により算出する。製造ラインの欠陥発生密度平均値と製品Ｂのクリティカル面積とから製品Ｂの致命欠陥数を算出し（ステップ１９’）、致命欠陥数から例えばポアソンの歩留り予測式を用いて製品Ｂの歩留りを算出する（ステップ１０１）。
以上の各ステップにより、製品受注時の製品Ｂの歩留りＹＢを、製造ラインの欠陥発生密度平均値Ｄ０および製品Ｂの品種特徴量と機能ブロックの平均致命率とに基づいて計算により予測することができる。
次に、本実施の形態の歩留り予測システムの動作について、図２に示したステップ１１’〜１０１ごとにさらに詳しく説明する。
品種特徴量取得処理部が行う品種特徴量取得処理（図２のステップ１１’、１６’）について説明する。図３は、本実施形態の品種特徴量取得処理の処理フローである。品種特徴量取得処理は、製品群の品種特徴量と製品Ｂの品種特徴量を品種特徴量管理テーブル２０１より取得し、メモリに格納する（ステップ３０１）。
図４に品種構成の概念図を示す。品種を特徴付ける量はチップサイズと、チップサイズからＩ／Ｏ部を差し引いた内部領域サイズと、内部領域に搭載されるマクロセルの種類及び個数と、ベーシックセル使用率（内部領域からマクロセル占有領域を差し引いた領域に敷き詰められる敷詰ベーシックセル数に占める論理回路に使用される使用ベーシックセル数の割合）と、Ｉ／Ｏセル高さと、マスク面積率（チップ面積に占める配線面積の割合）とである。品種特徴量管理テーブル２０１の例を図５に説明する。品種特徴量管理テーブル２０１には、各製品を特徴づける品種特徴量としてチップサイズ（単位ｍｍ）と、内部領域サイズ（単位ｍｍ）と、搭載されるマクロセルの種類および個数、ベーシックセル使用率（単位％）と、Ｉ／Ｏセル高さとが製品ごとに格納される。また、チップの上層配線層ではマクロセル間を繋ぐグローバル配線が増えるため、個々の機能ブロックの寄与のみではチップのクリティカル面積を見積もることが出来ない。そこで機能ブロックの平均致命率と占有面積に変わる品種特徴量として、上層配線層に対しては、マスク面積率を品種特徴量と考えた。
機能ブロックの平均致命率格納処理（図２のステップ１２’、１７’）について説明する。図６は、本実施形態の平均致命率格納処理の処理フローである。平均致命率格納処理は、製品を構成する機能ブロックのサイズおよび回路レイアウト層毎の平均致命率を、メモリに格納する（ステップ６０１）。
図７に機能ブロック平均致命率管理テーブル２０３’の例を示す。機能ブロック平均致命率管理テーブル２０３’に記載される機能ブロックは、製品群および製品Ｂに搭載されるマクロセルおよびＩ／Ｏ部である。機能ブロックのサイズはレイアウトデータベースに保存された設計データより得られる値である。機能ブロックの平均致命率は、従来技術のクリティカルエリア法を用いたＣＡＡシミュレーションを実施して求めている。このＣＡＡシミュレーション、すなわち、クリティカルエリア法は、よく知られた方法であるため、ここで簡単にその手順を説明する。図８は、クリティカルエリア法により平均致命率を求める手順を説明するための図である。
クリティカルエリア法は、回路パターンの設計レイアウトデータを入力として、欠陥の直径に対する不良率の曲線４１を作成するステップ（図８（ａ））と、製造ラインでの検査データを入力として欠陥の発生率の曲線（欠陥粒径分布曲線）４２を作成するか、もしくは数式により欠陥粒径分布曲線４２を作成するステップ（図８（ｂ））とを有し、この二つの曲線４１、４２の積和から斜線部４３を求める（図８（ｃ））ことで、平均致命率θを求める方法である。
図８（ａ）の曲線４１は、欠陥の直径が大きくなるほど、回路パターンに不良（短絡や断線）が発生する確率が高くなることを示している。また、製造ラインで発生する欠陥は、発生率をＦ（ｘ）、欠陥の直径をｘとすると、Ｆ（ｘ）＝（ｎ−１）・ｘ０ ｎ−１・ｘ−ｎ（ｎは粒径分布パラメータ）で表されることが知られている。図８（ｂ）の曲線４２は、これに従ったものである。曲線４１と曲線４２との積を求め、この積を最小直径ｘ０から無限大まで積分した結果が図８（ｃ）の斜線部４３の面積である。これにより、例えば、製品ＢのマクロセルＡのＬレイアウト層の平均致命率θＬを求めることができる。
ここで機能ブロック平均致命率管理テーブル作成処理について図１７を用いて説明する。まず機能ブロック平均致命率管理テーブル作成処理は、予め指定された品種に対してＣＡＡシミュレーションにより、トランジスタ形成層と下層配線層の各レイアウト層におけるマクロセルおよびＩ／Ｏ部の平均致命率を算出する（ステップ１７０１）。
次にマクロセル毎にマクロセルのサイズとレイアウト層毎の平均致命率をまとめる(ステップ１７０２)。Ｉ／Ｏ部が占める面積はチップサイズによって異なってくるのでサイズの項は未入力として、レイアウト層毎の平均致命率のみを機能ブロック平均致命率管理テーブル２０３’に格納する(ステップ１７０３)。
次に、クリティカル面積算出処理部が行うクリティカル面積算出処理（図２のステップ１３’、１８’）について説明する。図９は、本実施形態のクリティカル面積算出処理の処理フローである。
クリティカル面積算出処理部は、平均致命率予測モデルデータベース２０２から、全てのレイアウト層に対する平均致命率予測モデルを取得し、メモリ２８に格納する（ステップ９０１）。
ここで、クリティカル面積算出処理部が参照する平均致命率予測モデルデータベース生成処理フローについて図１０を用いて説明する。
まず、予め指定されたベーシックセル使用率の異なる数品種に対してＣＡＡシミュレーションにより、トランジスタ形成層と下層の配線層の回路パターンのランダムロジック部の平均致命率θLogicを算出する（ステップ１００１）。
次に、トランジスタ形成層と下層の配線層の回路パターンに対してベーシックセル使用率を説明因子とするランダムロジック部の平均致命率予測式を回帰分析により導出し、モデル係数Ｃ１，Ｃ２を決定する（ステップ１００２）。
θLogic = Function(ベーシックセル使用率)
= Ｃ１×ベーシックセル使用率 + Ｃ２ ・・（式３’）
次に、トランジスタ形成層と下層の配線層に対して、チップを構成するマクロセル、Ｉ／Ｏ部、ランダムロジック部のクリティカル面積の総和を求め、これをチップ面積で割って平均致命率を求める平均致命率予測モデルを作成し、平均致命率予測モデルデータベース２０２に格納する。(ステップ１００３)。
平均致命率 ＝（Σ（θｉ×Ａｉ）+θＩＯ×ＡＩＯ+Function(ベーシックセル使用率)×Ａlogic）/ Ａ (式４’)
ここでθｉはマクロセルの平均致命率、Ａｉはマクロセルの占有面積、θＩＯはＩ／Ｏ部の平均致命率、ＡＩＯはＩ／Ｏ部の占有面積、Function(ベーシックセル使用率)はベーシックセル使用率によって定まるランダムロジック部の平均致命率θLogic、Ａはチップ面積を示す。
上層配線層に対して、予め指定されたマスク面積率の異なる数品種に対してＣＡＡシミュレーションを実施してチップの平均致命率を算出する（ステップ１００４）。
上層配線層に対して、マスク面積率を説明因子とする平均致命率予測式を回帰分析により導出しモデル係数Ｃ３、Ｃ４を算出し（ステップ１００５）、これを平均致命率予測モデルデータベース２０２に格納する（ステップ１００６）。
上層配線層の平均致命率 ＝ Ｃ３×マスク面積率+Ｃ４ (式５’)
以上のようにして平均致命率予測モデルデータベース２０２を完成させ、記憶装置２００に格納する。図１１に平均致命率予測モデルデータベース２０２の例を示す。平均致命率予測モデルは、品種特徴量（チップサイズ、内部領域サイズ、ベーシックセル使用率、搭載マクロセル種、搭載マクロセル数、マスク面積率）の異なる多品種製品群に対してレイアウト層毎に1つ作成される。トランジスタ形成工程（Ｌ層、ＦＧ層）および下層配線層（Ｍ１〜Ｍ３）に対してはチップの構成要素であるマクロセル、Ｉ／Ｏ部、ランダムロジック部のクリティカル面積の総和としてチップのクリティカル面積を算出し、これに基づいて平均致命率を算出するモデルである。上層配線層（Ｍ４〜Ｍ８）に対しては、チップの構成要素の寄与のみではチップの平均致命率を予測することは難しいので、チップの平均致命率を配線の複雑さの指標であるマスク面積率から求める予測回帰モデルである。
クリティカル面積算出処理部は、平均致命率予測モデルに品種特徴量を代入し、製品のレイアウト層毎の平均致命率を算出し、これにチップ面積を乗じてクリティカル面積を算出し、製品ごとにレイアウト層毎のクリティカル面積の総和を取って記憶装置２００に格納する（図９のステップ９０２）。
次に、実績歩留り格納処理（図２のステップ１４’）について説明する。図１２は本実施形態の実績歩留り格納処理の処理フローである。実績歩留り格納処理は、クリティカル面積の総和を算出した製品群について実績歩留りを実績歩留りデータベース２０４’より取得し記憶装置２００に格納する（ステップ１２０１）。
欠陥発生密度Ｄ０の算出処理部（図２のステップ１５’）について説明する。図１３は欠陥発生密度Ｄ０の算出処理フローである。欠陥発生密度算出処理は、製品グループの実績歩留りの対数を計算して、記憶装置に格納する（ステップ１３０１）。次に実績歩留りの対数と対応する製品のクリティカル面積との散布図を図１４のように作成し、両者の関係を直線近似して、製造ラインに発生する欠陥の水準Ｄ０を推定して記憶装置に格納する（ステップ１３０２）。
次に、製品Ｂの致命欠陥数算出処理部（図２のステップ１９’）について説明する。図１５は致命欠陥数算出処理フローである。致命欠陥数算出処理部は製造ラインの欠陥発生密度Ｄ０と製品Ｂのクリティカル面積とから製品Ｂの致命欠陥数を次式に従い算出する（ステップ１５０１）。
製品Ｂの致命欠陥数＝ラインの欠陥発生密度Ｄ０×製品Ｂのクリティカル面積 (式６’)
次に製品Ｂの予測歩留り算出処理部（図２のステップ１０１）について説明する。図１６は予測歩留り算出処理フローである。予測歩留り算出処理部は製品Ｂの致命欠陥数を用いて製品Ｂの予測歩留りを算出し、結果を記憶装置に格納する（ステップ１６０１）。
予測歩留りＹＢ＝ｅｘｐ（−１×致命欠陥数）×１００ (式７’)
記憶装置内の歩留り予測結果を読み出し、データ出力部で結果を出力する（ステップ１６０２）。
以上のように、本実施の形態の歩留り予測システムは、歩留り予測対象製品Ｂの平均致命率を品種特徴量から簡便に予測し、製造ラインの平均的な欠陥発生密度Ｄ０を反映させた製品Ｂの予測歩留りＹＢを製品受注時に算出することができる。すなわち、顧客要求に応じて回路の構成単位（マクロセル）を結線して多品種少量生産される電子デバイスの製品受注時に、歩留りを精度良く予測することができ、十分な利益を見込んだ適正な価格設定が可能となる。
なお、上記の実施形態では、欠陥による致命確率を欠陥の直径でのみ判断しているが、これに限られない。例えば、回路パターンの電位を考慮した救済までを考慮した致命率算出結果に基づき、平均致命率予測モデルを導出してもよい。
〈実施例２〉
次に、本発明の一実施形態の別の歩留り予測システムについて図面を用いて説明する。
本実施形態の歩留り予測システムは、電子デバイスの製品Ｂ（予測対象製品）についてその製造途中に機能不良による歩留りを予測するものである。
本実施の形態では、既に製造ラインで製造された別の製品Ａ（リファレンス製品）について、欠陥検査と電気検査とを実施し、この検査結果を用いて、製品Ｂについての歩留りの予測を行う。なお、製品Ａと製品Ｂとは、同様のプロセスで製造されるファミリ製品とする。具体的には、製品Ａと製品Ｂとは、配線パターンは異なるが、層の積層構造が同じであり、いずれも１以上の回路層ａ、ｂ、ｃ・・・を順に積層した構成である。また、各回路層を構成する材料も製品Ａと製品Ｂとでは同じであり、それらの各回路層を形成するための成膜方法、露光方法、エッチング方法等も同じとする。ただし、製品Ａと製品Ｂとの各回路層の配線パターンは、配線の間隔を含めて全く異なるパターンである。
本実施形態では、製品Ａおよび製品Ｂはいずれもウエハ上に形成されるＬＳＩであり、上述のように１以上の回路層が積層されている中で、製品Ｂの回路層ｃ（以下、層ｃと呼ぶ。）での歩留りを予測する場合を例に挙げて説明する。他の回路層の歩留りの予測も同様である。製品Ｂ全体の歩留りは、各層の歩留りの積をとることにより算出できる。
本実施形態の歩留り予測システムの構成を説明する。図１８は、本実施形態の歩留り予測
システムのシステム構成図である。本図に示すように、本実施形態の歩留り予測システム２０は、外部の欠陥検査装置２１と電気検査装置２３とＣＡＤシステム２４とにローカルエリアネットワーク２２を介して接続する。
欠陥検査装置２１は、ウエハの製造中に、異物やパターン欠陥などの欠陥を光学的に検出するインライン検査装置である。電気検査装置２３は、ウエハ上のチップの電気回路の欠陥を電気的に検査するいわゆるテスタである。ＣＡＤシステム２４は、製品のレイアウトを設計、開発する装置であり、本実施形態では、製品Ａおよび製品Ｂの設計レイアウトデータ（レイアウトパターン）が格納されている。
本実施形態の歩留り予測システム２０は、計算条件等をオペレータから受け付けるためのデータ入力部２６と、計算結果等のデータを外部に出力するためのデータ出力部２７と、歩留り予測処理を実現する各種のプログラムおよびデータを格納する記憶装置２００と、一時記憶であるメモリ２８と、記憶装置２００に格納されているプログラムをメモリ２８にロードして実行する演算装置２５と、これらを接続するネットワーク２９とを備える。
記憶装置２００には、製品を特徴づける因子である品種特徴量を管理する品種特徴量管理テーブル２０１と、平均致命率予測モデル（後述）を格納するための平均致命率予測モデルデータベース２０２と、製品Ａの歩留り影響度（後述）を格納するための歩留り影響度管理テーブル２０３と、製品Ａの月別欠陥密度（後述）を格納するための月別欠陥密度管理テーブル２０４と、歩留まり予測処理を実現する歩留り予測プログラム２０５が格納される。
歩留り予測プログラム２０５は、演算装置２５がメモリ２８にロードして実行することにより、既に製造された製品の所定の層の欠陥１個が歩留りに与える影響の度合いである歩留り影響度を計算する歩留り影響度算出処理部と、既に製造された製品の所定の層の月別の平均欠陥数を算出する月別平均欠陥数算出処理部と、既に製造された製品の所定の層の、その製品を不良とする致命的な欠陥の密度である致命欠陥密度を月別で算出する月別致命欠陥密度算出処理部と、製品の品種特徴量を取得する品種特徴量取得処理部と、製品の所定の層の、製造時に発生する欠陥の中のその製品を不良とする致命的な欠陥の割合である平均致命率θを算出する平均致命率算出処理部と、歩留り予測対象製品の予測対象層の月別致命欠陥密度を算出する予測製品月別致命欠陥密度算出処理部と、歩留り予測対象製品の予測対象ロットの着工来歴を取得する着工来歴取得処理部と、歩留り予測対象製品の予測対象層の予測対象ロットの歩留りを算出する歩留り算出処理部と、を実現する。
次に、本実施形態の歩留り予測システム２０が、上述のように、既に製造ラインで製造された別の製品Ａについて、欠陥検査と電気検査とを実施し、この検査結果を用いて、製品Ｂについての歩留りの予測を行う手順について概略を説明する。
以下、それぞれの機能により実現される、本実施形態の歩留り予測手順の概略について説明する。図１９は、本実施形態の歩留り予測システム２０の各処理部による歩留り予測手
順の概略を説明するための図である。
まず、歩留り影響度算出処理部が製品Ａの層ｃの歩留り影響度を計算する（ステップ１１）。ここでは、欠陥検査装置２１に格納されている製品Ａの層ｃの欠陥検査結果データ３１および電気検査装置２３に格納されている製品Ａの電気検査結果データ３５を用いて、後述の図２０に示す方法などにより、層ｃの欠陥１個を原因として製品ＡのＬＳＩチップ３３が不良となる確率（歩留り影響度）ＫＲｃを算出する。歩留り影響度算出処理部は、この処理を複数のウエハに対して行い、製品Ａの層ｃの欠陥による平均的な歩留り影響度ＫＲｃを計算する。なお、歩留り影響度ＫＲはレイアウトの欠陥に対する感度を示す量であるため、複数のウエハを対象として平均的な歩留り影響度ＫＲを一度算出すればよい。
また、月別平均欠陥数算出処理部は、製品Ａの層ｃの月別平均欠陥数を算出する（ステップ１２）。ここでは、月別平均欠陥数算出処理部は、外部の欠陥検査装置２１からネットワーク２２を介して製品Ａの層ｃまで製造した段階で取得したひと月分の欠陥検査結果データ３１を読み込む。そして、欠陥検査結果データ３１の異常値処理を実施した後の値を月別平均欠陥数として算出する。月別平均欠陥数の算出処理は、ひと月毎に実施する。
そして、月別致命欠陥密度算出処理部は、歩留り影響度算出処理部で計算した製品Ａの層ｃの歩留り影響度ＫＲｃと、月別平均欠陥数算出処理部で算出した月別平均欠陥数とを検査実施面積で除した月別平均欠陥密度を用いて、製品Ａの層ｃの欠陥の中で、製品Ａを不良とする欠陥の単位面積あたりの数である月別致命欠陥密度を算出する（ステップ１３）。製品Ａの層ｃの１つの欠陥が不良を引き起こす確率と、層ｃで当該月に発生した平均的な欠陥密度との積を取ることで、製品Ａの層ｃで不良を引き起こす欠陥の密度が算出される。
次に、品種特徴量取得処理部は、ゲートアレイ製品を特徴づける因子である品種特徴量を製品Ａおよび製品Ｂそれぞれについて品種特徴量管理テーブル２０１から取得する（ステップ１４、１５）。品種特徴量には、例えば、搭載可能な論理ゲート数の規模を決定付けるチップサイズ、配線を施した論理ゲートの比率であるロジック部面積率、ＳＲＡＭ部搭載の比率であるＳＲＡＭ占有率などがある。
そして、平均致命率算出処理部は、品種特徴量取得処理部が取得した製品Ａの品種特徴量と後述する平均致命率予測モデルとを用いて、製品Ａの層ｃの平均致命率θＡを算出する（ステップ１６）。また、平均致命率算出処理部は、同じ平均致命率予測モデルと製品Ｂの品種特徴量とを用いて、製品Ｂの層ｃの平均致命率θＢを算出する（ステップ１７）。算出方法については後述する。
次に、予測製品月別致命欠陥密度算出処理部は、平均致命率算出処理部が算出した製品Ａの層ｃの平均致命率θＡと製品Ｂの層ｃの平均致命率θＢとの比、および、月別致命欠陥密度算出処理部が算出した製品Ａの層ｃの月別致命欠陥密度から、製品Ｂの層ｃの月別致命欠陥密度を算出する（ステップ１８）。製品Ａと製品Ｂとは同じプロセスで製造される製品であるので、製品Ａの層ｃの月別致命欠陥密度に製品Ｂの層ｃの平均致命率θＢと製品Ａの層ｃの平均致命率θＡとの比であるθＢ／θＡをかけることで、層ｃで発生する総欠陥数と製品Ｂの層ｃの平均致命率θＢとの積に相当する当該月の致命欠陥密度が算出できる。
また、着工来歴取得処理部は、製品Ｂの歩留りを予測する対象のロットＢ１の着工来歴からロットＢ１が層ｃの処理を実施した月を取得する（ステップ１９）。ここで、着工来歴とはトランジスタ形成層投入月、配線層投入月および歩留まり予測月である電気検査予定月であり、オペレータからの入力をデータ入力部２６を介して受け付ける。
歩留り算出処理部は、月別致命欠陥密度算出処理部が算出した当該月の製品Ｂの層ｃの月別致命欠陥密度とロットＢ１の着工履歴とからポアソンの歩留り予測式を用いて、製品ＢのロットＢ１の層ｃの歩留りＹＢＣを算出する（ステップ２０）。
以上の各ステップにより、製造途中の製品ＢのロットＢ１の層ｃの歩留りＹＢを、製品Ａの層ｃの欠陥検査結果と、欠陥検査結果を取得したものと同じウエハの電気検査結果と、製品Ａの層ｃの月別平均欠陥数と、製品Ａの品種特徴量と、製品Ｂの品種特徴量と、ロットＢ１の着工来歴とに基づいて計算により予測することができる。
次に、本実施の形態の歩留り予測システムの動作について、図１９に示したステップ１１〜２０ごとにさらに詳しく説明する。
まず、歩留り影響度算出処理部が行う歩留り影響度算出処理（図１９のステップ１１）について説明する。
まず、製品Ａの層ｃの欠陥検査データ３１および電気検査データ３５から歩留り影響度ＫＲｃを算出する処理のイメージを説明する。ここでは、これらのデータから、欠陥の影響を受けた良品の割合と他工程の影響を受けた良品の割合とを算出し、歩留り予測対象の層である層ｃの歩留まりに与える影響度を算出する。図２０は、本実施形態の歩留まり影響度ＫＲ算出の概略を説明するための図である。
まず、歩留り影響度算出処理部は、欠陥検査装置２１から製品Ａの欠陥検査結果データ３１を読み込み、電気検査装置２３から製品Ａの電気検査結果データ３５を読み込む。
欠陥検査結果データ３１は、製品Ａの層ｃまで製造した段階で欠陥検査を行ったデータである。図２０に示すように、欠陥検査結果データ３１は、ウエハ３２上に形成されているＬＳＩチップ３３のうち、どのＬＳＩチップ３３に欠陥３４が存在するかを示すデータである。欠陥検査結果データ３１には、製品名、検査工程名、ロット番号、ウエハ番号、欠陥座標データ等が含まれる。
また、電気検査結果データ３５は、製品Ａのウエハ３２上のすべての回路パターンが形成された段階で、電気検査装置２３によりチップの良否を検査した結果であり、図２０に示すように、ウエハ３２上に形成されているＬＳＩチップ３３のうちの電気的欠陥のあるチップ３６の位置を示すデータである。電気検査結果データ３５には、製品名、テスト名、ロット番号、ウエハ番号、チップの良否等が含まれる。
歩留り影響度算出処理部は、欠陥検査結果データ３１を用いて、層ｃで検出された欠陥の影響を受けた良品率Ｙｐを算出する。ここでは、ウエハ３２上のチップ３３のうち欠陥３４が存在するチップ（有欠陥チップ）を抽出し、その個数を数える。次に、欠陥３４が存在するチップを特定するデータ３７と電気検査結果データ３５とを比較し、層ｃについて有欠陥チップのうち、最終的に電気検査結果が良品となるチップ数を数える。図２０では、層ｃについて有欠陥チップ数は５個、これらのチップのうち電気検査結果が良品となるチップが２個である。そして、有欠陥チップ数に占める良品チップ数の割合を算出して、層ｃの欠陥の影響を受けた良品率Ｙｐとする。
また、歩留り影響度算出処理部は、欠陥検査結果データ３１を用いて、特定の層（ここでは、層ｃとする。）で、他工程の影響を受けた良品率Ｙｎｐを算出する。ここでは、ウエハ３２上のチップ３３のうち欠陥３４が存在しないチップ（無欠陥チップ）を抽出し、その個数を数える。抽出した結果が図２０のデータ３８の斜線部である。次に、データ３８と電気検査結果データ３５とを比較し、層ｃについて無欠陥チップのうち、最終的に電気検査結果が良品となるチップ数を数える。図２０では、層ｃについて無欠陥チップ数は２０個、これらのチップのうち電気検査結果が良品となるチップが１８個である。そして、無欠陥チップ数に占める良品チップ数の割合を算出して、層ｃの欠陥以外の影響を受けた良品率Ｙｎｐを算出する。
そして、層ｃの欠陥の影響を受けた良品率Ｙｐを層ｃの欠陥以外の影響を受けた良品率Ｙｎｐで割ると、層ｃの欠陥のみに起因した良品率が求まる。従って、１−Ｙｐ／Ｙｎｐは層ｃの欠陥のみに起因した不良率、すなわち層ｃの１個の欠陥の歩留りに与える影響度を示す。
以上の処理を処理フローとして説明する。図２１は、本実施形態の歩留り影響度算出処理の処理フローである。本処理は、月別致命欠陥密度算出処理部が月別致命欠陥密度を計算する前であれば、いつ行ってもよい。ここでは、ユーザから製品Ａの層ｃの指定の入力がなされたことをトリガに処理を開始するものとする。
歩留り影響度算出処理部は、歩留り影響度格納処理対象として、製品Ａの層ｃの指定をデータ入力部２６を介して受け付ける（ステップ７１）。
次に、歩留り影響度算出処理部は、欠陥検査装置２１に格納されている製品Ａの層ｃの欠陥座標データを含む欠陥検査データ３１を抽出し、ネットワーク２２およびデータ入力部２６を介して受け取り、メモリ２８に格納する（ステップ７２）。ステップ７２の処理により、ウエハ３２上に形成されている製品ＡのＬＳＩチップ３３のうち、どのＬＳＩチップ３３の層ｃに欠陥３４が存在するかを示す欠陥検査データ３１をメモリ２８に格納することができる。
次に、歩留り影響度算出処理部は、ステップ７２で取得した欠陥検査データ３１と同じウエハ３２の電気検査結果データ３５を電気検査装置２３から抽出し、ネットワーク２２およびデータ入力部２６を介して受け取り、メモリ２８に格納する（ステップ７３）。ステップ７３の処理により、ウエハ３２上に形成されている製品ＡのＬＳＩチップ３３のうち、どのＬＳＩチップ３３に電気的欠陥が存在するかを示すデータ３６をメモリ２８に格納することができる。
次に、歩留り影響度算出処理部は、欠陥検査結果データ３１と電気検査結果データ３５とを用いて、図２０を用いて説明したように、層ｃについて有欠陥チップ数に占める良品チップ数の割合を算出して、層ｃの欠陥の影響を受けた良品率Ｙｐを算出する（ステップ７４）。
また、欠陥検査結果データ３１と電気検査結果データ３５とを用いて、図２０を用いて説明したように、層ｃについて無欠陥チップ数に占める良品チップ数の割合を算出して、層ｃの欠陥以外の影響を受けた良品率Ｙｎｐを算出する（ステップ７５）。
そして、図２０を用いて説明したように、層ｃの欠陥の影響を受けた良品率Ｙｐと層ｃの欠陥以外の影響を受けた良品率Ｙｎｐとを用いて、１−Ｙｐ／Ｙｎｐを計算し、層ｃの欠陥のみに起因した不良率、すなわち、層ｃの欠陥１個の歩留り影響度ＫＲｃを得る（ステップ７６）。
製品Ａの層ｃの歩留り影響度ＫＲｃを複数のウエハの検査結果を用いて算出し、その平均値を製品Ａの歩留り影響度管理テーブル２０３に格納する（ステップ７７）。
ここで、歩留り影響度管理テーブル２０３の構成について説明する。歩留り影響度管理テーブル２０３は、歩留り影響度ＫＲを計算する製品の層名に対応づけて歩留まり影響度を管理する。図２２に、本実施形態の歩留り影響度管理テーブル２０３の一例を示す。本図に示すように、歩留り影響度管理テーブル２０３は、歩留り影響度を算出した層を特定する名前（層名）が登録される層名格納欄２０３１と、層名格納欄２０３１に格納された層の、上記手順で算出した歩留り影響度ＫＲを格納する歩留り影響度格納欄２０３２とを備える。ステップ７７では、層ｃに対応づけて歩留り影響度ＫＲｃが格納される。
次に、月別平均欠陥数算出処理部が行う月別平均欠陥算出処理（図１９のステップ１２）について説明する。図２３は、本実施形態の月別平均欠陥数算出処理の処理フローである。本処理は製造ラインでの欠陥の発生状況を歩留り予測値に反映させるための処理であり、月ごとに実施される。
本図に示すように、月別平均欠陥数算出処理部は、歩留り予測システム２０が備えるカレンダー機能等を利用し、予め定めた日時になった場合に、処理を開始する。ここでは、一例として毎月１日の所定時刻に開始するものとする。
月別平均欠陥数算出処理部は、欠陥検査装置２１内に保存されている製品Ａと同様のプロセスで製造される製品群の層ｃの欠陥座標データで、前月登録されたものを抽出し、欠陥検査結果データ３１としてローカルエリアネットワーク２２、データ入力部２６を経由してメモリ２８に格納する（ステップ９２）。なお、本処理を行うタイミングが１日でない場合は、本処理を行う日前の一ヶ月間に登録された欠陥座標データを抽出すればよい。
月別平均欠陥数算出処理部は、メモリ２８内の欠陥座標データの欠陥数およびその標準偏差σを算出し、欠陥数が平均値±２σであるウエハのみを用いて、その平均をとることにより、月別平均欠陥数を算出し、メモリ２８に格納する（ステップ９３）。
次に、月別致命欠陥密度算出処理部が行う月別致命欠陥密度数算出処理（図１９のステップ１３）について説明する。図２４は、本実施形態の月別致命欠陥密度算出処理の処理フローである。本処理は層ｃの致命欠陥の発生状況を歩留り予測値に反映させるための処理であり、月ごとに実施される。
本図に示すように、月別致命欠陥密度算出処理部は、歩留り予測システム２０が備えるカレンダー機能等を利用し、予め定めた日時になった場合に、処理を開始する。ここでは、一例として毎月１日の所定時刻に開始するものとする。例えば、月別平均欠陥数算出処理部が月別平均欠陥数を算出して、メモリ２８に格納したことをトリガとして処理を開始してもよい。
製品Ａの歩留り影響度管理テーブル２０３に格納された層ｃの歩留り影響度ＫＲｃと、メモリ２８内の層ｃの月別平均欠陥数と、製品Ａのチップ面積ＳＡと、製品Ａのウエハ上のチップ数Ｎとを用いて、製品Ａの層ｃの月別致命欠陥密度ＤＡＣとしてＫＲｃ×（層ｃの月別平均欠陥数）／（ＳＡ×Ｎ）を計算し、製品Ａの月別致命欠陥密度管理テーブル２０４に格納する（ステップ１０２）。
ここで、月別致命欠陥密度管理テーブル２０４の構成について説明する。月別致命欠陥密度管理テーブル２０４は、歩留まり予測の基準とする一製品について作成される。図２５に、本実施形態の月別致命欠陥密度管理テーブル２０４の一例を示す。本図に示すように、月別致命欠陥密度管理テーブル２０４には、各層ごとの各月の致命欠陥密度が格納される。月別致命欠陥密度管理テーブル２０４は、致命欠陥密度を算出した層の名前（層名）が登録される層名格納欄２０４１と、月別の各層の致命欠陥密度を格納する致命欠陥密度格納欄２０４２とを備える。
なお、ステップ１０２の計算において、月別平均欠陥数算出処理部は、製品Ａのチップ面積ＳＡを、後述する品種特徴量管理テーブル２０１から取得し、製品Ａのウエハ３２上のチップ数Ｎは、予め固定値として与えておく、または、後述する品種特徴量管理テーブル２０１に格納されていてもよい。
次に、品種特徴量取得処理部が行う品種特徴量取得処理（図１９のステップ１４、１５）について説明する。図２６は、本実施形態の品種特徴量取得処理の処理フローである。
歩留り予測のリファレンス製品である製品Ａの品種特徴量と歩留り予測対象品種である製品Ｂの品種特徴量とをそれぞれ品種特徴量管理テーブル２０１より取得し、メモリ２８に格納する（ステップ１２１）。
ここで、品種特徴量管理テーブル２０１の構成について説明する。品種特徴量管理テーブル２０１には、各製品を特徴づける品種特徴量としてチップサイズ（単位ｃｍ）、ＳＲＡＭ占有率（単位％）と、Ｌｏｇｉｃ部面積率（単位％）とが製品ごとに格納される。これらの情報からチップ面積とＳＲＡＭ部（占有）面積、Ｌｏｇｉｃ部（占有）面積、および使用しない部分の面積が明らかになる。図２７に、本実施形態のゲートアレイ製品の、設計レイアウトの一例を示す。本図に示すように、ＳＲＡＭ部が占有する面積ＳＳＲＡＭは、ＳＲＡＭ占有率箇×チップ面積で求められ、Ｌｏｇｉｃ部が占有する面積ＳＬｏｇｉｃは、Ｌｏｇｉｃ部面積率×チップ面積で求められる。
図２８に品種特徴量管理テーブル２０１の一例を示す。品種特徴量管理テーブル２０１は、製品名を格納する品種名欄２０１１と、各製品の特徴量をそれぞれ格納する特徴量格納欄２０１２とを備える。品種特徴量管理テーブル２０１で管理されている品種特徴量はこれらに限られない。例えば、上述のチップ数、また、後述の配線面積などが格納されていてもよい。
次に、平均致命率算出処理部が行う平均致命率算出処理（図１９のステップ１６、１７）について説明する。図２９は、本実施形態の平均致命率算出処理の処理フローである。
平均致命率算出処理部は、平均致命率予測モデルデータベース２０２から、層ｃの回路パターンの平均致命率予測モデルを取得し、メモリ２８に格納する（ステップ１４１）。
ここで、平均致命率算出処理部が参照する平均致命率予測モデルデータベース生成処理について図３０〜図３３を用いて説明する。
図３０は、平均致命率予測モデル生成処理の処理フローを示す。
平均致命率算出処理部は、予め指定された品種に対してＣＡＡシミュレーションにより、トランジスタ形成層と下層の配線層の回路パターンにおけるＳＲＡＭ部の平均致命率θＳＲＡＭとＬｏｇｉｃ部の平均致命率θＬｏｇｉｃとを算出する（ステップ２４１）。
平均致命率算出処理部は、トランジスタ形成層と下層の配線層の回路パターンに対する平均致命率予測モデル
θ×Ｓ＝θＳＲＡＭ×ＳＳＲＡＭ＋θＬｏｇｉｃ×ＳＬｏｇｉｃ ・・・（式２）
を平均致命率予測モデルデータベース２０２に格納する（ステップ２４２）。
平均致命率算出処理部は、品種特徴量の異なる予め指定された品種に対してＣＡＡシミュレーションにより、中間の配線層の回路パターンにおけるチップの平均致命率θを算出する(ステップ２４３）。
平均致命率算出処理部は、ＳＲＡＭ面積とＬｏｇｉｃ面積とを説明因子とする平均致命率予測モデルを回帰分析により導出し、モデル係数Ｃ１、Ｃ２、Ｃ３を決定する（ステップ２４４）。
平均致命率算出処理部は、中間の配線層の回路パターンに対する平均致命率予測モデル θ×Ｓ＝Ｃ１×ＳＳＲＡＭ＋Ｃ２×ＳＬｏｇｉｃ＋Ｃ３ ・・・（式３）
を平均致命率予測モデルデータベース２０２に格納する（ステップ２４５）。
平均致命率算出処理部は、品種特徴量の異なる予め指定された品種に対してＣＡＡシミュレーションにより、上層の配線層の回路パターンにおけるチップの平均致命率θを算出する（ステップ２４６）。
平均致命率算出処理部は、配線面積ＳＬを説明因子とする平均致命率予測モデルを回帰分析により導出し、モデル係数Ｃ４、Ｃ５を決定する（ステップ２４７）。
平均致命率算出処理部は、上層の配線層の回路パターンに対する平均致命率予測モデル
θ×Ｓ＝Ｃ４×ＳＬ＋Ｃ５ ・・・（式４）
を平均致命率予測モデルデータベースに格納する（ステップ２４８）。
以下、詳細に説明する。
図３１は、平均致命率予測モデルデータベース２０２の一例である。本図に示すように、平均致命率予測モデルデータベース２０２は、層名２０２１毎に、その層で検出された欠陥が影響する回路パターン２０２２と平均致命率予測モデル２０２３とが登録されている。
回路パターン２０２２は、ゲートアレイ製品を作成する過程でシリコンウエバ上に積層されるパターンでありマスクレイアウトパターンに相当する。図３１の例では、各層を、個々のゲートモジュールが形成されるトランジスタ形成層（Ｌ、ＦＧ）と、ゲートモジュールを配線してＳＲＡＭを形成する配線層の中で、下層（Ｍ１）、中間層（Ｍ２）、および上層（Ｍ３）に分類している。
平均致命率予測モデル２０２３は、回路パターン２０２２毎に以下のように求められる。
チップの平均致命率θとチップ面積Ｓとの積で表されるチップのクリティカル面積は、チップを構成する各要素のクリティカル面積の和で表される。チップを構成する要素の中で、配線を施されてチップの歩留りに影響を与えるものは、ＳＲＡＭ部とＬｏｇｉｃ部とである。
例えば、ＳＲＡＭ部とＬｏｇｉｃ部とその他の部分によって構成される製品の場合、チップのクリティカル面積θ＊Ｓは、ＳＲＡＭ部分の平均致命率θＳＲＡＭとＳＲＡＭ部分の面積ＳＳＲＡＭ、Ｌｏｇｉｃ部分の平均致命率θＬｏｇｉｃとＬｏｇｉｃ部分の面積ＳＬｏｇｉｃ、それ以外の部分の平均致命率θＯＴＨＥＲとその面積ＳＯＴＨＥＲとを用いて、以下のように表される。
θ＊Ｓ＝θＳＲＡＭ＊ＳＳＲＡＭ＋θＬｏｇｉｃ＊ＳＬｏｇｉｃ＋θＯｔｈｅｒ＊ＳＯｔｈｅｒ ・・・（式５）
ここで、ＳＲＡＭ部とＬｏｇｉｃ部以外の部分は、レイアウト上は回路パターンが形成されていても、上述のようにチップの歩留りには影響せず、平均致命率がゼロとなる領域である。このため（式５）の右辺第三項は消去され、平均致命率予測モデルは以下の式で表される。
θ＊Ｓ＝θＳＲＡＭ＊ＳＳＲＡＭ＋θＬｏｇｉｃ＊ＳＬｏｇｉｃ ・・・（式６）
個々のゲートモジュールが形成されるトランジスタ形成層の回路パターン（Ｌ、ＦＧ）およびゲートモジュールを配線してＳＲＡＭを形成する下層の配線層の回路パターン（Ｍ１）では、ＳＲＡＭ部とＬｏｇｉｃ部のみが歩留りに影響し、それ以外の部分は歩留りに影響しない。このため、これらの回路パターン２０２２では、ＳＲＡＭ部とＬｏｇｉｃ部とのクリティカル面積の和のみで構築した（式６）で表される平均致命率予測モデルをそのまま用いることができる。従って、平均致命率算出処理部は、これらの回路パターン２０２２には、上記式（式６）を平均致命率予測モデル２０２３として格納する。なお、ＳＲＡＭ部の平均致命率θＳＲＡＭおよびＬｏｇｉｃ部の平均致命率θＬｏｇｉｃは、後述するＣＡＡ（Ｃｒｉｔｉｃａｌ Ａｒｅａ Ａｎａｌｙｓｉｓ）シミュレーションにより求められる。
一方、中間の配線層の回路パターン（Ｍ２）には、隣接する回路ブロック間を接続する配線や、上層からの電気信号を引き込む配線が形成される。このため、ＳＲＡＭ部とＬｏｇｉｃ部以外の部分も配線が施され、これが歩留りに影響する。従って、下層の配線層のようにＳＲＡＭ部とＬｏｇｉｃ部とのクリティカル面積の和のみで平均致命率予測モデル２０２３を導出することはできない。そこで、製品Ａと同様のプロセスで製造される製品群の中から、品種特徴量の異なる数品種（例えば、５品種程度）を選択して、それぞれ後述するＣＡＡシミュレーションを実施してチップ全体の平均致命率θを算出し、回帰分析を行うことによりＳＲＡＭ面積とＬｏｇｉｃ面積とを説明因子とする平均致命率予測モデル２０２３を導出する。
具体的には、選択した５品種の製品から得られたチップの平均致命率θとチップ面積Ｓとの積（＝出力Ｙに相当）と、選択した５品種の製品の品種特徴量の中のＳＲＡＭ部面積およびＬｏｇｉｃ面積（＝入力Ｘに相当）とから回帰分析によって、ＳＲＡＭ部面積とＬｏｇｉｃ部面積に対するモデル係数Ｃ１、Ｃ２および定数Ｃ３を算出する。
ここで、導出される平均致命率予測モデル２０２３を（式７）に示す。
θ＊Ｓ＝Ｃ１＊ＳＳＲＡＭ＋Ｃ２＊ＳＬｏｇｉｃ＋Ｃ３ ・・・（式７）
平均致命率算出処理部は、中間の配線層の回路パターン（Ｍ２）には、（式７）を平均致命率予測モデル２０２３として格納する。
ここで、製品Ａと同様のプロセスで製造されるファミリ製品の品種特徴量の分布の一例を図３２に示す。上記中間の配線層の回路パターンの平均致命率予測モデル２０２３を導出する場合、これらの製品群の中から所定数選択する。
また、上層の配線層の回路パターン（Ｍ３）は、チップ全体に配置された回路ブロック間の電気信号の受け渡しを行う配線を形成するためのものであり、配線長が長い。そこで、中間の配線層の場合と同様に、製品Ａと同様のプロセスで製造される製品群、すなわち、図３２に示した製品群の中から、品種特徴量の異なる複数種、例えば、代表５品種を選択して、それぞれ後述するＣＡＡシミュレーションを実施して、チップの平均致命率θを算出し、回帰分析を行うことにより配線面積ＳＬを説明因子とする平均致命率予測モデル２０２３を導出する。
具体的には、選択した５品種の製品からえられたチップの平均致命率θとチップ面積Ｓとの積（＝出力Ｙに相当）と、選択した５品種の製品の品種特徴量の中の配線面積（＝入力Ｘに相当）とから回帰分析によって、配線面積に対するモデル係数Ｃ４と定数Ｃ５とを算出する。
ここで、導出される平均致命率予測モデル２０２３を（式８）に示す。
θ＊Ｓ＝Ｃ４＊ＳＬ＋Ｃ５ ・・・（式８）
平均致命率算出処理部は、上層の配線層の回路パターン（Ｍ３）には、（式８）を平均致命率予測モデル２０２３として格納する。
以上のようにして平均致命率算出処理部は、各層の平均致命率予測モデル２０２３を生成し、平均致命率予測モデルデータベース２０２を完成させ、記憶装置２００に格納する。
上記において、平均致命率算出処理部は、チップ全体、ＳＲＡＭ部分、Ｌｏｇｉｃ部分を対象として、従来技術のクリティカルエリア法を用いたＣＡＡシミュレーションを実施してチップ全体の平均致命率θとＳＲＡＭ部分の平均致命率θＳＲＡＭとＬｏｇｉｃ部分の平均致命率θＬｏｇｉｃとをそれぞれ求めている。このＣＡＡシミュレーション、すなわち、クリティカルエリア法は、よく知られた方法であるため、ここで簡単にその手順を説明する。図３３は、クリティカルエリア法により平均致命率を求める手順を説明するための図である。
クリティカルエリア法は、回路パターンの設計レイアウトデータを入力として、欠陥の直径に対する不良率の曲線４１を作成するステップ（図３３（ａ））と、製造ラインでの検査結果を入力として欠陥の発生率の曲線（欠陥粒径分布曲線）４２を作成するか、もしくは数式により欠陥粒径分布曲線４２を作成するステップ（図３３（ｂ））とを有し、この二つの曲線４１、４２の積和から斜線部４３を求める（図３３（ｃ））ことで、平均致命率θを求める方法である。
図３３（ａ）の曲線４１は、欠陥の直径が大きくなるほど、回路パターンに不良（短絡や断線）が発生する確率が高くなることを示している。また、製造ラインで発生する欠陥は、発生率をＦ（ｘ）、欠陥の直径をｘとすると、
Ｆ（ｘ）＝（ｎ−１）・ｘ０ ｎ−１・ｘ−ｎ（ｎは粒径分布パラメータ）で表されることが知られている。図３３（ｂ）の曲線４２は、これに従ったものである。曲線４１と曲線４２との積を求め、この積を最小直径ｘ０から無限大まで積分した結果が図３３（ｃ）の斜線部４３の面積である。これにより、例えば、製品Ａの層ｃの致命的欠陥率θａを求めることができる。
ステップ１４１の処理後、平均致命率算出処理部は、品種特徴量取得処理部が先に取得した製品Ａのチップサイズ、ＳＲＡＭ部およびＬｏｇｉｃ部の占有率を用いて、ＳＲＡＭ部およびＬｏｇｉｃ部の面積を算出する。そしてメモリ２８に格納された層ｃ２０２１に対応付けられた回路パターン２０２２の平均致命率予測モデル２０２３に、得られたＳＲＡＭ部およびＬｏｇｉｃ部θＳＲＡＭとθＬｏｇｉｃとそれぞれの面積とを代入し、製品Ａの層ｃの平均致命率θＡを算出し、メモリ２８に格納する。製品Ｂについても、品種特徴量取得処理部が先に取得した製品Ｂの品種特徴量を用いて、同様に層ｃの平均致命率θＢを算出し、メモリ２８に格納する（ステップ１４２）。平均致命率予測データベースは、全ての平均致命率算出処理に使用することが可能であり、平均致命率予測モデル生成処理は、平均致命率算出処理の前に一度行えばよい。
次に、予測製品月別致命欠陥密度算出処理部が行う予測製品月別致命欠陥密度算出処理（図１９のステップ１８）について説明する。製品の致命欠陥密度は、層ｃの総欠陥密度Ｄ０Ｃと層ｃの平均致命率θ０とからＤ０Ｃ×θ０により求められる。図３４は、本実施形態の予測製品月別致命欠陥密度算出処理の処理フローである。
予測製品月別致命欠陥密度算出処理部は、製品Ａの月別致命欠陥密度管理テーブル２０４から製品Ａの層ｃの月別致命欠陥密度ＤＡＣを取得し、メモリ２８に格納する（ステップ１６１）。
ここで、製品Ｂの致命欠陥密度は、層ｃで発生する総欠陥密度をＤＯＣとすると、製品Ｂの層ｃの致命欠陥密度
＝ＤＯＣ＊θＢ
＝ＤＯＣ＊θＡ＊θＢ／θＡ
である。ここで、ＤＯＣ＊θＡは、製品Ａの月別致命欠陥密度ＤＡＣに相当し、製品Ｂの層ｃの致命欠陥密度
＝製品Ａの層ｃの致命欠陥密度*θＢ／θＡ
＝ＤＡＣ＊θＢ／θＡ
である。
予測製品月別致命欠陥密度算出処理部は、平均致命率算出処理部が算出した、製品Ｂの層ｃの平均致命率θＢと製品Ａの層ｃの平均致命率θＡとの比（θＢ／θＡ）と、製品Ａの層ｃの月別致命欠陥密度ＤＡＣとから、製品Ｂの層ｃの月別致命欠陥密度ＤＢＣを計算する。すなわち、ここでは、ＤＢＣ＝ＤＡＣ＊（θＢ／θＡ）を計算し、結果をメモリ２８に格納する（ステップ１６２）。
次に、着工来歴取得処理部が行う着工来歴取得処理（図１９のステップ１９）について説明する。図３５は、本実施形態の着工来歴取得処理の処理フローである。
上述のように、着工来歴取得処理部は、オペレータから歩留り予測対象製品ＢのロットＢ１の着工来歴の指定をデータ入力部２６を介して受け付け、これらをメモリ２８に格納する（ステップ１７１）。なお、着工来歴取得処理は、歩留り算出処理より前であれば、いつ行ってもよい。
次に、歩留り算出処理部が行う歩留り算出処理（図１９のステップ２０）について説明する。図３６は、本実施形態の歩留り算出処理の処理フローである。
歩留り算出処理部は、製品ＢのロットＢ１の層ｃの処理が実施された時期を着工来歴取得処理部で取得したトランジスタ形成層投入月または配線層投入月および電気検査予定月から判別する。そして、予測製品月別致命欠陥密度算出処理部が算出した製品Ｂの層ｃの月別致命欠陥密度から、判別した月の致命欠陥密度ＤＢＣを読み出し、メモリ２８に格納する（ステップ１８１）。
ここで、歩留り予測の対象となる層の処理が実施された次期の推定方法の一例を説明する。
歩留り予測の対象となる層がトランジスタ形成層に属する処理工程の場合、例えば、トランジスタ形成層投入月から２ヶ月でトランジスタ形成層の処理を終了すると仮定して推定して、決定する。図３６は、歩留り予測対象層がトランジスタ形成層に属する処理工程である場合の、入力された投入月から処理が実施された時期を推定し、製品Ｂの各層の月別致命欠陥密度を格納したテーブルから致命欠陥密度を取得する手順を説明するための図である。例えば、ここでは、層ａから層ｃがトランジスタ形成層に属するものとして、それぞれの層の処理時期の推定方法を説明する。本図において、トランジスタ形成層投入月が１月であった場合、トランジスタ形成層の処理は２ヶ月かかるため、層ａと層ｂと層ｃとの３層が１月から２月の間に処理されたものと判断できる。各層の処理は一定の速度でなされるものと仮定すると、層ａは１月、層ｂは１月から２月にかけて、層ｃは２月に処理されたものと推定できる。本図によれば、層ａの致命欠陥密度ＤＢａは０．０９１、層ｂの月別致命欠陥密度ＤＢｂは１月の月別致命欠陥密度と２月の致命欠陥密度との平均値で概算して０．０２７、層ｃの致命欠陥密度ＤＢｃ＝０．０５４となる。
また、歩留り予測の対象となる層が配線層に属する場合、配線層投入月と電気検査予定月との間に一定の速度で処理されると仮定して、歩留り予測対象層の処理時期を推定する。図３７は、歩留り予測対象層が配線層に属する処理工程である場合の、入力された投入月から処理が実施された時期を推定し、製品Ｂの各層の月別致命欠陥密度を格納したテーブルから致命欠陥密度を取得する手順を説明するための図である。例えば、ここでは、層ｄ〜層ｆが配線層に属するものとする。本図に示すように、配線層投入月が５月であって、電気検査予定月が７月である場合、層ｄから層ｆは５月から７月の３ヶ月間に処理されている。一定の速度で処理されているため、それぞれ、層ｄは５月、層ｅは６月、層ｆは７月に処理されたものと推定される。なお、この時、例えば、層ｆの致命欠陥密度を取得する場合、７月の致命欠陥密度が必要である。電気検査予定月である７月の致命欠陥密度はまだ取得されていないので、ここでは、７月の致命欠陥密度は６月の致命欠陥密度で代替する。
ステップ１８１の後、歩留り算出処理部は、ステップ１８１でメモリ２８に格納した致命欠陥密度ＤＢＣとチップ面積ＳＢとを用いて（式９）を計算し、ロットＢ１の層ｃにおける予測歩留りＹＢＣを
ＹＢＣ＝ｅｘｐ（−ＤＢＣ＊ＳＢ） ・・・（式９）
と算出し、パーセント表現にし、結果をメモリ２８に格納する（ステップ１８２）。ここで、チップ面積ＳＢは、品種特徴量管理テーブル２０１のチップサイズを用いて算出する。
例えば、ロットＢ１の層ｃが、図３７に示すように２月に処理されたものとすると、月別致命欠陥密度ＤＢＣは、０．０５４である。また、図２８の品種特徴量管理テーブル２０１によれば、製品Ｂのチップサイズは、１．６ｃｍである。従って、この例では、製品ＢのロットＢ１の層ｃの予測歩留りＹＢｃは、ＹＢｃ＝ｅｘｐ（−０．０５４＊１．６＊１．６）＝０．８７と計算される。従って、予測歩留りＹＢｃは８７％と計算され、メモリ２８に格納される。
その後、歩留り算出処理部は、メモリ２８に格納した歩留り予測結果ＹＢｃを読み出し、データ出力部２７を介して出力する（ステップ１８３）。
以上、ここでは製品Ｂの所定のロットＢ１の一つの層ｃの歩留りを予測する場合を例にあげて説明した。製品Ｂ全体の歩留りＹを予測するためには、各層の歩留りを同様の手順
で算出し、それらの積をとればよい。
なお、上記実施形態においては、各層の歩留りをそれぞれ求め、積をとることにより製品Ｂの全体の歩留りＹを求めているが、製品Ｂ全体の歩留りＹを求める手順はこれに限られない。製品Ｂを構成する各回路層ａ、層ｂ、層ｃ、層ｄ・・・について、それぞれ上記の実施形態と同様の手順で致命欠陥密度ＤＢａ、ＤＢｂ、ＤＢｃ、ＤＢｄ・・・を求め、
Ｙ＝ｅｘｐ（−（ＤＢａ＋ＤＢｂ＋ＤＢｃ＋ＤＢｄ・・・）×ＳＢ）を求めることにより、製品Ｂの全体の歩留りＹを算出することもできる。ここで、ＳＢは製品Ｂのチップ面積である。
図３９は、処理月を推定し、製品Ｂの各層の月別致命欠陥密度を格納したテーブルから致命欠陥密度を取得、算出する手順を説明するための図である。例えば、トランジスタ形成層投入月が１月であり、配線層投入月が５月であり、電気検査予定月が７月であるロットの場合、トランジスタ形成層（層ａ〜層ｃ）は２ヶ月で処理されたと仮定すると、各層の致命欠陥密度はＤＢａ＝０．０９１、ＤＢｂ＝（０．０２６＋０．０２８）／２＝０．
０２７、ＤＢｃ＝０．０５４と算出される。配線層（層ｄ〜層ｆ）の致命欠陥密度は、ＤＢｄ＝０．０３４、ＤＢｅ＝０．００８、ＤＢｆ＝０．００９とである。層ａ〜層ｆの致命欠陥密度の総和は０．２２３となり、この場合のロットの歩留りＹは５６％と算出される。
図４０に１８ロット分を対象に算出したトランジスタ形成層の致命欠陥密度の推移を層ごとに示す。層ａの致命欠陥密度が時期によって大きく変動していることがわかる。このため、主に層ａが原因で、トランジスタ形成層の致命欠陥密度に差が生じていると判断することができる。
図４１に１８ロット分の本実施形態の歩留り予測システムにより予測した最終歩留りの予測値と実測値とを比較した結果を示す。黒の四角を結んだ折れ線が予測値であり、白の四角を結んだ折れ線が実測値を示す。本図に示すように、欠陥に起因する機能不良だけではなく、特性不良によって歩留りが著しく低下している２ロットがあるが、他は良好な予測結果を得ている。このように、本実施形態では、層ごとの致命欠陥密度を算出することで各層で発生する欠陥の変動を反映させた歩留り予測が可能である。
本実施形態によれば、トランジスタ形成層の平均致命率算出において、品種特徴量を用いた平均致命率予測モデルを使用することで、配線されないゲートモジュールを考慮した平均致命率の算出を行うことができる。このため、特に、トランジスタ形成層における歩留り予測精度が向上する。トランジスタ形成層を作成した段階で精度の高い歩留りが予測できれば、そのマスタウエハを用いて作成する製品を選択することができる。すなわち、トランジスタ形成層の歩留りの良い製品を、配線層の平均致命率の高い、難しい製品に充てる、トランジスタ形成層の歩留りの低い製品を、配線層の平均致命率の低い、作成容易な製品に充てる、等である。
以上のように、本実施の形態の歩留り予測システムは、歩留り予測対象製品Ｂの平均致命率を品種特徴量から簡便に予測し、製造ラインの各層の致命欠陥密度の推移を反映させた製品Ｂの歩留りＹＢを予測することができ、製品Ｂの製造途中の歩留り予測を行うことができる。すなわち、ゲートアレイ製品のような基板上の既存の回路を利用して多品種少量生産される電子デバイスの製造途中に、所定の層の歩留りを精度良く予測することができる。製造途中の高精度の歩留り予測により、製造者は、その後の製造計画を容易に立てることができる。例えば、得られた歩留りが所望の歩留りよりも低い場合には、追加ロットの投入を製品の完成を待たずに行う、逆の場合は、配線層の異なる別の製品として製造する、などである。よって、追加ロットの投入を製品の完成を待たずに行うことにより、納期どおりに必要量を生産することができ、納期遅延を防止することができる。また、配線層の異なる別の製品として製造することにより、余剰品を作ることを避けることができ、低コストに製品Ｂを製造できる。すなわち、本実施形態によれば、製品の製造中に予測する歩留りの精度が向上するため、対象製品について、所望の歩留りを達成できる可能性が高まる。そして、所望の歩留りを達成する可能性が高まれば、製造に無駄が生じる可能性が低下するため、低コストで製品を製造できる可能性も高まる。
また、本実施形態によれば、上述のように、品種特徴量を用いて平均致命率を簡便に算
出するために、計算時間が短縮される。
以上説明したように、本実施形態によれば、回路層の製造プロセスの発生異物数を反映させたダイナミックな歩留り予測が可能であり、歩留り予測精度が向上する。
なお、上記の実施形態では、欠陥による致命確率を欠陥の直径でのみ判断しているが、これに限られない。例えば、回路パターンの電位を考慮した救済までを考慮した致命率算出結果に基づき、平均致命率予測モデルを導出してもよい。
本発明の一実施形態にかかる歩留り予測システムのシステム構成図である（実施例１）。 歩留り予測手順の概略を説明するための図である。 品種特徴量格納処理のフロー図である。 品種の例を示す図である。 品種特徴量管理テーブルの構成例を示す図である。 平均致命率格納処理のフロー図である。 機能ブロック平均致命率管理テーブルの構成例を示す図である。 クリティカルエリア法により平均致命率を求める手順を説明するための図である。 クリティカル面積算出処理のフロー図である。 平均致命率予測モデルデータベース生成処理のフロー図である。 平均致命率予測モデルデータベースの構成例を示す図である。 実績歩留り格納処理のフロー図である。 欠陥発生密度Ｄ０の算出処理のフロー図である。 実績歩留りの対数と対応する製品のクリティカル面積との散布図である。 致命欠陥数算出処理のフロー図である。 予測歩留り算出処理のフロー図である。 機能ブロック平均致命率管理テーブル作成処理のフロー図である。 本発明の実施形態の一実施形態にかかる歩留り予測システムのシステム構成図である（実施例２）。 歩留り予測手順の概略を説明するための図である。 歩留まり影響度算出の概略を説明するための図である。 歩留り影響度算出処理のフロー図である。 歩留り影響度管理テーブルの一例を示す図である。 月別平均欠陥数算出処理のフロー図である。 月別致命欠陥密度算出処理のフロー図である。 月別致命欠陥密度管理テーブルの一例を示す図である。 品種特徴量取得処理のフロー図である。 ゲートアレイ製品の設計レイアウトパターンの一例を示す図である。 品種特徴量管理テーブルの一例を示す図である。 平均致命率算出処理のフロー図である。 平均致命率予測モデル生成処理のフロー図である。 平均致命率予測モデルデータベースの一例を示す図である。 ファミリ製品の品種特徴量の分布の一例を示す図である。 クリティカルエリア法により平均致命率を求める手順を説明するための図である。 予測製品月別致命欠陥密度算出処理のフロー図である。 着工来歴取得処理のフロー図である。 歩留り算出処理のフロー図である。 致命欠陥密度を取得する手順を説明するための図である。 致命欠陥密度を取得する手順を説明するための図である。 致命欠陥密度を取得する手順を説明するための図である。 トランジスタ形成層の致命欠陥密度の推移を予測した例を示す図である。 最終歩留りの予測値と実測値とを比較した例を示す図である。
符号の説明
２０：歩留り予測システム、２１：欠陥検査装置、２２：ネットワーク、２３：電気検査装置、２４’：レイアウトデータベース、２４：ＣＡＤシステム、２５：演算装置、２６：データ入力部、２７：データ出力部、２８：メモリ、２００：記憶装置、２０１：品種特徴量管理テーブル、２０２：平均致命率予測モデルデータベース、２０３’：機能ブロック平均致命率管理テーブル、２０３：歩留り影響度管理テーブル、２０４’：実績歩留まりデータベース、２０４：月別致命欠陥密度管理テーブル、３２：ウエハ、３３：ＬＳＩチップ、３４：欠陥

Claims (10)

  1. 電子デバイスの製造歩留りを予測するための歩留り予測システムであって、
    製造ラインの欠陥発生数を算出する欠陥密度算出手段と、
    クリティカル面積を算出するクリティカル面積算出手段と、
    前記欠陥密度算出手段によって算出された製造ラインの欠陥密度と、前記クリティカル面積算出手段によって算出された前記電子デバイスのクリティカル面積とを用いて前記製造歩留りを算出する歩留り算出手段と、を備え、
    前記クリティカル面積算出手段は、前記電子デバイスを特徴づける因子である品種特徴量から平均致命率を算出する平均致命率予測モデルを用いることを特徴とする電子デバイスの歩留り予測システム。
  2. 請求項１記載の電子デバイスの歩留り予測システムにおいて、
    前記品種特徴量は、チップサイズ、周辺のＩ／Ｏ部を除いた内部領域サイズ、搭載マクロセル種類、搭載マクロセル数、ベーシックセル使用率、Ｉ／Ｏセル高さ、マスク面積率の少なくとも一つを含むことを特徴とする電子デバイスの歩留り予測システム。
  3. 電子デバイスの製造歩留りを予測するための歩留り予測方法であって、
    製造ラインの欠陥発生数を算出する欠陥密度算出ステップと、
    クリティカル面積を算出するクリティカル面積算出ステップと、
    前記欠陥密度算出手段によって算出された製造ラインの欠陥密度と、前記クリティカル面積算出手段によって算出された前記電子デバイスのクリティカル面積とを用いて前記製造歩留りを算出する歩留り算出ステップと、を備え、
    前記クリティカル面積算出ステップは、前記電子デバイスを特徴づける因子である品種特徴量を用いて平均致命率を算出する平均致命率予測モデルを用いることを特徴とする電子デバイスの歩留り予測方法。
  4. コンピュータを、
    製造ラインの欠陥発生数を算出する欠陥密度算出手段と、
    クリティカル面積を算出するクリティカル面積算出手段と、
    前記欠陥密度算出手段によって算出された製造ラインの欠陥密度と、前記クリティカル面積算出手段によって算出された前記電子デバイスのクリティカル面積とを用いて前記製造歩留りを算出する歩留り算出手段として機能させ、
    前記クリティカル面積算出手段は、前記電子デバイスを特徴づける因子である品種特徴量から平均致命率を算出する平均致命率予測モデルを用いることを特徴とするプログラム。
  5. 第１の電子デバイスの製造歩留りを予測するための電子デバイスの歩留り予測システムであって、
    前記第１の電子デバイスと材料及び積層構造が同じであって、配線パターンが異なる第２の電子デバイスについて、実測データを用いて、製造時に発生する欠陥のうち不良を発生させる欠陥の密度である致命欠陥密度を所定の時間単位で算出する致命欠陥密度算出手段と、
    製造時に発生する欠陥のうちの前記第１の電子デバイスを不良とする欠陥の割合を示す第１の平均致命率および前記第２の電子デバイスを不良とする欠陥の割合を示す第２の平均致命率をそれぞれ算出する平均致命率算出手段と、
    前記致命欠陥密度算出手段で算出した前記第２の電子デバイスの致命欠陥密度に、前記平均致命率算出手段において算出した前記第１の平均致命率と前記第２の平均致命率との比を乗算することにより前記第１の電子デバイスの致命欠陥密度を算出する致命欠陥密度読替手段と、
    歩留り予測対象製品の予測対象ロットの着工来歴に基づいて、歩留り対象ロットが処理された時期の致命欠陥密度を前記致命欠陥密度算出手段において所定の時間単位で算出して記録されている致命欠陥密度の中から選択し、前記選択した致命欠陥密度を用いて前記製造歩留りを算出する歩留り算出手段と、を備え、
    前記平均致命率算出手段は、前記第１の電子デバイスおよび前記第２の電子デバイスを特徴づける因子である品種特徴量を用いて平均致命率を算出する平均致命率予測モデルを用いること
    を特徴とする電子デバイスの歩留り予測システム。
  6. 請求項５記載の電子デバイスの歩留り予測システムにおいて、
    前記品種特徴量は、チップサイズ、機能ブロックの占有率、配線面積の占有率の少なくとも一つを含むこと
    を特徴とする電子デバイスの歩留り予測システム。
  7. 請求項５に記載の電子デバイスの歩留り予測システムにおいて、
    前記第１の電子デバイスは、複数の回路層を有し、
    前記第２の電子デバイスは、前記第１の電子デバイスの複数の回路層にそれぞれ対応する層を有し、
    前記第１の電子デバイスを構成する前記回路層および当該回路層に対応する前記第２の電子デバイスの回路層毎に、前記致命欠陥密度算出手段、前記平均致命率算出手段、前記致命欠陥密度読替手段、および、前記歩留り算出手段は、それぞれ前記第２の電子デバイスの致命欠陥密度、前記第１の平均致命率、前記第２の平均致命率、および、前記第１の電子デバイスの致命欠陥密度を算出し、
    前記歩留り算出手段は、
    前記着工来歴に基づいて、前期歩留り対象ロットが処理された時期の致命欠陥密度を、前記致命欠陥密度算出手段において算出され記録されている回路層毎の致命欠陥密度の中から選択し、前記選択した回路層毎の致命欠陥密度の和を用いて前記第１の電子デバイス全体の歩留りを求めること
    を特徴とする電子デバイスの歩留り予測システム。
  8. 第１の電子デバイスの製造歩留りを予測するための歩留り予測方法であって、
    前記第１の電子デバイスと材料及び積層構造が同じであって、配線パターンが異なる第２の電子デバイスについて、実測データを用いて、製造時に発生する欠陥のうち不良を発生させる欠陥の密度である致命欠陥密度を所定の時間単位で算出する致命欠陥密度算出ステップと、
    製造時に発生する欠陥のうちの前記第１の電子デバイスを不良とする欠陥の割合を示す第１の平均致命率および前記第２の電子デバイスを不良とする欠陥の割合を示す第２の平均致命率をそれぞれ算出する平均致命率算出ステップと、
    前記致命欠陥密度算出ステップで算出した前記第２の電子デバイスの致命欠陥密度に、前記平均致命率算出ステップにおいて算出した前記第１の平均致命率と前記第２の平均致命率との比を乗算することにより前記第１の電子デバイスの致命欠陥密度を算出する致命欠陥密度読替ステップと、
    歩留り予測対象製品の予測対象ロットの着工来歴に基づいて、歩留り対象ロットが処理
    された時期の致命欠陥密度を前記致命欠陥密度算出ステップにおいて所定の時間単位で算出して記録されている致命欠陥密度の中から選択し、前記選択した致命欠陥密度を用いて前記製造歩留りを算出する歩留り算出ステップと、を備え、
    前記平均致命率算出ステップでは、前記第１の電子デバイスおよび前記第２の電子デバイスを特徴づける因子である品種特徴量を用いて平均致命率を算出する平均致命率予測モデルを用いること
    を特徴とする電子デバイスの歩留り予測方法。
  9. 請求項８に記載の電子デバイスの歩留り予測方法において、
    前記第１の電子デバイスは、複数の回路層を有し、前記第２の電子デバイスは、前記第１の電子デバイスの複数の回路層にそれぞれ対応する層を有し、
    前記第１の電子デバイスを構成する前記回路層および当該回路層に対応する前記第２の電子デバイスの回路層毎に、前記致命欠陥密度算出ステップと、前記平均致命率算出ステップと、前記致命欠陥密度読替ステップと、を行って前記第１の電子デバイスの当該回路層の致命欠陥密度を算出し、前記算出した回路層毎の致命欠陥密度の和をとることにより、前記第１の電子デバイス全体の歩留りを求めること
    を特徴とする電子デバイスの歩留り予測方法。
  10. コンピュータを、
    製造歩留りを予測する対象である第１の電子デバイスと材料及び積層構造が同じであって、配線パターンが異なる第２の電子デバイスについて、実測データを用いて、製造時に発生する欠陥のうち不良を発生させる欠陥の密度である致命欠陥密度を所定の時間単位で算出する致命欠陥密度算出手段と、
    前記第１の電子デバイスおよび前記第２の電子デバイスを特徴づける因子である品種特徴量を用いた平均致命率予測モデルに従って、製造時に発生する欠陥のうちの前記第１の電子デバイスを不良とする欠陥の割合を示す第１の平均致命率および前記第２の電子デバイスを不良とする欠陥の割合を示す第２の平均致命率を、それぞれ算出する平均致命率算出手段と、
    前記致命欠陥密度算出手段で算出した前記第２の電子デバイスの致命欠陥密度に、前記平均致命率算出手段において算出した前記第１の平均致命率と前記第２の平均致命率との比を乗算することにより前記第１の電子デバイスの致命欠陥密度を算出する致命欠陥密度読替手段と、
    歩留り予測対象製品の予測対象ロットの着工来歴に基づいて、歩留り対象ロットが処理された時期の致命欠陥密度を前記致命欠陥密度読替手段において所定の時間単位で算出して記録されている致命欠陥密度の中から選択し、前記選択した致命欠陥密度を用いて前記製造歩留りを算出する歩留り算出手段と、として機能させるためのプログラム。
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