JP2005136113A - 検査データ解析プログラム - Google Patents

Abstract

【課題】 集積回路などの薄膜デバイスを形成する基板に発生する異物やパターン欠陥が、デバイスの良否に与える影響度を定量的に解析するプログラムを提供する。
【解決手段】 欠陥座標データをステップ１１で読み出し、電気検査データをステップ１２で読み出し、レイアウト図面をステップ１３で読み出す。次に、読み出した欠陥座標データとレイアウト図面を照らし合わせて、ステップ１４で不良の発生具合を予測し、ステップ１５で欠陥座標データを絞り込む。次に、ステップ１６で電気検査データの分類情報からチップを２グループに分ける。ステップ１７で、絞り込んだ欠陥座標データと、チップを２グループに分けた電気検査データを照らし合わせて、歩留り影響度を計算し、ステップ１８で結果を出力する。
【選択図】 図１

Description

本発明は、集積回路、液晶ディスプレイ、光デバイス、薄膜磁気ヘッドなどの薄膜デバイスの製造過程における検査データを解析するために実行するプログラムに関する。

薄膜デバイスの代表として、集積回路を例に以下説明する。

集積回路の製造では、暗視野検査装置や明視野検査装置で異物やパターン欠陥（以下、異物とパターン欠陥を総称して欠陥と呼ぶ）を検出した後、検出した個々の欠陥を解析する目的で、電子顕微鏡などを搭載した画像取得装置、例えばレビュー装置を用いて欠陥の画像を撮像して、画像を基に欠陥の分類を行う。

レビュー装置は、暗視野検査装置や明視野検査装置に比べて、個々の欠陥の位置を高分解能な画像として撮像するため、撮像に時間がかかる。そのため、レビュー装置では、検査装置で検出したすべての欠陥位置を撮像するのではなく、ウエハ面内での欠陥座標のサンプリングを行い、数箇所に限定して画像を撮像する。撮像された画像は、目視あるいはADC(Automatic Defect Classification)と呼ばれる自動化技術で欠陥の種類を分類する。

これら検査装置やレビュー装置の出力結果は、一般に、ローカルエリアネットワーク(LAN)を介して、検査実績データベース装置に格納される。

一方、製造の最終工程では、テスタ（電気検査装置）を用いて、ウエハ面内に形成した複数の集積回路のそれぞれが良品であるか不良品であるかを電気的に判定する。不良品は、一般に不良発生のパレート図を作成したり、不良原因を究明するために、断線不良、短絡不良、トランジスタの動作速度の遅延による不良など不良の種類で分類してテスタから出力される。このようなテスタの出力結果も、ローカルエリアネットワークを介して、検査実績データベース装置に格納される。

一般に、これら検査実績データベース装置に格納された検査データを解析して、歩留りを低下させる致命的な欠陥の発生源を絞り込む。そのために、検査工程別に歩留り影響度を算出する方法がある。例えば、特許文献１に記載の方法や非特許文献１に記載の方法などがある。

上記の方法は、多数のデータを用いて統計的に歩留り影響度を計算する技術である。そのため、上述したように、レビュー装置を用いてレビューし、分類した有益な情報も、欠陥座標の数箇所に対してサンプリングしたものでは、通常、データが少なく、有効な活用が難しい。そのため、レビュー結果ではなく、レビューする前の検査装置で検出したすべての欠陥データを活用せざるを得ない。しかし、非特許文献２に提言されているように、電気的に不良になる確率が少ない欠陥のデータを、予め何らかの方法で除外しなければ、歩留り影響度の解析精度は低い。

特開2000-223385号(米国特許 6539272号) Nemoto, Watanabe, Ono他の論文"A new systematic yield ramp methodology",IEEE/SEMI Advanced Semiconductor Manufacturing Conference and Workshop, 1999年 Ono, Iwata, Watanabeの論文"Accuracy of yield impact calculation based on kill ratio",IEEE/SEMI Advanced Semiconductor Manufacturing Conference and Workshop Proceedings, 2002年

そこで、本発明では、レビューする前の大量なデータを活用して、高精度に歩留り影響度を算出し、歩留り向上に有益な情報を出力する方法を提供する。

本発明は、欠陥をレビューすることなく、CAD(Computer Aided Design)ツールを用いて設計された回路レイアウト図面を活用し、回路レイアウト図面と、欠陥の座標や大きさとの関係から欠陥を分類する。また、テスタ（電気検査装置）の結果も、不良原因を基に分類する。最後にそれぞれの分類結果を対応づけて、歩留り向上に有効な情報を出力する。

具体的には、例えば、ウエハなどの被検査対象が有する異物ないしはパターン欠陥の座標と大きさの情報を有する欠陥座標データを読み込む手段と、該被検査対象が有する複数のチップを、チップ毎に電気的に良品ないしは複数種類の不良品に分類した情報を有する電気検査データを読み込む手段と、該チップに形成された回路のレイアウト図面を読み込む手段と、該欠陥座標データに含まれる異物ないしはパターン欠陥の座標と大きさの情報と、該レイアウト図面とを用いて、異物ないしはパターン欠陥毎に異物ないしはパターン欠陥が原因で電気的な不良が生じる確率を予測する手段と、該電気検査データが有する良品ないしは複数種類の不良品に分類した情報から、一つないしは複数の不良品チップを第１グループとし、良品チップと第１グループに属さない不良品チップを第２グループとする手段と、該予測結果と、該グループ分けした電気検査データを用いて、欠陥がデバイスの良否に与える影響度を解析する手段とを有するようなプログラムを提供する。

より具体的には、特許請求の範囲に記載の通りに構成したものである。

本発明によれば、ＬＳＩの回路レイアウト図面の情報や、テスタ（電気検査装置）の結果を良品と複数の不良品に分類した情報を活用し、欠陥がデバイスの良否に与える影響度（歩留り影響度や致命率）の解析精度を向上できる。特に、検査装置が検出した欠陥座標データから数箇所の座標をサンプリングして欠陥のレビューを行うといったことをしなくとも、断線、短絡、トランジスタ特性不良などが発生する影響度を精度よく計算できる。

以下、本発明の実施の形態を図面により説明する。

図２に、本発明のプログラムを実行する装置構成の一例を示す。暗視野検査装置や明視野検査装置などの欠陥検査装置２１、ＣＡＤツール２２、テスタ（電気検査装置）２３、データ解析ユニット３０が、ローカルエリアネットワーク２４を介して、接続され、データ伝送が行われる。データ解析ユニット３０は、ネットワークインターフェース３６を介して、ローカルエリアネットワーク２４に接続され、主記憶装置３１、制御・演算部３２、入力部３３、出力部３４、２次記憶装置３５を有するコンピュータである。２次記憶装置３５には、本発明のプログラムが格納されている。また、２次記憶装置３５には、レイアウト図面、欠陥座標データ、電気検査データなどの歩留り影響解析に必要なデータが格納されている。また、これらデータをネットワークインターフェースを介して、収集し、管理するプログラムが格納されている。レイアウト図面は、ＣＡＤツール２２からネットワークインターフェース３６を介して、データ解析ユニット３０に入力され、２次記憶装置３５に格納される。欠陥座標データは、欠陥検査装置２１からネットワークインターフェース３６を介して、データ解析ユニット３０に入力され、２次記憶装置３５に格納される。電気検査データは、テスタ２３からネットワークインターフェース３６を介して、データ解析ユニット３０に入力され、２次記憶装置３５に格納される。

図１は、本発明のプログラムの処理手順を示す一例である。まず、ステップ１１，１２で、指定したＬＳＩの品種名、ロット番号、ウエハ番号、検査工程、検査日時に対する欠陥座標データ、電気検査データを読み込む。次に、ステップ１３で、指定したＬＳＩの品種名、検査工程に対応する層のレイアウト図面を読み込む。ステップ１４では、ステップ１１で読み込んだ欠陥座標データと、ステップ１３で読み込んだレイアウト図面を照合して、欠陥によって生じる可能性がある不良を予測する。ステップ１５では、ステップ１４で予測した結果に基づいて、欠陥座標データから必要なデータだけを絞り込む。ステップ１６では、ステップ１２で読み込んだ電気検査データの分類情報に基づいて、電気検査データの各チップを２つのグループに分ける。ステップ１７では、ステップ１５で絞り込んだ欠陥座標データとステップ１６でグループ分けした電気検査データとを用いて、歩留り影響度を計算する。最後にステップ１８で、ステップ１７で計算した歩留り影響度を出力する。

次に、図３から図５に、ステップ１１で読み込んだ欠陥座標データの一例を示す。欠陥座標データとは、図３の４１に示すような個々の欠陥がウエハ上のどこに存在していたかがわかるデータである。例えば、４１の例では、欠陥の通し番号、欠陥の存在するウエハ面内のチップ（チップ列、チップ行）、チップ内の欠陥の座標（Ｘ，Ｙ）、欠陥の直径が記されている。図４は、図３の欠陥座標データをウエハマップ状に図示したものである。
円５１は、ウエハを表し、多数の四角い枠は、個々のＬＳＩのチップを表す。１０１から１１０の黒丸の打点は、欠陥の座標を表し、欠陥座標データ４１の欠陥の通し番号１から１０にそれぞれ対応している。図５は、図４のチップ列１、チップ行１の拡大図である。
四角い枠５２はＬＳＩのチップを表す。

次に、図６は、ステップ１２で読み込んだ電気検査データの一例である。例えば、４２の例では、ウエハ状にカンマ区切りで電気検査の結果が記されている。記号Ｇは、良品のチップを表し、記号１から記号４は、不良品のチップを表す。また、記号ハイフンは、その位置にチップが存在しないことを表す。記号１から記号４および記号Ｇは、テスタでの検査結果である。記号１は、不良原因が短絡、記号２は、不良原因が断線、記号３は、不良原因が他のＤＣ不良、記号４は、不良原因がＡＣ不良と言ったことを意味する。ＡＣ不良とは、トランジスタの動作速度の遅延などの不良を含んでいる。

次に、図７は、ステップ１３で読み込んだＬＳＩの回路レイアウト図面の一例である。
ＬＳＩのレイアウト図面は、露光装置で使用するマスクパターンを作成するための図面である。レイアウト図面は、実際にはＧＤＳ２と呼ばれる形式のデータや、ＧＤＳ２より多くの情報を含んだベクトルデータである場合が多い。レイアウト図面には、通常、ＬＳＩを形成する複数の層のマスクパターンを作成するための図面が登録されているが、本発明では、検査工程に対応する１層の図面、ないしは２，３層の合成図面を活用する。図７は、ＬＳＩの配線を形成する１つの層を図示したものである。四角い枠５２はＬＳＩのチップを表し、その一部を拡大したものが四角い枠５３であり、枠５３の内側に描かれたものが、配線のパターンの例である。

次に、図８は、ステップ１４で行う不良の予測方法の一例である。図８は、欠陥座標データの中の一つの欠陥座標とその大きさが、図７で示したレイアウト図面の拡大図５２の中央に位置したときに、短絡と断線がそれぞれがどの程度の確率で発生するのかをシミュレーションで予測する方法を示している。円１１１は、欠陥座標データを得るときの検査装置などの測定誤差の範囲であり、円１１１内でシミュレーションを行う。例えば、図８では、円１１１の内側にデータ解析ユニット３０で擬似的に１０個の座標をランダムに発生させる。ランダムではなく、中央に近いほど発生確率を上げてもよい。次に、発生させた座標を中心に、欠陥座標データに記されていた大きさをそれぞれの座標に与えた結果が、円１２０から１２９である。そのため、円１２０から１２９のそれぞれの大きさは、一つの欠陥座標に対するシミュレーションであるため、すべて同じ大きさである。これらの円が回路パターンと幾何学的に短絡や断線になる確率を計算する。この例では、短絡は、円１２１と円１２７で生じ、確率は１０分の２で、０．２となる。一方、断線は、円１２０で生じ、確率は１０分の１で、０．１となる。

次に、図９は、図８とは別の、ステップ１４で行う不良の予測方法の一例を示したものである。図８は、配線を形成する１つの層を対象としていたが、図９は、トランジスタを形成する１つの層を対象としている。四角い枠５４は、ＬＳＩチップのレイアウト図面の一部を拡大した図であり、黒で塗りつぶした四角１３１から１３６は、トランジスタが形成される位置を示している。円１１２は、図８と同様に欠陥座標データを得るときの測定誤差である。まず、円１１２の中心、すなわち、欠陥座標からもっとも近くにあるトランジスタの位置までの距離を計算する。次に、円１１２の半径からその距離を引き、その結果を円１１２の半径で割った商を、トランジスタ不良になる確率とする。もし、円１１２の内側に、一つもトランジスタが存在しない場合は、確率は０となる。

次に、図１０は、図８や図９で電気的な不良になる確率を計算した結果を、欠陥座標データ４１に追記した新たな欠陥座標データ４２である。図８に示した方法で計算した短絡が生じる予測確率と、断線が生じる予測確率、また、図９に示した方法で計算したトランジスタ不良になる予測確率が追記されている。

次に、図１１は、ステップ１５で欠陥座標データ４２から必要なデータを絞り込んだデータの一例を示す。欠陥座標データ４３の例では、トランジスタ不良になる予測確率が０．３以上の欠陥だけをその予測確率が大きい順に並べている。同様に、短絡になる予測確率や、断線になる予測確率に着目して、欠陥座標データを絞り込む場合もある。また、欠陥座標データ４３の例では、予測確率が０．３以上で絞り込んだが、０．３に限るものではない。

次に、図１２は、欠陥座標データ４３に記された個々の欠陥の座標を、図４と同様にウエハ状に打点したものである。これにより、欠陥座標データ４１から、トランジスタ不良になる確率が高い欠陥だけを自動的に選出することができた。

次に、図１３は、ステップ１２で読み込んだ電気検査データ６１を、ステップ１６で２グループに分類した一例である。ステップ１５で、欠陥座標データの絞込みをトランジスタ不良に着目した。そこで、ステップ１６では、電気検査データ６１から、トランジスタ不良に関連するＡＣ不良（記号４）のチップを「Ｂ」、良品とＡＣ不良以外のチップ（記号Ｇと記号１と記号２と記号３）を「Ｇ」として、グループを分ける。その結果が６２である。

次に、図１４は、ステップ１５で絞り込んだ欠陥座標データ４３と、ステップ１６でグループ分けした電気検査データを、ウエハの同じ場所にあるチップ同士をつき合わせて、作成した２元表である。図１２の欠陥座標の打点と、図１３の電気検査データを用いて、２元表の作成方法を示す。この例では、ウエハには、４４個のチップが存在する。それを、電気検査データ６２で「Ｇ」のチップで、欠陥の打点があるチップを数える。そうすると、欠陥の打点１０３，１０６，１１０が存在するチップがその対象となり、３個となり、それをＧＤとする。次に、電気検査データ６２で「Ｂ」のチップで、欠陥の打点があるチップを数える。そうすると、欠陥の打点１０１，１０７，１０９が存在するチップがその対象となり、３個となり、それをＢＤとする。次に、電気検査データ６２で「Ｇ」のチップで、欠陥の打点がないチップを数えると、３６個となり、それをＧＮＤとする。電気検査データ６２で「Ｂ」のチップで、欠陥の打点がないチップを数えると、２個となり、それをＢＮＤとする。この２元表をもとに、ステップ１７で、数１で致命率ＫＲ、さらに数２で歩留り影響度ＹＩを計算できる。

この式にＧＤ＝３、ＢＤ＝３、ＧＮＤ＝３６、ＢＮＤ＝２を代入すると、致命率ＫＲは、０．５２８となり、歩留り影響度ＹＩは、０．０７となる。すなわち、トランジスタ不良で７％の歩留り低下を、例で示した欠陥座標データで起こしていることがわかる。

以上、説明したことを、検査工程ごと、不良の種類ごとに計算することで、重点的に対策すべき工程や、重点的に対策すべき不良を絞り込むことができる。

上述した最良の形態では、半導体集積回路の製造での実施形態を示した。しかし、半導体集積回路の製造にはなく、例えば、液晶ディスプレイの基板の製造、磁気ディスクや光ディスクなどのデータ読取用ヘッドの製造、光通信用モジュールのコネクタの製造など幅広い製品の製造に活用することができる。

本発明の検査データ解析処理フローの一例である。 ハードウェアの構成を示すブロック図の一例である。 欠陥座標データの一例である。 図３の欠陥座標データをウエハ状に図示した一例である。 図４のチップ列１チップ行１の拡大図である。 電気検査データの一例である。 配線層の回路レイアウト図面の一例である。 断線や短絡の不良確率の予測方法を示す図である。 トランジスタ不良の不良確率の予測方法を示す図である。 欠陥座標データの一例である。 欠陥座標データを絞り込んだ一例である。 図１１の欠陥座標データのウエハ状に図示した一例である。 チップを２グループに分けた電気検査データの一例である。 ２元表の一例である。

符号の説明

１１…欠陥座標データ読出し処理、１２…分類情報つきの電気検査データ読出し処理、１３…レイアウト図面読出し処理、１４…欠陥座標データとレイアウト図面を用いた不良予測処理、１５…予測処理結果から欠陥座標データの絞込み処理、１６…電気検査データの分類情報からチップの２グループ分け処理、１７…歩留り影響度の計算処理、１８…歩留り影響度の出力処理、２１…欠陥検査装置、２２…ＣＡＤツール、２３…テスタ、２４…ローカルエリアネットワーク、３０…データ解析ユニット、３１…主記憶装置、３２…制御・演算部、３３…入力部、３４…出力部、３５…２次記憶装置、３６…ネットワークインタフェース、４１〜４３…欠陥座標データ、５１…ウエハ、５２…チップ、５３、５４…レイアウト図面の拡大図、６１、６２…電気検査データ、１０１〜１１０…欠陥座標の打点、１１１、１１２…シミュレーション範囲、１２０〜１２９…モンテカルロシミュレーションで擬似的に発生させた円図形、１３１〜１３６…トランジスタの配置。

Claims (6)

1. 被検査対象が有する異物ないしはパターン欠陥の座標と大きさの情報を有する欠陥座標データを読み込む手段と、
   該被検査対象が有する複数のチップを、チップ毎に電気的に良品ないしは複数種類の不良品に分類した情報を有する電気検査データを読み込む手段と、
   該チップに形成された回路のレイアウト図面を読み込む手段と、
   該欠陥座標データに含まれる異物ないしはパターン欠陥の座標と大きさの情報と、該レイアウト図面とを用いて、異物ないしはパターン欠陥毎に、異物ないしはパターン欠陥が原因で電気的な不良が生じる確率を予測する手段と、
   該電気検査データが有する良品ないしは複数種類の不良品に分類した情報から、一つないしは複数の不良品チップを第１グループとし、良品チップと第１グループに属さない不良品チップを第２グループとする手段と、
   該予測結果と、該グループ分けした電気検査データを用いて、欠陥がデバイスの良否に与える影響度を解析する手段と
   を有することを特徴とする検査データ解析プログラム。
2. 前記の不良が生じる確率を予測する手段として、
   前記欠陥座標データが有する個々の欠陥の座標と大きさと、前記レイアウト図面が有する回路情報の位置関係から、幾何学的に不良が生じる確率を予測することを特徴とする請求項１記載の検査データ解析プログラム。
3. 前記の幾何学的に不良が生じる確率を予測する方法として、前記欠陥座標データが有する個々の欠陥の座標の測定誤差に基づいた範囲で、シミュレーションを行い、不良が生じる確率を予測することを特徴とする請求項２記載の検査データ解析プログラム。
4. 前記の欠陥がデバイスの良否に与える影響度を解析する方法として、前記欠陥座標データが有する個々の欠陥の座標が存在するチップと存在しないチップ、ならびに前記グループ分けした電気検査データで第１グループのチップと第２グループのチップの情報を用いて、欠陥が存在することによる致命率を計算することを特徴とする請求項１記載の検査データ解析プログラム。
5. 被検査対象が有する異物ないしはパターン欠陥の座標と大きさの情報を有する欠陥座標データを読み込む手段と、
   該被検査対象が有する複数のチップを、チップ毎に電気的に良品ないしは複数種類の不良品に分類した情報を有する電気検査データを読み込む手段と、
   該電気検査データが有する良品ないしは複数種類の不良品に分類した情報から、一つないしは複数の不良品チップを第１グループとし、良品チップと第１グループに属さない不良品チップを第２グループとする手段と、
   該欠陥座標データと、該グループ分けした電気検査データを用いて、欠陥がデバイスの良否に与える影響度を解析する手段と
   を有することを特徴とする検査データ解析プログラム。
6. 前記の欠陥がデバイスの良否に与える影響度を解析する方法として、前記欠陥座標データが有する個々の欠陥の座標が存在するチップと存在しないチップ、ならびに前記グループ分けした電気検査データで第１グループのチップと第２グループのチップの情報を用いて、欠陥が存在することによる致命率を計算することを特徴とする請求項５記載の検査データ解析プログラム。
   

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