JP4357083B2 - デルタシグマモジュレータおよびadコンバータ - Google Patents
デルタシグマモジュレータおよびadコンバータ Download PDFInfo
- Publication number
- JP4357083B2 JP4357083B2 JP2000164683A JP2000164683A JP4357083B2 JP 4357083 B2 JP4357083 B2 JP 4357083B2 JP 2000164683 A JP2000164683 A JP 2000164683A JP 2000164683 A JP2000164683 A JP 2000164683A JP 4357083 B2 JP4357083 B2 JP 4357083B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- input
- quantized
- analog signal
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/458—Analogue/digital converters using delta-sigma modulation as an intermediate step
- H03M3/46—Analogue/digital converters using delta-sigma modulation as an intermediate step using a combination of at least one delta-sigma modulator in series with at least one analogue/digital converter of a different type
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の属する技術分野】
この発明は1ビット量子化器を用いたデルタシグマモジュレータ(以下、ΔΣモジュレータと略記する)およびアナログ信号をデジタル信号に変換するADコンバータに係り、特に、上記1ビット量子化器を含むフィードバックループにおいて入力アナログ信号を量子化しつつも、マルチビット量子化器を含むフィードバックループを用いて当該量子化を行った場合の理論値と同等の低い量子化ノイズを得ることができるΔΣモジュレータおよびADコンバータの改良に関するものである。
【0002】
【従来の技術】
従来、この種のΔΣモジュレータは特開平4−229722号公報や特開平11−308110号公報に開示されている。図6は従来のΔΣモジュレータの構成を示すブロック図である。図において、24は入力端子、25は初段減算器、26は初段積分器、27は最終段減算器、28は最終段積分器、29は1ビット量子化器、30は出力端子、31は1ビットDA変換器、32は遅延素子である。
【0003】
次に動作について説明する。
入力端子24に入力アナログ信号が入力されると、当該入力アナログ信号は、初段減算器25、初段積分器26、最終段減算器27、最終段積分器28を通って1ビット量子化器29に入力される。このとき、当該入力アナログ信号が入力される前において入力端子24に何も入力されていない場合には、初段減算器25は入力された入力アナログ信号をそのまま出力し、最終段減算器27は初段積分器26から入力された入力アナログ信号の1次積分値をそのまま出力する。従って、最終段積分器28からは入力アナログ信号の2次積分値が出力されることになる。1ビット量子化器29は、それに入力されたアナログ信号と所定の閾値とを比較し、当該閾値以上である場合には1ビットデジタル値「1」を出力し、当該閾値よりも低い場合には1ビットデジタル値「0」を出力する。
【0004】
1ビットDA変換器31はこの1ビット量子化器29から出力された1ビットデジタル値に応じて、当該デジタル値が「1」である場合には上記閾値レベルの量子化アナログ信号を出力し、当該デジタル値が「0」である場合には上記閾値レベルの量子化アナログ信号を出力する。また、遅延素子32はこの量子化アナログ信号をこの1ビット量子化器29の1サンプル時間だけ遅延させ、初段減算器25および最終段減算器27はそれぞれの入力からこの量子化アナログ信号を減算した値を出力することになる。
【0005】
そして、このようなΔΣモジュレータでは、1ビット量子化器29が入力アナログ信号を量子化し、これをデジタル信号値として出力しているので、1ビット量子化器29における閾値レベルと入力アナログ信号とのレベル差などに応じた量子化誤差が必ず発生する。
【0006】
そこで、図7に示すように1ビット量子化器29を多ビット量子化器33に置き換えることで量子化誤差を理論的には減少させることができることが知られている。図において、33は多ビット量子化器、34は多ビットDA変換器である。しかしながら、このように量子化器自体を多ビット化した場合、1ビットDA変換器31も多ビットDA変換器34に置き換える必要があり、この多ビットDA変換器34における単位要素回路ばらつき(Em_dac)が発生し、現実的には理論値ほどには量子化誤差を減少させることができない。
【0007】
図8は量子化器自体を多ビット化した場合の理論値と同等の量子化誤差削減効果を備える従来のΔΣモジュレータの構成を示すブロック図である。図において、35は多ビット量子化器、36は微分器、37は微分積分器、38は加算器である。
【0008】
そして、多ビット量子化器35は1ビットDA変換器31の量子化アナログ信号を量子化し、微分器36はこの多ビット量子化器35の出力を2次微分する。また、微分積分器37は量子化デジタル信号に対して所定の微分積分処理を行い、加算器38はこの微分積分器37の出力に微分器36の出力を加算して出力端子30からデジタル信号を出力する。
【0009】
【発明が解決しようとする課題】
従来のΔΣモジュレータでは、確かに、フィードバックループにおいて1ビット量子化器29を用いるとともに、量子化アナログ信号を更に多ビット量子化器35で量子化し、これを上記1ビット量子化器29から出力される量子化デジタル信号に加算しているので、確かに、マルチビット量子化器を含むフィードバックループを用いて当該量子化を行った場合の理論値と同等の低い量子化ノイズを得ることができる。
【0010】
しかしながら、この加算処理のために、1ビット量子化器29と加算器38との間および多ビット量子化器35と加算器38との間に微分積分回路37や微分器36などの各種の回路を追加配設する必要があり、これによって回路規模は増加してしまうなどの課題があった。
【0011】
この発明は上記のような課題を解決するためになされたもので、1ビット量子化器を含むフィードバックループにおいて入力アナログ信号を量子化しつつも、マルチビット量子化器を含むフィードバックループを用いて当該量子化を行った場合の理論値と同等の低い量子化ノイズを得ることができ、しかも、従来のものよりも少ない回路規模において実現することができるΔΣモジュレータおよびADコンバータを得ることを目的とする。
【0012】
【課題を解決するための手段】
この発明に係るΔΣモジュレータは、入力アナログ信号が入力される入力端子と、出力デジタル信号を出力する出力端子と、上記入力端子と出力端子との間の信号経路に配設され、アナログ信号を量子化して量子化デジタル信号を出力する1ビット量子化器と、当該量子化デジタル信号を量子化アナログ信号に変換する1ビットDA変換器と、1組または複数組の減算器とその出力を積分する積分器とが1段にあるいは多段に接続され、初段の減算器は上記入力アナログ信号から量子化アナログ信号を減算し、2段目以降の減算器は前段の積分器の出力信号から量子化アナログ信号を減算し、最終段の積分器の出力信号を上記1ビット量子化器へ出力する入力積分回路列と、1ビットDA変換器から入力積分回路列までの量子化アナログ信号の信号経路に配設された遅延素子とを備えるデルタシグマモジュレータにおいて、上記1ビット量子化器に入力されるアナログ信号から上記量子化アナログ信号を減算する第二減算器と、当該第二減算器のアナログ出力を量子化して量子化第二デジタル信号を出力する多ビット量子化器と、当該多ビット量子化器の出力を上記入力積分回路列の段数と同次元だけ微分する微分器と、上記量子化デジタル信号に当該微分器の出力を加算して出力する加算器とを備えるものである。
【0013】
この発明に係るΔΣモジュレータは、入力アナログ信号が入力される入力端子と、出力デジタル信号を出力する出力端子と、上記入力端子と出力端子との間の信号経路に配設され、アナログ信号を量子化して量子化デジタル信号を出力する1ビット量子化器と、当該量子化デジタル信号を量子化アナログ信号に変換する1ビットDA変換器と、1組または複数組の減算器とその出力を積分する積分器とが1段にあるいは多段に接続され、初段の減算器は上記入力アナログ信号から量子化アナログ信号を減算し、2段目以降の減算器は前段の積分器の出力信号から量子化アナログ信号を減算し、最終段の積分器の出力信号を上記1ビット量子化器へ出力する入力積分回路列と、1ビットDA変換器から入力積分回路列までの量子化アナログ信号の信号経路に配設された遅延素子とを備えるデルタシグマモジュレータにおいて、上記最終段の積分器から出力されるアナログ信号から当該最終段の前段の積分器から出力されるアナログ信号を減算する第二減算器と、当該第二減算器のアナログ出力を量子化して量子化第二デジタル信号を出力する多ビット量子化器と、当該多ビット量子化器の出力を上記入力積分回路列の段数と同次元だけ微分する微分器と、上記量子化デジタル信号を遅延させる第二遅延素子と、当該第二遅延素子の出力に上記微分器の出力を加算して出力する加算器とを備えるものである。
【0014】
この発明に係るADコンバータは、上記デルタシグマモジュレータと、上記デルタシグマモジュレータから出力されるデジタル信号が入力されるデジタルフィルタとを備えるものである。
【0015】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態1.
図1はこの発明の実施の形態1によるΔΣモジュレータを示すブロック図である。図において、1は入力アナログ信号が入力される入力端子、2は出力デジタル信号を出力する出力端子、3は入力端子1と出力端子2との間の信号経路に配設され、アナログ信号を量子化して量子化デジタル信号を出力する1ビット量子化器、4は量子化デジタル信号を量子化アナログ信号に変換する1ビットDA変換器、5は入力アナログ信号から量子化アナログ信号を減算する初段減算器(減算器)、6は初段減算器5の出力を積分する初段積分器(積分器)、7は初段積分器6の出力信号から量子化アナログ信号を減算する最終段減算器(減算器)、8は最終段減算器7の出力を積分して1ビット量子化器3へ出力する最終段積分器(積分器)、9は初段減算器5や最終段減算器7と1ビットDA変換器4との間に設けられた遅延素子である。
【0016】
10は1ビット量子化器3に入力されるアナログ信号から1ビットDA変換器4の出力信号を減算する第二減算器、11は第二減算器10のアナログ出力を量子化して量子化第二デジタル信号を出力する多ビット量子化器、12は多ビット量子化器11の出力を上記2次元だけ微分する微分器、13は量子化デジタル信号に微分器12の出力を加算して出力する加算器である。
【0017】
次に動作について説明する。
入力端子1に入力アナログ信号が入力されると、当該入力アナログ信号は、初段減算器5、初段積分器6、最終段減算器7、最終段積分器8を通って1ビット量子化器3に入力される。このとき、当該入力アナログ信号が入力される前において入力端子1に何も入力されていない場合には、初段減算器5は入力された入力アナログ信号をそのまま出力し、最終段減算器7は初段積分器6から入力された入力アナログ信号の1次積分値をそのまま出力する。従って、最終段積分器8からは入力アナログ信号の2次積分値が出力されることになる。1ビット量子化器3は、それに入力されたアナログ信号と所定の閾値とを比較し、当該閾値以上である場合には1ビットデジタル値「1」を出力し、当該閾値よりも低い場合には1ビットデジタル値「0」を出力する。
【0018】
1ビットDA変換器4はこの1ビット量子化器3から出力された1ビットデジタル値に応じて、当該デジタル値が「1」である場合には上記閾値レベルの量子化アナログ信号を出力し、当該デジタル値が「0」である場合にはレベルの無い量子化アナログ信号を出力する。また、遅延素子9はこの量子化アナログ信号をこの1ビット量子化器3の1サンプル時間だけ遅延させ、初段減算器5および最終段減算器7はそれぞれの入力からこの量子化アナログ信号を減算した値を出力することになる。
【0019】
このように1ビット量子化器3を用いたフィードバックループは、基本的に、入力アナログ信号から量子化アナログ信号を減算し、その残りを更に量子化する処理を繰り返し実行することになる。従って、この1ビット量子化器3からは基本的に、入力アナログ信号を2次積分した波形における増加変化が大きいほど「1」の発生密度が高くなり、入力アナログ信号を2次積分した波形における減少変化が大きいほど「0」の発生密度が高くなるビット列が出力されることになる。つまり、入力アナログ信号における加速度の増加率が高くなればなるほど「1」の発生密度が高くなり、加速度の減少率が高くなればなるほど「0」の発生密度が高くなるビット列が出力されることになる。
【0020】
次に、第二減算器10は、1ビット量子化器3に入力されるアナログ信号から1ビットDA変換器4の出力信号を減算する。これは最終段積分器8から出力されるアナログ信号と量子化アナログ信号との差、つまり量子化誤差を演算するものである。多ビット量子化器11は、この量子化誤差を量子化して多ビットの量子化第二デジタル信号を出力し、微分器12はこの量子化第二デジタル信号を2次微分し、加算器13はこの2次微分された量子化第二デジタル信号を上記量子化デジタル信号に加算する。そして、この処理は、量子化誤差が急激に増加したらこれを検出して加算器のビット演算処理により補正するものである。
【0021】
以上のように、この実施の形態1によれば、1ビット量子化器3に入力されるアナログ信号から上記量子化アナログ信号を減算する第二減算器10と、当該第二減算器10のアナログ出力を量子化して量子化第二デジタル信号を出力する多ビット量子化器11と、当該多ビット量子化器11の出力を上記入力積分回路列5,・・・,8の段数と同次元(=2)だけ微分する微分器12と、上記量子化デジタル信号に当該微分器12の出力を加算して出力する加算器13とを備えるので、1ビット量子化器3と加算器13との間に回路が不要となり、しかも、多ビット量子化器11と加算器13との間には入力積分回路列5,・・・,8の段数(=2)と同次元だけ微分する微分器12を設けているので従来のものよりも回路規模を削減することができる効果がある。
【0022】
しかも、従来と同様に、1ビット量子化器3を含むフィードバックループにおいて入力アナログ信号を量子化し、しかも、多ビット量子化器11を含むフィードバックループを用いて当該量子化を行った場合の理論値と同等の低い量子化ノイズを得ることができる効果がある。
【0023】
次に、この実施の形態1によるΔΣモジュレータの性能について説明する。入力アナログ信号をX、微分演算子をZ−1、1ビット量子化器3に入力される値をVm、1ビット量子化器3における量子化誤差をE1、1ビット量子化器3から出力される量子化デジタル値をY1、1ビットDA変換器4の出力をDAout、多ビット量子化器11から出力されるデジタル値をY2、加算器13から出力される値をYとした場合、N次(=積分器6,8の個数)モジュレータの基本式より下記式1が成立するとともに、「Y1≒DAout=Vm+E1」なので式2が成立する。そして、ΔΣモジュレータの出力Yは下記式3となり、これはΔΣループ内に2ビット量子化器を用いた場合と同じ式であり、これと同等の低雑音特性であることを意味する。
【0024】
Y1 = X+(1−Z−1)2E1 ・・・式1
Y2 = −E1+Em ・・・式2
Y =Y1+Y2(1−Z−1)2
=X+(1−Z−1)2E1−(1−Z−1)2E1
+(1−Z−1)2Em
=X+(1−Z−1)2Em ・・・式3
【0025】
実施の形態2.
図2はこの発明の実施の形態2によるΔΣモジュレータを示すブロック図である。同図のΔΣモジュレータは、初段積分器6と最終段減算器7との間に更に減算器と積分器とが追加されてその減算器や積分器の総数がN個となったΔΣモジュレータである。図において、14は第二段減算器(減算器)、15は多ビット量子化器11の出力をN次元だけ微分する微分器である。これ以外の構成は実施の形態1と同様であり説明を省略する。
【0026】
次に動作について説明する。
入力端子1に入力された入力アナログ信号は初段減算器5から最終段積分器8までのN個の減算器5,14,・・・,7およびN個の積分器6,・・・,8を通って1ビット量子化器3に入力される。このとき、当該入力アナログ信号が入力される前において入力端子1に何も入力されていない場合には、各減算器5,14,・・・,7はその入力をそのまま出力し、量子化アナログ信号が入力されている場合にはそれを入力から減算して出力する。従って、1ビット量子化器3からは基本的に、入力アナログ信号をN次積分した波形における増加変化が大きいほど「1」の発生密度が高くなり、入力アナログ信号をN次積分した波形における減少変化が大きいほど「0」の発生密度が高くなるビット列が出力されることになる。
【0027】
次に、多ビット量子化器11から多ビットの量子化第二デジタル信号が出力されると、微分器15はこの量子化第二デジタル信号をN次微分し、加算器13はこのN次微分された量子化第二デジタル信号を1ビット量子化器3から出力される量子化デジタル信号に加算する。そして、この処理は、量子化誤差が急激に増加したらこれを検出して加算器13のビット演算処理により補正するものである。これ以外の動作は実施の形態1と同様であり説明を省略する。
【0028】
以上のように、この実施の形態2によれば、実施の形態1と同様に1ビット量子化器3と加算器13との間に回路が不要となり、しかも、多ビット量子化器11と加算器13との間には入力積分回路列5,・・・,8の段数(=N)と同次元だけ微分する微分器15を設けているので従来のものよりも回路規模を削減することができる効果がある。
【0029】
しかも、従来と同様に、1ビット量子化器3を含むフィードバックループにおいて入力アナログ信号を量子化し、しかも、マルチビット量子化器を含むフィードバックループを用いて当該量子化を行った場合の理論値と同等の低い量子化ノイズを得ることができる効果がある。
【0030】
なお、実施の形態1の式1〜3は下記式4〜6のように拡張できる。そして、これはΔΣループ内にNビット量子化器を用いた場合と同じ式であり、これと同等の低雑音特性であることを意味する。また、同式でも明らかなように、N=1であっても当然にこの実施の形態2の効果を得ることができる。
【0031】
Y1 = X+(1−Z−1)nE1 ・・・式4
Y2 = −E1+Em ・・・式5
Y =Y1+Y2(1−Z−1)n
=X+(1−Z−1)nE1−(1−Z−1)nE1
+(1−Z−1)nEm
=X+(1−Z−1)nEm ・・・式6
【0032】
実施の形態3.
図3はこの発明の実施の形態3によるΔΣモジュレータを示すブロック図である。図において、16は1ビット量子化器3に入力されるアナログ信号から最終段減算器7に入力される信号を減算し、これを多ビット量子化器11へ出力する第二減算器、17は1ビット量子化器3と加算器13との間に設けられた第二遅延素子である。この第二遅延素子17は遅延素子9と同じだけ信号を遅延させるものである。これ以外の構成は実施の形態1と同様であり説明を省略する。
【0033】
次に動作について説明する。
第二減算器16は、1ビット量子化器3に入力されるアナログ信号から最終段減算器7に入力される信号を減算し、これを多ビット量子化器11へ出力する。多ビット量子化器11は、この量子化誤差を量子化して多ビットの量子化第二デジタル信号を出力し、微分器12はこの量子化第二デジタル信号を2次微分し、加算器13は、第二遅延素子17にて遅延された量子化デジタル信号にこの2次微分された量子化第二デジタル信号を加算する。
【0034】
最終段減算器7に入力される信号をVint(1)、1ビット量子化器3に入力されるアナログ信号をVint(2)とした場合、下記式7から9が成立し、更に「Y−Vint(2)=E1」からすれば下記式10が成立する。他方で式11が成立するので、1ビット量子化器3側から加算器13に入力される信号を「Z−1Y1」とすると下記式12となる。これは、ΔΣループ内に2ビット量子化器を用いた場合と同じ式であり、これと同等の低雑音特性であることを意味する。これ以外の動作は実施の形態1と同様であり説明を省略する。
【0035】
Vint(1) =(X−Z−1y)/(1−Z−1) ・・・式7
Vint(2) =(Vint(1)−Z−1y)
/(1−Z−1) ・・・式8
Vint(2)−Vint(1)
=Z−1(Vint(2)−Y) ・・・式9
Vint(2)−Vint(1) =−Z−1E1 ・・・式10
Y2 = −Z−1E1+Em ・・・式11
Y = Z−1Y1+(1−Z−1)2Y2
= Z−1X+(1−Z−1)2Em ・・・式12
【0036】
以上のように、この実施の形態3によれば、最終段積分器8から出力されるアナログ信号から当該最終段の前段の積分器6から出力されるアナログ信号を減算する第二減算器16と、当該第二減算器16のアナログ出力を量子化して量子化第二デジタル信号を出力する多ビット量子化器11と、当該多ビット量子化器11の出力を上記入力積分回路列5,・・・,8の段数と同次元だけ微分する微分器12と、上記量子化デジタル信号を遅延させる第二遅延素子17と、当該遅延素子12の出力に上記第二遅延素子17の出力を加算して出力する加算器13とを備えるので、1ビット量子化器3と加算器13との間には量子化デジタル信号を遅延させる第二遅延素子17のみを設ければ良く、しかも、多ビット量子化器11と加算器13との間には入力積分回路列5,・・・,8の段数と同次元だけ微分する微分器12を設ければよく、従来のものよりも回路規模を削減することができる効果がある。
【0037】
しかも、従来と同様に、1ビット量子化器3を含むフィードバックループにおいて入力アナログ信号を量子化し、しかも、マルチビット量子化器を含むフィードバックループを用いて当該量子化を行った場合の理論値と同等の低い量子化ノイズを得ることができる効果がある。
【0038】
実施の形態4.
図4はこの発明の実施の形態4によるΔΣモジュレータを示すブロック図である。図において、18は最終段減算器(減算器)、19は最終段減算器18へ信号を出力する最終前段積分器(積分器)である。これ以外の構成は実施の形態2および図3と同様であり説明を省略する。
【0039】
次に動作について説明する。
第二減算器16は、1ビット量子化器3に入力されるアナログ信号から最終段減算器18に入力される信号を減算し、これを多ビット量子化器11へ出力する。多ビット量子化器11は、この量子化誤差を量子化して多ビットの量子化第二デジタル信号を出力し、微分器15はこの量子化第二デジタル信号をn次微分し、加算器13は、第二遅延素子17にて遅延された量子化デジタル信号にこのn次微分された量子化第二デジタル信号を加算する。これ以外の動作は実施の形態2と同様であり説明を省略する。
【0040】
以上のように、この実施の形態4によれば、最終段積分器8から出力されるアナログ信号から当該最終段減算器18から出力されるアナログ信号を減算する第二減算器16と、当該第二減算器16のアナログ出力を量子化して量子化第二デジタル信号を出力する多ビット量子化器11と、当該多ビット量子化器11の出力を上記入力積分回路列5,・・・,8の段数と同次元だけ微分する微分器15と、上記量子化デジタル信号を遅延させる第二遅延素子17と、当該第二遅延素子17の出力に上記微分器15の出力を加算して出力する加算器13とを備えるので、1ビット量子化器3と加算器13との間には量子化デジタル信号を遅延させる第二遅延素子17のみを設ければ良く、しかも、多ビット量子化器11と加算器13との間には入力積分回路列5,・・・,8の段数と同次元だけ微分する微分器15を設ければよく、従来のものよりも回路規模を削減することができる効果がある。
【0041】
しかも、従来と同様に、1ビット量子化器3を含むフィードバックループにおいて入力アナログ信号を量子化し、しかも、マルチビット量子化器を含むフィードバックループを用いて当該量子化を行った場合の理論値と同等の低い量子化ノイズを得ることができる効果がある。
【0042】
実施の形態5.
図5はこの発明の実施の形態5によるADコンバータの構成を示すブロック図である。同ADコンバータは音声帯域用に用いられるものである。図において、20は入力アナログ信号が入力される入力端子、21は入力アナログ信号を量子化して(m+1)ビットのデジタル信号を出力する実施の形態1に係るΔΣモジュレータ、22は当該デジタル信号に対してデジタルフィルタリング処理を行うデシメーションフィルタ(デジタルフィルタ)、23はこのデシメーションフィルタ22のn(>m+1)ビットのデジタル信号を出力する出力端子である。
【0043】
入力端子20から入力された入力アナログ信号は、ΔΣモジュレータ21に入力され、(m+1)ビットのデジタル信号に量子化される。デシメーションフィルタ22は、当該デジタル信号に対してデジタルフィルタリング処理を行い、出力端子23からnビットのデジタル信号を出力する。
【0044】
以上のように、この実施の形態5によれば、実施の形態1のΔΣモジュレータ21と、上記デジタル信号が入力されるデシメーションフィルタ22とを備えるので、従来よりも少ない回路規模において量子化ノイズが少ないという効果がある。
【0045】
なお、この実施の形態5においては実施の形態1のΔΣモジュレータ21を用いてADコンバータを構成する例を説明したが、実施の形態2から4のΔΣモジュレータを用いても同様に従来よりも少ない回路規模にて且つ量子化ノイズが少ないADコンバータを構成することができることはいうまでもない。
【0046】
【発明の効果】
以上のように、この発明によれば、1ビット量子化器に入力されるアナログ信号から上記量子化アナログ信号を減算する第二減算器と、当該第二減算器のアナログ出力を量子化して量子化第二デジタル信号を出力する多ビット量子化器と、当該多ビット量子化器の出力を上記入力積分回路列の段数と同次元だけ微分する微分器と、上記量子化デジタル信号に当該微分器の出力を加算して出力する加算器とを備えるので、1ビット量子化器と加算器との間に回路が不要となり、しかも、多ビット量子化器と加算器との間には入力積分回路列の段数と同次元だけ微分する微分器を設ければよく、従来のものよりも回路規模を削減することができる効果がある。
【0047】
しかも、従来と同様に、1ビット量子化器を含むフィードバックループにおいて入力アナログ信号を量子化し、しかも、マルチビット量子化器を含むフィードバックループを用いて当該量子化を行った場合の理論値と同等の低い量子化ノイズを得ることができる効果がある。
【0048】
この発明によれば、最終段の積分器から出力されるアナログ信号から当該最終段の前段の積分器から出力されるアナログ信号を減算する第二減算器と、当該第二減算器のアナログ出力を量子化して量子化第二デジタル信号を出力する多ビット量子化器と、当該多ビット量子化器の出力を上記入力積分回路列の段数と同次元だけ微分する微分器と、上記量子化デジタル信号を遅延させる第二遅延素子と、当該第二遅延素子の出力に上記微分器の出力を加算して出力する加算器とを備えるので、1ビット量子化器と加算器との間には量子化デジタル信号を遅延させる第二遅延素子のみを設ければ良く、しかも、多ビット量子化器と加算器との間には入力積分回路列の段数と同次元だけ微分する微分器を設ければよく、従来のものよりも回路規模を削減することができる効果がある。
【0049】
しかも、従来と同様に、1ビット量子化器を含むフィードバックループにおいて入力アナログ信号を量子化し、しかも、マルチビット量子化器を含むフィードバックループを用いて当該量子化を行った場合の理論値と同等の低い量子化ノイズを得ることができる効果がある。
【0050】
この発明によれば、上記デルタシグマモジュレータと、上記デルタシグマモジュレータから出力されるデジタル信号が入力されるデジタルフィルタとを備えるので、従来よりも少ない回路規模において量子化ノイズが少ないという効果がある。
【図面の簡単な説明】
【図1】 この発明の実施の形態1によるΔΣモジュレータを示すブロック図である。
【図2】 この発明の実施の形態2によるΔΣモジュレータを示すブロック図である。
【図3】 この発明の実施の形態3によるΔΣモジュレータを示すブロック図である。
【図4】 この発明の実施の形態4によるΔΣモジュレータを示すブロック図である。
【図5】 この発明の実施の形態5によるADコンバータの構成を示すブロック図である。
【図6】 従来のΔΣモジュレータの構成を示すブロック図である(その1)。
【図7】 従来のΔΣモジュレータの構成を示すブロック図である(その2)。
【図8】 従来のΔΣモジュレータの構成を示すブロック図である(その3)。
【符号の説明】
1 入力端子、2 出力端子、3 1ビット量子化器、4 1ビットDA変換器、5 初段減算器(減算器)、6 初段積分器(積分器)、7 最終段減算器(減算器)、8 最終段積分器(積分器)、9 遅延素子、10 第二減算器、11 多ビット量子化器、12 微分器、13 加算器、14 第二段減算器(減算器)、15 微分器、16 第二減算器、17 第二遅延素子、18 最終段減算器(減算器)、19 最終前段積分器(積分器)、20 入力端子、21ΔΣモジュレータ、22 デシメーションフィルタ(デジタルフィルタ)、23 出力端子。
Claims (3)
- 入力アナログ信号が入力される入力端子と、
出力デジタル信号を出力する出力端子と、
上記入力端子と出力端子との間の信号経路に配設され、アナログ信号を量子化して量子化デジタル信号を出力する1ビット量子化器と、
当該量子化デジタル信号を量子化アナログ信号に変換する1ビットDA変換器と、
1組または複数組の減算器とその出力を積分する積分器とが1段にあるいは多段に接続され、初段の減算器は上記入力アナログ信号から量子化アナログ信号を減算し、2段目以降の減算器は前段の積分器の出力信号から量子化アナログ信号を減算し、最終段の積分器の出力信号を上記1ビット量子化器へ出力する入力積分回路列と、
1ビットDA変換器から入力積分回路列までの量子化アナログ信号の信号経路に配設された遅延素子とを備えるデルタシグマモジュレータにおいて、
上記1ビット量子化器に入力されるアナログ信号から上記量子化アナログ信号を減算する第二減算器と、
当該第二減算器のアナログ出力を量子化して量子化第二デジタル信号を出力する多ビット量子化器と、
当該多ビット量子化器の出力を上記入力積分回路列の段数と同次元だけ微分する微分器と、
上記量子化デジタル信号に当該微分器の出力を加算して出力する加算器とを備えるデルタシグマモジュレータ。 - 入力アナログ信号が入力される入力端子と、
出力デジタル信号を出力する出力端子と、
上記入力端子と出力端子との間の信号経路に配設され、アナログ信号を量子化して量子化デジタル信号を出力する1ビット量子化器と、
当該量子化デジタル信号を量子化アナログ信号に変換する1ビットDA変換器と、
1組または複数組の減算器とその出力を積分する積分器とが1段にあるいは多段に接続され、初段の減算器は上記入力アナログ信号から量子化アナログ信号を減算し、2段目以降の減算器は前段の積分器の出力信号から量子化アナログ信号を減算し、最終段の積分器の出力信号を上記1ビット量子化器へ出力する入力積分回路列と、
1ビットDA変換器から入力積分回路列までの量子化アナログ信号の信号経路に配設された遅延素子とを備えるデルタシグマモジュレータにおいて、
上記最終段の積分器から出力されるアナログ信号から当該最終段の前段の積分器から出力されるアナログ信号を減算する第二減算器と、
当該第二減算器のアナログ出力を量子化して量子化第二デジタル信号を出力する多ビット量子化器と、
当該多ビット量子化器の出力を上記入力積分回路列の段数と同次元だけ微分する微分器と、
上記量子化デジタル信号を遅延させる第二遅延素子と、
当該第二遅延素子の出力に上記微分器の出力を加算して出力する加算器とを備えるデルタシグマモジュレータ。 - 請求項1または請求項2記載のデルタシグマモジュレータと、上記デルタシグマモジュレータから出力されるデジタル信号が入力されるデジタルフィルタとを備えるADコンバータ。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000164683A JP4357083B2 (ja) | 2000-06-01 | 2000-06-01 | デルタシグマモジュレータおよびadコンバータ |
US09/716,241 US6300890B1 (en) | 2000-06-01 | 2000-11-21 | Delta-sigma modulator and AD converter |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000164683A JP4357083B2 (ja) | 2000-06-01 | 2000-06-01 | デルタシグマモジュレータおよびadコンバータ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001345704A JP2001345704A (ja) | 2001-12-14 |
JP4357083B2 true JP4357083B2 (ja) | 2009-11-04 |
Family
ID=18668269
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000164683A Expired - Fee Related JP4357083B2 (ja) | 2000-06-01 | 2000-06-01 | デルタシグマモジュレータおよびadコンバータ |
Country Status (2)
Country | Link |
---|---|
US (1) | US6300890B1 (ja) |
JP (1) | JP4357083B2 (ja) |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3785361B2 (ja) * | 2001-12-25 | 2006-06-14 | 株式会社ルネサステクノロジ | Δςモジュレータ、a/dコンバータおよびd/aコンバータ |
KR100558481B1 (ko) * | 2003-01-03 | 2006-03-07 | 삼성전자주식회사 | 양자화 잡음을 감소시킬 수 있는 델타 시그마 변조기 |
JP4141865B2 (ja) * | 2003-03-11 | 2008-08-27 | 株式会社ルネサステクノロジ | モジュレータ |
ATE429075T1 (de) * | 2003-07-23 | 2009-05-15 | Thunder Creative Technologies | Verzerrungsarmer digital/analog-umsetzer und digitales signal-synthesizer-system |
JP2006254261A (ja) * | 2005-03-14 | 2006-09-21 | Renesas Technology Corp | Σδ型a/d変換回路を内蔵した通信用半導体集積回路 |
US7460046B2 (en) * | 2006-12-22 | 2008-12-02 | Infineon Technologies Ag | Sigma-delta modulators |
US8054837B2 (en) | 2007-04-30 | 2011-11-08 | Yim Tu Investments Ltd., Llc | Multiuser scheduling for MIMO broadcast channels with finite rate feedback |
US7432841B1 (en) * | 2007-05-29 | 2008-10-07 | Texas Instruments Incorporated | Delta-sigma analog-to-digital converter with pipelined multi-bit quantization |
US8072362B2 (en) * | 2009-12-07 | 2011-12-06 | National Taiwan University | Modulator with loop-delay compensation |
TWI398104B (zh) * | 2009-12-30 | 2013-06-01 | Univ Nat Taiwan | 具迴路延遲補償的調變器 |
US8325074B2 (en) * | 2011-03-22 | 2012-12-04 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method and circuit for continuous-time delta-sigma DAC with reduced noise |
CN102291150B (zh) * | 2011-04-15 | 2013-10-09 | 深圳大学 | 一种sigma-delta调制器 |
US9118342B2 (en) * | 2013-09-20 | 2015-08-25 | Texas Instruments Incorported | Low power excess loop delay compensation technique for delta-sigma modulators |
JP6228832B2 (ja) * | 2013-12-17 | 2017-11-08 | ルネサスエレクトロニクス株式会社 | デルタシグマ変調器 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0450984B1 (en) * | 1990-04-05 | 1997-09-03 | Matsushita Electric Industrial Co., Ltd. | Digital signal requantizing circuit using multi-stage noise shaping |
US5103229A (en) | 1990-04-23 | 1992-04-07 | General Electric Company | Plural-order sigma-delta analog-to-digital converters using both single-bit and multiple-bit quantization |
JPH11308110A (ja) | 1998-04-20 | 1999-11-05 | Asahi Kasei Micro Syst Co Ltd | デルタシグマ型アナログデジタル変換器 |
-
2000
- 2000-06-01 JP JP2000164683A patent/JP4357083B2/ja not_active Expired - Fee Related
- 2000-11-21 US US09/716,241 patent/US6300890B1/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US6300890B1 (en) | 2001-10-09 |
JP2001345704A (ja) | 2001-12-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4357083B2 (ja) | デルタシグマモジュレータおよびadコンバータ | |
JP3830924B2 (ja) | 縦続型デルタシグマ変調器 | |
JP3240145B2 (ja) | デルタ・シグマ変調器 | |
US6326912B1 (en) | Analog-to-digital conversion using a multi-bit analog delta-sigma modulator combined with a one-bit digital delta-sigma modulator | |
US6724332B1 (en) | Noise shaping circuits and methods with feedback steering overload compensation and systems using the same | |
US7525464B2 (en) | Sigma-delta modulator with DAC resolution less than ADC resolution | |
US5414424A (en) | Fourth-order cascaded sigma-delta modulator | |
US7522079B1 (en) | Sigma-delta modulator with DAC resolution less than ADC resolution and increased tolerance of non-ideal integrators | |
JP3895325B2 (ja) | デルタ−シグマ変調器 | |
US7450047B1 (en) | Sigma-delta modulator with DAC resolution less than ADC resolution and increased dynamic range | |
JPH0797749B2 (ja) | アナログ・デイジタル変換器のデルタ・シグマ変調回路 | |
JP2002076902A (ja) | マルチビットデルタシグマad変換器 | |
JP4209035B2 (ja) | Δςモジュレータ、daコンバータ、および、adコンバータ | |
JP3033162B2 (ja) | ノイズシェーピング回路 | |
JP3290314B2 (ja) | 3つのシグマ−デルタ変調器をカスケード接続する方法、およびシグマ−デルタ変調器システム | |
JPH10135837A (ja) | オーディオ用デルタシグマ変調器 | |
JP4530119B2 (ja) | ディジタルδςモジュレータおよびそれを用いたd/aコンバータ | |
JP3785361B2 (ja) | Δςモジュレータ、a/dコンバータおよびd/aコンバータ | |
JP4141865B2 (ja) | モジュレータ | |
JP3362718B2 (ja) | マルチビット−デルタシグマad変換器 | |
KR102037610B1 (ko) | Sar 양자화기를 사용하는 델타 시그마 adc | |
JPH01117527A (ja) | コード変換器 | |
JPH04129334A (ja) | ディジタル・シグマデルタ変調器 | |
JP3127477B2 (ja) | ノイズシェーピング回路 | |
JPH11308110A (ja) | デルタシグマ型アナログデジタル変換器 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20060123 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070424 |
|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20071101 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090724 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090728 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090804 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120814 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120814 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120814 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120814 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130814 Year of fee payment: 4 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |