JP3362718B2 - マルチビット−デルタシグマad変換器 - Google Patents
マルチビット−デルタシグマad変換器Info
- Publication number
- JP3362718B2 JP3362718B2 JP34103399A JP34103399A JP3362718B2 JP 3362718 B2 JP3362718 B2 JP 3362718B2 JP 34103399 A JP34103399 A JP 34103399A JP 34103399 A JP34103399 A JP 34103399A JP 3362718 B2 JP3362718 B2 JP 3362718B2
- Authority
- JP
- Japan
- Prior art keywords
- bit
- digital
- analog
- output
- converter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Analogue/Digital Conversion (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
の場合に、低いオーバサンプル比で高い変換精度を実現
できるとともに、信号帯域内の量子化雑音を低減可能
な、マルチビット−デルタシグマAD変換器に関する。
いて、アナログ信号をディジタル信号に変換する場合の
変換周波数(サンプリング周波数)としては、一般に、
信号帯域の2倍の周波数(ナイキスト周波数として知ら
れている)、または2倍の周波数より少し高い周波数が
用いられる。これに対して、オーバサンプリングAD変
換器では、サンプリング周波数を、ナイキスト周波数よ
り非常に高い周波数とすることによって、量子化器にお
いてアナログ信号をディジタル信号に変換する際に生じ
る雑音(量子化雑音)の帯域内成分を小さくして、信号
電力対雑音電力比(SN比)を向上させている。量子化
器で発生する量子化雑音は不規則に発生し、すべての周
波数域において一様に分布する白色雑音である。オーバ
サンプリングAD変換器のサンプリング周波数をfsと
すると、雑音電力は、DC〜fs/2の帯域に分布す
る。信号帯域に比べてサンプリング周波数が非常に高け
れば、それに応じて信号帯域内の雑音電力は小さくな
る。また、信号帯域外に分布している雑音電力は、一般
に、後段にデシメーションフィルタを設けることによっ
て、除去することができる。オーバサンプリング型AD
変換器の一種である、デルタシグマ型アナログディジタ
ル変換器(以下、デルタシグマAD変換器という)で
は、DC〜fs/2に分布している雑音電力に周波数特
性を持たせて、低域の雑音電力を高域側に移すことによ
って、信号帯域内の雑音電力低減効果を向上させてい
る。一般に、信号帯域内の雑音電力を、信号帯域外へ駆
逐する技術は、ノイズシェーピング技術として知られて
いる。
一構成例を示したものである。この従来例のデルタシグ
マAD変換器100は、図8に示すように、アナログ加
算器101と、アナログ積分器102と、1ビット量子
化器103と、1ビット−ディジタルアナログ(DA)
変換器(DAC)104とからなっている。デルタシグ
マAD変換器100では、アナログ加算器101で、ア
ナログ入力信号X(z)と1ビットDA変換器104の
出力との差を求め、アナログ積分器102で、アナログ
加算器101の出力を積分し、1ビット量子化器103
で、アナログ積分器102の出力を1ビットで量子化し
てディジタル出力信号Y(z)を求めるとともに、ディ
ジタル化された1ビットのデータY(z)を、1ビット
DA変換器104で、2値からなるアナログ値のいずれ
かの信号に変換して、アナログ加算器101へ帰還す
る。さらに、デシメーションフィルタ110によって、
デルタシグマAD変換器100の出力Y(z)に対する
雑音除去を行って、ディジタル出力を得る。この際、ア
ナログ積分器102は、低周波成分のみを通過させ、高
周波成分を遮断するローパスフィルタの特性を有してい
る。1ビット量子化器103で混入する量子化雑音は、
全帯域に一様に分布する白色雑音であるが,アナログ積
分器102の作用によって、低域で減衰し、高域で増幅
される周波数特性を持っている。この場合、閉ループ内
のアナログ積分器は1個であるため、1次のノイズシェ
ーピング(20dB/dec)を実現する。もしも、閉
ループ内に2個のアナログ積分器を有する場合には、デ
ルタシグマAD変換器は、同様に2次のノイズシェーピ
ング(40dB/dec)を実現するので、さらに低域
の雑音除去性能を向上することができる。
他の構成例を示したものであって、マルチビット量子化
を行う、マルチビット−デルタシグマAD変換器の一構
成例を示している。この従来例のマルチビット−デルタ
シグマAD変換器200は、図9に示すように、アナロ
グ加算器201と、アナログ積分器202と、1ビット
量子化器203と、nビットDA変換器(DAC)20
4とからなっている。この従来例では、図8の場合と比
較して、1ビット量子化器103と1ビットDA変換器
104に代えて、nビット量子化器203とnビットD
A変換器204を備えた点が大きく異なっているが、そ
の他の構成部分は、図8に示された従来例と同様であ
る。図9に示された従来例では、nビット量子化器20
3で、アナログ積分器202の出力をnビットで量子化
して、nビットの、複数個のディジタル値のいずれか1
つの信号(以下、単にディジタル信号という)からなる
出力信号Y(z)を求めるとともに、nビットのディジ
タルデータY(z)を、nビットDA変換器204で、
複数個のアナログ値のいずれか1つの信号(以下、単に
アナログ信号という)に変換して、アナログ加算器20
1へ帰還する。それ以外の動作は図8に示された従来例
と同様である。なお、以下においては、nビット量子化
器を、一般的に、マルチビット量子化器ともいう。
力するマルチビット量子化器と、マルチビット量子化器
の出力をアナログ信号に変換するマルチビットDA変換
器を用いることによって、量子化器の分解能に応じて、
DC〜fs/2の帯域に分布する雑音電力を小さくする
ことができる。以下においては、図9に示されるよう
な、多ビットの量子化器を有する構成のデルタシグマA
D変換器を、マルチビット−デルタシグマAD変換器と
称する。図10は、マルチビット量子化による量子化雑
音の低減を説明するものであって、Eで示す1ビット量
子化の場合と、Fで示すマルチビット量子化の場合とに
おけるノイズシェーピングを示し、同一信号帯域のと
き、マルチビット量子化の場合に、1ビット量子化の場
合よりも、雑音電力が大幅に低減することが示されてい
る。
性は、当業者に周知の、次の(1)式によって表され
る。
ところとから、デルタシグマAD変換器の精度を向上す
るためには、次の三つの手法があることが知られる。 1.オーバサンプル比Mを高くする。 2.アナログ積分器の次数kを高くする。 3.量子化器の分解能nを高くする。 デルタシグマAD変換器は、一般に、信号帯域が数10
kHz程度の低周波信号を、分解能16ビット程度の高
精度変換を行う用途に、主に用いられている。例えば、
オーディオ帯では、信号帯域20kHzに対して、オー
バサンプル比を128倍にとったとすると、サンプリン
グ周波数は、5MHz程度になる。この場合、アナログ
積分器の次数k=3,量子化器の分解能n=1とすれ
ば、16ビット精度を充分に実現できる。
アナログ回路が不要で、ディジタル回路の占める割合が
高いため、デバイスの微細化及び低電圧化にも対応可能
である。一般に、AD変換器の入力信号は、帯域外雑音
を、前置きフィルタと呼ばれるアナログフィルタを用い
て除去されるが、デルタシグマAD変換器の場合は、信
号帯域よりも非常に高い周波数でサンプリングすること
によって、後置きのディジタルフィルタであるデシメー
ションフィルタで、急峻に帯域外雑音を除去できるの
で、前置きフィルタを簡単にすることができる。このよ
うな特長から、デルタシグマAD変換器は、LSI化に
最適なAD変換装置であるということができる。従っ
て、近年においては、信号周波数が音声信号周波数より
も高い、数100kHzから数MHzである、通信分野
等においても、この技術を適用することが期待されてい
る。この要求に応えるためには、低いオーバサンプル比
で、高い精度を維持できることが必要となる。その理由
は、アナログ積分器に使用される演算増幅器の帯域によ
って、デルタシグマAD変換器のサンプリング周波数が
制限されるためである。すなわち、通常、演算増幅器の
帯域は数10MHz程度が限界であって、それ以上、帯
域の広いものを設計するのは困難であるが、例えば、信
号帯域を1MHzとして、サンプリング周波数40MH
zで動作させたとすると、オーバサンプル比は20しか
とれないことになる。
タシグマAD変換器の高精度化のためには、次のような
各種の課題が存在する。 1.オーバサンプル比を高くする手法をとる場合の問題
点は、上述のように、サンプリング周波数が、アナログ
積分器で使用される演算増幅器の帯域によって制限され
るということである。演算増幅器の帯域を拡張すれば、
サンプリング周波数も高くでき、オーバサンプル比も大
きくできるが、反面、演算増幅器の帯域拡張によって、
演算増幅器の消費電力が著しく大きくなるという新たな
問題を生じる。また、デルタシグマAD変換器回路はク
ロックによって動作するが、サンプリング周波数を数1
00MHz以上に高くすると、クロックも数100MH
z以上に高くすることが必要になる。そうすると、一般
にクロックジッタとして知られる、クロックの位相雑音
によって、誤ったアナログ値をサンプリングする恐れが
あり、これによって、デルタシグマAD変換器のSN比
を大きく劣化させることになる。 2.アナログ積分器の次数を高くする手法をとる場合の
問題点は、閉ループ内のアナログ積分器の次数が3次以
上になると、動作が不安定になって、発振を起こしやす
くなることである。この場合、アナログ積分器内に減衰
係数を設けることによって、発振動作を防止することが
できるが、減衰係数を設けることによって、信号成分も
減衰してしまうので、SN比の劣化を招くことになる。
そこで、動作の不安定性を招かない範囲で、所望のSN
比を保てるような、減衰係数の値を探し出すことが必要
になる。さらに、デシメーションフィルタは、その次数
が、デルタシグマAD変換器の全体の次数よりも、さら
に1次だけ高くなっていなければならないが、デシメー
ションフィルタの次数を3次よりも高くすると、集積回
路の面積が大幅に増大して、消費電力の増加を招くこと
になる。
る場合の問題点は、多ビットのディジタル信号を出力す
るマルチビット量子化器を用いているため、帰還部に使
用するDA変換器は、複数桁のアナログ信号を出力する
マルチビットDA変換器でなければならないということ
である。なぜならば、アナログ加算器201の出力は、
アナログ入力信号とnビットDA変換器204の出力信
号との差であるから、マルチビットDA変換器204の
出力に含まれている非線型誤差は、アナログ信号に直接
付加されてしまうからである。この非線形誤差は、ノイ
ズシェーピングされることはなく、そのままディジタル
出力に影響を及ぼすので、従って、マルチビットAD変
換器の精度と同程度か、より高い精度を実現するマルチ
ビットDA変換器が必要になる。マルチビットDA変換
器を集積回路で実現する際は、多数のキャパシタを使用
して実現する。例えは、16ビットのDA変換器を、2
16個の5μm角の単位キャパシタを用いて構成した場
合、製造プロセスで制御しなければならない寸法ばらつ
きは4.9nm以内であって、実現困難な値となる。こ
のように、高精度のマルチビットDA変換器を実現する
ことは困難である。また、このように小さい単位キャパ
シタを用いたとしても、キャパシタ全体の寸法は、1.
3mm角となって、かなりの面積を占有することにな
る。
よるSN劣化の問題を解決する一つの技術が、Leslie &
Singh : "An Inproved Sigma-Delta Modulator Archit
ecture",1990 IEEE ISCAS, p.372〜p.375 に記載されて
いる。図11は、従来のマルチビット−デルタシグマA
D変換器の他の構成例を示したものであって、上述の文
献の技術に基づいて、高線型性のマルチビットDA変換
器を必要なくしたものである。この従来例のマルチビッ
ト−デルタシグマAD変換器300は、図11に示すよ
うに、アナログ加算器301と、アナログ積分器302
と、nビット量子化器303と、1ビットDA変換器
(DAC)304と、伝達関数H(z)305と、ディ
ジタル減算器306とからなっている。この従来例で
は、図8の場合と比較して、1ビット量子化器103に
代えて、nビット量子化器303を有するとともに、n
ビット量子化器303の出力の最上位ビットのみを1ビ
ットDA変換器304を介してアナログ加算器301に
帰還し、ディジタル減算器306を備えて、nビット量
子化器303の全ビットと、最上位ビットを除く残りの
ビットに伝達関数H(z)305を乗算した信号との差
に出力Y(z)を、デシメーションフィルタ310の入
力とする点が大きく異なっているが、その他の構成部分
は、図8の従来例と同様である。
算器301は、アナログ入力信号X(z)から、1ビッ
トDA変換器304から出力される帰還信号を減じる演
算を行う。アナログ加算器301の出力は、アナログ積
分器302に入力され、積分結果のアナログ出力は、n
ビット量子化器303に入力される。nビット量子化器
303の全ビットの出力Y1(z)のうち、最上位ビッ
トを除く下位のビットは、nビット量子化器303で生
じる量子化雑音Q1とは別に、量子化雑音Q2としてみ
ることができる。このようにした場合、出力信号Y1
(z)の伝達関数は、次式のようになる。 Y1(z)=X(z)+(1−z−1)Q1+(1−z−1)Q2 …(2) ここで、雑音Q2のみを取り出して、出力Y1(z)と
次式(3)で示される伝達関数H(z)を乗じたものと
の差を出力Y(z)とすると、出力信号Y(z)は次式
(4)で示されるものとなり、雑音Q2を除去した出力
が得られる。 H(z)=1−z−1 …(3) Y(z)=X(z)+(1−z−1)Q1 …(4)
303の入力レンジ内に、アナログ積分器302の出力
振幅が収まるようにするために、アナログ積分器302
に減衰係数を持たせる必要がある。従って、アナログ部
とディジタル部との不整合性が生じて、これが原因とな
って、雑音Q2がディジタル出力Y(z)に漏洩する。
また、ディジタル出力Y(z)は、多ビットであり、従
って、後段のデシメーションフィルタ310の回路規模
と消費電力とが増大するという問題がある。
ものであって、オーバサンプル比やアナログ積分器の次
数を高くすることなく、高精度化及び広帯域化すること
ができるとともに、アナログ素子数が少なくてすむ、マ
ルチビット−デルタシグマAD変換器を提供することを
目的としている。
め、請求項1記載の発明は、マルチビット−デルタシグ
マAD変換器に係り、アナログ入力信号とアナログ帰還
信号との差の信号を出力するアナログ加算手段と、該ア
ナログ加算手段の出力信号を積分するアナログ積分手段
と、該アナログ積分手段の出力信号を多ビットで量子化
して出力するマルチビット量子化手段と、以前のサンプ
リング時に得られた、複数ビットからなるディジタル減
算結果から最上位ビットを除いたディジタル減算結果を
取り出し、上記マルチビット量子化手段からの出力と、
上記最上位ビットが除かれた上記ディジタル減算結果と
の差を求めることで、今回のサンプリング時のディジタ
ル減算結果を得るディジタル減算手段を有し、該ディジ
タル減算手段で得られた、今回のサンプリング時のディ
ジタル減算結果から最上位ビットのみを出力するディジ
タル処理手段と、上記ディジタル処理手段からの出力信
号をアナログ信号に変換して上記アナログ帰還信号とし
て出力する1ビットDA変換手段とを備えてなることを
特徴としている。
載のマルチビット−デルタシグマAD変換器に係り、上
記ディジタル処理手段では、上記ディジタル減算手段
が、上記マルチビット量子化手段からの出力信号と、1
サンプリング周期前である前回のサンプリング時のディ
ジタル演算結果の中から最上位ビットを除く下位ビット
との差を求めることで、今回のサンプリング時のディジ
タル減算結果が得られ、該ディジタル減算手段で得られ
た、今回のサンプリング時のディジタル減算結果の中か
ら最上位ビットのみを出力する構成になされていること
を特徴としている。
載のマルチビット−デルタシグマAD変換器に係り、上
記1サンプリング周期前の最上位ビットを除く下位ビッ
トの信号が、任意の定数倍とされていることを特徴とし
ている。
載のマルチビット−デルタシグマAD変換器に係り、上
記ディジタル処理手段が、上記ディジタル減算手段と、
遅延手段とを有し、該遅延手段では、上記ディジタル減
算手段で得られたディジタル演算結果の中から最上位ビ
ットを除く下位ビットが1サンプリング時間遅延し、上
記ディジタル減算手段にて上記マルチビット量子化手段
の出力信号と上記遅延手段からの出力との差が求められ
ることで、今回のサンプリング時のディジタル減算結果
が得られ、該ディジタル減算手段で得られた、今回のサ
ンプリング時のディジタル減算結果から最上位ビットの
みを出力する構成になされていることを特徴としてい
る。
載のマルチビット−デルタシグマAD変換器に係り、上
記遅延手段に対して、その出力信号を任意の定数倍する
ディジタル乗算手段を備えたことを特徴としている。
載のマルチビット−デルタシグマAD変換器に係り、上
記ディジタル処理手段が、ディジタル減算手段と、ディ
ジタル加算手段とを有し、該ディジタル加算手段におい
て上記マルチビット量子化手段の出力信号と上記ディジ
タル減算手段の2サンプリング周期前の出力における最
上位ビットを除く下位ビットとの和をとり、上記ディジ
タル減算手段において、上記ディジタル加算手段の出力
信号と上記ディジタル減算手段の1サンプリング周期前
の出力における最上位ビットを除く下位ビットとの差を
とって、該ディジタル減算手段の出力信号の最上位ビッ
トを出力する処理を行うように構成されていることを特
徴としている。
載のマルチビット−デルタシグマAD変換器に係り、上
記1サンプリング周期前の最上位ビットを除く下位ビッ
トの信号及び/又は上記2サンプリング周期前の最上位
ビットを除く下位ビットの信号が、任意の定数倍されて
いることを特徴としている。
載のマルチビット−デルタシグマAD変換器に係り、上
記ディジタル処理手段が、ディジタル減算手段と、第1
の遅延手段と、第2の遅延手段と、ディジタル加算手段
とを有し、該第1の遅延手段と第2の遅延手段とにおい
て上記ディジタル減算手段の出力信号における最上位ビ
ットを除く下位ビットを順次1サンプリング時間ずつ遅
延し、上記ディジタル加算手段において上記マルチビッ
ト量子化手段の出力信号と上記第2の遅延手段の出力と
の和をとり、上記ディジタル減算手段において上記ディ
ジタル加算手段の出力と上記第1の遅延手段の出力との
差をとって、該ディジタル減算手段の出力信号における
最上位ビットを出力する処理を行うように構成されてい
ることを特徴としている。
載のマルチビット−デルタシグマAD変換器に係り、上
記第1の遅延手段及び/又は第2の遅延手段に対して、
それぞれの出力信号を任意の定数倍する第1のディジタ
ル乗算器及び/又は第2のディジタル乗算器を備えたこ
とを特徴としている。
乃至9のいずれか1に記載のマルチビット−デルタシグ
マAD変換器に係り、kは2以上の整数、mは2以上k
以下の整数とし、k個のアナログ加算手段と、k個のア
ナログ積分手段を有し、m番目アナログ加算手段は、
(m−1)番目のアナログ積分手段の出力信号と、上記ア
ナログ帰還信号との差をとり、m番目のアナログ積分手
段は、該m番目のアナログ加算手段の出力信号を積分
し、k番目のアナログ積分手段の出力信号を上記マルチ
ビット量子化手段の入力するように構成されていること
を特徴としている。
ログ帰還信号との差の信号を出力するアナログ加算手段
と、アナログ加算手段の出力信号を積分するアナログ積
分手段と、アナログ積分手段の出力信号を多ビットで量
子化するマルチビット量子化手段と、ディジタル減算手
段を有し、ディジタル減算手段においてマルチビット量
子化手段の出力とディジタル減算手段の以前のサンプリ
ング周期の出力における最上位ビットを除く下位ビット
との差をとって、ディジタル減算手段の出力信号の最上
位ビットを出力する処理を行うディジタル処理手段と、
ディジタル処理手段の出力信号をアナログ信号に変換し
てアナログ帰還信号として出力する1ビットDA変換手
段とを備えて、マルチビット−デルタシグマAD変換器
を構成したので、オーバサンプル比やアナログ積分器の
次数を高くすることなく、高精度化及び広帯域化するこ
とができるとともに、アナログ素子数が少ない、マルチ
ビット−デルタシグマAD変換器を実現することができ
る。
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。 ◇第1実施例 図1は、この発明の第1実施例であるマルチビット−デ
ルタシグマAD変換器の構成を示すブロック図、図2
は、本実施例のマルチビット−デルタシグマAD変換器
の各ブロックをz変換関数に置き換えたシグナルフロー
図、図3は、本実施例におけるディジタル出力の周波数
スペクトラムを示す図、図4は、本実施例における信号
帯域内スペクトラムと従来の1ビット−量子化デルタシ
グマAD変換器の信号帯域内スペクトラムとを示す図で
ある。この例のマルチビット−デルタシグマAD変換器
は、図1に示すように、アナログ加算器1と、アナログ
積分器2と、nビット量子化器3と、1ビットDA変換
器(DAC)4と、ディジタル処理部10とから概略構
成されている。また、ディジタル処理部10は、ディジ
タル減算器11と、遅延器12とからなっている。アナ
ログ加算器1は、アナログ入力信号X(z)と1ビット
DA変換器4の出力との差を求める。アナログ積分器2
は、アナログ加算器1の出力を積分する。nビット量子
化器3は、アナログ積分器2の出力をnビットで量子化
する。1ビットDA変換器4は、ディジタル処理部10
のディジタル出力である、最上位の1ビット(以下、単
に最上位ビットという)をアナログ信号に変換する。デ
ィジタル処理部10は、nビット量子化器3の出力か
ら、ディジタル減算器11の出力の最上位ビットを除く
下位ビットを1サンプリング時間遅延させた信号を、デ
ィジタル減算器11で減算して、1ビットからなるディ
ジタル出力Y(z)を生成する。ディジタル処理部10
において、ディジタル減算器11は、nビット量子化器
3の出力から、遅延器12の出力を減算する。遅延器1
2は、ディジタル減算器11の出力から、その最上位ビ
ットを除いた下位ビットを1サンプリング時間遅延させ
る。
ット−デルタシグマAD変換器の動作を説明する。アナ
ログ加算器1において、アナログ入力X(z)と、ディ
ジタル減算器11の出力の最上位1ビットの信号を1ビ
ットDA変換器4によってアナログ信号に変換した信号
との差をとり、これをアナログ積分器2で積分する。ア
ナログ積分器2の積分出力信号を、nビット量子化器3
でnビットで量子化してディジタル信号に変換する。そ
して、ディジタル処理部10において、nビット量子化
器3の出力と、ディジタル減算器11の出力における最
上位ビットを除く下位ビットの出力を遅延器12で1サ
ンプリング時間だけ遅延した信号との差を、ディジタル
減算器11で求めた出力における、最上位ビットの信号
を、この例のマルチビット−デルタシグマAD変換器の
出力Y(z)とする。
グマAD変換器のシグナルフローを示したものであっ
て、図中、1’,2’,3’,4’,10’,11’,
12’は、それぞれ、図1におけるアナログ加算器1,
アナログ積分器2,nビット量子化器3,1ビットDA
変換器4,ディジタル処理部10,ディジタル減算器1
1,遅延器12に対応するz変換関数を示している。z
変換においては、アナログ積分器2の伝達関数L(z)
は、次の(5)式によって示される。
をQ1とすると、nビット量子化器3は、量子化雑音Q
1を加える加算器3’として表される。ディジタル減算
器11の最上位ビットだけが、このマルチビット−デル
タシグマAD変換器のディジタル出力となるので、それ
以下の(m−1)ビットのデータは、量子化雑音Q2と
して取り扱うことができる。従って、ディジタル減算器
11’の出力に量子化雑音Q2が加算される。図2にお
いて、入力信号をX(z)、出力信号をY(z)とする
と、この例のマルチビット−デルタシグマAD変換器の
伝達関数は、次式で表される。 Y(z)=X(z)+(1−z−1)Q1+(1−z−1)2Q2 …(6) (6)式において、第2項は、nビット量子化器3で混
入する量子化雑音Q 1の成分を表し、第3項は、ディジ
タル処理部10で混入する量子化雑音Q2の成分を表
す。量子化雑音Q1は、nビット量子化器3の分解能を
上げることによって、小さくすることができる。量子化
雑音Q2は、量子化雑音Q1より1次だけ高い、2次の
微分特性を有しているため、信号帯域では充分に減衰す
る。
変換器は、図9に示された従来のマルチビット−デルタ
シグマAD変換器のnビットDA変換器204を、1ビ
ットDA変換器4に置き換え、ディジタル減算器11と
遅延器12とからなるディジタル処理部10を付加する
だけで実現することができる。この例のマルチビット−
デルタシグマAD変換器では、帰還信号に1ビットDA
変換器4のアナログ信号を用いているので、非線型誤差
による信号歪みは生じない。図1に示されたアナログ加
算器1,アナログ積分器2,1ビットDA変換器4は、
当業者にとって周知のスイッチドキャパシタ積分器等を
用いて構成することができる。また、nビット量子化器
3は、当業者にとって周知のコンパレータを複数個用い
て構成することができる。ディジタル減算器11は、当
業者に周知のものであり、遅延器12は、当業者にとっ
て周知のシフトレジスタを用いて構成することができ
る。
グマAD変換器の動作をシミュレーションして得られ
た、ディジタル出力の周波数スペクトラムであって、オ
ーバサンプル比OSR=64,5ビット量子化の場合を
示している。(6)式によって表されるように、ディジ
タル出力は、入力信号と、Aで示す1次抑圧(20dB
/dec)を受けた量子化雑音Q1と、Bで示す2次抑
圧(40dB/dec)を受けた量子化雑音Q2との和
になっていることが示されている。
行う従来のデルタシグマAD変換器の帯域内周波数スペ
クトラムと、マルチビット量子化を行うこの例のマルチ
ビット−デルタシグマAD変換器の帯域内周波数スペク
トラムとを示したものであって、図中、Cは1ビット量
子化の場合、Dはマルチビット量子化の場合を示し、同
じ信号振幅に対して、マルチビット量子化のとき、帯域
内雑音が少なくなっており、高精度化が図られているこ
とが明らかである。
タシグマAD変換器によれば、オーバサンプル比やアナ
ログ積分器の次数を高くすることなく、高精度化及び広
帯域化することができるとともに、アナログ素子数が少
ない、マルチビット−デルタシグマAD変換器を実現す
ることができる。
ルタシグマAD変換器の構成を示すブロック図である。
この例のマルチビット−デルタシグマAD変換器は、図
5に示すように、アナログ加算器1と、アナログ積分器
2と、nビット量子化器3と、1ビットDA変換器(D
AC)4と、ディジタル処理部20とから概略構成され
ている。また、ディジタル処理部20は、ディジタル減
算器21と、遅延器22と、遅延器23と、ディジタル
乗算器24と、ディジタル加算器25とからなってい
る。アナログ加算器1,アナログ積分器2,nビット量
子化器3,1ビットDA変換器4の構成,動作は、図1
に示された第1実施例の場合と同様である。ディジタル
処理部20において、ディジタル減算器21は、ディジ
タル加算器25の出力からディジタル乗算器24の出力
を減算する。遅延器22は、ディジタル減算器21の最
上位ビットを除く下位ビットの出力を1サンプリング時
間遅延する。遅延器23は、遅延器22の出力を1サン
プリング時間遅延する。ディジタル乗算器24は、遅延
器22の出力に2を乗算する。ディジタル加算器25
は、nビット量子化器3の出力と、遅延器23の出力と
を加算する。
ット−デルタシグマAD変換器の動作を説明する。アナ
ログ加算器1において、アナログ入力X(z)と、ディ
ジタル減算器11の出力の最上位ビットの信号を1ビッ
トDA変換器4によってアナログ信号に変換した信号と
の差をとり、これをアナログ積分器2で積分し、アナロ
グ積分器2の積分出力信号を、nビット量子化器3でn
ビットで量子化してディジタル信号に変換したのち、デ
ィジタル処理部20に入力する。ディジタル処理部20
では、nビット量子化器3の出力と、2サンプリング時
間前にディジタル減算器21から出力されたディジタル
信号の、最上位ビットを除く下位ビットをディジタル加
算器25で加算した信号から、1サンプリング時間前に
ディジタル減算器21から出力されたディジタル信号
の、最上位ビットを除く下位ビットをディジタル乗算器
24で2倍した信号を、ディジタル減算器21で減算し
て求めた出力における、最上位ビットの信号を、この例
のマルチビット−デルタシグマAD変換器の出力Y
(z)とする。
換器において、入力信号をX(z)、出力信号をY
(z)、nビット量子化器3で混入する量子化雑音をQ
1、ディジタル処理部20で混入する量子化雑音をQ2
とすると、伝達関数は、次式のようになる。 Y(z)=X(z)+(1−z−1)Q1+(1−z−1)3Q2 …(7) (7)式から明らかなように、ディジタル出力は、入力
信号と1次抑圧されたQ1成分と、3次抑圧されたQ2
成分との和となる。従って、第1実施例の場合よりも、
信号帯域内の量子化雑音Q2が大きく抑圧される。
タシグマAD変換器によれば、オーバサンプル比やアナ
ログ積分器の次数を高くすることなく、より帯域内雑音
を少なくすることができるので、高精度化及び広帯域化
が可能である。
ルタシグマAD変換器の構成を示すブロック図である。
この例のマルチビット−デルタシグマAD変換器は、図
6に示すように、アナログ加算器1と、アナログ積分器
2と、nビット量子化器3と、1ビットDA変換器(D
AC)4と、アナログ加算器5と、アナログ積分器6
と、ディジタル処理部10とから概略構成されている。
また、ディジタル処理部10は、ディジタル減算器11
と、遅延器12とからなっている。アナログ加算器1,
アナログ積分器2,nビット量子化器3,1ビットDA
変換器4,ディジタル処理部10の構成,動作は、図1
に示された第1実施例の場合と同様である。アナログ加
算器5は、アナログ積分器2の出力と、1ビットDA変
換器4の出力とを加算する。アナログ積分器6は、アナ
ログ加算器5の出力を積分する。
ット−デルタシグマAD変換器の動作を説明する。アナ
ログ加算器1において、アナログ入力X(z)と、ディ
ジタル減算器11の出力の最上位ビットの信号を1ビッ
トDA変換器4によってアナログ信号に変換した信号と
の差をとって、これをアナログ積分器2で積分し、アナ
ログ加算器5において、アナログ積分器2の積分出力
と、ディジタル減算器11の出力の最上位ビットの信号
を1ビットDA変換器4によってアナログ信号に変換し
た信号との差をとって、これをアナログ積分器6で積分
し、アナログ積分器6の積分出力信号を、nビット量子
化器3でnビットで量子化してディジタル信号に変換し
たのち、ディジタル処理部10に入力する。ディジタル
処理部10では、nビット量子化器3の出力と、ディジ
タル減算器11の出力における最上位ビットを除く下位
ビットの出力を遅延器12で1サンプリング時間だけ遅
延した信号との差を、ディジタル減算器11で求めた出
力における、最上位ビットの信号を、この例のマルチビ
ット−デルタシグマAD変換器の出力Y(z)とする。
ナログ積分器2とアナログ積分器6とを用いて、nビッ
ト量子化器3で混入する量子化雑音Q1の2次抑圧を実
現している。そして、ディジタル処理部10として、第
1実施例と同様のものを用いることによって、量子化雑
音Q2に対しては、アナログ積分器とディジタル処理部
とを合わせて、3次の抑圧を実現する。この場合の伝達
関数は、上述の各場合と同様に求めることによって、次
式で表されるようになる。 Y(z)=X(z)+(1−z−1)2Q1+(1−z−1)3Q2 …(8) (8)式から明らかなように、信号帯域内の雑音主成分
である量子化雑音Q1は、2次抑圧を受けるので、第1
実施例及び第2実施例の場合よりも、さらに変換精度が
改善される。
タシグマAD変換器によれば、オーバサンプル比やアナ
ログ積分器の次数を高くすることなく、さらに帯域内雑
音を少なくすることができるので、高精度化及び広帯域
化が可能である。
例について説明する。図7は、3段のデルタシグマAD
変換器に対して、周知のカスケード接続方式を適用して
構成した、この発明の一応用例である、マルチビット−
デルタシグマAD変換器を示している。この例のマルチ
ビット−デルタシグマAD変換器は、図7に示すよう
に、デルタシグマAD変換器30Aと、デルタシグマA
D変換器30Bと、マルチビット−デルタシグマAD変
換器30Cと、ディジタル微分器31Aと、ディジタル
微分器31Bと、ディジタル微分器31Cと、ディジタ
ル加算器32Aと、ディジタル加算器32Bとから概略
構成されている。
は、図8に示された従来例のデルタシグマAD変換器と
同様の構成を有し、それぞれ入力アナログ信号をAD変
換して、1ビットのディジタル出力を発生する。マルチ
ビット−デルタシグマAD変換器30Cは、図1に示さ
れたこの発明の第1実施例のマルチビット−デルタシグ
マAD変換器と同様の構成を有し、入力アナログ信号を
AD変換して、1ビットのディジタル出力を発生する。
ディジタル微分器31A,ディジタル微分器31B,デ
ィジタル微分器31Cは、それぞれ入力信号を微分して
出力を発生する。ディジタル加算器32A,ディジタル
加算器32Bは、それぞれ2入力を加算して出力を発生
する。
タシグマAD変換器の動作を説明する。デルタシグマA
D変換器30Aでは、アナログ入力X(z)に対して、
1ビット量子化によってデルタシグマAD変換を行っ
て、1ビットのディジタル出力Y(z)Aを生じる。デ
ルタシグマAD変換器30Bでは、アナログ積分器10
2Aの出力と1ビットDA変換器104Aの出力との差
からなる、デルタシグマAD変換器30AのAD変換誤
差を入力として、1ビット量子化によってデルタシグマ
AD変換を行って、1ビットのディジタル出力Y(z)
Bを生じる。マルチビット−デルタシグマAD変換器3
0Cでは、アナログ積分器102Bの出力と1ビットD
A変換器34Bの出力との差からなる、デルタシグマA
D変換器30BのAD変換誤差を入力として、nビット
量子化によってデルタシグマAD変換を行って、1ビッ
トのディジタル出力Y(z)Cを生じる。ディジタル加
算器32Bによって、デルタシグマAD変換器30Bと
マルチビット−デルタシグマAD変換器30Cの出力を
加算し、ディジタル加算器32Aによって、ディジタル
加算器32Bの出力と、デルタシグマAD変換器30A
の出力とを加算することによって、ディジタル出力Y
(z)を生じる。この際、デルタシグマAD変換器30
Bの出力では、アナログ積分器を2段、通過することに
よって、量子化雑音は、2次のノイズシェーピングを受
けており、マルチビット−デルタシグマAD変換器30
Cの出力では、アナログ積分器を3段、通過することに
よって、量子化雑音は、3次のノイズシェーピングを受
けているので、デルタシグマAD変換器30Bの出力に
ディジタル微分器31Aを挿入し、マルチビット−デル
タシグマAD変換器30Cの出力にディジタル微分器3
1B,ディジタル微分器31Cを挿入することによっ
て、加算結果におけるノイズシェーピングの次数が一致
するようにして、ノイズシェーピングを強化することに
よって、よりSN比を改善している。
してきたが、具体的な構成はこの実施例に限られたもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更等があってもこの発明に含まれる。例えば、各実施例
のディジタル処理部において、ディジタル減算器出力に
おける最上位ビットを除く下位ビットを遅延させるため
に遅延器を用いたが、これに限るものではなく、ディジ
タル減算器内に記憶部を設けて、1サンプリング周期又
は2サンプリング周期前の出力値を記憶しておいてこれ
を出力することによって、遅延器なしに、1サンプリン
グ周期又は2サンプリング周期前の出力値を発生できる
ようにしてもよい。また、第3実施例の場合に、第2実
施例と同様に、第2のアナログ加算器5と、第2のアナ
ログ積分器6とを備える構成にしてもよい。また、各遅
延器出力に、任意の倍率を乗算するディジタル乗算器を
挿入することによって、その出力を任意の定数倍しても
よい。
ビット−デルタシグマAD変換器によれば、マルチビッ
ト量子化器を用いることによって、信号帯域内の量子化
雑音を小さくすることができ、低オーバサンプル比で、
高い変換精度を実現することができる。また、マルチビ
ット量子化によって発生する多ビット出力における、最
上位ビットを除く下位ビットを微分して、マルチビット
量子化時の雑音の次数より高い次数になるようにするデ
ィジタル処理部を設けたので、ディジタル処理部内で混
入する量子化雑音は、マルチビット量子化器で混入する
量子化雑音より高い次数で抑圧され、従って、信号帯域
内の量子化雑音を小さくして、低オーバサンプル比で、
高い変換精度を実現することができる。また、入力に対
する帰還を、本質的に非線型誤差のない1ビットDA変
換器を用いて行うので、プロセス変動による影響を受け
ず、これに基づく精度劣化を生じない。また線型性を補
償する回路も不要である。また、帰還部に用いられるD
A変換器は1ビットなので、多くのアナログ素子を必要
とせず、回路面積も小さくて済む。さらに、この発明の
マルチビット−デルタシグマAD変換器のディジタル出
力は1ビットなので、後段のデシメーションフィルタの
回路規模も小さくて済む利点がある。
ルタシグマAD変換器の構成を示すブロック図である。
換器の各ブロックをz変換関数に置き換えたシグナルフ
ロー図である。
クトラムを示す図である。
来の1ビット量子化デルタシグマAD変換器の信号帯域
内スペクトラムとを示す図である。
ルタシグマAD変換器の構成を示すブロック図である。
ルタシグマAD変換器の構成を示すブロック図である。
す図である。
の一構成例を示す図である。
を説明するための図である。
器の他の構成例を示す図である。
変換手段) 5 アナログ加算器(第2のアナログ加算手段) 6 アナログ積分器(第2のアナログ積分手段) 10 ディジタル処理部(ディジタル処理手段) 11 ディジタル減算器(ディジタル減算手段) 12 遅延器(遅延手段) 20 ディジタル処理部(ディジタル処理手段) 21 ディジタル減算器(ディジタル減算手段) 22 遅延器(第1の遅延手段) 23 遅延器(第2の遅延手段) 24 ディジタル乗算器(ディジタル乗算手段) 25 ディジタル加算器(ディジタル加算手段)
Claims (10)
- 【請求項1】 アナログ入力信号とアナログ帰還信号と
の差の信号を出力するアナログ加算手段と、 該アナログ加算手段の出力信号を積分するアナログ積分
手段と、 該アナログ積分手段の出力信号を多ビットで量子化して
出力するマルチビット量子化手段と、 以前のサンプリング時に得られた、複数ビットからなる
ディジタル減算結果から最上位ビットを除いたディジタ
ル減算結果を取り出し、前記マルチビット量子化手段か
らの出力と、前記最上位ビットが除かれた前記ディジタ
ル減算結果との差を求めることで、今回のサンプリング
時のディジタル減算結果を得るディジタル減算手段を有
し、該ディジタル減算手段で得られた、今回のサンプリ
ング時のディジタル減算結果から最上位ビットのみを出
力するディジタル処理手段と、 前記ディジタル処理手段からの出力信号をアナログ信号
に変換して前記アナログ帰還信号として出力する1ビッ
トDA変換手段とを備えてなることを特徴とするマルチ
ビット−デルタシグマAD変換器。 - 【請求項2】 前記ディジタル処理手段では、前記ディ
ジタル減算手段が、前記マルチビット量子化手段からの
出力信号と、1サンプリング周期前である前回のサンプ
リング時のディジタル演算結果の中から最上位ビットを
除く下位ビットとの差を求めることで、今回のサンプリ
ング時のディジタル減算結果が得られ、該ディジタル減
算手段で得られた、今回のサンプリング時のディジタル
減算結果の中から最上位ビットのみを出力する構成にな
されていることを特徴とする請求項1記載のマルチビッ
ト−デルタシグマAD変換器。 - 【請求項3】 前記1サンプリング周期前の最上位ビッ
トを除く下位ビットの信号が、任意の定数倍とされてい
ることを特徴とする請求項2記載のマルチビット−デル
タシグマAD変換器。 - 【請求項4】 前記ディジタル処理手段が、前記ディジ
タル減算手段と、遅延手段とを有し、該遅延手段では、
前記ディジタル減算手段で得られたディジタル演算結果
の中から最上位ビットを除く下位ビットが1サンプリン
グ時間遅延し、前記ディジタル減算手段にて前記マルチ
ビット量子化手段の出力信号と前記遅延手段からの出力
との差が求められることで、今回のサンプリング時のデ
ィジタル減算結果が得られ、該ディジタル減算手段で得
られた、今回のサンプリング時のディジタル減算結果か
ら最上位ビットのみを出力する構成になされていること
を特徴とする請求項1記載のマルチビット−デルタシグ
マAD変換器。 - 【請求項5】 前記遅延手段に対して、その出力信号を
任意の定数倍とするディジタル乗算手段を備えたことを
特徴とする請求項4記載のマルチビット−デルタシグマ
AD変換器。 - 【請求項6】 前記ディジタル処理手段が、前記ディジ
タル減算手段と、ディジタル加算手段とを有し、該ディ
ジタル加算手段において前記マルチビット量子化手段の
出力信号と前記ディジタル減算手段の2サンプリング周
期前の出力における最上位ビットを除く下位ビットとの
和をとり、前記ディジタル減算手段において、前記ディ
ジタル加算手段の出力信号と前記ディジタル減算手段の
1サンプリング周期前の出力における最上位ビットを除
く下位ビットとの差をとって、該ディジタル減算手段の
出力信号の最上位ビットを出力する処理を行うように構
成されていることを特徴とする請求項1記載のマルチビ
ット−デルタシグマAD変換器。 - 【請求項7】 前記1サンプリング周期前の最上位ビッ
トを除く下位ビットの信号及び/又は前記2サンプリン
グ周期前の最上位ビットを除く下位ビットの信号が、任
意の定数倍とされていることを特徴とする請求項6記載
のマルチビット−デルタシグマAD変換器。 - 【請求項8】 前記ディジタル処理手段が、前記ディジ
タル減算手段と、第1の遅延手段と、第2の遅延手段
と、ディジタル加算手段とを有し、該第1の遅延手段と
第2の遅延手段とにおいて前記ディジタル減算手段の出
力信号における最上位ビットを除く下位ビットを順次1
サンプリング時間ずつ遅延し、前記ディジタル加算手段
において前記マルチビット量子化手段の出力信号と前記
第2の遅延手段の出力との和をとり、前記ディジタル減
算手段において前記ディジタル加算手段の出力と前記第
1の遅延手段の出力との差をとって、該ディジタル減算
手段の出力信号における最上位ビットを出力する構成に
なされていることを特徴とする請求項1記載のマルチビ
ット−デルタシグマAD変換器。 - 【請求項9】 前記第1の遅延手段及び/又は第2の遅
延手段に対して、それぞれの出力信号を任意の定数倍す
る第1のディジタル乗算器及び/又は第2のディジタル
乗算器を備えたことを特徴とする請求項8記載のマルチ
ビット−デルタシグマAD変換器。 - 【請求項10】 前記マルチビット−デルタシグマAD
変換器において、kは2以上の整数、mは2以上k以下
の整数とし,k個のアナログ加算手段と,k個のアナロ
グ積分手段を有し、m番目アナログ加算手段は、(m−
1)番目のアナログ積分手段の出力信号と,前記アナロ
グ帰還信号との差をとり,m番目のアナログ積分手段
は、該m番目のアナログ加算手段の出力信号を積分し、
k番目のアナログ積分手段の出力信号を前記マルチビッ
ト量子化手段の入力するように構成されていることを特
徴とする請求項1乃至9のいずれか1に記載のマルチビ
ット−デルタシグマAD変換器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP34103399A JP3362718B2 (ja) | 1999-11-30 | 1999-11-30 | マルチビット−デルタシグマad変換器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP34103399A JP3362718B2 (ja) | 1999-11-30 | 1999-11-30 | マルチビット−デルタシグマad変換器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001156642A JP2001156642A (ja) | 2001-06-08 |
JP3362718B2 true JP3362718B2 (ja) | 2003-01-07 |
Family
ID=18342618
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP34103399A Expired - Fee Related JP3362718B2 (ja) | 1999-11-30 | 1999-11-30 | マルチビット−デルタシグマad変換器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3362718B2 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20020096006A (ko) * | 2001-06-19 | 2002-12-28 | 엘지전자 주식회사 | 엠에스엠에 있어서 입력 신호의 해상도를 향상시키는 장치및 방법 |
KR100921498B1 (ko) * | 2006-12-05 | 2009-10-13 | 한국전자통신연구원 | 멀티 비트 델타 시그마 변조기 |
US7545301B2 (en) | 2006-12-05 | 2009-06-09 | Electronics And Telecommunications Research Institute | Multi-bit delta-sigma modulator |
WO2009077200A1 (en) * | 2007-12-19 | 2009-06-25 | St Wireless Sa | A multi-bit sigma-delta modulator with reduced niumber of bits in feedback path |
JP2012023540A (ja) * | 2010-07-14 | 2012-02-02 | Asahi Kasei Electronics Co Ltd | マルチビットデルタシグマ変調器及びadコンバータ |
US9692445B1 (en) * | 2016-03-17 | 2017-06-27 | Texas Instruments Incorporated | Sigma-delta modulator for generating a sinusoidal signal |
CN107294537B (zh) * | 2017-06-30 | 2023-08-29 | 湖南天羿领航科技有限公司 | 一种基于Sigma Delta Modulator的模数转换器 |
-
1999
- 1999-11-30 JP JP34103399A patent/JP3362718B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2001156642A (ja) | 2001-06-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2704060B2 (ja) | 過サンプリング変換器 | |
US5061928A (en) | System and method of scaling error signals of caseload second order modulators | |
US5369403A (en) | Dual quantization oversampling digital-to-analog converter | |
US5084702A (en) | Plural-order sigma-delta analog-to-digital converter using both single-bit and multiple-bit quantizers | |
EP0586021B1 (en) | Digital noise shaper circuit | |
JP3705098B2 (ja) | マルチビットデルタシグマad変換器 | |
JP3718706B2 (ja) | デルタ・シグマ変調装置 | |
US6922161B2 (en) | Delta-Sigma modulator for reducing quantization noise and oversampling ratio (OSR) | |
EP0641085A1 (en) | Cascaded sigma-delta modulators | |
US7453382B2 (en) | Method and apparatus for A/D conversion | |
JPH053436A (ja) | Ad変換器 | |
JP2001094429A (ja) | アナログデジタル混在δς変調器 | |
US6940438B2 (en) | Method and circuit for reducing quantizer input/output swing in a sigma-delta modulator | |
JP2010171484A (ja) | 半導体集積回路装置 | |
EP0624290B1 (en) | Method for cascading sigma-delta modulators and a sigma-delta modulator system | |
JP3290314B2 (ja) | 3つのシグマ−デルタ変調器をカスケード接続する方法、およびシグマ−デルタ変調器システム | |
JP3362718B2 (ja) | マルチビット−デルタシグマad変換器 | |
JPH11308110A (ja) | デルタシグマ型アナログデジタル変換器 | |
Sonika et al. | Design and implementation of sigma–delta digital to analog converter | |
JP2004080430A (ja) | Δς変換回路 | |
Cai et al. | A fourth-order 18-b delta-sigma A/D converter | |
KR20090072053A (ko) | 단일 증폭기 아키텍처를 이용한 타임 인터리브 시그마-델타변조기 | |
JP2003018010A (ja) | サブレンジングa/d変換方法および回路 | |
Harikumar et al. | A Study on the Design of Reconfigurable ADCs | |
Lei et al. | Design ofA 16-bit Stereo Audio Σ Δ A/D Converter |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071025 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081025 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091025 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091025 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101025 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111025 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121025 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131025 Year of fee payment: 11 |
|
LAPS | Cancellation because of no payment of annual fees |