JP4336497B2 - 高周波プリント回路基板ビア - Google Patents

Description

本発明は、一般にはプリント回路基板の個別の層に形成された導体間に信号経路を提供するビアに関し、特に調整フィルタとして作用してその周波数応答特性を最適化するビアに関する。

図１および２は、導電ビア１２を用いてＰＣＢの上面１６上に形成されたマイクロストリップ導体１４をＰＣＢの下面２０上に形成されたマイクロストリップ導体１８に接続した先行技術のプリント回路基板（ＰＣＢ）の一部分の平面図および断面立面図である。ビア１２は導体１４に接する上部キャップ（環状リング２２）と、導体１８に接する下部キャップ（環状リング２４）と、上部および下部環状リング２２および２４の間に延在する垂直導体２６とを含む。またＰＣＢ１０は上面１６の下方および下面２０の上方のＰＣＢ基板層上に形成された埋め込み電源およびグラウンドプレーン２８を含み、さらに追加埋め込み電源、グラウンドあるいは信号プレーン３０を含む場合もある。ビア導体２６は、導体２６が電源信号プレーン２８および３０に接触しないように充分に大きいプレーン２８および３０内の穴を貫通している。

図３は信号が導体１４、ビア１２および導体１８を通る経路のインピーダンスモデルである。マイクロストリップ導体１４および１８は、それぞれ特性インピーダンスＺ１およびＺ２によってモデル化されているが、５０オームほどの標準特性インピーダンスを有するように近接する電源またはグラウンドプレーン２８に対して大きさと間隔が決められることが多い。上部および下部ビア環状リング２２および２４は並列容量Ｃ１およびＣ２を垂直導体２６によって提供される信号経路に付加する。インダクタＬ１は垂直導体２６をモデル化している。また図３のモデルはあるシャント抵抗を含む場合もありビア１２を取り囲む絶縁基板を介する漏れの原因となるが、高周波では静電容量Ｃ１およびＣ２ならびにインダクタンスＬ１がビアの周波数応答に大きく影響する。

ビア１２は、３極フィルタまたは受動回路網のように動作するが、導体１４および１８の間を伝わる高周波信号を大幅に減衰且つひずませる可能性がある。垂直導体２６により提供される直列インダクタンスＬ１は主にその垂直寸法に左右される。垂直導体２６はＰＣＢ１０を貫通して延在しなければならないため、その長さはＰＣＢ１０の厚さによって決定され、一般にはＬ１の値を調節する際に若干の余地しかない。そのため高周波を印加する際にビア１２により生じる信号ひずみおよび減衰を低減する従来の方法はビアの並列容量を最小限に抑えることであった。環状リング２２および２４の水平寸法を減少させるとともに環状リング２２および２４と近接の電源およびグラウンドプレーン２８との間の距離を最大にすることにより並列容量Ｃ１およびＣ２を低減することができる。しかし実際には静電容量Ｃ１およびＣ２の低減可能量に限界がある。そのためかなりのビア静電容量およびインダクタンスが常に存在して、特に高周波信号においてある程度の信号ひずみおよび減衰を常に生じることになる。

図４は最小並列容量および直列インダクタンスを提供するように設計された典型的なビアの周波数応答のプロットＡを含む。フィルタの帯域幅は通常その減衰が−３ｄｂに達する最低周波数として定義される。図４のプロットＡはビア１２の帯域幅がおよそ３．２ＧＨｚであることを示す。このため基板設計者は通常、約３ＧＨｚより高い周波数の信号を伝えるためにこのような回路基板ビアを用いることを避けたがる。

そのため、高周波を印加する際のビアを使用するための従来の方法はビアを完全に回避することが非常に多い。しかしビアを使用することに対する制約により回路基板上に多数の高周波信号を通すことが困難になる。高周波印加の際に、ＰＣＢを完全に貫通して延在してはいない短い「ブラインド」ビアを用いて垂直方向に互いに接近したＰＣＢ層上に掲載された埋め込みストリップライン導体を接続する場合もある。ブラインドビアは短いため、直列インダクタンスが比較的小さく、そのため通常ＰＣＢを完全に貫通して延在する貫通ビアより広い帯域幅を有する。しかしブラインドビアは貫通ビアよりも高価であり、依然として帯域幅が非常に高い周波数の信号を扱うのに十分ではない。

そのため必要なのは、過度に信号を減衰あるいはひずませることなく非常に高い周波数の信号を伝えることができるようにＰＣＢビアの帯域幅を大幅に広げる方法である。

プリント回路基板（ＰＣＢ）ビアはＰＣＢの個別の水平層上に形成されたマイクロストリップまたはストリップライン導体間に垂直信号経路を提供する。ビアは信号経路に、ビアおよびビアとＰＣＢに実施された近接の電源およびグラウンドプレーンとの間の空間の、形状およびサイズの関数である並列容量と直列インダクタンスとを付加する。

本発明の一態様によれば、ビアの静電容量は互いに且つビアインダクタンスに対して調節してそれらの最小実現可能値を超えた、帯域幅などのビアの周波数応答特性が最適化される値にする。

本発明の他の態様によれば、その特定の実施形態においてビアが多極チェビシェフフィルタあるいはバターワースフィルタとして動作するようにビア静電容量を調節する。

本発明のさらに他の態様によれば、ビアはＰＣＢ内に埋め込まれた、ビアが提供する信号経路に接する容量性素子を含む。素子の並列容量およびビアの他の部分の静電容量の大きさをビアの固有の直列インダクタンスとストリップラインまたはマイクロストリップ導体のインピーダンスとに応じて調節することによりビアを調整して周波数応答特性を最適化する。

従って本発明の目的は過度に減衰することなく高周波信号を伝えるＰＣＢビアを提供することである。

本明細書の特許請求の範囲の部分は特に本発明の主題を示すとともに請求するものである。ただし同様の参照符号が同様の要素を表す添付の図面を参照しつつ本明細書の他の部分を読むことにより当業者には本発明の構成と動作方法の両方、および本発明のさらなる利点と目的について最善の理解を得られるであろう。

図５および６は本発明による導電ビア４２を用いて多層プリント回路基板ＰＣＢ４０の上面４６上に形成されたマイクロストリップ導体４４をＰＣＢの下面５０上に形成されたマイクロストリップ導体４８に接続したＰＣＢ４０の一部分の平面図および断面立面図である。ビア４２は導体４４に接する上部キャップ（環状リング５２）と、導体４８に接する下部キャップ（環状リング５４）と、上部および下部環状リング５２および５４の間に延在する垂直導体５６とを含む。またＰＣＢ４０は上面４６の下方および下面５０の上方の基板層上に形成された電源およびグラウンドプレーン５７を含み、さらに他層上に形成された追加埋め込み電源およびグラウンドプレーンあるいは信号プレーン５８を含む場合もある。垂直導体５６は、導体５６がプレーン５７および５８に接触しないように充分に大きいプレーン５７および５８内の穴を貫通している。

本発明によれば、コンデンサを上部および下部リング５２および５４間の中間に適切に埋め込んでビア４２に付加する。導電パッド５９をＰＣＢの多層基板層の一層の上に金属材料でリソグラフィにより形成することによりコンデンサを設けることができるが、その同じ金属材料でその層上にある電源、グラウンドあるいは信号プレーン５８の導体をリソグラフィにより形成した後にＰＣＢ４０の個別基板層を接着している。ＰＣＢ４０とパッド５９とを貫通して穴を開け、導体材料を充填して導体５６を形成すると、パッド５９は導体５６を取り囲んで接触する環状リングを形成する。パッド５９の水平面および近接の電源またはグラウンドプレーン５８は垂直導体５６によって提供された信号経路に並列容量を付加するコンデンサとして作用する。

図７は信号が導体４４、ビア４２および導体４８を通る経路のインピーダンスモデルである。マイクロストリップ導体４４および４８は、それぞれ特性インピーダンスＺ１およびＺ２によってモデル化されている。マイクロストリップ導体は５０オームほどの標準特性インピーダンスを有するように最も近接する電源またはグラウンドプレーン５７に対して大きさと間隔が決められることが多い。上部および下部リング５２および５４は信号経路と最も近接した電源またはグラウンドプレーン５８との間にそれぞれ並列容量Ｃ１およびＣ２を付加する。静電容量Ｃ３はパッド５９とその近接電源またはグラウンドプレーン５８との間の静電容量をモデル化している。インダクタＬ１およびＬ２はそれぞれ、垂直導体５６のパッド５９の上方および下方の部分のインダクタンスをモデル化している。図７のインピーダンスモデルはあるシャント抵抗を含む場合もあり取り囲むＰＣＢ基板絶縁材料を介する漏れをモデル化しているが、高周波では容量性および誘電性素子がビア４２の周波数応答を支配する。

図７から分かるようにビア４２は５極フィルタとして作用する。高周波の印加においてビアの直列インダクタンスＬ１およびＬ２ならびに並列容量Ｃ１〜Ｃ３は導体４４および４８の間を伝わる信号を減衰且つひずませる。信号の周波数が高いほど減衰およびひずみが大きくなる。ビアにインピーダンスがない場合には、信号を減衰またはひずませることはまったくない。そこで信号のひずみおよび減衰を低減する従来の方法はビアの並列容量を減少させることであった。例えば、リング５２および５４の水平寸法を減少させるとともにリング５２および５４とこれらに最も近接する電源またはグラウンドプレーン５７との間の距離を増加することにより並列容量Ｃ１およびＣ２を低減することができる。しかし実際には静電容量Ｃ１およびＣ２の低減可能量に限界がある。垂直導体５６の直列インダクタンスＬ１およびＬ２も主にその垂直寸法とともに減少する。しかし垂直導体５６はＰＣＢ４０を貫通して延在しなければならないため、その長さはＰＣＢ４０の厚さによって決定され、一般にはＬ１およびＬ２の値を調節する際に若干の余地しかない。

そのためかなりのビア静電容量およびインダクタンスが常に存在して常に信号ひずみおよ減衰を生じることになる。本発明は以下に説明するように、帯域幅を広げるとともに単にビアの並列容量を最小限に抑えて達成できる以上にビアの他の周波数応答特性を改善させる。
ビア静電容量の調整
図２はビア１２がビア４２のパッド５９を含まないこと以外は本発明の図５のビア４２と実質的に同様の先行技術のビア１２（図２）の断面立面図である。図３はその上部および下部リング２２および２４と関連する静電容量Ｃ１およびＣ２とその垂直導体２６と関連するインダクタンスＬ１とを含むビア１２のインピーダンスモデルである。なお、静電容量Ｃ１およびＣ２ならびにインダクタＬ１は、図７の５極フィルタに対して２ポート、３極フィルタを形成する。

図４プロットＡは図３の３極フィルタの各種構成要素が以下に表Ｉに示した値を有する場合の先行技術のビア１２の周波数応答を示す。

フィルタの「帯域幅」はそのフィルタの減衰が−３ｄｂに達する最低信号周波数として定義されることが多い。図４のプロットＡは先行技術のビア１２の帯域幅がおよそ３．２ＧＨｚであることを示す。従来の実践に従うとリング２２および２４の静電容量Ｃ１およびＣ２が増加するとビア１２の帯域幅が減少するであろうと予想できる。しかしこれがＣ１およびＣ２を増加させようとする静電容量値すべてに対して当てはまるわけではない。図４プロットＢは構成要素の値が以下に表ＩＩに一覧表にした値である場合の図３のフィルタの周波数応答を示す。

このため静電容量を最小限に抑えるのではなく静電容量を適切に調整することによりビアの周波数応答を最適化する。しかしビアの「最適な」周波数応答はアプリケーション依存型である。通常最高周波数印加の際にビア帯域幅を最大にすることが望まれる。しかし最高周波数印加の際に、例えばより平坦な通過帯域、低周波数におけるより少ない減衰、あるいは阻止帯でのより急峻なロールオフのためにはより狭い帯域幅を受け入れようという場合もある。図２のビア１２および図６のビア４２はビア静電容量を適切に調整することによって３極および５極のフィルタを形成するため、これらのビアに最平坦周波数応答を提供する周知の３極または５極「バターワース」フィルタ、あるいは帯域幅とロールオフ特性との組み合わせを最適化できる周知の多極チェビシェフフィルタのように動作させることができる。フィルタの周波数応答の様々な特性を最適化するために構成要素の値を適切に選択することを始めとする多極バターワースおよびチェビシェフフィルタの設計は当業者には周知である。例えばＷ．Ｈ．ヘイワード（Ｗ．Ｈ．Ｈａｙｗａｒｄ）著、書籍「高周波設計入門（Ｉｎｔｒｏｄｕｃｔｉｏｎ ｔｏ Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｄｅｓｉｇｎ）」プレンティスホール社（Ｐｒｅｎｔｉｃｅ−Ｈａｌｌ，Ｉｎｃ．）出版、１９８２年、ｐ.５９−６８を参照されたい。またこれを本明細書に引用して援用する。
ビア静電容量の分布
パッド５９をビア４２に付加することは、パッド５９が並列静電容量Ｃ３をビアの信号経路に付加するため、ビアの高周波応答を改善するためにビアの静電容量を最小限に抑えることを目指した従来の実践とは一致しない。しかし以下に実証するように、その静電容量Ｃ３をビア４２の他の部分の静電容量Ｃ１およびＣ２ならびにインダクタンスＬ１およびＬ２に応じて適切に調節する場合は、ビアの周波数応答特性は大幅に改善される。

図４プロットＣは以下に表ＩＩＩに一覧表にしたような構成要素値を有する図６の改善ビア４２をモデル化した図７の５極フィルタの周波数応答を示す。

プロットＡとＢとを比較することにより、その静電容量を最小限に抑えようとするのではなく適正に調整することによってビアの周波数応答を改善できることが分かった。またプロットＣをプロットＡおよびＢと比較することにより、ビアの垂直長さに関してその静電容量をより均等に分布させる場合にもビアの周波数応答をかなり大幅に増加できることが分かる。例えば、数個の静電容量パッド５９を、それらの静電容量と上部および下部リング５２および５４の静電容量とをビアのインダクタンスに関して適切に調整した状態で垂直導体５６の長さに沿って均等に分布させた場合には、さらに帯域幅が広がることになるであろう。一般にインピーダンス素子がすべて適正に調整可能であるとすれば、ビアにより形成されるフィルタに付加できる極が多いほど得られる帯域幅が大きくなる。極数を増加させることはフィルタの通過帯域の平坦化とその阻止帯の高周波ロールオフの急峻化とを促進することもできるため、数多くの用途で周波数応答特性に対する望ましい改善にもなる。
ビアインダクタンスの付加
図８および９は図５のマイクロストリップ導体４４および４８ならびにビア４２の代替型の平面図である。マイクロストリップ導体のインピーダンスは主にその幅および導体と近接の電源またはグラウンドプレーンとの間の距離の関数である。通常マイクロストリップ導体はその長さに亘って例えば５０オームというような均一な特性インピーダンスを有するように設計されている。そのため通常マイクロストリップ導体は図８に示すように均一な幅を有する。図７のインピーダンスモデルはマイクロストリップ導体４４および４８が均一の幅であると仮定している。しかし図９に示すようにビア４２に近接する部分６０および６２のマイクロストリップ導体４４および４８の幅を減少させることにより、それらの部分の大部分を誘電性にする。

図１０は導体４４および４８を図９に示した誘電性部分６０および６２を含むように変形した場合の導体４４、ビア４２および導体４８により形成された信号経路のインピーダンスモデルを示す。ビア４２の静電容量Ｃ１〜Ｃ３ならびにインダクタンスＬ１およびＬ２に加えて、導体４４および４８に関連するＺ１およびＺ２特性インピーダンス間の構造は導体部分６０および６２のインダクタンスＬ３およびＬ４を含んでいる。そのため導体４４および４８間の構造は７極フィルタとして作用する。

図４プロットＤはインピーダンス構成要素が以下に表ＩＶに一覧表にした値を有する場合の図１０の７極フィルタの周波数応答を示す。

プロットＤは図１０の７極フィルタ構造が図７の５極フィルタの帯域幅（プロットＣ参照。）より大幅に高い６．８ＧＨｚの帯域幅を有することを示す。これにより図１０の７極フィルタが図７の５極フィルタおよび図３の３極フィルタの最小静電容量型または調整静電容量型より大幅に大きい静電容量とインダクタンスとを有するにもかかわらず、かなり広い帯域幅を有することが分かる。このように静電容量を調整するとともにより均等に分布させることによりビアの周波数応答を改善することに加え、適切な大きさのインダクタンスをビアの上端および下端に加えることによりさらにその周波数応答を改善することができる。これによりその２つのマイクロストリップ線を接続するフィルタ構造の極数が増加する。
相互接続埋め込みストリップライン導体用調整ビア
ビアはＰＣＢ基板の個別の埋め込み層上に形成されたストリップライン導体を相互接続するためにも利用される。ＰＣＢ設計者は、ＰＣＢの端から端まで延在する貫通ビアの代わりにＰＣＢの端から端までは延在しないブラインドまたは埋め込みビアを用いて埋め込み導体を相互接続することが多いが、それはブラインドまたは埋め込みビアが短いほど信号経路に付加する静電容量またはインダクタンスが少ないからである。しかしさまざまなＰＣＢ層に個別に穴を開けなければならないためブラインドおよび埋め込みビアの製造は貫通ビアより高価である。本発明は高周波の印加の際に埋め込みストリップライン導体を相互接続するために用いることができるように貫通ビアの帯域幅を改善する。

図１１および１２は本発明による先行技術の導電ビア７２を用いて多層プリント回路基板（ＰＣＢ）７０の埋め込み層上に形成されたストリップライン導体７４をＰＣＢの他の埋め込み層上に形成されたストリップライン導体７８に接続したＰＣＢ７０の一部分の平面図および断面立面図である。ビア７２は上部環状リング８２と、下部環状リング８４と、上部および下部環状リング８２および８４の間に延在する垂直導体８６とを含む。またＰＣＢ７０はストリップライン導体７４および７８の上方および下方の層上に形成された電源およびグラウンドプレーン８７を含み、さらに他の層上に形成された追加埋め込み電源、グラウンドあるいは信号プレーン８８も含んでいる。垂直導体８６は、導体８６がプレーン８７および８８に接触しないように充分に大きい信号プレーン８７および８８内の穴を貫通している。しかしストリップライン導体７４および７８が垂直導体８６に接触しているため、ビア７２は導体７４および７８の間に信号経路を提供することができる。

図１３は信号が導体７４、ビア７２および導体７８を通る経路のインピーダンスモデルである。ストリップライン導体７４および７８は、それぞれその特性インピーダンスＺ１およびＺ２によってモデル化されている。上部および下部リング８２および８４は信号経路とグラウンドとの間にそれぞれ並列容量Ｃ１およびＣ２を付加する。インダクタＬ１は上部リング８２と導体７４との間の垂直導体８６のインダクタンスをモデル化している。インダクタＬ３は導体７４および７８の間の垂直導体８６のインダクタンスを表している。インダクタＬ２は導体７８と下部リング８４との間の垂直導体８６のインダクタンスをモデル化している。

図１４プロットＥは本発明によりインダクタンスＬ１〜Ｌ３に応じて静電容量Ｃ１およびＣ２を調整して最大帯域幅を提供する場合の図１３の先行技術の５極フィルタ構造の周波数応答を示す。プロットＥを計算する際に以下に表Ｖに一覧表にしたインピーダンス値を用いた。

図１５は図１１および１２のＰＣＢ７０の断面立面図であり、本発明によれば導電パッド９０が垂直導体８６に沿った導体７４および７８間の中間の位置で並列容量をビア７２に付加する。

図１６はリング９０が付加された場合のビア７２のインピーダンスモデルである。静電容量Ｃ３はリング９０の静電容量をモデル化している。インダクタンスＬ３ＡおよびＬ３Ｂは導体７４および７８の間の垂直導体８６によって提供された図１３のインダクタンスＬ３の部分を表している。なおビアは７極フィルタとして作用する。図１４のプロットＦは以下に表ＶＩに一覧表にしたインピーダンス構成要素を用いた図１６の７極フィルタの周波数応答を示す。

図９に示した本発明のマイクロストリップ型と共に上述したように、例えばビアに近いストリップライン７４および７８の端部の幅を減少させて誘電性にすることによりさらにビアの帯域幅を広げることができる。Ｚ１とＬ３Ａとの間およびＺ２とＬ３Ｂとの間の追加直列インダクタンスにより図１６の７極フィルタを、調整により増加帯域幅が得られる９極フィルタにする。
多数の埋め込みコンデンサを用いたビア
導体７４および７８の間に適切に調整されたパッド９０を２つ以上設けてビア静電容量をより均等に分布させることにより帯域幅をさらに改善することが可能になる。例えば図１７は本発明の代替的実施形態による図６のビア４２の改良型を示す。図６においてビア４２はＰＣＢ４０に埋め込まれた単一の導電パッド５９を含み、ビア４２が提供する信号経路に沿った一点で追加の並列容量を提供するだけである。導電パッド５９はビア４２を調整して図７に示した５極フィルタにした。上部および下部リング５２および５４ならびにパッド５９はそれぞれ静電容量Ｃ１、Ｃ２およびＣ３として作用する一方で、導体５６は２つの直列インダクタＬ１およびＬ２として作用する。

図１７に示したビア４２の型では、２つの導電パッド５９Ａおよび５９ＢがＰＣＢ４０内（上ではなく）に埋め込まれ、導体４４および４８の間のビア４２が提供する信号経路に沿った二点で追加の並列容量を提供する。図１８に示すとおり、上部および下部リング５２および５４ならびにパッド５９Ａおよび５９Ｂがそれぞれ静電容量Ｃ１、Ｃ２、Ｃ３ＡおよびＣ３Ｂとして作用する一方で、導体５６はここで３つの直列インダクタＬ１〜Ｌ３として作用する。このように図１７のビア４２は７極フィルタとして作用し、同様量の合計直列インダクタンスが与えられた図７の５極フィルタより広い帯域幅を得るように調整可能である。ＰＣＢが多数の層を有する場合、ビアに追加の埋め込みコンデンサを追加してそれにより形成されるフィルタ内の極数をさらに増加させることができる。

上記の説明では本発明の好適な実施形態を述べたが、当業者はより広範囲な様態において本発明から逸脱することなく好適な実施形態に対して数多くの変更をすることができる。例えば、表Ｉ〜ＶＩに一覧表にしたインピーダンス値は例示に過ぎない。当業者には本発明により設計されたビアが他の組み合わせのインピーダンス値を有することが可能であることは理解されたい。なお、本発明によればその容量性素子を適正に調整するとともにビアに適正な大きさの容量性および／または誘電性素子を付加することによって、ブラインドおよび埋め込みビアの周波数応答が改善できることも理解できよう。そのため添付の特許請求の範囲は本発明の真の範囲と精神とに含まれる変更をすべて包含しようとするものである。

導電ビアを用いてプリント回路基板ＰＣＢの上面および下面上に形成されたマイクロストリップ導体を接続した先行技術のＰＣＢの一部分の平面図である。 図１のＰＣＢの断面立面図である。 信号が図２のマイクロストリップ導体およびビアを通る経路のインピーダンスモデルを示す概略図である。 図２および６のビアの周波数応答を図示するグラフである。 本発明による導電ビアを用いてＰＣＢの上面および下面上に形成されたマイクロストリップ導体を接続したプリント回路基板の一部分の平面図である。 図５のＰＣＢの断面立面図である。 図８に示したマイクロストリップ導体構成を用いた時の図６のマイクロストリップ導体およびビアを通る信号経路のインピーダンスモデルを示す概略図である。 図５および６のマイクロストリップ導体およびビアの平面図である。 図５および６のマイクロストリップ導体およびビアの代替的実施形態の平面図である。 図９に示したマイクロストリップ構成を用いた時の図６のマイクロストリップ導体およびビアを通る信号経路のインピーダンスモデルを示す概略図である。 本発明による導電ビアを用いてＰＣＢの個別の層上に形成された埋め込みストリップライン導体を接続した先行技術のＰＣＢの一部分の平面図である。 図１１のＰＣＢの断面立面図である。 信号が図１２のマイクロストリップ導体およびビアを通る経路のインピーダンスモデルを示す概略図である。 図１２および１５のビアの周波数応答を図示するグラフである。 本発明の第１の代替的実施形態による導電ビアを用いたプリント回路基板の断面立面図である。 図１５のストリップライン導体およびビアを通る信号経路のインピーダンスモデルを示す概略図である。 本発明の第２の代替的実施形態による導電ビアを用いたプリント回路基板の断面立面図である。 図１７のストリップライン導体およびビアを通る信号経路のインピーダンスモデルを示す概略図である。

Claims (20)

1. プリント回路基板（ＰＣＢ）上の第１の高さにある第１の導体ストリップと第２の高さにある第２の導体ストリップとの間に信号を伝えるための装置であって、
   前記ＰＣＢ内で垂直に延在するとともに前記第１の導体ストリップと前記第２の導体ストリップとの間に前記信号を伝えるための導電路を提供し、第１のインダクタンスを含むインピーダンスを有する導体と、
   前記導体に接するとともに前記導電路に並列容量を付加する容量性手段と、
   を備え、
   前記第１および第２の導体ストリップの各々は、第１の幅を有する第１の導体部分と、前記第１の幅よりも小さい第２の幅を有しかつ前記第１の導体部分よりも前記導体の付近に位置する第２の導体部分とを有し、
   前記第１の導体ストリップの前記第２の導体部分は、第２のインダクタンスを有し、前記第２の導体ストリップの前記第２の導体部分は、第３のインダクタンスを有し、前記第１のインダクタンス、前記第２のインダクタンス及び前記第３のインダクタンス並びに前記容量性手段は、フィルタを形成し、
   前記信号の伝送時に前記導電路の周波数応答特性の帯域幅特性を最大化するために前記並列容量を前記導体のインピーダンスに応じた大きさにした装置。
2. 前記導電路がチェビシェフフィルタを形成するように前記並列容量を前記導体のインピーダンスに応じた大きさにした、請求項１に記載の装置。
3. 前記導電路がバターワースフィルタを形成するように前記並列容量を前記導体のインピーダンスに応じた大きさにした、請求項１に記載の装置。
4. 前記信号の伝送時に前記導電路の周波数応答の帯域幅特性を最大化するために前記並列容量を前記導体のインピーダンスに応じた大きさにした、請求項１に記載の装置。
5. 前記ＰＣＢが上部水平面と下部水平面とを有し、
   前記第１の導体ストリップが前記上部水平面上にあり、
   前記第２の導体ストリップが前記下部水平面上にあり、
   前記導体が前記ＰＣＢを完全に貫通して垂直に延在し、
   前記容量性手段が、
   前記上面に形成され、第１の水平平坦面を有し、前記導体を前記第１の導体ストリップに導電的に接続する上部導体と、
   前記下面に形成され、水平平坦面を有し、前記導体を前記第２の導体ストリップに導電的に接続する下部導体と
   を備える、請求項１に記載の装置。
6. 前記上部導体が前記導電路に第１の並列容量を付加し、
   前記下部導体が前記導電路に第２の並列容量を付加し、
   前記信号の伝送時に前記導電路の周波数応答特性の帯域幅特性を最大化するために前記第１および第２の並列容量を前記導体のインピーダンスに応じた大きさにした、請求項５に記載の装置。
7. 前記容量性手段が、前記ＰＣＢ内に埋め込まれた、前記第１の高さと第２の高さとの間の第３の高さにおいて前記導体に取り付けられる第１のコンデンサであって、前記信号経路に第１の並列容量を付加する第１のコンデンサを備える、請求項１に記載の装置。
8. 前記第３の高さが前記第１の高さと第２の高さとの間の垂直方向の中間にある、請求項７に記載の装置。
9. 前記ＰＣＢが複数の基板層を有し、
   前記第１のコンデンサが、前記導体に接して前記複数の基板層のうちの一の層上の前記第３の高さに形成されるとともに第１の水平平坦面を有する第１の導体材料を備える、請求項７に記載の装置。
10. 前記第１のコンデンサが前記第１の導体材料の前記第１の平坦面に近接して存在する第２の水平平坦面を有する第２の導体材料をさらに備える、請求項９に記載の装置。
11. 前記第１の導体材料が前記導体を取り囲んでいる、請求項８に記載の装置。
12. 前記ＰＣＢが上部水平面と下部水平面とを有し、
    前記第１の導体ストリップが前記上部水平面上にあり、
    前記第２の導体ストリップが前記下部水平面上にあり、
    前記導体が前記ＰＣＢを完全に貫通して垂直に延在し、
    前記少なくとも１つのコンデンサが、
    前記上面に形成され、水平平坦面を有し、前記導体を前記第１の導体ストリップに導電的に接続する上部導体と、
    前記下面に形成され、水平平坦面を有し、前記導体を前記第２の導体ストリップに導電的に接続する下部導体と
    を備える、請求項７に記載の装置。
13. 水平平坦面を有する上部導体が前記導電路に第２の並列容量を提供し、
    水平平坦面を有する下部導体が前記導電路に第３の並列容量を提供し、
    前記信号の伝送時に前記導電路の周波数応答特性の帯域幅特性を最大化するために前記第１、第２および第３の並列容量を前記導体のインピーダンスに応じた大きさにした、請求項１２に記載の装置。
14. 前記信号の伝送時に前記導電路がチェビシェフフィルタを形成するように前記第１、第２および第３の並列容量を前記導体のインピーダンスに応じた大きさにした、請求項１３に記載の装置。
15. 前記信号の伝送時に前記導電路がバターワースフィルタを形成するように前記第１、第２および第３の並列容量を前記導体のインピーダンスに応じた大きさにした、請求項１３に記載の装置。
16. 前記信号の伝送時に前記導電路が最大の帯域幅を有するように前記第１、第２および第３の並列容量を前記導体のインピーダンスに応じた大きさにした、請求項１３に記載の装置。
17. 前記ＰＣＢが上部水平面と下部水平面とを有し、
    前記第１の高さが前記上部水平面の下方にあり、
    前記第２の高さが前記下部水平面の上方にあり、
    前記導体が前記ＰＣＢを完全に貫通して垂直に延在し、
    前記容量性手段が、
    前記上面に形成され、水平平坦面を有し、前記導体を前記第１の導体ストリップに導電的に接続する上部導体と、
    前記下面に形成され、水平平坦面を有し、前記導体を前記第２の導体ストリップに導電的に接続する下部導体と
    を備える、請求項７に記載の装置。
18. 前記上部導体が前記導電路に第２の並列容量を付加し、
    前記下部導体が前記導電路に第３の並列容量を付加し、
    前記信号の伝送時に前記導電路の周波数応答特性の帯域幅特性を最大化するために前記第１、第２および第３の並列容量を前記導体のインピーダンスに応じた大きさにした、請求項１７に記載の装置。
19. 前記信号の伝送時に前記導電路が最大の帯域幅を有するように前記第１、第２および第３の並列容量を前記導体のインピーダンスに応じた大きさにした、請求項１８に記載の装置。
20. 前記容量性手段が、前記ＰＣＢ内に埋め込まれるとともに前記第１の高さと第２の高さとの間の高さにおいて前記導体に取り付けられた複数のコンデンサを備える、請求項１に記載の装置。