KR940004997Y1 - 디지틀 데이터 신호의 에러검출 장치 - Google Patents

디지틀 데이터 신호의 에러검출 장치 Download PDF

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Abstract

내용 없음.

Description

디지틀 데이터 신호의 에러검출 장치
제1도는 이 고안의 실시예에 따른 디지틀 데이터 신호의 에러검출 장치의 상세 회로도이다.
제2도는 이 고안의 실시예에 따른 디지틀 데이터 신호의 에러검출 장치의 동작 파형도이다.
이 고안은 디지탈 데이터(digital data)신호의 에러(error)검출 장치에 관한 것으로서, 더욱 상세하게 말하자면 직렬로 전송되는 디지탈 데이터 신호로부터 하이비트나 로우비트가 연속해서 입력되는 경우에 이를 에러로 간주하여 시프트 레지스터를 이용하여 에러의 발생여부를 간단하게 검출해내는 디지틀 데이터 신호의 에러검출장치에 관한 것이다.
디지틀 신호를 전송하는데 있어 잡음(noise)에 의한 에러신호의 발생은 피하기가 어렵다. 이러한 경우에 전송되고 있는 신호로부터 에러신호의 발생을 감지하여, 상기한 에러신호를 제거함으로써 원래의 신호를 복구하는 것은 데이터 통신의 신뢰성을 높이는 매우 중요한 일이다. 이러한 에러검출 장치로서 대한민국 특허출원 공고번호 91-697호 "에러검출 로직을 사용하는 블럭코딩 디코더"등이 개시된 바 있다. 그러나 상기한 종래의 에러검출 장치는 오증 생성기를 사용하는데 그 구성이 복잡하고 방법이 난이한 단점이 있다.
따라서 이 고안의 목적은 상기한 종래의 단점을 해결하기 위한 안출된 것으로서, 직렬로 전송되는 디지틀 데이터 입력신호로부터 하이비트나 로우비트가 연속해서 연속해서 입력되는 경우에 이를 에러로 간주하여 시프트 레지스터를 이용하여 에러의 발생을 검출함으로써 그 구성이 간단하고 방법의 실시에 대한 난이도가 크지 않은 디지탈 데이터 신호의 에러 검출장치를 제공하는데 있다.
상기한 목적을 달성하기 위한 수단으로서 이 고안의 구성은 전원이 인가되면 클럭신호를 발생시켜 출력하는 클럭 발생부와; 데이터 입력신호선과 상기 클럭 발생부의 출력단에 연결되어, 클럭신호가 천이될때마다 입력신호를 1비트씩 시프트시킴으로써 데이터의 상태 비교에 필요한 시프트 신호를 발생시켜 출력하는 n비트 시프트 레지스터(shift register)와; 상기 n비트 시프트 레지스터의 출력단에 연결되어, n비트 시프트 레지스터의 시프트 출력신호를 지연시켜 출력함으로써 출력 타이밍(timing)을 조절하는 하는 지연버퍼(delay buffer)와; 상기 n비트 시프트 레지스터의 출력단에 연결되어, 데이터 입력신호가 연속해서 하이비트나 로우비트로 입력될 경우에 이를 에러로 간주하여 에러의 발생을 검출하는 데이터 상태비교부로 이루어진다.
상기한 구성에 의하여, 이 고안이 속하는 기술분야에서 통상의 지식을 가진자가 이 고안을 용이하게 실시할 수 있는 가장 바람직한 실시예를 첨부된 도면을 참조로 하여 상세히 설명한다.
제1도는 이 고안의 실시예에 따른 디지틀 데이터 신호의 에러검출 장치의 상세 회로도이다.
제1도에 도시되어 있듯이 이 고안의 실시예에 따른 디지틀 데이터 신호의 에러검출 장치의 구성은, 클럭발생부(10)와, 데이터 입력신호선(DIN)과 클럭발생부(10)의 출력단에 입력단이 연결되어 있는 시프트 레지스터(20)와, 상기 시프트 레지스터(20)의 출력단에 입력단이 연결되어 있는 지연버퍼(30)와, 상기 시프트 레지스터(20)의 출력단에 입력단이 연결되어 있는 데이터 상태비교부(40)로 이루어진다.
상기한 시프트 레지스터(20)의 구성은, 클럭 발생부(10)의 출력단자에 클럭 입력단자가(CLK)가 연결되고, 데이터 입력신호선(DIN)에 입력단자(D)가 연결된 제1D형 플립플롭(flip-flop)(DF21)과, 클럭 발생부(10)의 출력단자에 클럭 입력단자(CLK)가 연결되고 제1 D형 플립플롭(DF21)의 출력단자(Q)에 입력단자(D)가 연결된 제2D형 플립플롭(DF22)과, 클럭 발생부(10)의 출력단자에 클럭 입력단자가(CLK)가 연결되고 제2 D형 플립플롭(DF22)의 출력단자(Q)에 입력단자(D)가 연결된 제3 D형 플립플롭(DF23)으로 이루어진다.
또한 상기한 지연버퍼(30)의 구성은, 시프트 레지스터(20)의 제3 D형 플립플롭(DF23)의 출력단자(Q)에 한쪽 입력단자가 연결되고 다른한쪽의 입력단자는 접지되어 있는 제1 NOR게이트(gate)(G31)와, 제1 NOR게이트(G31)의 출력단자에 한쪽 입력단자가 연결되고 다른한쪽의 입력단자는 접지되어 있는 제2NOR게이트(G32)로 이루어진다.
그리고 상기한 데이터 상태비교부(40)의 구성은, 시프트 레지스터(20)의 제1, 제2, 제3 D형 플립플롭(DF21, DF22, DF23)의 출력단자(Q)에 각각의 입력단자가 연결된 AND 게이트(G41)와, 시프트 레지스터(20)의 제1, 제2, 제3 D형 플립플롭(DF21, DF22, DF23)의 반전 출력단자(/Q)에 각각의 입력단자가 연결된 AND 게이터(G42), 상기한 AND 게이트(G41, G420의 출력단자에 각각의 입력단자가 연결된 NOR게이트(G43)와, NOR 게이트(G43)의 출력단자에 입력단자(D)가 연결되고 클럭 발생부(10)의 출력단자에 클럭 입력단자(CLK)가 연결된 D형 플립플롭(DF41)으로 이루어진다.
이 고안의 실시예에서는 상기한 시프트 레지스터(20)로서 3개의 D형 플립플롭(DF21, DF22, DF23)을 사용하였으나, 이 고안의 기술적 범위는 여기에 한정되지 않고, 데이터 입력신호(DIN)의 성격에 따라 D형 플립플롭의 수가 조정되어 질 수 있다. 즉, 데이터 입력신호(DIN)중에 가장 긴 펄스폭을 갖는 신호의 펄스폭이 클럭신호(CLK)의 상승 모서리(rising edge)에서 시작하여 n주기(클럭신호) 동안 지속된다면 이때의 시프트 레지스터(20)의 D형 플립플롭의 수는 n개가 된다.
상기한 구성에 의한 이 고안의 실시예에 따른 디지틀 데이터 신호의 에러검출 장치의 동작은 다음과 같다.
디지틀 데이터 신호의 에러검출 장치에 전원이 공급되면, 클럭 발생부(10)에 의해 발생된 클럭신호가 시프트 레지스터(20)와 데이터 상태비교부(40)로 입력되면서 디지틀 데이터 신호의 에러검출 장치의 동작이 시작된다.
디지틀 데이터 신호의 에러검출 장치가 동작된 후에, 데이터 입력신호(DIN)가 시프트 레지스터(20)의 제1 D형 플립플롭(DF21)의 입력단자(D)로 입력된다. 상기한 데이터 입력신호(DIN)의 파형이 제2도에 도시되어 있다. 제2도는 이 고안의 실시예에 따른 디지틀 데이터 신호의 에러검출 장치의 동작 파형도이다. 제2도에 도시되어 있듯이, 데이터 입력신호(DIN)의 하이(high)상태는 클럭신호(CLK)의 상승 모서리로부터 3번째 상승 모서리나 그 이전에 변화된다.
데이터 입력신호(DIN)가 제1 D형 플립플롭(DF21)에 입력되면, 제1 D형 플립플롭(DF21)은 클럭신호(CLK)의 상승 모서리에서 그때의 데이터 입력신호(DIN)의 값을 출력단자(Q)로 출력하고, 상기한 데이터 입력신호(DIN)의 반전된 값을 반전 출력단자(/Q)로 출력한 뒤에 다음 클럭신호(CLK)의 상승 모서리가 될때까지 그 값을 유지한다.
결국 데이터 입력신호(DIN)는 제1 D형 플립플롭(DF21)에 의해 클럭신호(CLK)의 반주기 동안 지연되어,제2 D형 플립플롭(DF22)과 데이터 상태비교부(40)로 출력된다. 제1 D형 플립플롭(DF21)의 출력단자(Q)와 반전 출력단자(/Q)의 출력파형(A,D)이 제2도에 도시되어 있다.
제1 D형 플립플롭(DF21)의 출력단자(Q)의 신호(A)가 제2 D형 플립플롭(DF22)에 입력되면, 제2 D형 플립플롭(DF22)은 클럭신호(CLK)의 상승모서리에서 그때의 입력신호(A)의 값을 출력단자(Q)로 출력하고, 상기한 입력신호(A)의 반전된 값을 반전출력단자(1Q)로 출력한 뒤에 다음 클럭신호(CLK)의 상승모서리가 될때까지 그 값을 유지한다. 결국 제1 D형 플립플롭(DF21)의 출력단자(Q)의 신호(A)는 제2 D형플롭플롭(DF22)에 의해 클럭신호(CLK)의 반주기 동안 지연되어, 제3 D형 플립플롭(DF23)과 데이터 상태 비교부(40)로 출력된다. 제2 D형 플립플롭(DF22)의 출력단자(Q)와 반전 출력단자(1Q)의 출력파형(B,E)이 제2도에 도시되어 있다.
제2 D형 플립플롭(DF22)의 출력단자(Q)의 신호(B)가 제3 D형 플립플롭(DF23)에 입력되면, 제3 D플립플롭(DF23)은 클럭신호(CLK)의 상승 모서리에서 그 때의 입력신호(B)의 값을 출력단자(Q)로 출력하고, 상기한 입력신호(B)의 반전된 값을 반전 출력단자(/Q)로 출력한 뒤에 다음 클럭신호(CLK)의 상승 모서리가 될때까지 그 값을 유지한다.
결국 제2 D형 플립플롭(DF22)의 출력단자(Q)의 신호(B)는 제3 D형 플립플롭(DF23)에 의해 클럭신호(CLK)의 반주기 동안 지연되어 지연 버퍼(30)와 데이터 상태비교부(40)로 출력된다. 제3 D형 플립플롭(DF23)의 출력단자(Q)와 반전 출력단자(/Q)의 출력파형(C, F)이 제2도에 도시되어 있다.
제2도에 도시되어 있듯이, 시프트 레지스터(20)의 출력신호(A, B, C)는 데이터 입력신호(DIN)가 클럭신호(CLK)의 상승 모서리에서 1비트씩 시프트되고 있음을 보여주고 있다.
시프트 레지스터(20)의 제3 D형 플립플롭(DF23)의 출력신호(C)가 지연 버퍼(30)로 입력되면, 상기한 지연버퍼(30)의 입력신호(C)는 제1NOR 게이트(G31)에 의해 위상이 반전된 뒤에 다시 제2 NOR 게이트(G32)에 의해 위상이 반전되어 출력된다. 이 과정에서 지연버퍼(30)에 의해 시간이 지연됨으로써 출력 타이밍이 조절된 출력신호(DOUT)가 외부로 출력된다.
시프트 레지스터(20)의 제1, 제2, 제3 플립플롭(DF21, DF22, DF23)의 출력신호(A, B, C)와 번전 출력신호(D, E, F)가 데이터 상태비교부(40)의 AND 게이트(G41, G42)로 각각 입력되면, AND 게이트(G41, G42)에 의해 논리곱되어 NOR 게이트(G43)로 출력된다. 따라서 입력신호(A, B, C)가 모두 하이 상태이거나 모두 로우(low)상태일 경우에 데이터 상태비교부(40)의 NOR 게이트(G43)의 출력신호는 로우상태가 된다.
상기한 NOR 게이트(G43)의 출력신호가 D형 플립플롭(DF41)에 입력되면 D형 플립플롭(DF41)은 클럭신호(CLK)의 상승 모서리에서 입력신호의 반전된 값을 반전 출력단자(/Q)로 출력한다. 그러므로 데이터 상태비교부(40)는 클럭신호(CLK)의 상승 모서리에서 입력신호(A, B, C)가 모두 하이상태이거나 모두 로우상태일 경우에 하이상태의 출력신호(CD)를 출력한다.
따라서 상기한 바와 같이 데이터 상태비교부(40)의 출력신호(CD)가 하이상태로 되는 경우에는 데이터 입력신호(DIN)가 연속해서 하이비트이거나 로우비트임을 의미하는데, 데이터 상태비교부(40)의 입력신호(A, B, C)가 모두 로우상태일 경우에는 데이터 입력신호(DIN)가 입력되고 있지 않음을 뜻하며, 데이타 입력신호(DIN)가 입력되고 있는 상태에서는 데이터 상태비교부(40)의 입력신호(A, B, C)가 모두 하이상태가 되는 경우는 발생이 될 수가 없으므로 노이즈에 의한 에러가 발생이 되었음을 의미한다.
따라서 데이터 입력신호(DIN)가 입력되고 있지 않아 데이터 상태비교부(40)의 출력신호(CD)가 로우상태가 되거나, 데이터 입력신호(DIN)가 입력되고 있는데도 데이터 상태비교부(40)의 출력신호(CD)가 하이상태가 되면 데이터 입력신호(DIN)에 에러가 발생하였음을 나타낼수가 있다.
이상에서와 같이 이 고안의 실시예에서, 직렬로 전송되는 디지틀 데이터 입력신호로부터 하이비트나 로우비트가 연속해서 입력되는 경우에 이를 에러로 간주하여 시프트 레지스터를 이용하여 에러의 발생을 검출함으로써 그 구성이 간단하고 방법의 실시에 대한 난이도가 크지 않은 디지틀 데이터 신호의 에러검출 장치를 제공할 수가 있다. 이 고안의 이러한 효과는 디지틀 데이터 전송신호의 에러검출 장치 분야에서 이용될 수 있다.

Claims (4)

  1. 전원이 인가되면 클럭신호를 발생시켜 출력하는 클럭 발생부(10)와; 데이터 입력신호선(DIN)과 상기 클럭 발생부(10)의 출력단에 연결되어, 클럭신호가 천이될 때마다 입력신호를 1비트씩 시프트시킴으로써 데이터의 상태비교에 필요한 시프트 신호(A, B, C, D, E, F)를 발생시켜 출력하는 n비트 시프트 레지스터(20)와; 상기 n비트 시프트 레지스터(20)의 출력단에 연결되어, n비트 시프트 레지스터(20)의 시프트 출력신호(C)를 지연시켜 출력함으로써 출력 타이밍을 조절하는 하는 지연버퍼(30)와; 상기 n비트 시프트 레지스터(20)의 출력단에 연결되어, 데이터 입력신호(DIN)가 연속해서 하이비트나 로우비트로 입력될 경우에 이를 에러로 간주하여 에러의 발생을 검출하는 데이터 상태비교부(40)로 이루어지는 것을 특징으로 하는 디지틀 데이터 신호의 에러검출장치.
  2. 제1항에 있어서, 상기한 시프트 레지스터(20)는 상기 클럭 발생부(10)의 출력단자에 클럭 입력단자가 (CLK)가 연결되어 있고, 데이터 입력신호선(DIN)에 입력단자(D)가 연결되어 있는 제1 D형 플립플롭(DF21)과; 상기 클럭 발생부(10)의 출력단자에 클럭 입력단자가(CLK)가 연결되어 있고, 제1 D형 플립플롭(DF21)의 출력단자(Q)에 입력단자(D)가 연결되어 있는 제2 D형 플립플롭(DF22)과; 상기 클럭 발생부(10)의 출력단자에 클럭 입력단자가(CLK)가 연결되고 제2 D형 플립플롭(DF22)의 출력단자(Q)에 입력단자(D)가 연결되어 있는 제3 D형 플립플롭(DF23)으로 이루어지는 것을 특징으로 하는 디지틀 데이터 신호의 에러검출 장치.
  3. 제1항에 있어서, 상기한 지연 버퍼(30)는 상기 시프트 레지스터(20)의 제3 D형 플립플롭(DF23)의 출력단자(Q)에 한쪽 입력단자가 연결되고, 다른 한쪽의 입력단자는 접지된 제1NOR 게이트(G31)와, 상기 제1NOR 게이트(G31)의 출력단자에 한쪽 입력단자가 연결되고 다른한쪽의 입력단자는 접지된 제2 NOR게이트(G32)로 이루어지는 것을 특징으로 하는 디지틀 데이터 신호의 에러검출 장치.
  4. 제1항에 있어서, 상기한 데이터 상태비교부(40)는 상기 시프트 레지스터(20)의 제1, 제2, 제3 D형 플립플롭(DF21, DF22, DF23)의 출력단자(Q)에 각각의 입력단자가 연결된 AND 게이트(G41)와, 상기 시프트 레지스터(20)의 제1, 제2, 제3 D형 플립플롭(DF21, DF22, DF23)의 반전 출력단자(/Q)에 각각의 입력단자가 연결된 AND 게이트(G42)와, 상기 AND 게이트(G41, G42)의 출력단자에 각각의 입력단자가 연결된 NOR 게이트(G43)와, 상기 NOR 게이트(G43)의 출력단자에 입력단자(D)가 연결되고, 상기 클럭 발생부(10)의 출력단자에 클럭 입력단자(CLK)가 연결된 D형 플립플롭(DF41)으로 이루어지는 것을 특징으로 하는 디지틀 데이터 신호의 에러검출 장치.
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