JP6769317B2 - 判定帰還型等化器及びインターコネクト回路 - Google Patents
判定帰還型等化器及びインターコネクト回路 Download PDFInfo
- Publication number
- JP6769317B2 JP6769317B2 JP2017015934A JP2017015934A JP6769317B2 JP 6769317 B2 JP6769317 B2 JP 6769317B2 JP 2017015934 A JP2017015934 A JP 2017015934A JP 2017015934 A JP2017015934 A JP 2017015934A JP 6769317 B2 JP6769317 B2 JP 6769317B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- comparator
- threshold value
- latch
- clock signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
- H03K5/249—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors using clock signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/003—Changing the DC level
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B3/00—Line transmission systems
- H04B3/02—Details
- H04B3/04—Control of transmission; Equalising
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
- H04L25/03006—Arrangements for removing intersymbol interference
- H04L25/03012—Arrangements for removing intersymbol interference operating in the time domain
- H04L25/03019—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception
- H04L25/03057—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception with a recursive structure
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Power Engineering (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
- Dc Digital Transmission (AREA)
- Logic Circuits (AREA)
- Analogue/Digital Conversion (AREA)
Description
比較回路と、
前記比較回路の比較結果をラッチするラッチ回路と、
制御信号に応じて前記比較回路の判定閾値を設定する設定回路と、
前記ラッチ回路の出力信号によりオンオフ制御されるスイッチ回路とを備え、
前記比較回路、前記ラッチ回路、前記スイッチ回路、前記設定回路、のそれぞれが並列に構成されたタイムインターリーブ構成を有し、
前記設定回路は、前記比較回路の入力段に前記スイッチ回路を介して並列に接続されており、前記比較回路を駆動するクロック信号に同期して動作する、判定帰還型等化器が提供される。
図1は、インターコネクト回路1000の構成の一例を示す図である。インターコネクト回路1000は、送信装置1100と受信装置1200との間で伝送線路1300を介して送受されるデータ信号を高速シリアル伝送で伝送する。インターコネクト回路1000は、CPUなどのチップ間、チップ内の複数の素子間、又は複数の回路ブロック間で、データを送受信する送受信回路の一例である。伝送線路1300は、有線通信路であるが、無線通信路でもよい。
図2は、第1の実施形態に係る判定帰還型等化器の構成の一例を示す図である。図2に示される等化器1は、等化器1に入力される差動のデータ信号P,Nに重畳されるISIの影響を軽減する判定帰還型等化器の一例である。等化器1は、比較回路100、ラッチ回路200、設定回路300及びスイッチ回路400を備える。閾値制御信号Vc、クロック信号CLK及びクロック信号CLKXは、等化器1の外部から供給される。
図8は、第2の実施形態に係る判定帰還型等化器の構成の一例を示す図である。第2の実施形態の構成及び効果のうち上述の実施形態と同様の構成及び効果についての説明は、上述の説明を援用することで省略する。
図11は、第3の実施形態に係る判定帰還型等化器の構成の一例を示す図である。第3の実施形態の構成及び効果のうち上述の実施形態と同様の構成及び効果についての説明は、上述の説明を援用することで省略する。
図16は、第4の実施形態に係る判定帰還型等化器の構成の一例を示す図である。第4の実施形態の構成及び効果のうち上述の実施形態と同様の構成及び効果についての説明は、上述の説明を援用することで省略する。
図19は、第5の実施形態に係る判定帰還型等化器の構成の一例を示す図である。第5の実施形態の構成及び効果のうち上述の実施形態と同様の構成及び効果についての説明は、上述の説明を援用することで省略する。
図22は、第6の実施形態に係る比較器の構成の一例を示す図である。第6の実施形態の構成及び効果のうち上述の実施形態と同様の構成及び効果についての説明は、上述の説明を援用することで省略する。
図24は、第7の実施形態に係るスイッチ部及び閾値設定回路の各構成の一例を示す図である。第7の実施形態の構成及び効果のうち上述の実施形態と同様の構成及び効果についての説明は、上述の説明を援用することで省略する。
図25は、第8の実施形態に係る判定帰還型等化器の構成の一例を示す図である。第8の実施形態の構成及び効果のうち上述の実施形態と同様の構成及び効果についての説明は、上述の説明を援用することで省略する。
図26は、第9の実施形態に係る判定帰還型等化器の構成の一例を示す図である。第9の実施形態の構成及び効果のうち上述の実施形態と同様の構成及び効果についての説明は、上述の説明を援用することで省略する。
図27は、第10の実施形態に係る判定帰還型等化器の構成の一例を示す図である。第9の実施形態の構成及び効果のうち上述の実施形態と同様の構成及び効果についての説明は、上述の説明を援用することで省略する。
(付記1)
比較回路と、
前記比較回路の比較結果をラッチするラッチ回路と、
制御信号に応じて前記比較回路の判定閾値を設定する設定回路と、
前記ラッチ回路の出力信号によりオンオフ制御されるスイッチ回路とを備え、
前記設定回路は、前記比較回路の入力段に前記スイッチ回路を介して並列に接続されており、前記比較回路を駆動するクロック信号に同期して動作する、判定帰還型等化器。
(付記2)
前記設定回路は、前記入力段に前記スイッチ回路を介して並列に接続された閾値調整トランジスタを前記制御信号に応じて制御する、付記1に記載の判定帰還型等化器。
(付記3)
前記設定回路は、前記制御信号に対して電圧値が線形に変化する制御電圧によって、前記閾値調整トランジスタを制御する、付記2に記載の判定帰還型等化器。
(付記4)
前記設定回路は、デジタルの前記制御信号をアナログの前記制御電圧に変換するデジタルアナログ変換器を有する、付記3に記載の判定帰還型等化器。
(付記5)
前記比較回路は、前記入力段に接続されたオフセット調整回路を有し、
前記オフセット調整回路は、前記判定閾値のオフセットを調整する、付記1から4のいずれか一項に記載の判定帰還型等化器。
(付記6)
前記入力段は、Pチャネル型の差動対を有する、付記1〜5のいずれか一項に記載の判定帰還型等化器。
(付記7)
前記スイッチ回路は、前記ラッチ回路の出力信号によりオンオフ制御される相補型スイッチを有する、付記1〜6のいずれか一項に記載の判定帰還型等化器。
(付記8)
前記ラッチ回路は、クロック信号により制御されない、付記1〜7のいずれか一項に記載の判定帰還型等化器。
(付記9)
タイムインターリーブ構成を有する、付記1から8のいずれか一項に記載の判定帰還型等化器。
(付記10)
2並列又は4並列のタイムインターリーブ構成を有する、付記9に記載の判定帰還型等化器。
(付記11)
前記比較回路は、2n(nは、自然数)値のパルス振幅変調信号を比較する比較器を(2n−1)個又は2×(2n−1)個有し、
前記ラッチ回路は、前記比較器の比較結果をラッチするラッチ部を(2n−1)個又は2×(2n−1)個有し、
前記設定回路は、前記比較器の判定閾値を設定する閾値設定回路を(2n−1)個又は2×(2n−1)個有し、
前記スイッチ回路は、前記ラッチ部の出力信号によりオンオフ制御されるスイッチ部を(2n−1)個又は2×(2n−1)個有する、付記1から5のいずれか一項に記載の判定帰還型等化器。
(付記12)
nは、2である、付記11に記載の判定帰還型等化器。
(付記13)
nは、3である、付記11に記載の判定帰還型等化器。
(付記14)
送信装置と受信装置とを備えたインターコネクト回路であって、
前記受信装置は、前記送信装置から送信される信号を整形する判定帰還型等化器を有し、
前記判定帰還型等化器は、
比較回路と、
前記比較回路の比較結果をラッチするラッチ回路と、
制御信号に応じて前記比較回路の判定閾値を設定する設定回路と、
前記ラッチ回路の出力信号によりオンオフ制御されるスイッチ回路とを備え、
前記設定回路は、前記比較回路の入力段に前記スイッチ回路を介して並列に接続されており、前記比較回路を駆動するクロック信号に同期して動作する、インターコネクト回路。
10 比較器
11 入力段
15 出力段
20 ラッチ部
30 閾値設定回路
31 閾値調整トランジスタ
40 スイッチ部
50 DAC
64 オフセット調整回路
100 比較回路
200 ラッチ回路
300 設定回路
400 スイッチ回路
1000 インターコネクト回路
1100 送信装置
1200 受信装置
Claims (9)
- 比較回路と、
前記比較回路の比較結果をラッチするラッチ回路と、
制御信号に応じて前記比較回路の判定閾値を設定する設定回路と、
前記ラッチ回路の出力信号によりオンオフ制御されるスイッチ回路とを備え、
前記比較回路、前記ラッチ回路、前記スイッチ回路、前記設定回路、のそれぞれが並列に構成されたタイムインターリーブ構成を有し、
前記設定回路は、前記比較回路の入力段に前記スイッチ回路を介して並列に接続されており、前記比較回路を駆動するクロック信号に同期して動作する、判定帰還型等化器。 - 前記設定回路は、前記入力段に前記スイッチ回路を介して並列に接続された閾値調整トランジスタを前記制御信号に応じて制御する、請求項1に記載の判定帰還型等化器。
- 前記設定回路は、前記制御信号に対して電圧値が線形に変化する制御電圧によって、前記閾値調整トランジスタを制御する、請求項2に記載の判定帰還型等化器。
- 前記設定回路は、デジタルの前記制御信号をアナログの前記制御電圧に変換するデジタルアナログ変換器を有する、請求項3に記載の判定帰還型等化器。
- 前記比較回路は、前記入力段に接続されたオフセット調整回路を有し、
前記オフセット調整回路は、前記判定閾値のオフセットを調整する、請求項1から4のいずれか一項に記載の判定帰還型等化器。 - 前記比較回路は、2n(nは、自然数)値のパルス振幅変調信号を比較する比較器を(2n−1)個又は2×(2n−1)個有し、
前記ラッチ回路は、前記比較器の比較結果をラッチするラッチ部を(2n−1)個又は2×(2n−1)個有し、
前記設定回路は、前記比較器の判定閾値を設定する閾値設定回路を(2n−1)個又は2×(2n−1)個有し、
前記スイッチ回路は、前記ラッチ部の出力信号によりオンオフ制御されるスイッチ部を(2n−1)個又は2×(2n−1)個有する、請求項1から5のいずれか一項に記載の判定帰還型等化器。 - 送信装置と受信装置とを備えたインターコネクト回路であって、
前記受信装置は、前記送信装置から送信される信号を整形する判定帰還型等化器を有し、
前記判定帰還型等化器は、
比較回路と、
前記比較回路の比較結果をラッチするラッチ回路と、
制御信号に応じて前記比較回路の判定閾値を設定する設定回路と、
前記ラッチ回路の出力信号によりオンオフ制御されるスイッチ回路とを備え、
前記比較回路、前記ラッチ回路、前記スイッチ回路、前記設定回路、のそれぞれが並列に構成されたタイムインターリーブ構成を有し、
前記設定回路は、前記比較回路の入力段に前記スイッチ回路を介して並列に接続されており、前記比較回路を駆動するクロック信号に同期して動作する、インターコネクト回路。 - 差動信号が入力される第1比較器と、
前記差動信号が入力される第2比較器と、
前記第1比較器の比較結果をラッチする第1ラッチ部と、
前記第2比較器の比較結果をラッチする第2ラッチ部と、
制御信号に応じて前記第1比較器の第1判定閾値を設定する第1設定回路と、
前記制御信号に応じて前記第2比較器の第2判定閾値を設定する第2設定回路と、
前記第2ラッチ部の出力信号によりオンオフ制御される第1スイッチ部と、
前記第1ラッチ部の出力信号によりオンオフ制御される第2スイッチ部と、を備え、
前記第1設定回路は、前記第1比較器の入力段に前記第1スイッチ部を介して並列に接続されており、前記第1比較器を駆動する第1クロック信号に同期して動作し、
前記第2設定回路は、前記第2比較器の入力段に前記第2スイッチ部を介して並列に接続されており、前記第2比較器を駆動する第2クロック信号に同期して動作し、
前記第2クロック信号は、前記第1クロック信号を反転したクロック信号である、判定帰還型等化器。 - 送信装置と受信装置とを備えたインターコネクト回路であって、
前記受信装置は、前記送信装置から送信される信号を整形する判定帰還型等化器を有し、
前記判定帰還型等化器は、
差動信号が入力される第1比較器と、
前記差動信号が入力される第2比較器と、
前記第1比較器の比較結果をラッチする第1ラッチ部と、
前記第2比較器の比較結果をラッチする第2ラッチ部と、
制御信号に応じて前記第1比較器の第1判定閾値を設定する第1設定回路と、
前記制御信号に応じて前記第2比較器の第2判定閾値を設定する第2設定回路と、
前記第2ラッチ部の出力信号によりオンオフ制御される第1スイッチ部と、
前記第1ラッチ部の出力信号によりオンオフ制御される第2スイッチ部と、を備え、
前記第1設定回路は、前記第1比較器の入力段に前記第1スイッチ部を介して並列に接続されており、前記第1比較器を駆動する第1クロック信号に同期して動作し、
前記第2設定回路は、前記第2比較器の入力段に前記第2スイッチ部を介して並列に接続されており、前記第2比較器を駆動する第2クロック信号に同期して動作し、
前記第2クロック信号は、前記第1クロック信号を反転したクロック信号である、インターコネクト回路。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017015934A JP6769317B2 (ja) | 2017-01-31 | 2017-01-31 | 判定帰還型等化器及びインターコネクト回路 |
PCT/JP2018/000175 WO2018142848A1 (ja) | 2017-01-31 | 2018-01-09 | 判定帰還型等化器及びインターコネクト回路 |
US16/451,225 US10728058B2 (en) | 2017-01-31 | 2019-06-25 | Decision feedback equalizer and interconnect circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017015934A JP6769317B2 (ja) | 2017-01-31 | 2017-01-31 | 判定帰還型等化器及びインターコネクト回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2018125682A JP2018125682A (ja) | 2018-08-09 |
JP6769317B2 true JP6769317B2 (ja) | 2020-10-14 |
Family
ID=63039615
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017015934A Active JP6769317B2 (ja) | 2017-01-31 | 2017-01-31 | 判定帰還型等化器及びインターコネクト回路 |
Country Status (3)
Country | Link |
---|---|
US (1) | US10728058B2 (ja) |
JP (1) | JP6769317B2 (ja) |
WO (1) | WO2018142848A1 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20230014404A (ko) | 2021-07-21 | 2023-01-30 | 삼성전자주식회사 | 데이터 송수신 장치 |
US11646727B2 (en) | 2021-09-03 | 2023-05-09 | Changxin Memory Technologies, Inc. | Comparator and decision feedback equalization circuit |
CN115765691A (zh) * | 2021-09-03 | 2023-03-07 | 长鑫存储技术有限公司 | 比较器及判决反馈均衡电路 |
US11978499B2 (en) | 2021-09-03 | 2024-05-07 | Changxin Memory Technologies, Inc. | Comparator and decision feedback equalization circuit |
US11962440B2 (en) * | 2021-12-14 | 2024-04-16 | Qualcomm Incorporated | Decision feedback equalizer for low-voltage high-speed serial links |
JP2023163963A (ja) * | 2022-04-28 | 2023-11-10 | キオクシア株式会社 | 半導体記憶装置 |
US12021669B2 (en) | 2022-11-11 | 2024-06-25 | Qualcomm Incorporated | Clocked comparator with series decision feedback equalization |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
IT1220188B (it) * | 1987-12-11 | 1990-06-06 | Sgs Microelettronica Spa | Rilevazione e controllo di modo comune in catena di amplificicatori bilanciati |
US5956502A (en) * | 1997-03-05 | 1999-09-21 | Micron Technology, Inc. | Method and circuit for producing high-speed counts |
JP4335381B2 (ja) * | 1999-10-18 | 2009-09-30 | パナソニック株式会社 | クロック生成装置、及びクロック生成方法 |
KR100615597B1 (ko) | 2004-05-27 | 2006-08-25 | 삼성전자주식회사 | 데이터 입력회로 및 방법 |
TWI265700B (en) | 2004-05-27 | 2006-11-01 | Samsung Electronics Co Ltd | Decision feedback equalization input buffer |
JP5353878B2 (ja) | 2008-03-11 | 2013-11-27 | 日本電気株式会社 | 波形等化回路および波形等化方法 |
US8982941B2 (en) * | 2012-03-16 | 2015-03-17 | Lsi Corporation | Predictive selection in a fully unrolled decision feedback equalizer |
US9467312B2 (en) * | 2014-03-10 | 2016-10-11 | Nxp B.V. | Speed improvement for a decision feedback equalizer |
JP6299437B2 (ja) | 2014-05-30 | 2018-03-28 | 富士通株式会社 | コンパレータ、電子回路、及びダブルテイルコンパレータの制御方法 |
JP6497069B2 (ja) * | 2014-12-25 | 2019-04-10 | 富士通株式会社 | 判定帰還型等化回路 |
US9571115B1 (en) * | 2015-11-13 | 2017-02-14 | International Business Machines Corporation | Analog to digital converter with high precision offset calibrated integrating comparators |
US9960705B1 (en) * | 2016-12-14 | 2018-05-01 | Infineon Technologies Ag | Rectifier device with stand-by detection capability |
US10148177B2 (en) * | 2016-12-28 | 2018-12-04 | Texas Instruments Incorporated | Multiphase converter with phase interleaving |
-
2017
- 2017-01-31 JP JP2017015934A patent/JP6769317B2/ja active Active
-
2018
- 2018-01-09 WO PCT/JP2018/000175 patent/WO2018142848A1/ja active Application Filing
-
2019
- 2019-06-25 US US16/451,225 patent/US10728058B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
JP2018125682A (ja) | 2018-08-09 |
US20190312757A1 (en) | 2019-10-10 |
US10728058B2 (en) | 2020-07-28 |
WO2018142848A1 (ja) | 2018-08-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6769317B2 (ja) | 判定帰還型等化器及びインターコネクト回路 | |
EP1618597B1 (en) | Partial response receiver | |
US8301036B2 (en) | High-speed adaptive decision feedback equalizer | |
US20150085914A1 (en) | Modal PAM2/4 Pipelined Programmable Receiver Having Feed Forward Equalizer (FFE) And Decision Feedback Equalizer (DFE) Optimized For Forward Error Correction (FEC) Bit Error Rate (BER) Performance | |
Zheng et al. | A 40-Gb/s quarter-rate SerDes transmitter and receiver chipset in 65-nm CMOS | |
JP6926511B2 (ja) | 判定帰還型等化器及びインターコネクト回路 | |
Park et al. | 30-Gb/s 1.11-pJ/bit single-ended PAM-3 transceiver for high-speed memory links | |
JP4947053B2 (ja) | 判定負帰還型波形等化器 | |
JP2007525061A6 (ja) | パーシャルレスポンス受信機 | |
US9853642B1 (en) | Data-dependent current compensation in a voltage-mode driver | |
US7668238B1 (en) | Method and apparatus for a high speed decision feedback equalizer | |
JP2009077188A (ja) | 半導体装置 | |
US20200106649A1 (en) | Two-Step Feed-Forward Equalizer for Voltage-Mode Transmitter Architecture | |
US7642938B2 (en) | Gray code to sign and magnitude converter | |
Shahramian et al. | Edge-Based Adaptation for a 1 IIR+ 1 Discrete-Time Tap DFE Converging in $5~\mu $ s | |
US7894491B2 (en) | Data transfer circuit | |
US9806918B1 (en) | Fast direct feedback circuit for decision feedback equalization correction | |
Chun et al. | A PAM-8 wireline transceiver with linearity improvement technique and a time-domain receiver side FFE in 65 nm CMOS | |
Su et al. | A 5 Gb/s voltage-mode transmitter using adaptive time-based de-emphasis | |
US20190334745A1 (en) | Fast-settling voltage reference generator for serdes applications | |
TW202030990A (zh) | 積體電路 | |
Ramachandran et al. | An iPWM line-coding-based wireline transceiver with clock-domain encoding for compensating up to 27-dB loss while operating at 0.5-to-0.9 V and 3-to-16 Gb/s in 65-nm CMOS | |
Abd El-Fattah et al. | Equalizer implementation for 10 Gbps serial data link in 90 nm CMOS technology | |
Kocaman et al. | Asychnronous sampling based hybrid equalizer | |
Kim et al. | A 12-Gb/s dual-channel transceiver for CMOS image sensor systems |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20191008 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20200609 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20200807 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20200825 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20200907 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6769317 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |