JP2981356B2 - バイフェーズデータ復号回路 - Google Patents
バイフェーズデータ復号回路Info
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- JP2981356B2 JP2981356B2 JP4357954A JP35795492A JP2981356B2 JP 2981356 B2 JP2981356 B2 JP 2981356B2 JP 4357954 A JP4357954 A JP 4357954A JP 35795492 A JP35795492 A JP 35795492A JP 2981356 B2 JP2981356 B2 JP 2981356B2
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Description
【0001】
【産業上の利用分野】本発明はミューズ(MUSE)方
式のハイビジョンビデオディスクプレーヤに利用できる
バイフェーズデータ復号回路に関し、さらに詳細にはミ
ューズ方式のハイビジョンビデオデイスクに記録された
コントロール・アドレス信号のフォーマットを有するバ
イフェーズデータを復号するバイフェーズデータ復号回
路に関する。
式のハイビジョンビデオディスクプレーヤに利用できる
バイフェーズデータ復号回路に関し、さらに詳細にはミ
ューズ方式のハイビジョンビデオデイスクに記録された
コントロール・アドレス信号のフォーマットを有するバ
イフェーズデータを復号するバイフェーズデータ復号回
路に関する。
【0002】
【従来の技術】ミューズ方式のハイビジョンビデオデイ
スクに記録されるコントロール・アドレス信号のフォー
マットは図4(a)に示す如くである。1ライン期間は
480サンプルからなり、1〜11サンプルは水平同期
期間(図4(a)においてHD期間として示す)に、1
2〜18サンプルの7サンプル分はローレベルに、19
サンプルからはデータとしてのコントロール・アドレス
信号に割り当てられており、データの先頭にはnビット
のシンクパターンがあり、その最初のビットは〃1〃に
規定されている。6サンプル(16.2MHzクロック
による)分で1ビットとし、図4(b)に示すように〃
1〃は3サンプル分がローレベルで引き続く3サンプル
分がハイレベルとして記録され、図4(c)に示すよう
に〃0〃は3サンプル分がハイレベルで引き続く3サン
プル分がローレベルとして記録される。
スクに記録されるコントロール・アドレス信号のフォー
マットは図4(a)に示す如くである。1ライン期間は
480サンプルからなり、1〜11サンプルは水平同期
期間(図4(a)においてHD期間として示す)に、1
2〜18サンプルの7サンプル分はローレベルに、19
サンプルからはデータとしてのコントロール・アドレス
信号に割り当てられており、データの先頭にはnビット
のシンクパターンがあり、その最初のビットは〃1〃に
規定されている。6サンプル(16.2MHzクロック
による)分で1ビットとし、図4(b)に示すように〃
1〃は3サンプル分がローレベルで引き続く3サンプル
分がハイレベルとして記録され、図4(c)に示すよう
に〃0〃は3サンプル分がハイレベルで引き続く3サン
プル分がローレベルとして記録される。
【0003】このように符号化されたバイフェーズデー
タがハイビジョンビデオデイスクに記録されており、か
かるバイフェーズデータを読み出して復号する場合、従
来は、バイフェーズデータのエッジを検出し、エッジを
PLL回路に供給してクロックを再生することが行われ
ている。
タがハイビジョンビデオデイスクに記録されており、か
かるバイフェーズデータを読み出して復号する場合、従
来は、バイフェーズデータのエッジを検出し、エッジを
PLL回路に供給してクロックを再生することが行われ
ている。
【0004】
【発明が解決しようとする課題】しかしながら、上記し
た方法によるときは回路規模が大きくなるのみならず、
調整個所も多くなるという問題点があるほか、さらに復
調クロックとバイフェーズデータとの位相合わせが難し
いという問題点があった。
た方法によるときは回路規模が大きくなるのみならず、
調整個所も多くなるという問題点があるほか、さらに復
調クロックとバイフェーズデータとの位相合わせが難し
いという問題点があった。
【0005】本発明は、PLL回路や、その他のアナロ
グ回路なしに、全デジタル回路によってバイフェーズデ
ータの復調を行うことができるバイフェーズデータ復号
回路を提供することを目的とする。
グ回路なしに、全デジタル回路によってバイフェーズデ
ータの復調を行うことができるバイフェーズデータ復号
回路を提供することを目的とする。
【0006】
【課題を解決するための手段】本発明のバイフェーズデ
ータ復号回路は、ミューズ信号のサンプルクロックをバ
イフェーズデータ1ビットに相当するミューズ信号のサ
ンプル数に基づく分周比で分周してバイフェーズデータ
復号用クロックを生成する分周手段と、ミューズ信号を
そのセンタレベルで2値化する2値化手段と、2値化手
段からの出力と分周手段からの出力とを入力する第1排
他論理和演算手段とを備え、第1排他論理和演算手段の
出力を復号データとするバイフェーズデータ復号回路に
おいて、分周手段の出力の前半部分および後半部分のそ
れぞれほぼ中央位置でラッチパルスを出力するラッチパ
ルス発生手段と、ラッチパルス発生手段からの出力ラッ
チパルスで第1排他論理和演算手段からの出力をラッチ
する第1ラッチ手段とを備え、第1排他論理和演算手段
の出力に代えて第1ラッチ手段の出力を復号データとす
ることを特徴とする。
ータ復号回路は、ミューズ信号のサンプルクロックをバ
イフェーズデータ1ビットに相当するミューズ信号のサ
ンプル数に基づく分周比で分周してバイフェーズデータ
復号用クロックを生成する分周手段と、ミューズ信号を
そのセンタレベルで2値化する2値化手段と、2値化手
段からの出力と分周手段からの出力とを入力する第1排
他論理和演算手段とを備え、第1排他論理和演算手段の
出力を復号データとするバイフェーズデータ復号回路に
おいて、分周手段の出力の前半部分および後半部分のそ
れぞれほぼ中央位置でラッチパルスを出力するラッチパ
ルス発生手段と、ラッチパルス発生手段からの出力ラッ
チパルスで第1排他論理和演算手段からの出力をラッチ
する第1ラッチ手段とを備え、第1排他論理和演算手段
の出力に代えて第1ラッチ手段の出力を復号データとす
ることを特徴とする。
【0007】本発明のバイフェーズデータ復号回路は、
ラッチパルス発生手段からの出力ラッチパルスで第1ラ
ッチ手段の出力をラッチする第2ラッチ手段と、第1お
よび第2ラッチ手段からの出力を入力とする第2排他論
理和演算手段と、第2ラッチ手段の出力に基づくデータ
がシンクパターンと一致することを検出する一致検出手
段と、第2排他論理和演算手段からの出力に基づく信号
が連続して所定数発生しないことを検出するエラーフラ
グ不検出手段と、一致検出手段の出力とエラーフラグ不
検出手段の検出出力とを論理積演算する論理積演算手段
とを備え、論理積演算手段の出力をシンクパターン検出
出力とすることを特徴とする。
ラッチパルス発生手段からの出力ラッチパルスで第1ラ
ッチ手段の出力をラッチする第2ラッチ手段と、第1お
よび第2ラッチ手段からの出力を入力とする第2排他論
理和演算手段と、第2ラッチ手段の出力に基づくデータ
がシンクパターンと一致することを検出する一致検出手
段と、第2排他論理和演算手段からの出力に基づく信号
が連続して所定数発生しないことを検出するエラーフラ
グ不検出手段と、一致検出手段の出力とエラーフラグ不
検出手段の検出出力とを論理積演算する論理積演算手段
とを備え、論理積演算手段の出力をシンクパターン検出
出力とすることを特徴とする。
【0008】
【0009】
【作用】本発明のバイフェーズ復号回路において、ミュ
ーズ信号のサンプルクロックをバイフェーズデータ1ビ
ットに相当するミューズ信号のサンプル数に基づく分周
比で分周する分周手段によってバイフェーズデータ復号
用クロックが再生され、2値化手段によってミューズ信
号がそのセンタレベルで2値化され、2値化手段によっ
て2値化された出力と分周手段からの出力とが第1排他
論理和演算手段において排他論理和演算されて、ミュー
ズ信号が復号される。この復号においてPLL回路など
を必要とせず、位相合わせ、調整も殆ど不要である。
ーズ信号のサンプルクロックをバイフェーズデータ1ビ
ットに相当するミューズ信号のサンプル数に基づく分周
比で分周する分周手段によってバイフェーズデータ復号
用クロックが再生され、2値化手段によってミューズ信
号がそのセンタレベルで2値化され、2値化手段によっ
て2値化された出力と分周手段からの出力とが第1排他
論理和演算手段において排他論理和演算されて、ミュー
ズ信号が復号される。この復号においてPLL回路など
を必要とせず、位相合わせ、調整も殆ど不要である。
【0010】また、ラッチパルス発生手段から分周手段
の出力の前半部分および後半部分の夫々ほぼ中央でラッ
チパルスが出力され、このラッチパルスにより第1ラッ
チ手段にて第1排他論理和演算手段からの出力がラッチ
されて、このラッチ出力が第1排他論理和演算手段の出
力に代えて復号データとして出力される。したがってジ
ッタによって2値化出力が時間的に変動しても、ジッタ
による影響を受けない復号が行える。
の出力の前半部分および後半部分の夫々ほぼ中央でラッ
チパルスが出力され、このラッチパルスにより第1ラッ
チ手段にて第1排他論理和演算手段からの出力がラッチ
されて、このラッチ出力が第1排他論理和演算手段の出
力に代えて復号データとして出力される。したがってジ
ッタによって2値化出力が時間的に変動しても、ジッタ
による影響を受けない復号が行える。
【0011】ラッチパルス発生手段からの出力ラッチパ
ルスにより第1ラッチ手段の出力が第2ラッチ手段によ
ってラッチされ、第1および第2ラッチ手段からの出力
が入力された第2排他論理和演算手段からエラー信号が
出力され、第2ラッチ手段の出力に基づくデータがシン
クパターンと一致することが一致検出手段によって検出
される。さらにエラー信号が連続して所定数発生しない
ことがエラーフラグ不検出手段によって検出され、論理
積演算手段による一致検出手段の出力とエラーフラグ不
検出手段の検出出力との論理積演算により、シンクパタ
ン検出出力が出力される。
ルスにより第1ラッチ手段の出力が第2ラッチ手段によ
ってラッチされ、第1および第2ラッチ手段からの出力
が入力された第2排他論理和演算手段からエラー信号が
出力され、第2ラッチ手段の出力に基づくデータがシン
クパターンと一致することが一致検出手段によって検出
される。さらにエラー信号が連続して所定数発生しない
ことがエラーフラグ不検出手段によって検出され、論理
積演算手段による一致検出手段の出力とエラーフラグ不
検出手段の検出出力との論理積演算により、シンクパタ
ン検出出力が出力される。
【0012】
【実施例】以下本発明を実施例により説明する。図1は
本発明の第1実施例の構成を示すブロック図である。
本発明の第1実施例の構成を示すブロック図である。
【0013】ハイビジョンディスクから読み出されたミ
ューズ信号aはA/D変換器1によって8ないし10ビ
ットにデジタル化する。デジタル化されたミューズ信号
aはコンパレータ2によってセンタレベルで2値化す
る。本実施例ではA/D変換器1に供給するA/D変換
クロックにミューズ信号のサンプルクロックの2倍に相
当する32.4MHzを用いているので分周器4によっ
て2分周して、A/D変換クロックに同期し、かつミュ
ーズ信号のサンプルクロックと同一周波数のクロックd
を生成し、クロックdにてコンパレータ2からの出力b
をDフリップフロップ3においてラッチし、ラッチ出力
を入力データeとする。
ューズ信号aはA/D変換器1によって8ないし10ビ
ットにデジタル化する。デジタル化されたミューズ信号
aはコンパレータ2によってセンタレベルで2値化す
る。本実施例ではA/D変換器1に供給するA/D変換
クロックにミューズ信号のサンプルクロックの2倍に相
当する32.4MHzを用いているので分周器4によっ
て2分周して、A/D変換クロックに同期し、かつミュ
ーズ信号のサンプルクロックと同一周波数のクロックd
を生成し、クロックdにてコンパレータ2からの出力b
をDフリップフロップ3においてラッチし、ラッチ出力
を入力データeとする。
【0014】分周器4の分周出力をクロックdとし、D
フリップフロップ3の反転出力e´が高電位期間の間だ
け4ビットバイナリカウンタ5でカウントし、Dフリッ
プフロップ3の反転出力e´が低電位になるとカウンタ
5をクリアする。したがってカウンタ5の4ビット目の
出力fが高電位となるのは入力データeが9サンプル
(16.2MHzクロックで)以上連続して低電位とな
ったときである。カウンタ5の4ビット目の出力fと入
力データeとはナンドゲート6において論理積演算を行
う。
フリップフロップ3の反転出力e´が高電位期間の間だ
け4ビットバイナリカウンタ5でカウントし、Dフリッ
プフロップ3の反転出力e´が低電位になるとカウンタ
5をクリアする。したがってカウンタ5の4ビット目の
出力fが高電位となるのは入力データeが9サンプル
(16.2MHzクロックで)以上連続して低電位とな
ったときである。カウンタ5の4ビット目の出力fと入
力データeとはナンドゲート6において論理積演算を行
う。
【0015】クロックdは、ナンドゲート6の出力gに
よってクリアされる分周回路8に供給して6分周し、こ
の分周出力をバイフェーズデータのデコードクロックh
とする。一方、入力データeは4ビットシフトレジスタ
7に供給し、クロックdの4パルス分遅延させてカウン
タ5の挿入による位相ずれを補償し、シフトレジスタ7
の出力iとデコードクロックhとは排他論理和回路9に
供給して、排他論理和回路9の出力を復号データjと
し、復号データを得る。
よってクリアされる分周回路8に供給して6分周し、こ
の分周出力をバイフェーズデータのデコードクロックh
とする。一方、入力データeは4ビットシフトレジスタ
7に供給し、クロックdの4パルス分遅延させてカウン
タ5の挿入による位相ずれを補償し、シフトレジスタ7
の出力iとデコードクロックhとは排他論理和回路9に
供給して、排他論理和回路9の出力を復号データjと
し、復号データを得る。
【0016】ここで、分周回路8からは、復号クロック
hの各半サイクル期間のほぼ中央位置で立ち上がるラッ
チパルスkを出力する。図2は分周回路8の出力を示す
タイミング図であり、図2(a)はクロックdを示し、
図2(b)はクリアパルスとして入力されるナンドゲー
ト6の出力gを示し、図2(c)はデーコードクロック
hを示し、図2(d)はラッチパルスkを夫々示してい
る。
hの各半サイクル期間のほぼ中央位置で立ち上がるラッ
チパルスkを出力する。図2は分周回路8の出力を示す
タイミング図であり、図2(a)はクロックdを示し、
図2(b)はクリアパルスとして入力されるナンドゲー
ト6の出力gを示し、図2(c)はデーコードクロック
hを示し、図2(d)はラッチパルスkを夫々示してい
る。
【0017】復号データjをDフリップフロップ10に
てラッチパルスkによりラッチする。ここで、ラッチパ
ルスkは前記のように復号データj1ビット当たり2回
出力されているため、復号データjの前半部分、後半部
分のほぼ中央位置の時点で、Dフリップフロップ10に
おいてラッチされることになる。
てラッチパルスkによりラッチする。ここで、ラッチパ
ルスkは前記のように復号データj1ビット当たり2回
出力されているため、復号データjの前半部分、後半部
分のほぼ中央位置の時点で、Dフリップフロップ10に
おいてラッチされることになる。
【0018】ラッチパルスkはDフリップフロップ11
にも供給して、Dフリップフロップ10のラッチ出力l
(エル)をDフリップフロップ11にてラッチパルスk
によりラッチして、Dフリップフロップ11のラッチ出
力mを得る。ラッチ出力mは復号データとすることもで
き、ラッチ出力mを復号データmとも記す。l(エル)
またはmを復号データとして用いるときはラッチパルス
kが復号データ1ビット当たり2回出力されることを考
慮して、以後の処理を行う必要がある。
にも供給して、Dフリップフロップ10のラッチ出力l
(エル)をDフリップフロップ11にてラッチパルスk
によりラッチして、Dフリップフロップ11のラッチ出
力mを得る。ラッチ出力mは復号データとすることもで
き、ラッチ出力mを復号データmとも記す。l(エル)
またはmを復号データとして用いるときはラッチパルス
kが復号データ1ビット当たり2回出力されることを考
慮して、以後の処理を行う必要がある。
【0019】Dフリップフロップ10および11の反転
出力l(エル)´およびm´は排他論理和回路14に供
給して排他論理和演算し、エラー信号rとして出力す
る。復号データmをDフリップフロップ12においてデ
コードクロックhの立上りによってラッチし、このラッ
チ出力をデータpとして出力する。エラー信号rはDフ
リップフロップ13においてデコードクロックhの立上
りによってラッチし、このラッチ出力をエラーフラグs
として出力する。
出力l(エル)´およびm´は排他論理和回路14に供
給して排他論理和演算し、エラー信号rとして出力す
る。復号データmをDフリップフロップ12においてデ
コードクロックhの立上りによってラッチし、このラッ
チ出力をデータpとして出力する。エラー信号rはDフ
リップフロップ13においてデコードクロックhの立上
りによってラッチし、このラッチ出力をエラーフラグs
として出力する。
【0020】データpはシンクパターンのビット数nと
同一ビット数のシフトレジスタ15によってnビットの
パラレルデータtに変換し、コンパレータ16によって
シンクパターンとパラレルデータtのビットパターンと
を比較して、一致したとき、コンパレータ16から一致
信号uを出力する。
同一ビット数のシフトレジスタ15によってnビットの
パラレルデータtに変換し、コンパレータ16によって
シンクパターンとパラレルデータtのビットパターンと
を比較して、一致したとき、コンパレータ16から一致
信号uを出力する。
【0021】一方、エラーフラグsもシフトレジスタ1
7によってnビットのパラレル信号vに変換し、このパ
ラレル信号vをノアゲート18においてノア演算し、連
続するnビット内にエラーが発生していないかをチェッ
クする。nビット内にエラーが発生していないときのみ
ノアゲート18の出力wは高電位となる。
7によってnビットのパラレル信号vに変換し、このパ
ラレル信号vをノアゲート18においてノア演算し、連
続するnビット内にエラーが発生していないかをチェッ
クする。nビット内にエラーが発生していないときのみ
ノアゲート18の出力wは高電位となる。
【0022】コンパレータ16からの一致信号uと出力
wとはアンドゲート19において論理積演算してシンク
パターン検出信号xとして出力する。
wとはアンドゲート19において論理積演算してシンク
パターン検出信号xとして出力する。
【0023】上記のように構成した本実施例において、
分周器4からA/D変換クロックcに同期し、かつミュ
ーズ信号のサンプルクロックと同一周波数クロックdが
出力される。一方、A/D変換器1によりA/D変換ク
ロックcによってミューズ信号aがサンプリングされ、
デジタルデータに変換される。このデジタルデータはコ
ンパレータ2によってセンタレベルで2値化される。2
値化された信号はDフリップフロップ3においてラッチ
されて、入力データeが出力される。
分周器4からA/D変換クロックcに同期し、かつミュ
ーズ信号のサンプルクロックと同一周波数クロックdが
出力される。一方、A/D変換器1によりA/D変換ク
ロックcによってミューズ信号aがサンプリングされ、
デジタルデータに変換される。このデジタルデータはコ
ンパレータ2によってセンタレベルで2値化される。2
値化された信号はDフリップフロップ3においてラッチ
されて、入力データeが出力される。
【0024】したがって、A/D変換器1、コンパレー
タ2Dフリップフロップ3によって、ミューズ信号がセ
ンタレベルで2値化された入力データeに変換される。
タ2Dフリップフロップ3によって、ミューズ信号がセ
ンタレベルで2値化された入力データeに変換される。
【0025】クロックdはカウンタ5においてカウント
され、カウンタ5は反転された入力データe´によって
チップセレクトされ、反転データe´の反転データによ
ってクリされるために、カウンタ5の出力fが高電位に
なるのは入力データeが16.2MHzクロックによる
9サンプル以上ローレベルが連続したときであって、こ
の場合は564ラインにおいてはHD期間の直後のみ、
すなわち図4(a)におけるサンプル番号12からコン
トロール・アドレス信号の最初の1ビットのときにのみ
この状態となる。
され、カウンタ5は反転された入力データe´によって
チップセレクトされ、反転データe´の反転データによ
ってクリされるために、カウンタ5の出力fが高電位に
なるのは入力データeが16.2MHzクロックによる
9サンプル以上ローレベルが連続したときであって、こ
の場合は564ラインにおいてはHD期間の直後のみ、
すなわち図4(a)におけるサンプル番号12からコン
トロール・アドレス信号の最初の1ビットのときにのみ
この状態となる。
【0026】したがって、ナンドゲート6によって出力
fと入力データeとを論理積演算することによってコン
トロール・アドレス信号の1ビット目の後半部分を特定
することができる。ナンドゲート6の出力gによって分
周回路8がクリアされ、分周回路8においてクロックd
が6分周される。ここで6分周するのは6サンプルによ
って1ビットが特定されるためである。6分周出力がデ
コードクロックhとなる。
fと入力データeとを論理積演算することによってコン
トロール・アドレス信号の1ビット目の後半部分を特定
することができる。ナンドゲート6の出力gによって分
周回路8がクリアされ、分周回路8においてクロックd
が6分周される。ここで6分周するのは6サンプルによ
って1ビットが特定されるためである。6分周出力がデ
コードクロックhとなる。
【0027】デコードクロックhはカウンタ5の分だけ
入力データeに対して位相が遅れているため、入力デー
タeがシフトレジスタ7によって4サンプル分遅延させ
られ、この遅延されることによって位相が合わされて、
位相が合った出力iとなる。ここで、実質上、デコード
クロックhがバイフェーズデータを複合するデコードク
ロックとなる。
入力データeに対して位相が遅れているため、入力デー
タeがシフトレジスタ7によって4サンプル分遅延させ
られ、この遅延されることによって位相が合わされて、
位相が合った出力iとなる。ここで、実質上、デコード
クロックhがバイフェーズデータを複合するデコードク
ロックとなる。
【0028】出力iとデコードクロックhとは排他論理
和回路9において排他論理和演算されて復号データjが
得ることができる。復号データjを出力として取り出し
てもよいことは勿論である。
和回路9において排他論理和演算されて復号データjが
得ることができる。復号データjを出力として取り出し
てもよいことは勿論である。
【0029】復号データjとして出力するときにおい
て、ジッタなどの影響によって入データeが変化してエ
ッジが1サンプル程度ずれることがある。このために、
図3(a)に示すように入力データeにずれがある。図
3(a)において実線が実際の入力データeを示し、破
線がジッタがない場合の本来の入力データeを示してい
る。図3(b)はデコードクロックhを示している。こ
の結果、復号データjは図3(c)に破線で示すように
誤差が生ずる。
て、ジッタなどの影響によって入データeが変化してエ
ッジが1サンプル程度ずれることがある。このために、
図3(a)に示すように入力データeにずれがある。図
3(a)において実線が実際の入力データeを示し、破
線がジッタがない場合の本来の入力データeを示してい
る。図3(b)はデコードクロックhを示している。こ
の結果、復号データjは図3(c)に破線で示すように
誤差が生ずる。
【0030】そこで、分周回路8から図2(d)および
図3(d)に示すタイミングにおいて、ラッチパルスk
が出力され、ラッチパルスkによって復号データjがD
フリップフロップ10においてラッチされる。したがっ
て、復号データjの前半部分および後半部分夫々のほぼ
中央位置でラッチされるためラッチ出力l(エル)にお
いてはジッタの影響を受けることがなくなる。したがっ
て復号データjに代わってDフリップフロップ10のラ
ッチ出力l(エル)を復号データとして出力してもよ
い。
図3(d)に示すタイミングにおいて、ラッチパルスk
が出力され、ラッチパルスkによって復号データjがD
フリップフロップ10においてラッチされる。したがっ
て、復号データjの前半部分および後半部分夫々のほぼ
中央位置でラッチされるためラッチ出力l(エル)にお
いてはジッタの影響を受けることがなくなる。したがっ
て復号データjに代わってDフリップフロップ10のラ
ッチ出力l(エル)を復号データとして出力してもよ
い。
【0031】ラッチパルスkによって出力l(エル)は
Dフリップフロップ11においてラッチされる。Dフリ
ップフロップ11のラッチ出力mもジッタの影響を受け
ることがなくなる。したがって復号データjおよびラッ
チ出力l(エル)に代わってDフリップフロップ10の
ラッチ出力mを復号データとして出力してもよい。
Dフリップフロップ11においてラッチされる。Dフリ
ップフロップ11のラッチ出力mもジッタの影響を受け
ることがなくなる。したがって復号データjおよびラッ
チ出力l(エル)に代わってDフリップフロップ10の
ラッチ出力mを復号データとして出力してもよい。
【0032】さらに、上記のようにDフリップフロップ
10および11によって、復号データjを2回ラッチし
ているので、排他論理和回路14によってラッチ出力l
(エル)およびmの排他論理和を取ることによりエラー
信号rが得られる。ここで、復号データは〃1〃、〃0
〃のデータで出力されるため、エラー信号rは復号デー
タの前半部分と後半部分とが異なるとき高電位となって
エラーであることが示される。
10および11によって、復号データjを2回ラッチし
ているので、排他論理和回路14によってラッチ出力l
(エル)およびmの排他論理和を取ることによりエラー
信号rが得られる。ここで、復号データは〃1〃、〃0
〃のデータで出力されるため、エラー信号rは復号デー
タの前半部分と後半部分とが異なるとき高電位となって
エラーであることが示される。
【0033】次いで、ラッチ出力mおよびエラー信号r
がデコードクロックhによってDフリップフロップ12
および13において夫々ラッチされて、同一タイミング
にてデータpおよびエラーフラグsが得られる。
がデコードクロックhによってDフリップフロップ12
および13において夫々ラッチされて、同一タイミング
にてデータpおよびエラーフラグsが得られる。
【0034】一方、コントロール・アドレス信号の先頭
にはnビットのシンクパターンが存在するため、データ
pはデコードクロックhにより、シフトレジスタ15で
nビットのパラレルデータtに変換され、コンパレータ
16によってシンクパターンと比較されて一致が検出さ
れる。
にはnビットのシンクパターンが存在するため、データ
pはデコードクロックhにより、シフトレジスタ15で
nビットのパラレルデータtに変換され、コンパレータ
16によってシンクパターンと比較されて一致が検出さ
れる。
【0035】また、エラーフラグsは546ライン以外
では大きい確率で出力されるため、エラーフラグsはデ
コードクロックhによりシフトレジスタ17でnビット
のパラレルデータvに変換され、変換されたパラレルデ
ータvはノアゲート18においてノア演算される。した
がって、nビットの間、連続してエラーフラグsがロー
レベルのときノアゲート18の出力がハイレベルとなっ
て、エラーがnビット継続してないことが検出される。
では大きい確率で出力されるため、エラーフラグsはデ
コードクロックhによりシフトレジスタ17でnビット
のパラレルデータvに変換され、変換されたパラレルデ
ータvはノアゲート18においてノア演算される。した
がって、nビットの間、連続してエラーフラグsがロー
レベルのときノアゲート18の出力がハイレベルとなっ
て、エラーがnビット継続してないことが検出される。
【0036】コンパレータ16からの一致検出出力uと
ノアゲート18からの出力wとが論理積演算されて、シ
ンクパターン検出出力xが出力される。
ノアゲート18からの出力wとが論理積演算されて、シ
ンクパターン検出出力xが出力される。
【0037】
【発明の効果】以上説明した如く本発明のバイフェーズ
データ復号回路によれば、PLL回路を用いることな
く、デコードクロックが得られて、簡単な構成によって
バイフェーズデータを復号することができる効果のほか
に、位相合わせも複雑でなく、調整個所も少ないという
効果が得られる。
データ復号回路によれば、PLL回路を用いることな
く、デコードクロックが得られて、簡単な構成によって
バイフェーズデータを復号することができる効果のほか
に、位相合わせも複雑でなく、調整個所も少ないという
効果が得られる。
【0038】また、ジッタの影響を受けない復号データ
を得ることもできる効果がある。さらにまた、シンクパ
ターンを検出することもできる効果がある。
を得ることもできる効果がある。さらにまた、シンクパ
ターンを検出することもできる効果がある。
【図1】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図2】本発明の一実施例の作用の説明に供するタイミ
ング図である。
ング図である。
【図3】本発明の一実施例の作用の説明に供するタイミ
ング図である。
ング図である。
【図4】バイフェーズ符号化されるコントロール・アド
レスデータのフォーマットを示す模式図である。
レスデータのフォーマットを示す模式図である。
1 A/D変換器 2および16 コンパレータ 3、10〜13 Dフリップフロップ 4 分周器 5 カウンタ 6 ナンドゲート 7 4ビットシフトレジスタ 8 分周回路 9および14 排他論理和回路 15および17 シフトレジスタ 18 ノアゲート 19 アンドゲート
Claims (2)
- 【請求項1】 ミューズ信号のサンプルクロックをバイ
フェーズデータ1ビットに相当するミューズ信号のサン
プル数に基づく分周比で分周してバイフェーズデータ復
号用クロックを生成する分周手段と、ミューズ信号をそ
のセンタレベルで2値化する2値化手段と、2値化手段
からの出力と分周手段からの出力とを入力する第1排他
論理和演算手段とを備え、第1排他論理和演算手段の出
力を復号データとするバイフェーズデータ復号回路にお
いて、 分周手段の出力の前半部分および後半部分のそれぞれほ
ぼ中央位置でラッチパルスを出力するラッチパルス発生
手段と、ラッチパルス発生手段からの出力ラッチパルス
で第1排他論理和演算手段からの出力をラッチする第1
ラッチ手段とを備え、第1排他論理和演算手段の出力に
代えて第1ラッチ手段の出力を復号データとすることを
特徴とする バイフェーズデータ復号回路。 - 【請求項2】 請求項1記載のバイフェーズデータ復号
回路において、ラッチパルス発生手段からの出力ラッチパルスで第1ラ
ッチ手段の出力をラッチする第2ラッチ手段と、第1お
よび第2ラッチ手段からの出力を入力とする第2排他論
理和演算手段と、第2ラッチ手段の出力に基づくデータ
がシンクパターンと一致することを検出する一致検出手
段と、第2排他論理和演算手段からの出力に基づく信号
が連続して所定数発生しないことを検出するエラーフラ
グ不検出手段と、一致検出手段の出力とエラーフラグ不
検出手段の検出出力とを論理積演算する論理積演算手段
とを備え、論理積演算手段の出力をシンクパターン検出
出力とする ことを特徴とするバイフェーズデータ復号回
路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4357954A JP2981356B2 (ja) | 1992-12-25 | 1992-12-25 | バイフェーズデータ復号回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4357954A JP2981356B2 (ja) | 1992-12-25 | 1992-12-25 | バイフェーズデータ復号回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06197291A JPH06197291A (ja) | 1994-07-15 |
JP2981356B2 true JP2981356B2 (ja) | 1999-11-22 |
Family
ID=18456800
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4357954A Expired - Fee Related JP2981356B2 (ja) | 1992-12-25 | 1992-12-25 | バイフェーズデータ復号回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2981356B2 (ja) |
-
1992
- 1992-12-25 JP JP4357954A patent/JP2981356B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH06197291A (ja) | 1994-07-15 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |