JP4334038B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は半導体記憶装置に関し、さらに詳しくは、ＡＴＤバッファからのパルス信号を遅延させてワード線活性化信号を生成する半導体記憶装置に関する。
【０００２】
【従来の技術】
非同期型ＳＲＡＭ（スタティックランダムアクセスメモリ）と呼ばれる半導体記憶装置では、アドレス信号、チップセレクト信号、読出／書込イネーブル信号、入力データ信号などの変化に応じてワンショットパルス信号を発生するＡＴＤバッファが随所に設けられる。このＡＴＤバッファからのパルス信号の後縁が図１７に示されるようなタイミングジェネレータによって遅延されてワード線活性化信号ＷＬＥが生成される。
【０００３】
タイミングジェネレータに入力されるパルス−信号ＬＡＴＤ１は、行アドレスバッファに対して設けられたＡＴＤバッファにより行アドレス信号の変化に応答して発生され、ＡＴＤ信号ＬＡＴＤ２は、列アドレスバッファに対して設けられたＡＴＤバッファにより列アドレス信号の変化に応答して発生される。図１８は、アドレスバッファ（行アドレスバッファまたは列アドレスバッファ）の構成を示すブロック図である。このアドレスバッファは、チップセレクト信号／ＣＳが活性（論理ローレベル）のとき外部アドレス信号ＥＡＤに応答して内部アドレス信号Ａ，／Ａを発生し、また、アドレス信号ａｔｄは、対応するＡＴＤバッファへ供給される。
【０００４】
ワード線活性化信号ＷＬＥは、図１９に示される行デコーダへ供給される。行デコーダは、ワード線活性化信号ＷＬＥが活性（論理ハイレベル）のとき内部アドレス信号Ａ１，／Ａ１，Ａ２，／Ａ２に応答してワード線ＷＬ１−ＷＬ４を選択的に活性化する。
【０００５】
図１７に示されるように、通常、タイミングジェネレータには複数段の遅延回路ＲＤＬが含まれる。この遅延回路ＲＤＬから出力される信号のパルス幅は、図２０中の（２）に示すように、電源電圧が低くなると急激に広くなる。
【０００６】
ここで、電源電圧がある程度高い場合のＳＲＡＭの内部波形を図２１に示す。図２１を参照して、電源電圧が高い場合には遅延回路ＲＤＬのパルス幅はそれほど広くならないため、ワード線活性化信号ＷＬＥのパルス幅はアドレスサイクル内に収まる。したがって、内部アドレス信号Ａ１とＡ２にスキューが生じて非選択アドレスに対応するノードＮ２，Ｎ３が立ち上がった場合であっても、このときワード線活性化信号ＷＬＥはＬレベルであるため、スキューアドレスに対応するワード線ＷＬ２，ＷＬ３は立ち上がらない。
【０００７】
【発明が解決しようとする課題】
最近の半導体記憶装置の微細化、低電圧化に伴って、同一のチップで高い電源電圧から低い電源電圧まで動作を保証することが要求される。
【０００８】
しかし、電源電圧が高い場合に図２１に示すような内部波形であったＳＲＡＭの電源電圧を低くした場合の内部波形は図２２に示すようになる。図２０に示したように、電源電圧が低くなるにつれて遅延回路ＲＤＬから出力されるパルス信号のパルス幅は急激に広がる。そのためワード線活性化信号ＷＤＬのパルス幅がアドレスサイクルより広くなり、ワード線活性化信号ＷＤＬはＨレベルに固定される。
【０００９】
この状態で内部アドレス信号Ａ１，Ａ２にスキューが生じると、非選択アドレスに対応するノードＮ２，Ｎ３が立ち上がり、また、ワード線活性化信号ＷＤＬはＨレベルに固定されているため、選択ワード線ＷＬ１，ＷＬ４の他にスキューアドレスに対応するワード線ＷＬ２，ＷＬ３も立ち上がってしまう。
【００１０】
スキューアドレスに対応するワード線ＷＬ２，ＷＬ３が立ち上ることにより、スキューアドレスに対応するメモリセルから一瞬逆データを読出しこれにより選択アドレスに対応するメモリセルへのアクセスが遅れるという問題がある。また、これが書込みサイクルであれば誤書込みを生じる可能性がある。
【００１１】
この発明は、以上のような問題を解決するためになされたものであり、その目的は、高い電源電圧から低い電源電圧の範囲でメモリセルへのアクセスの遅延や誤書込みを防ぐことができる半導体記憶装置を提供することである。
【００１２】
【課題を解決するための手段】
この発明に従った半導体記憶装置は、メモリセルアレイと、アドレスバッファと、アドレス変化検出手段と、第１の遅延手段と、駆動信号不活性手段と、デコーダとを備える。メモリセルアレイは、行および列に配置された複数のメモリセルを有する。アドレスバッファは、外部アドレス信号に応答して内部アドレス信号を生成する。アドレス変化検出手段は、外部アドレス信号の変化に応答してパルス信号を発生する。第１の遅延手段は、アドレス変化検出手段からのパルス信号の後縁を遅延させて駆動信号を生成する。駆動信号不活性手段は、駆動信号を所定期間不活性にする。デコーダは、駆動信号が活性のとき内部アドレス信号に応答してメモリセルアレイの行または列を選択する。上記アドレスバッファは、遅延回路を含む。遅延回路は、駆動信号が不活性の期間に内部アドレス信号が切り換わるように外部アドレス信号を所定時間遅延させて内部アドレス信号として出力する。
【００１３】
上記半導体記憶装置においては、電源電圧にかかわらず駆動信号が所定期間必ず不活性となり、この駆動信号が不活性の期間に内部アドレス信号が切り換わる。したがって、内部アドレス信号にスキューが生じた場合でもスキューアドレスに対応する行または列が行デコーダにより選択されることがない。これにより、スキューアドレスに対応するメモリセルから一瞬逆データを読出したりすることがなくなり、高い電源電圧から低い電源電圧の範囲でメモリセルへのアクセスの遅延や誤書込みを防ぐことができる。
【００１４】
好ましくは、上記デコーダは、駆動信号が活性のとき内部アドレス信号に応答してメモリセルアレイの行を選択する行デコーダである。
【００１５】
好ましくは、上記デコーダは、駆動信号が活性のとき内部アドレス信号に応答してメモリセルアレイの列を選択する列デコーダである。
【００１６】
好ましくは、上記第１の遅延手段は、複数段の遅延回路を含み、上記駆動信号不活性手段は、論理回路を含む。複数段の遅延回路は、アドレス変化検出手段からのパルス信号の後縁を遅延させる。論理回路は、複数段の遅延回路の途中段からの出力と最終段からの出力とを受ける。
【００１７】
上記半導体記憶装置においては、論理回路によってアドレス変化検出手段からのパルス信号の前縁から複数の遅延回路の途中段からの出力の後縁までの期間不活性となる駆動信号が生成される。この駆動信号が不活性となる期間に内部アドレス信号が切り換わるため、内部アドレス信号にスキューが生じた場合でもスキューアドレスに対応する行または列が行デコーダにより選択されることがない。したがって、スキューアドレスに対応するメモリセルから一瞬逆データを読出したりすることがなくなり、メモリセルへのアクセスの遅延や誤書込みを防ぐことができる。
【００１８】
好ましくは、上記半導体記憶装置はさらに、第２の遅延手段を含む。第２の遅延手段は、駆動信号が不活性の期間に出力信号である遅延チップセレクト信号が切り換わるようにチップセレクト信号を所定時間遅延させて出力する。上記アドレスバッファは、チップセレクト信号が活性のとき外部アドレス信号に応答して内部アドレス信号を生成し、チップセレクト信号が不活性のとき内部アドレス信号を固定する。上記デコーダは、遅延チップセレクト信号および駆動信号が活性のとき内部アドレス信号に応答して前記メモリセルアレイの行または列を選択する。
【００１９】
上記半導体記憶装置においては、駆動信号が不活性の期間に遅延チップセレクト信号が切り換わるため、固定された内部アドレス信号に対応する行または列が行デコーダにより選択されることがない。したがって、メモリセルへのアクセスの遅延や誤書込みを防ぐことができる。
【００２０】
好ましくは、上記デコーダは、遅延チップセレクト信号および駆動信号が活性のとき内部アドレス信号に応答してメモリセルアレイの行を選択する行デコーダである。
【００２１】
好ましくは、上記デコーダは、遅延チップセレクト信号および駆動信号が活性のとき内部アドレス信号に応答してメモリセルアレイの列を選択する列デコーダである。
【００２２】
好ましくは、上記半導体記憶装置はさらに、第３の遅延手段と、出力バッファとを含む。第３の遅延手段は、チップセレクト信号が活性のとき、駆動信号が不活性の期間に出力信号である遅延読出／書込イネーブル信号が切り換わるように読出／書込イネーブル信号を所定時間遅延させて出力する。出力バッファは、遅延読出／書込イネーブル信号が活性のときメモリセルからのデータ信号をバッファリングして出力する。
【００２３】
上記半導体記憶装置においては、駆動信号が不活性の期間に遅延読出／書込イネーブル信号が切り換わるため、内部アドレス信号が確定した後に出力バッファからデータ信号が出力される。
【００２４】
好ましくは、上記半導体記憶装置はさらに、第３の遅延手段と、入力バッファとを含む。第３の遅延手段は、チップセレクト信号が活性のとき、駆動信号が不活性の期間に出力信号である遅延読出／書込イネーブル信号が切り換わるように読出／書込イネーブル信号を所定時間遅延させて出力する。入力バッファは、遅延読出／書込イネーブル信号が活性のとき外部からのデータ信号をバッファリングする。
【００２５】
上記半導体記憶装置においては、駆動信号が不活性の期間に遅延読出／書込イネーブル信号が切り換わるため、内部アドレス信号が確定した後に入力バッファからデータ信号がメモリセルへ書込まれる。したがって、メモリセルへのアクセスの遅延や誤書込みを防ぐことができる。
【００２６】
【発明の実施の形態】
以下、この発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一符号を付してその説明を繰返さない。
【００２７】
［実施の形態１］
図１は、この発明の実施の形態１によるＳＲＡＭの全体構成を示すブロック図である。図１を参照して、このＳＲＡＭは、メモリセルアレイＭＣＡと、行アドレスバッファＲＡＢと、列アドレスバッファＣＡＢと、行デコーダＲＤと、列デコーダＣＤと、タイミングジェネレータＴＧと、マルチプレクサＭＰと、センスアンプＳＡと、出力データバッファＯＢと、入力データバッファＩＢと、読出／書込制御回路ＲＷＣと、チップセレクト制御回路ＣＳＣと、ＡＴＤバッファＡＴＤ１−ＡＴＤ５とを備える。
【００２８】
メモリセルアレイＭＣＡは、行および列に配置された複数のメモリセル（図示せず）と、行に配置された複数のワード線（図示せず）と、列に配置された複数のビット線対（図示せず）とを含む。チップセレクト制御回路ＣＳＣは、外部チップセレクト信号／ＣＳに応答して内部チップセレクト信号ｉｎｔ．／ＣＳを発生する。行アドレスバッファＲＡＢは、外部アドレス信号ＥＡＤに応答して行アドレス信号ＲＡＤを出力する。列アドレスバッファＣＡＢは、外部アドレス信号ＥＡＤに応答して列アドレス信号ＣＡＤを出力する。行デコーダＲＤは、行アドレス信号ＲＡＤに応答してワード線を選択的に活性化する。列デコーダＣＤは、列アドレス信号ＣＡＤに応答してマルチプレクサ選択信号ＭＰＳを出力する。読出／書込制御回路ＲＷＣは、外部読出／書込イネーブル信号Ｅｘｔ．ＲＷＥに応答して読出／書込イネーブル信号ＲＷＥを発生する。ＡＴＤバッファＡＴＤ１−ＡＴＤ５は、それぞれ行アドレス信号ＲＡＤ、内部チップセレクト信号ｉｎｔ．／ＣＳ、列アドレス信号ＣＡＤ、読出／書込イネーブル信号ＲＷＥ、データ入力信号Ｄｉｎの変化に応答してワンショットパルス信号ＬＡＴＤ１−ＬＡＴＤ５を発生する。タイミングジェネレータＴＧは、パルス信号ＬＡＴＤ１−ＬＡＴＤ５からワード線活性化信号ＷＬＥ、マルチプレクサ活性化信号ＭＰＥ、およびセンスアンプ活性化信号ＳＡＥを生成する。マルチプレクサＭＰは、列デコーダＣＤからのマルチプレクサ選択信号ＭＰＳに応答して対応するビット線対とデータ入出力線対ＩＯとを接続／非接続にする。センスアンプＳＡは、センスアンプ活性化信号ＳＡＥが活性のときデータ入出力線対ＩＯに読み出されたメモリセルアレイのデータ信号を増幅する。出力データバッファＯＢは、読出／書込イネーブル信号ＲＷＥが活性のとき、センスアンプＳＡからの出力を増幅してデータ出力信号ＤｏｕｔとしてＳＲＡＭ外部へ出力する。入力データバッファＩＢは、データ入力信号Ｄｉｎを増幅する。
【００２９】
図２は、図１に示されたメモリセルアレイＭＣＡおよびマルチプレクサＭＰの構成を詳しく示すブロック図である。なお、ここでは簡単のため、メモリセルアレイＭＣＡは２行２列構成とする。
【００３０】
図２を参照して、メモリセルアレイＭＣＡは、メモリセルＭＣ１−ＭＣ４と、ワード線ＷＬ１，ＷＬ２と、ビット線対ＢＬ１，／ＢＬ１，ＢＬ２，／ＢＬ２とを含む。ワード線ＷＬ１に対してメモリセルＭＣ１，ＭＣ２が設けられ、ワード線ＷＬ２に対してメモリセルＭＣ３，ＭＣ４が設けられる。さらに、メモリセルＭＣ１，ＭＣ３は、ビット線対ＢＬ，／ＢＬに対して設けられ、メモリセルＭＣ２，ＭＣ４は、ビット線対ＢＬ，／ＢＬに対して設けられる。なお、ビット線ＢＬ１，／ＢＬ１，ＢＬ２，／ＢＬ２の一端には、それぞれビット線負荷としてのＮチャネルＭＯＳトランジスタＲＮ１−ＲＮ４が接続される。ＮチャネルＭＯＳトランジスタＲＮ１−ＲＮ４は、自身がダイオード接続され、電源ノードＶＤＤと対応するビット線ＢＬ１，／ＢＬ１，ＢＬ２，／ＢＬ２との間に接続される。
【００３１】
マルチプレクサＭＰは、ＮチャネルＭＯＳトランジスタＴＦＧ１，ＴＦＧ２を含む。ＮチャネルＭＯＳトランジスタＴＦＧ１，ＴＦＧ２は、それぞれトランスファゲートを構成し、列デコーダからのマルチプレクサ活性化信号ＭＰＥ１，ＭＰＥ２に応答してオン／オフする。このトランスファゲートのオン／オフに応じて、対応するビット線対ＢＬ１，／ＢＬ１およびＢＬ２，／ＢＬ２と入出力線対ＩＯとが接続／非接続になる。
【００３２】
図３および図４は、図２に示されたメモリセルＭＣ１−ＭＣ４の構成例を示す回路図である。図３は、高抵抗負荷型のメモリセルを、図４は、ＣＭＯＳ型のメモリセルを示す。
【００３３】
図３を参照して、高抵抗負荷型のメモリセルは、ＮチャネルドライバトランジスタＮＴ１ａ，ＮＴ１ｂと、ＮチャネルアクセストランジスタＮＴ２ａ，ＮＴ２ｂと、負荷抵抗ｒａ，ｒｂとを含む。ＮチャネルドライバトランジスタＮＴ１ａ，ＮＴ１ｂは、それぞれドレインが記憶ノードＮ５ａ、Ｎ５ｂに、ゲートが互いに他方のドレインに、ソースが接地ノードＶｓｓに接続される。ＮチャネルアクセストランジスタＮＴ２ａ，ＮＴ２ｂは、それぞれドレイン、ソースの一方が記憶ノードＮ５ａ，Ｎ５ｂに、他方がビット線ＢＬ，／ＢＬに、ゲートがワード線ＷＬに接続される。負荷抵抗ｒａ，ｒｂは、一端が電源ノードＶＤＤに、他端が記憶ノードＮ５ａ，Ｎ５ｂに接続される。
【００３４】
図４を参照して、ＣＭＯＳ型のメモリセルは、図３に示される負荷抵抗ｒａ，ｒｂに代えてＰチャネルＭＯＳトランジスタＰＴ１ａ，ＰＴ１ｂを設けたものである。ＰチャネルＭＯＳトランジスタＰＴ１ａ，ＰＴ１ｂは、それぞれドレインが記憶ノードＮ５ａ，Ｎ５ｂに、ゲートが互いに他方のドレインに、ソースが電源ノードＶＤＤに接続される。
【００３５】
次に、以上のように構成されたメモリセルからのデータの読み出し、メモリセルへのデータの書込みの動作について、図５を参照しつつ説明する。
【００３６】
まず、図２に示すメモリセルＭＣ１からデータを読み出す場合について説明する。
【００３７】
時刻ｔ０において、メモリセルＭＣ１が位置する行に対応した外部アドレス信号ＥＡＤが行アドレスバッファＲＡＢに入力される。時刻ｔ１において、入力された外部アドレス信号ＥＡＤに応答して行アドレス信号ＲＡＤが行アドレスバッファＲＡＤから行デコーダＲＤへ出力される。時刻ｔ２において、行デコーダＲＤによりメモリセルＭＣ１が接続されたワード線ＷＬ１が選択レベル（ここではＨレベル）となり、他のワード線ＷＬ２が非選択レベル（ここではＬレベル）となる。
【００３８】
同様にして、メモリセルＭＣ１が位置する列に対応した列アドレス信号ＣＡＤが列デコーダＣＤに入力され、メモリセルＭＣ１が接続されたビット線対ＢＬ１，／ＢＬ１に対応したマルチプレクサ活性化信号ＭＰＥ１が選択レベル（ここではＨレベル）となり、他のマルチプレクサ活性化信号ＭＰＥ２が非選択レベル（ここではＬレベル）となる。この結果、ビット線対ＢＬ１，／ＢＬ１に接続されたトランスファゲートＴＦＧ１のみが導通するので選択されたビット線対ＢＬ１，／ＢＬ１のみ入出力線対ＩＯに接続され、他のビット線対ＢＬ２，／ＢＬ２は、入出力線対ＩＯから切り離される。
【００３９】
ここで、メモリセルＭＣ１の記憶ノードＮ５ａがＨレベルであり、記憶ノードＮ５ｂがＬレベルであるとする。このとき、メモリセルＭＣ１の一方のドライバトランジスタＮＴ１ａは非導通状態にあり、他方のドライバトランジスタＮＴ１ｂは導通状態にある。ワード線ＷＬ１はＨレベルの状態にあるから、メモリセルＭＣ１のアクセストランジスタＮＴ２ａ、ＮＴ２ｂはともに導通状態にある。したがって電源ノードＶＤＤ−ビット線負荷ＲＮ２−ビット線／ＢＬ１−アクセストランジスタＮＴ２ｂ−ドライバトランジスタＮＴ１ｂ−接地ノードＶｓｓの経路に直流電流が発生する。しかし、もう一方の経路、電源ノードＶＤＤ−ビット線負荷ＲＮ１―ビット線ＢＬ１―アクセストランジスタＮＴ２ａ―ドライバトランジスタＮＴ１ａ―接地ノードＶｓｓの経路では、ドライバトランジスタＮＴ１ａが非導通であるので直流電流は流れない。このとき直流電流が流れない方のビット線ＢＬ１の電位は、ビット線負荷トランジスタＲＮ１−ＲＮ４のしきい値電圧をＶｔｈとすると、ビット線ＢＬ１の電位＝（電源電圧ＶＤＤ）―（しきい値電圧Ｖｔｈ）となる。また、直流電流が流れる方のビット線／ＢＬ１の電位は、ドライバトランジスタＮＴ１ｂ、アクセストランジスタＮＴ２ｂとビット線負荷ＲＮ２との導通抵抗で抵抗分割されて、（電源電位ＶＤＤ）―（しきい値電圧Ｖｔｈ）からΔＶだけ電位が低下し、（電源電位ＶＤＤ）―（しきい値電圧Ｖｔｈ）−ΔＶとなる。ここでΔＶは、ビット線振幅と呼ばれ、通常５０ｍＶから５００ｍＶ程度の大きさであり、ビット線負荷ＲＮ１−ＲＮ４の大きさによって調節される。このビット線振幅ΔＶは、時刻ｔ３においてトランスファゲートＴＦＧ１を介して入出力線対ＩＯに現れ、時刻ｔ４においてセンスアンプＳＡにより増幅され、さらに時刻ｔ５において出力データバッファＯＢで増幅されてデータ出力信号Ｄｏｕｔとして外部へ読み出される。なお、読み出し動作の場合には、読出／書込制御回路ＲＷＣにより制御されて入力データバッファＩＢは入出力線対ＩＯを駆動できない。
【００４０】
次に、書込み動作の場合には、Ｌレベルのデータを書込む側のビット線の電位を強制的に低電位に引き下げ、他方のビット線の電位を高電位に引き上げることにより書込みを行う。例えば、メモリセルＭＣ１に反転データを書込むには、入力データバッファＩＢにより入出力線対ＩＯの一方をＬレベルに、他方をＨレベルにし、一方のビット線ＢＬ１をＬレベルに、他方のビット線／ＢＬ１をＨレベルにして書込み動作を行う。
【００４１】
図６は、図１に示されたタイミングジェネレータＴＧの構成を示すブロック図である。図６を参照して、タイミングジェネレータＴＧは、ＮＯＲ回路ＮＲ１と、複数段の遅延回路ＲＤＬと、インバータＩＶ１−ＩＶ３と、ＮＡＮＤ回路ＮＤ１，ＮＤ２とを含む。
【００４２】
ＮＯＲ回路ＮＲ１は、ＡＴＤバッファＡＴＤ１−ＡＴＤ５からのパルス信号ＬＡＴＤ１−ＬＡＴＤ５のＮＯＲを出力する。複数段の遅延回路ＲＤＬの各々は、入力されるパルス信号の後縁を遅延させて次段の遅延回路ＲＤＬの入力へ供給する。初段の遅延回路ＲＤＬは、ＮＯＲ回路ＮＲ１からの出力を受ける。インバータＩＶ１は、最終段の遅延回路ＲＤＬの出力、すなわちノードＮｄの電圧を反転する。ＮＡＮＤ回路ＮＤ１は、インバータＩＶ１からの出力と初段の遅延回路ＲＤＬからの出力とのＮＡＮＤを出力する。インバータＩＶ２は、ＮＡＮＤ回路ＮＤ１からの出力を反転してワード線活性化信号ＷＬＥとして出力する。ＮＡＮＤ回路ＮＤ２は、読出／書込イネーブル信号ＲＷＥ、インバータＩＶ１からの出力、および２段目の遅延回路ＲＤＬからの出力のＮＡＮＤを出力する。インバータＩＶ３は、ＮＡＮＤ回路ＮＤ２からの出力を反転してセンスアンプ活性化信号ＳＡＥとして出力する。
【００４３】
以上のように構成されたタイミングジェネレータから出力されるワード線活性化信号ＷＬＥは、初段の遅延回路ＲＤＬからの出力パルス信号が立ち下がっている期間必ず立ち下がる信号となる。同様に、センスアンプ活性化信号ＳＡＥは、２段目の遅延回路ＲＤＬからの出力パルス信号が立ち下がっている期間必ず立ち下がる信号となる。
【００４４】
図７は、図１に示された行アドレスバッファＲＡＢの構成を示すブロック図である。図７を参照して、行アドレスバッファＲＡＢは、ＮＯＲ回路ＮＲ１０と、遅延回路ＢＤＬと、インバータＩＶ１１−ＩＶ１４とを含む。ＮＯＲ回路ＮＲ１０は、外部アドレス信号ＥＡＤと内部チップセレクト信号ｉｎｔ．／ＣＳとのＮＯＲを出力する。インバータＩＶ１０は、ＮＯＲ回路ＮＲ１０からの出力を反転する。遅延回路ＢＤＬは、インバータＩＶ１０からの出力信号の前縁および後縁の両方を所定時間遅延させて出力する。インバータＩＶ１１は、遅延回路ＢＤＬからの出力を反転する。インバータＩＶ１２は、インバータＩＶ１１からの出力を反転する。インバータＩＶ１３は、インバータＩＶ１２からの出力を反転して行アドレス信号／ＲＡＤとして出力する。インバータＩＶ１４は、インバータＩＶ１１からの出力を反転して行アドレス信号ＲＡＤとして出力する。また、インバータＩＶ１０からの出力ａｔｄは、ＡＴＤバッファＡＴＤ１へ入力される。さらに、図８に示されるように、この出力ａｔｄの変化に応答してＡＴＤバッファＡＴＤ１からワンショットパルス信号ＬＡＴＤ１が出力される。
【００４５】
以上のように構成された行アドレスバッファＲＡＢにおける遅延回路ＢＤＬでの遅延時間は、図６に示されたワード線活性化信号ＷＬＥが必ず立ち下がる期間に行アドレス信号ＲＡＤが切り換わるように調節される。
【００４６】
なお、図１に示された列アドレスバッファＣＡＢも図７に示す行アドレスバッファＲＡＢと同様の構成を有する。この場合、インバータＩＶ１３，ＩＶ１４からの出力は、それぞれ列アドレス信号／ＣＡＤ，ＣＡＤとなる。また、インバータＩＶ１０からの出力ａｔｄは、ＡＴＤバッファＡＴＤ３へ入力される。
【００４７】
図９は、図１に示された行デコーダＲＤの構成を示すブロック図である。図９を参照して、行デコーダＲＤは、ＮＡＮＤ回路ＮＤ２１−ＮＤ２４，ＮＤ３１−ＮＤ３４と、インバータＩＶ２１−ＩＶ２４，ＩＶ３１−ＩＶ３４とを含む。
【００４８】
ＮＡＮＤ回路ＮＤ２１−ＮＤ２４は、それぞれ行アドレス信号ＲＡＤ，／ＲＡＤのビット信号／Ａ１および／Ａ２、Ａ１および／Ａ２、／Ａ１およびＡ２、Ａ１およびＡ２のＮＡＮＤを出力する。インバータＩＶ２１−ＩＶ２４は、それぞれＮＡＮＤ回路ＮＤ２１−ＮＤ２４の出力を反転する。ＮＡＮＤ回路ＮＤ３１−ＮＤ３４は、対応するインバータＩＶ２１−ＩＶ２４の出力、ワード線活性化信号ＷＬＥ、内部チップセレクト信号ｉｎｔ．／ＣＳの反転信号ｉＣＳのＮＡＮＤを出力する。インバータＩＶ３１−ＩＶ３４は、それぞれＮＡＮＤ回路ＮＤ３１−ＮＤ３４の出力を反転する。インバータＩＶ３１−ＩＶ３４の出力は、それぞれワード線ＷＬ１−ＷＬ４に接続される。
【００４９】
図１０は、図１に示された列デコーダＣＤの構成を示すブロック図である。図１０を参照して、列デコーダＣＤは、図９に示されるＮＡＮＤ回路ＮＤ２１−ＮＤ２４の入力をそれぞれ列アドレス信号ＣＡＤ，／ＣＡＤのビット信号／Ａ１および／Ａ２、Ａ１および／Ａ２、／Ａ１およびＡ２、Ａ１およびＡ２に、ＮＡＮＤ回路ＮＤ３１−ＮＤ３４に入力されるワード線活性化信号ＷＬＥをマルチプレクサ選択信号ＭＰＳに代えたものであり、また、インバータＩＶ３１−ＩＶ３４からの出力は、それぞれマルチプレクサ活性化信号ＭＰＥ１−ＭＰ４となる。
【００５０】
次に、以上のように構成されたＳＲＡＭの動作について説明する。
電源電圧がある程度高い場合には、図２１に示したように遅延回路ＲＤＬからの出力信号のパルス幅はそれほど広くならないため、ワード線活性化信号ＷＬＥのパルス幅はアドレスサイクル内に収まる。したがって、行アドレス信号にスキューが生じた場合であっても、このときワード線活性化信号ＷＬＥはＬレベルであるため、スキューアドレスに対応するワード線は立ち上がらない。
【００５１】
次に、電源電圧を低くした場合について図１１を参照しつつ説明する。
時刻ｔ０において、外部アドレス信号ＥＡＤが変化し、これに応答してＡＴＤバッファＡＴＤ１からワンショットパルス信号ＬＡＴＤ１が発生される。
【００５２】
このパルス信号ＬＡＴＤ１に応答して、時刻ｔ１において、タイミングジェネレータＴＧ内の初段の遅延回路ＲＤＬに入力され、パルス信号の後縁が遅延される。電源電圧が低いために各段の遅延回路ＲＤＬから出力されるパルス信号の幅が広くなるため、最終段の遅延回路ＲＤＬからの出力ノードＮｄは、常にＬレベルとなる。しかし、ワード線活性化信号ＷＬＥは、ノードＮｂか立ち下がっている期間（時刻ｔ１からｔ２の期間）必ずＬレベルとなる。
【００５３】
時刻ｔ０における外部アドレス信号ＥＡＤの変化に応じて、選択されるワード線（ここではワード線ＷＬ１とする）に対応する行アドレス信号ＲＡＤのビット信号Ａ１，Ａ２（ここではＡ１，Ａ２＝Ｌレベル）が行アドレスバッファＲＡＢから行デコーダＲＤへ出力される。
【００５４】
ここで、図１１に示すように行アドレス信号ＲＡＤのビット信号Ａ１，Ａ２にスキューが生じた場合を考える。このスキューによりノードＮ３が一瞬立ち上がるが、このときワード線活性化信号ＷＬＥはＬレベルであるため、ワード線ＷＬ３が活性化されることはない。
【００５５】
このように、ワード線活性化信号ＷＬＥがＬレベルである期間に行アドレス信号ＲＡＤのビット信号Ａ１，Ａ２が変化するため、スキューが生じた場合であっても非選択のワード線が活性化されることがない。
【００５６】
以上のように、この実施の形態１によれば、ワード線活性化信号ＷＬＥは所定の期間必ずＬレベルとなり、この期間に行アドレス信号ＲＡＤのビット信号Ａ１，Ａ２が変化する。したがって、行アドレス信号ＲＡＤのビット信号Ａ１，Ａ２にスキューが生じても非選択のワード線が活性化されることがない。また、無駄な充放電電流を少なくすることができる。なお、この効果は高い電源電圧で使用する場合はもちろんのこと、低い電源電圧で使用する場合でも同様である。また、ワード線の立ち上がりは必ずワード線活性化信号ＷＬＥで決定されるため入力アドレスによるアクセスタイムの違いもなくなる。
【００５７】
なお、ここでは、初段の遅延回路ＲＤＬからの出力をＮＡＮＤ回路ＮＤ１の入力としたが、これを初段以外の遅延回路ＲＤＬからの出力としてもよい。これにより、ワード線活性化信号ＷＬＥがＬレベルとなる期間を所望の時間に調節することができる。
【００５８】
また、ここでは行アドレスバッファＲＡＢ、行デコーダＲＤに対してのみ示したが、列アドレスバッファＣＡＢ、列デコーダＣＤについても同様である。
【００５９】
［実施の形態２］
実施の形態１に示したＳＲＡＭにおいては、内部チップセレクト信号ｉｎｔ．／ＣＳが不活性のとき、図７に示す行アドレスバッファＲＡＢから出力される行アドレス信号ＲＡＤはＨレベルに固定される。この状態で内部チップセレクト信号ｉｎｔ．／ＣＳが活性になった場合には本来選択されるべきでないワード線が活性化され誤書込みが生じることがある。この実施の形態２はこのような問題を解決することを目的とする。
【００６０】
図１２は、この発明の実施の形態２によるＳＲＡＭの全体構成を示すブロックである。図１２を参照して、このＳＲＡＭは、図１に示されるチップセレクト制御回路ＣＳＣに代えてチップセレクト制御回路ＣＳＣ１を、読出／書込制御回路ＲＷＣに代えて読出／書込制御回路ＲＷＣ１を備える。チップセレクト制御回路ＣＳＣ１は、チップセレクト信号／ＣＳに応答して内部チップセレクト信号ｉｎｔ．／ＣＳおよび遅延チップセレクト信号ＤＣＳを発生する。読出／書込制御回路ＲＷＣ１は、外部読出／書込イネーブル信号Ｅｘｔ．ＲＷＥに応答して遅延読出／書込イネーブル信号ＤＲＷＥを発生する。行デコーダＲＤおよび列デコーダＣＤは、遅延チップセレクト信号ＤＣＳに応答して活性化され、読出／書込制御回路ＲＷＣ１、行アドレスバッファＲＡＢ、列アドレスバッファＣＡＢは、内部チップセレクト信号ｉｎｔ．／ＣＳに応答して活性化される。
【００６１】
図１３は、図１２に示されたチップセレクト制御回路ＣＳＣ１の構成を示すブロック図である。図１３を参照して、チップセレクト制御回路ＣＳＣ１は、インバータＩＶ５１−ＩＶ５７と、遅延回路ＢＤＬ１１と、ＮＡＮＤ回路ＮＤ５１とを含む。インバータＩＶ５１は、チップセレクト信号／ＣＳを反転する。インバータＩＶ５２は、インバータＩＶ５１の出力を反転する。インバータＩＶ５３は、インバータＩＶ５２の出力を反転する。遅延回路ＢＤＬ１１は、インバータＩＶ５３の出力の前縁および後縁を所定時間遅延させて出力する。ＮＡＮＤ回路ＮＤ５１は、遅延回路ＢＤＬ１１の出力とインバータＩＶ５３の出力とのＮＡＮＤを出力する。インバータＩＶ５４は、ＮＡＮＤ回路ＮＤ５１の出力を反転して遅延チップセレクト信号ＤＣＳとして出力する。上記遅延回路ＢＤＬ１１での遅延時間は、ワード線活性化信号ＷＬＥがＬレベルとなる期間にこの遅延チップセレクト信号ＤＣＳが変化するように調節される。インバータＩＶ５５は、インバータＩＶ５３の出力を反転して内部チップセレクト信号ｉｎｔ．／ＣＳとして出力する。インバータＩＶ５６は、インバータＩＶ５５の出力を反転する。インバータＩＶ５７は、インバータＩＶ５６の出力を反転して内部チップセレクト信号ｉＣＳとして出力する。内部チップセレクト信号ｉＣＳは、ＡＴＤバッファＡＴＤ２へ供給される。
【００６２】
図１４は、図１２に示された読出／書込制御回路ＲＷＣ１の構成を示すブロック図である。図１４を参照して、読出／書込制御回路ＲＷＣ１は、ＮＡＮＤ回路ＮＤ６１，ＮＤ６２と、インバータＩＶ６１−ＩＶ６３と、遅延回路ＢＤＬ２１とを含む。ＮＡＮＤ回路ＮＤ６１は、外部読出／書込イネーブル信号Ｅｘｔ．ＲＷＥと内部チップセレクト信号ｉｎｔ．／ＣＳとのＮＡＮＤを出力する。インバータＩＶ６１は、ＮＡＮＤ回路ＮＤ６１からの出力を反転する。インバータＩＶ６２は、インバータＩＶ６１の出力を反転する。遅延回路ＢＤＬ２１は、インバータＩＶ６２の出力の前縁および後縁を所定時間遅延させて出力する。ＮＡＮＤ回路ＮＤ６２は、遅延回路ＢＤＬ２１の出力とインバータＩＶ６２の出力とのＮＡＮＤを出力する。インバータＩＶ６３は、ＮＡＮＤ回路ＮＤ６２の出力を反転して遅延読出／書込イネーブル信号ＤＲＷＥとして出力する。上記遅延回路ＢＤＬ２１での遅延時間は、ワード線活性化信号ＷＬＥがＬレベルとなる期間にこの遅延読出／書込イネーブル信号ＤＲＷＥが変化するように調節される。
【００６３】
次に、以上のように構成されたＳＲＡＭの動作について、図１５を参照しつつ説明する。
【００６４】
内部チップセレクト信号ｉｎｔ．／ＣＳの立ち下がりに応答して行アドレスバッファＲＡＢが活性化され、実施の形態１に示されるのと同様にして、所定期間Ｌレベルとなるワード線活性化信号ＷＬＥがタイミングジェネレータＴＧから行デコーダＲＤへ供給される。
【００６５】
時刻ｔ０からｔ２の間の時刻ｔ１において、遅延チップセレクト信号ＤＣＳがＬレベルからＨレベルとなる。この実施の形態２では、図９および図１０に示されるチップセレクト信号ｉＣＳに代えてこの遅延チップセレクト信号ＤＣＳが行デコーダＲＤおよび列デコーダＣＤへ供給される。
【００６６】
また、時刻ｔ０からｔ２の間において、遅延読出／書込イネーブル信号ＤＲＷＥがＬレベルからＨレベルとなる。これにより、データ出力バッファＯＢ、データ入力バッファＩＢが活性化される。
【００６７】
時刻ｔ２において、ワード線活性化信号ＷＬＥがＬレベルからＨレベルとなる。これに応答して、実施の形態１に示されるのと同様にしてワード線が選択される。なお、この場合においても選択されたワード線ＷＬ１以外のワード線が活性化されることはない。
【００６８】
このように、実施の形態２では、チップセレクト制御回路ＣＳＣ１および読出／書込制御回路ＲＷＣ１内に遅延回路ＢＤＬ１１，ＢＤＬ２１を設けたため、ワード線活性化信号ＷＬＥがＬレベルとなる期間に遅延チップセレクト信号ＤＣＳ、遅延読出／書込イネーブル信号ＤＲＷＥが変化する。したがって、本来選択されるべきでないワード線が活性化されて誤書込みが生じるということは起こらない。また、非選択アドレスに対応するワード線は活性化されないことなどにより無駄な充放電電流を少なくすることができる。
【００６９】
なお、図１３に示したＮＡＮＤ回路ＮＤ５１，インバータＩＶ５４および図１４に示したＮＡＮＤ回路ＮＤ６２，インバータＩＶ６３に代えて、図１６に示されるインバータＩＶ７１，ＩＶ７２を用いてもよい。この場合、インバータＩＶ７２からの出力信号が遅延チップセレクト信号ＤＣＳ１または遅延読出／書込イネーブル信号ＤＲＷＥ１となる。
【００７０】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００７１】
【発明の効果】
この発明に従った半導体記憶装置は、第１の遅延手段と、駆動信号不活性手段と、遅延回路とを設けたため、電源電圧にかかわらず駆動信号が所定期間必ず不活性となり、この駆動信号が不活性の期間に内部アドレス信号が切り換わる。したがって、内部アドレス信号にスキューが生じた場合でもスキューアドレスに対応する行または列が行デコーダにより選択されることがない。これにより、スキューアドレスに対応するメモリセルから一瞬逆データを読出したりすることがなくなり、高い電源電圧から低い電源電圧の範囲でメモリセルへのアクセスの遅延や誤書込みを防ぐことができる。
【００７２】
また、第１の遅延手段は、複数段の遅延回路を含み、駆動信号不活性手段は、論理回路を含むため、論理回路によってアドレス変化検出手段からのパルス信号の前縁から複数の遅延回路の途中段からの出力の後縁までの期間不活性となる駆動信号が生成される。これにより、スキューアドレスに対応するメモリセルから一瞬逆データを読出したりすることがなくなり、メモリセルへのアクセスの遅延や誤書込みを防ぐことができる。
【００７３】
また、第２の遅延手段を設けたため、駆動信号が不活性の期間に遅延チップセレクト信号が切り換わる。これにより、固定された内部アドレス信号に対応する行または列が行デコーダにより選択されることがないため、メモリセルへのアクセスの遅延や誤書込みを防ぐことができる。
【００７４】
また、第３の遅延手段と、出力バッファとを設けたため、駆動信号が不活性の期間に遅延読出／書込イネーブル信号が切り換わる。これにより、内部アドレス信号が確定した後に出力バッファからデータ信号が出力される。この結果、メモリセルへのアクセスの遅延などを防ぐことができる。
【００７５】
また、第３の遅延手段と、入力バッファと設けたため、駆動信号が不活性の期間に遅延読出／書込イネーブル信号が切り換わる。これにより、内部アドレス信号が確定した後に入力バッファからデータ信号がメモリセルへ書込まれる。この結果、メモリセルへのアクセスの遅延や誤書込みを防ぐことができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるＳＲＡＭの全体構成を示すブロック図である。
【図２】 図１に示されたメモリセルアレイおよびマルチプレクサの構成を示すブロック図である。
【図３】 図２に示されたメモリセルの構成を示す回路図である。
【図４】 図２に示されたメモリセルの構成を示す回路図である。
【図５】 図２に示されたメモリセルからのデータの読み出し動作、メモリセルへのデータの書込み動作を説明するためのタイミングチャートである。
【図６】 図１に示されたタイミングジェネレータの構成を示すブロック図である。
【図７】 図１に示された行アドレスバッファの構成を示すブロック図である。
【図８】 図１に示されたＡＴＤバッファの動作を説明するためのタイミングチャートである。
【図９】 図１に示された行デコーダの構成を示すブロック図である。
【図１０】 図１に示された列デコーダの構成を示すブロック図である。
【図１１】 この発明の実施の形態１によるＳＲＡＭの動作を説明するためのタイミングチャートである。
【図１２】 この発明の実施の形態２によるＳＲＡＭの全体構成を示すブロック図である。
【図１３】 図１２に示されるチップセレクト制御回路の構成を示すブロック図である。
【図１４】 図１２に示される読出／書込制御回路の構成を示すブロック図である。
【図１５】 この発明の実施の形態２によるＳＲＡＭの動作を説明するためのタイミングチャートである。
【図１６】 図１３に示されるチップセレクト制御回路および図１４に示される読出／書込制御回路の変形例を示すブロック図である。
【図１７】 従来のＳＲＡＭにおけるタイミングジェネレータの構成を示すブロック図である。
【図１８】 従来のＳＲＡＭにおけるアドレスバッファの構成を示すブロック図である。
【図１９】 従来のＳＲＡＭにおける行デコーダの構成を示すブロック図である。
【図２０】 遅延回路における電源電圧と出力信号のパルス幅との関係を示す図である。
【図２１】 電源電圧が高い場合における従来のＳＲＡＭの動作を説明するためのタイミングチャートである。
【図２２】 電源電圧が低い場合における従来のＳＲＡＭの動作を説明するためのタイミングチャートである。
【符号の説明】
ＭＣ１−ＭＣ４ メモリセル、ＭＣＡ メモリセルアレイ、ＲＤ 行デコーダ、ＣＤ 列デコーダ、ＲＡＢ 行アドレスバッファ、ＣＡＢ 列アドレスバッファ、ＡＴＤ１−ＡＴＤ５ ＡＴＤバッファ、ＯＢ 出力バッファ、ＩＢ 入力バッファ、ＲＤＬ，ＢＤＬ，ＢＤＬ１１，ＢＤＬ２１ 遅延回路、ＮＤ１ ＮＡＮＤ回路、ＥＡＤ 外部アドレス信号、ＲＡＤ 行アドレス信号、ＣＡＤ 列アドレス信号、ＷＬＥ ワード線活性化信号、ＤＣＳ 遅延チップセレクト信号、／ＣＳ チップセレクト信号、ＤＲＷＥ 遅延読出／書込イネーブル信号。
【発明の属する技術分野】
この発明は半導体記憶装置に関し、さらに詳しくは、ＡＴＤバッファからのパルス信号を遅延させてワード線活性化信号を生成する半導体記憶装置に関する。
【０００２】
【従来の技術】
非同期型ＳＲＡＭ（スタティックランダムアクセスメモリ）と呼ばれる半導体記憶装置では、アドレス信号、チップセレクト信号、読出／書込イネーブル信号、入力データ信号などの変化に応じてワンショットパルス信号を発生するＡＴＤバッファが随所に設けられる。このＡＴＤバッファからのパルス信号の後縁が図１７に示されるようなタイミングジェネレータによって遅延されてワード線活性化信号ＷＬＥが生成される。
【０００３】
タイミングジェネレータに入力されるパルス−信号ＬＡＴＤ１は、行アドレスバッファに対して設けられたＡＴＤバッファにより行アドレス信号の変化に応答して発生され、ＡＴＤ信号ＬＡＴＤ２は、列アドレスバッファに対して設けられたＡＴＤバッファにより列アドレス信号の変化に応答して発生される。図１８は、アドレスバッファ（行アドレスバッファまたは列アドレスバッファ）の構成を示すブロック図である。このアドレスバッファは、チップセレクト信号／ＣＳが活性（論理ローレベル）のとき外部アドレス信号ＥＡＤに応答して内部アドレス信号Ａ，／Ａを発生し、また、アドレス信号ａｔｄは、対応するＡＴＤバッファへ供給される。
【０００４】
ワード線活性化信号ＷＬＥは、図１９に示される行デコーダへ供給される。行デコーダは、ワード線活性化信号ＷＬＥが活性（論理ハイレベル）のとき内部アドレス信号Ａ１，／Ａ１，Ａ２，／Ａ２に応答してワード線ＷＬ１−ＷＬ４を選択的に活性化する。
【０００５】
図１７に示されるように、通常、タイミングジェネレータには複数段の遅延回路ＲＤＬが含まれる。この遅延回路ＲＤＬから出力される信号のパルス幅は、図２０中の（２）に示すように、電源電圧が低くなると急激に広くなる。
【０００６】
ここで、電源電圧がある程度高い場合のＳＲＡＭの内部波形を図２１に示す。図２１を参照して、電源電圧が高い場合には遅延回路ＲＤＬのパルス幅はそれほど広くならないため、ワード線活性化信号ＷＬＥのパルス幅はアドレスサイクル内に収まる。したがって、内部アドレス信号Ａ１とＡ２にスキューが生じて非選択アドレスに対応するノードＮ２，Ｎ３が立ち上がった場合であっても、このときワード線活性化信号ＷＬＥはＬレベルであるため、スキューアドレスに対応するワード線ＷＬ２，ＷＬ３は立ち上がらない。
【０００７】
【発明が解決しようとする課題】
最近の半導体記憶装置の微細化、低電圧化に伴って、同一のチップで高い電源電圧から低い電源電圧まで動作を保証することが要求される。
【０００８】
しかし、電源電圧が高い場合に図２１に示すような内部波形であったＳＲＡＭの電源電圧を低くした場合の内部波形は図２２に示すようになる。図２０に示したように、電源電圧が低くなるにつれて遅延回路ＲＤＬから出力されるパルス信号のパルス幅は急激に広がる。そのためワード線活性化信号ＷＤＬのパルス幅がアドレスサイクルより広くなり、ワード線活性化信号ＷＤＬはＨレベルに固定される。
【０００９】
この状態で内部アドレス信号Ａ１，Ａ２にスキューが生じると、非選択アドレスに対応するノードＮ２，Ｎ３が立ち上がり、また、ワード線活性化信号ＷＤＬはＨレベルに固定されているため、選択ワード線ＷＬ１，ＷＬ４の他にスキューアドレスに対応するワード線ＷＬ２，ＷＬ３も立ち上がってしまう。
【００１０】
スキューアドレスに対応するワード線ＷＬ２，ＷＬ３が立ち上ることにより、スキューアドレスに対応するメモリセルから一瞬逆データを読出しこれにより選択アドレスに対応するメモリセルへのアクセスが遅れるという問題がある。また、これが書込みサイクルであれば誤書込みを生じる可能性がある。
【００１１】
この発明は、以上のような問題を解決するためになされたものであり、その目的は、高い電源電圧から低い電源電圧の範囲でメモリセルへのアクセスの遅延や誤書込みを防ぐことができる半導体記憶装置を提供することである。
【００１２】
【課題を解決するための手段】
この発明に従った半導体記憶装置は、メモリセルアレイと、アドレスバッファと、アドレス変化検出手段と、第１の遅延手段と、駆動信号不活性手段と、デコーダとを備える。メモリセルアレイは、行および列に配置された複数のメモリセルを有する。アドレスバッファは、外部アドレス信号に応答して内部アドレス信号を生成する。アドレス変化検出手段は、外部アドレス信号の変化に応答してパルス信号を発生する。第１の遅延手段は、アドレス変化検出手段からのパルス信号の後縁を遅延させて駆動信号を生成する。駆動信号不活性手段は、駆動信号を所定期間不活性にする。デコーダは、駆動信号が活性のとき内部アドレス信号に応答してメモリセルアレイの行または列を選択する。上記アドレスバッファは、遅延回路を含む。遅延回路は、駆動信号が不活性の期間に内部アドレス信号が切り換わるように外部アドレス信号を所定時間遅延させて内部アドレス信号として出力する。
【００１３】
上記半導体記憶装置においては、電源電圧にかかわらず駆動信号が所定期間必ず不活性となり、この駆動信号が不活性の期間に内部アドレス信号が切り換わる。したがって、内部アドレス信号にスキューが生じた場合でもスキューアドレスに対応する行または列が行デコーダにより選択されることがない。これにより、スキューアドレスに対応するメモリセルから一瞬逆データを読出したりすることがなくなり、高い電源電圧から低い電源電圧の範囲でメモリセルへのアクセスの遅延や誤書込みを防ぐことができる。
【００１４】
好ましくは、上記デコーダは、駆動信号が活性のとき内部アドレス信号に応答してメモリセルアレイの行を選択する行デコーダである。
【００１５】
好ましくは、上記デコーダは、駆動信号が活性のとき内部アドレス信号に応答してメモリセルアレイの列を選択する列デコーダである。
【００１６】
好ましくは、上記第１の遅延手段は、複数段の遅延回路を含み、上記駆動信号不活性手段は、論理回路を含む。複数段の遅延回路は、アドレス変化検出手段からのパルス信号の後縁を遅延させる。論理回路は、複数段の遅延回路の途中段からの出力と最終段からの出力とを受ける。
【００１７】
上記半導体記憶装置においては、論理回路によってアドレス変化検出手段からのパルス信号の前縁から複数の遅延回路の途中段からの出力の後縁までの期間不活性となる駆動信号が生成される。この駆動信号が不活性となる期間に内部アドレス信号が切り換わるため、内部アドレス信号にスキューが生じた場合でもスキューアドレスに対応する行または列が行デコーダにより選択されることがない。したがって、スキューアドレスに対応するメモリセルから一瞬逆データを読出したりすることがなくなり、メモリセルへのアクセスの遅延や誤書込みを防ぐことができる。
【００１８】
好ましくは、上記半導体記憶装置はさらに、第２の遅延手段を含む。第２の遅延手段は、駆動信号が不活性の期間に出力信号である遅延チップセレクト信号が切り換わるようにチップセレクト信号を所定時間遅延させて出力する。上記アドレスバッファは、チップセレクト信号が活性のとき外部アドレス信号に応答して内部アドレス信号を生成し、チップセレクト信号が不活性のとき内部アドレス信号を固定する。上記デコーダは、遅延チップセレクト信号および駆動信号が活性のとき内部アドレス信号に応答して前記メモリセルアレイの行または列を選択する。
【００１９】
上記半導体記憶装置においては、駆動信号が不活性の期間に遅延チップセレクト信号が切り換わるため、固定された内部アドレス信号に対応する行または列が行デコーダにより選択されることがない。したがって、メモリセルへのアクセスの遅延や誤書込みを防ぐことができる。
【００２０】
好ましくは、上記デコーダは、遅延チップセレクト信号および駆動信号が活性のとき内部アドレス信号に応答してメモリセルアレイの行を選択する行デコーダである。
【００２１】
好ましくは、上記デコーダは、遅延チップセレクト信号および駆動信号が活性のとき内部アドレス信号に応答してメモリセルアレイの列を選択する列デコーダである。
【００２２】
好ましくは、上記半導体記憶装置はさらに、第３の遅延手段と、出力バッファとを含む。第３の遅延手段は、チップセレクト信号が活性のとき、駆動信号が不活性の期間に出力信号である遅延読出／書込イネーブル信号が切り換わるように読出／書込イネーブル信号を所定時間遅延させて出力する。出力バッファは、遅延読出／書込イネーブル信号が活性のときメモリセルからのデータ信号をバッファリングして出力する。
【００２３】
上記半導体記憶装置においては、駆動信号が不活性の期間に遅延読出／書込イネーブル信号が切り換わるため、内部アドレス信号が確定した後に出力バッファからデータ信号が出力される。
【００２４】
好ましくは、上記半導体記憶装置はさらに、第３の遅延手段と、入力バッファとを含む。第３の遅延手段は、チップセレクト信号が活性のとき、駆動信号が不活性の期間に出力信号である遅延読出／書込イネーブル信号が切り換わるように読出／書込イネーブル信号を所定時間遅延させて出力する。入力バッファは、遅延読出／書込イネーブル信号が活性のとき外部からのデータ信号をバッファリングする。
【００２５】
上記半導体記憶装置においては、駆動信号が不活性の期間に遅延読出／書込イネーブル信号が切り換わるため、内部アドレス信号が確定した後に入力バッファからデータ信号がメモリセルへ書込まれる。したがって、メモリセルへのアクセスの遅延や誤書込みを防ぐことができる。
【００２６】
【発明の実施の形態】
以下、この発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一符号を付してその説明を繰返さない。
【００２７】
［実施の形態１］
図１は、この発明の実施の形態１によるＳＲＡＭの全体構成を示すブロック図である。図１を参照して、このＳＲＡＭは、メモリセルアレイＭＣＡと、行アドレスバッファＲＡＢと、列アドレスバッファＣＡＢと、行デコーダＲＤと、列デコーダＣＤと、タイミングジェネレータＴＧと、マルチプレクサＭＰと、センスアンプＳＡと、出力データバッファＯＢと、入力データバッファＩＢと、読出／書込制御回路ＲＷＣと、チップセレクト制御回路ＣＳＣと、ＡＴＤバッファＡＴＤ１−ＡＴＤ５とを備える。
【００２８】
メモリセルアレイＭＣＡは、行および列に配置された複数のメモリセル（図示せず）と、行に配置された複数のワード線（図示せず）と、列に配置された複数のビット線対（図示せず）とを含む。チップセレクト制御回路ＣＳＣは、外部チップセレクト信号／ＣＳに応答して内部チップセレクト信号ｉｎｔ．／ＣＳを発生する。行アドレスバッファＲＡＢは、外部アドレス信号ＥＡＤに応答して行アドレス信号ＲＡＤを出力する。列アドレスバッファＣＡＢは、外部アドレス信号ＥＡＤに応答して列アドレス信号ＣＡＤを出力する。行デコーダＲＤは、行アドレス信号ＲＡＤに応答してワード線を選択的に活性化する。列デコーダＣＤは、列アドレス信号ＣＡＤに応答してマルチプレクサ選択信号ＭＰＳを出力する。読出／書込制御回路ＲＷＣは、外部読出／書込イネーブル信号Ｅｘｔ．ＲＷＥに応答して読出／書込イネーブル信号ＲＷＥを発生する。ＡＴＤバッファＡＴＤ１−ＡＴＤ５は、それぞれ行アドレス信号ＲＡＤ、内部チップセレクト信号ｉｎｔ．／ＣＳ、列アドレス信号ＣＡＤ、読出／書込イネーブル信号ＲＷＥ、データ入力信号Ｄｉｎの変化に応答してワンショットパルス信号ＬＡＴＤ１−ＬＡＴＤ５を発生する。タイミングジェネレータＴＧは、パルス信号ＬＡＴＤ１−ＬＡＴＤ５からワード線活性化信号ＷＬＥ、マルチプレクサ活性化信号ＭＰＥ、およびセンスアンプ活性化信号ＳＡＥを生成する。マルチプレクサＭＰは、列デコーダＣＤからのマルチプレクサ選択信号ＭＰＳに応答して対応するビット線対とデータ入出力線対ＩＯとを接続／非接続にする。センスアンプＳＡは、センスアンプ活性化信号ＳＡＥが活性のときデータ入出力線対ＩＯに読み出されたメモリセルアレイのデータ信号を増幅する。出力データバッファＯＢは、読出／書込イネーブル信号ＲＷＥが活性のとき、センスアンプＳＡからの出力を増幅してデータ出力信号ＤｏｕｔとしてＳＲＡＭ外部へ出力する。入力データバッファＩＢは、データ入力信号Ｄｉｎを増幅する。
【００２９】
図２は、図１に示されたメモリセルアレイＭＣＡおよびマルチプレクサＭＰの構成を詳しく示すブロック図である。なお、ここでは簡単のため、メモリセルアレイＭＣＡは２行２列構成とする。
【００３０】
図２を参照して、メモリセルアレイＭＣＡは、メモリセルＭＣ１−ＭＣ４と、ワード線ＷＬ１，ＷＬ２と、ビット線対ＢＬ１，／ＢＬ１，ＢＬ２，／ＢＬ２とを含む。ワード線ＷＬ１に対してメモリセルＭＣ１，ＭＣ２が設けられ、ワード線ＷＬ２に対してメモリセルＭＣ３，ＭＣ４が設けられる。さらに、メモリセルＭＣ１，ＭＣ３は、ビット線対ＢＬ，／ＢＬに対して設けられ、メモリセルＭＣ２，ＭＣ４は、ビット線対ＢＬ，／ＢＬに対して設けられる。なお、ビット線ＢＬ１，／ＢＬ１，ＢＬ２，／ＢＬ２の一端には、それぞれビット線負荷としてのＮチャネルＭＯＳトランジスタＲＮ１−ＲＮ４が接続される。ＮチャネルＭＯＳトランジスタＲＮ１−ＲＮ４は、自身がダイオード接続され、電源ノードＶＤＤと対応するビット線ＢＬ１，／ＢＬ１，ＢＬ２，／ＢＬ２との間に接続される。
【００３１】
マルチプレクサＭＰは、ＮチャネルＭＯＳトランジスタＴＦＧ１，ＴＦＧ２を含む。ＮチャネルＭＯＳトランジスタＴＦＧ１，ＴＦＧ２は、それぞれトランスファゲートを構成し、列デコーダからのマルチプレクサ活性化信号ＭＰＥ１，ＭＰＥ２に応答してオン／オフする。このトランスファゲートのオン／オフに応じて、対応するビット線対ＢＬ１，／ＢＬ１およびＢＬ２，／ＢＬ２と入出力線対ＩＯとが接続／非接続になる。
【００３２】
図３および図４は、図２に示されたメモリセルＭＣ１−ＭＣ４の構成例を示す回路図である。図３は、高抵抗負荷型のメモリセルを、図４は、ＣＭＯＳ型のメモリセルを示す。
【００３３】
図３を参照して、高抵抗負荷型のメモリセルは、ＮチャネルドライバトランジスタＮＴ１ａ，ＮＴ１ｂと、ＮチャネルアクセストランジスタＮＴ２ａ，ＮＴ２ｂと、負荷抵抗ｒａ，ｒｂとを含む。ＮチャネルドライバトランジスタＮＴ１ａ，ＮＴ１ｂは、それぞれドレインが記憶ノードＮ５ａ、Ｎ５ｂに、ゲートが互いに他方のドレインに、ソースが接地ノードＶｓｓに接続される。ＮチャネルアクセストランジスタＮＴ２ａ，ＮＴ２ｂは、それぞれドレイン、ソースの一方が記憶ノードＮ５ａ，Ｎ５ｂに、他方がビット線ＢＬ，／ＢＬに、ゲートがワード線ＷＬに接続される。負荷抵抗ｒａ，ｒｂは、一端が電源ノードＶＤＤに、他端が記憶ノードＮ５ａ，Ｎ５ｂに接続される。
【００３４】
図４を参照して、ＣＭＯＳ型のメモリセルは、図３に示される負荷抵抗ｒａ，ｒｂに代えてＰチャネルＭＯＳトランジスタＰＴ１ａ，ＰＴ１ｂを設けたものである。ＰチャネルＭＯＳトランジスタＰＴ１ａ，ＰＴ１ｂは、それぞれドレインが記憶ノードＮ５ａ，Ｎ５ｂに、ゲートが互いに他方のドレインに、ソースが電源ノードＶＤＤに接続される。
【００３５】
次に、以上のように構成されたメモリセルからのデータの読み出し、メモリセルへのデータの書込みの動作について、図５を参照しつつ説明する。
【００３６】
まず、図２に示すメモリセルＭＣ１からデータを読み出す場合について説明する。
【００３７】
時刻ｔ０において、メモリセルＭＣ１が位置する行に対応した外部アドレス信号ＥＡＤが行アドレスバッファＲＡＢに入力される。時刻ｔ１において、入力された外部アドレス信号ＥＡＤに応答して行アドレス信号ＲＡＤが行アドレスバッファＲＡＤから行デコーダＲＤへ出力される。時刻ｔ２において、行デコーダＲＤによりメモリセルＭＣ１が接続されたワード線ＷＬ１が選択レベル（ここではＨレベル）となり、他のワード線ＷＬ２が非選択レベル（ここではＬレベル）となる。
【００３８】
同様にして、メモリセルＭＣ１が位置する列に対応した列アドレス信号ＣＡＤが列デコーダＣＤに入力され、メモリセルＭＣ１が接続されたビット線対ＢＬ１，／ＢＬ１に対応したマルチプレクサ活性化信号ＭＰＥ１が選択レベル（ここではＨレベル）となり、他のマルチプレクサ活性化信号ＭＰＥ２が非選択レベル（ここではＬレベル）となる。この結果、ビット線対ＢＬ１，／ＢＬ１に接続されたトランスファゲートＴＦＧ１のみが導通するので選択されたビット線対ＢＬ１，／ＢＬ１のみ入出力線対ＩＯに接続され、他のビット線対ＢＬ２，／ＢＬ２は、入出力線対ＩＯから切り離される。
【００３９】
ここで、メモリセルＭＣ１の記憶ノードＮ５ａがＨレベルであり、記憶ノードＮ５ｂがＬレベルであるとする。このとき、メモリセルＭＣ１の一方のドライバトランジスタＮＴ１ａは非導通状態にあり、他方のドライバトランジスタＮＴ１ｂは導通状態にある。ワード線ＷＬ１はＨレベルの状態にあるから、メモリセルＭＣ１のアクセストランジスタＮＴ２ａ、ＮＴ２ｂはともに導通状態にある。したがって電源ノードＶＤＤ−ビット線負荷ＲＮ２−ビット線／ＢＬ１−アクセストランジスタＮＴ２ｂ−ドライバトランジスタＮＴ１ｂ−接地ノードＶｓｓの経路に直流電流が発生する。しかし、もう一方の経路、電源ノードＶＤＤ−ビット線負荷ＲＮ１―ビット線ＢＬ１―アクセストランジスタＮＴ２ａ―ドライバトランジスタＮＴ１ａ―接地ノードＶｓｓの経路では、ドライバトランジスタＮＴ１ａが非導通であるので直流電流は流れない。このとき直流電流が流れない方のビット線ＢＬ１の電位は、ビット線負荷トランジスタＲＮ１−ＲＮ４のしきい値電圧をＶｔｈとすると、ビット線ＢＬ１の電位＝（電源電圧ＶＤＤ）―（しきい値電圧Ｖｔｈ）となる。また、直流電流が流れる方のビット線／ＢＬ１の電位は、ドライバトランジスタＮＴ１ｂ、アクセストランジスタＮＴ２ｂとビット線負荷ＲＮ２との導通抵抗で抵抗分割されて、（電源電位ＶＤＤ）―（しきい値電圧Ｖｔｈ）からΔＶだけ電位が低下し、（電源電位ＶＤＤ）―（しきい値電圧Ｖｔｈ）−ΔＶとなる。ここでΔＶは、ビット線振幅と呼ばれ、通常５０ｍＶから５００ｍＶ程度の大きさであり、ビット線負荷ＲＮ１−ＲＮ４の大きさによって調節される。このビット線振幅ΔＶは、時刻ｔ３においてトランスファゲートＴＦＧ１を介して入出力線対ＩＯに現れ、時刻ｔ４においてセンスアンプＳＡにより増幅され、さらに時刻ｔ５において出力データバッファＯＢで増幅されてデータ出力信号Ｄｏｕｔとして外部へ読み出される。なお、読み出し動作の場合には、読出／書込制御回路ＲＷＣにより制御されて入力データバッファＩＢは入出力線対ＩＯを駆動できない。
【００４０】
次に、書込み動作の場合には、Ｌレベルのデータを書込む側のビット線の電位を強制的に低電位に引き下げ、他方のビット線の電位を高電位に引き上げることにより書込みを行う。例えば、メモリセルＭＣ１に反転データを書込むには、入力データバッファＩＢにより入出力線対ＩＯの一方をＬレベルに、他方をＨレベルにし、一方のビット線ＢＬ１をＬレベルに、他方のビット線／ＢＬ１をＨレベルにして書込み動作を行う。
【００４１】
図６は、図１に示されたタイミングジェネレータＴＧの構成を示すブロック図である。図６を参照して、タイミングジェネレータＴＧは、ＮＯＲ回路ＮＲ１と、複数段の遅延回路ＲＤＬと、インバータＩＶ１−ＩＶ３と、ＮＡＮＤ回路ＮＤ１，ＮＤ２とを含む。
【００４２】
ＮＯＲ回路ＮＲ１は、ＡＴＤバッファＡＴＤ１−ＡＴＤ５からのパルス信号ＬＡＴＤ１−ＬＡＴＤ５のＮＯＲを出力する。複数段の遅延回路ＲＤＬの各々は、入力されるパルス信号の後縁を遅延させて次段の遅延回路ＲＤＬの入力へ供給する。初段の遅延回路ＲＤＬは、ＮＯＲ回路ＮＲ１からの出力を受ける。インバータＩＶ１は、最終段の遅延回路ＲＤＬの出力、すなわちノードＮｄの電圧を反転する。ＮＡＮＤ回路ＮＤ１は、インバータＩＶ１からの出力と初段の遅延回路ＲＤＬからの出力とのＮＡＮＤを出力する。インバータＩＶ２は、ＮＡＮＤ回路ＮＤ１からの出力を反転してワード線活性化信号ＷＬＥとして出力する。ＮＡＮＤ回路ＮＤ２は、読出／書込イネーブル信号ＲＷＥ、インバータＩＶ１からの出力、および２段目の遅延回路ＲＤＬからの出力のＮＡＮＤを出力する。インバータＩＶ３は、ＮＡＮＤ回路ＮＤ２からの出力を反転してセンスアンプ活性化信号ＳＡＥとして出力する。
【００４３】
以上のように構成されたタイミングジェネレータから出力されるワード線活性化信号ＷＬＥは、初段の遅延回路ＲＤＬからの出力パルス信号が立ち下がっている期間必ず立ち下がる信号となる。同様に、センスアンプ活性化信号ＳＡＥは、２段目の遅延回路ＲＤＬからの出力パルス信号が立ち下がっている期間必ず立ち下がる信号となる。
【００４４】
図７は、図１に示された行アドレスバッファＲＡＢの構成を示すブロック図である。図７を参照して、行アドレスバッファＲＡＢは、ＮＯＲ回路ＮＲ１０と、遅延回路ＢＤＬと、インバータＩＶ１１−ＩＶ１４とを含む。ＮＯＲ回路ＮＲ１０は、外部アドレス信号ＥＡＤと内部チップセレクト信号ｉｎｔ．／ＣＳとのＮＯＲを出力する。インバータＩＶ１０は、ＮＯＲ回路ＮＲ１０からの出力を反転する。遅延回路ＢＤＬは、インバータＩＶ１０からの出力信号の前縁および後縁の両方を所定時間遅延させて出力する。インバータＩＶ１１は、遅延回路ＢＤＬからの出力を反転する。インバータＩＶ１２は、インバータＩＶ１１からの出力を反転する。インバータＩＶ１３は、インバータＩＶ１２からの出力を反転して行アドレス信号／ＲＡＤとして出力する。インバータＩＶ１４は、インバータＩＶ１１からの出力を反転して行アドレス信号ＲＡＤとして出力する。また、インバータＩＶ１０からの出力ａｔｄは、ＡＴＤバッファＡＴＤ１へ入力される。さらに、図８に示されるように、この出力ａｔｄの変化に応答してＡＴＤバッファＡＴＤ１からワンショットパルス信号ＬＡＴＤ１が出力される。
【００４５】
以上のように構成された行アドレスバッファＲＡＢにおける遅延回路ＢＤＬでの遅延時間は、図６に示されたワード線活性化信号ＷＬＥが必ず立ち下がる期間に行アドレス信号ＲＡＤが切り換わるように調節される。
【００４６】
なお、図１に示された列アドレスバッファＣＡＢも図７に示す行アドレスバッファＲＡＢと同様の構成を有する。この場合、インバータＩＶ１３，ＩＶ１４からの出力は、それぞれ列アドレス信号／ＣＡＤ，ＣＡＤとなる。また、インバータＩＶ１０からの出力ａｔｄは、ＡＴＤバッファＡＴＤ３へ入力される。
【００４７】
図９は、図１に示された行デコーダＲＤの構成を示すブロック図である。図９を参照して、行デコーダＲＤは、ＮＡＮＤ回路ＮＤ２１−ＮＤ２４，ＮＤ３１−ＮＤ３４と、インバータＩＶ２１−ＩＶ２４，ＩＶ３１−ＩＶ３４とを含む。
【００４８】
ＮＡＮＤ回路ＮＤ２１−ＮＤ２４は、それぞれ行アドレス信号ＲＡＤ，／ＲＡＤのビット信号／Ａ１および／Ａ２、Ａ１および／Ａ２、／Ａ１およびＡ２、Ａ１およびＡ２のＮＡＮＤを出力する。インバータＩＶ２１−ＩＶ２４は、それぞれＮＡＮＤ回路ＮＤ２１−ＮＤ２４の出力を反転する。ＮＡＮＤ回路ＮＤ３１−ＮＤ３４は、対応するインバータＩＶ２１−ＩＶ２４の出力、ワード線活性化信号ＷＬＥ、内部チップセレクト信号ｉｎｔ．／ＣＳの反転信号ｉＣＳのＮＡＮＤを出力する。インバータＩＶ３１−ＩＶ３４は、それぞれＮＡＮＤ回路ＮＤ３１−ＮＤ３４の出力を反転する。インバータＩＶ３１−ＩＶ３４の出力は、それぞれワード線ＷＬ１−ＷＬ４に接続される。
【００４９】
図１０は、図１に示された列デコーダＣＤの構成を示すブロック図である。図１０を参照して、列デコーダＣＤは、図９に示されるＮＡＮＤ回路ＮＤ２１−ＮＤ２４の入力をそれぞれ列アドレス信号ＣＡＤ，／ＣＡＤのビット信号／Ａ１および／Ａ２、Ａ１および／Ａ２、／Ａ１およびＡ２、Ａ１およびＡ２に、ＮＡＮＤ回路ＮＤ３１−ＮＤ３４に入力されるワード線活性化信号ＷＬＥをマルチプレクサ選択信号ＭＰＳに代えたものであり、また、インバータＩＶ３１−ＩＶ３４からの出力は、それぞれマルチプレクサ活性化信号ＭＰＥ１−ＭＰ４となる。
【００５０】
次に、以上のように構成されたＳＲＡＭの動作について説明する。
電源電圧がある程度高い場合には、図２１に示したように遅延回路ＲＤＬからの出力信号のパルス幅はそれほど広くならないため、ワード線活性化信号ＷＬＥのパルス幅はアドレスサイクル内に収まる。したがって、行アドレス信号にスキューが生じた場合であっても、このときワード線活性化信号ＷＬＥはＬレベルであるため、スキューアドレスに対応するワード線は立ち上がらない。
【００５１】
次に、電源電圧を低くした場合について図１１を参照しつつ説明する。
時刻ｔ０において、外部アドレス信号ＥＡＤが変化し、これに応答してＡＴＤバッファＡＴＤ１からワンショットパルス信号ＬＡＴＤ１が発生される。
【００５２】
このパルス信号ＬＡＴＤ１に応答して、時刻ｔ１において、タイミングジェネレータＴＧ内の初段の遅延回路ＲＤＬに入力され、パルス信号の後縁が遅延される。電源電圧が低いために各段の遅延回路ＲＤＬから出力されるパルス信号の幅が広くなるため、最終段の遅延回路ＲＤＬからの出力ノードＮｄは、常にＬレベルとなる。しかし、ワード線活性化信号ＷＬＥは、ノードＮｂか立ち下がっている期間（時刻ｔ１からｔ２の期間）必ずＬレベルとなる。
【００５３】
時刻ｔ０における外部アドレス信号ＥＡＤの変化に応じて、選択されるワード線（ここではワード線ＷＬ１とする）に対応する行アドレス信号ＲＡＤのビット信号Ａ１，Ａ２（ここではＡ１，Ａ２＝Ｌレベル）が行アドレスバッファＲＡＢから行デコーダＲＤへ出力される。
【００５４】
ここで、図１１に示すように行アドレス信号ＲＡＤのビット信号Ａ１，Ａ２にスキューが生じた場合を考える。このスキューによりノードＮ３が一瞬立ち上がるが、このときワード線活性化信号ＷＬＥはＬレベルであるため、ワード線ＷＬ３が活性化されることはない。
【００５５】
このように、ワード線活性化信号ＷＬＥがＬレベルである期間に行アドレス信号ＲＡＤのビット信号Ａ１，Ａ２が変化するため、スキューが生じた場合であっても非選択のワード線が活性化されることがない。
【００５６】
以上のように、この実施の形態１によれば、ワード線活性化信号ＷＬＥは所定の期間必ずＬレベルとなり、この期間に行アドレス信号ＲＡＤのビット信号Ａ１，Ａ２が変化する。したがって、行アドレス信号ＲＡＤのビット信号Ａ１，Ａ２にスキューが生じても非選択のワード線が活性化されることがない。また、無駄な充放電電流を少なくすることができる。なお、この効果は高い電源電圧で使用する場合はもちろんのこと、低い電源電圧で使用する場合でも同様である。また、ワード線の立ち上がりは必ずワード線活性化信号ＷＬＥで決定されるため入力アドレスによるアクセスタイムの違いもなくなる。
【００５７】
なお、ここでは、初段の遅延回路ＲＤＬからの出力をＮＡＮＤ回路ＮＤ１の入力としたが、これを初段以外の遅延回路ＲＤＬからの出力としてもよい。これにより、ワード線活性化信号ＷＬＥがＬレベルとなる期間を所望の時間に調節することができる。
【００５８】
また、ここでは行アドレスバッファＲＡＢ、行デコーダＲＤに対してのみ示したが、列アドレスバッファＣＡＢ、列デコーダＣＤについても同様である。
【００５９】
［実施の形態２］
実施の形態１に示したＳＲＡＭにおいては、内部チップセレクト信号ｉｎｔ．／ＣＳが不活性のとき、図７に示す行アドレスバッファＲＡＢから出力される行アドレス信号ＲＡＤはＨレベルに固定される。この状態で内部チップセレクト信号ｉｎｔ．／ＣＳが活性になった場合には本来選択されるべきでないワード線が活性化され誤書込みが生じることがある。この実施の形態２はこのような問題を解決することを目的とする。
【００６０】
図１２は、この発明の実施の形態２によるＳＲＡＭの全体構成を示すブロックである。図１２を参照して、このＳＲＡＭは、図１に示されるチップセレクト制御回路ＣＳＣに代えてチップセレクト制御回路ＣＳＣ１を、読出／書込制御回路ＲＷＣに代えて読出／書込制御回路ＲＷＣ１を備える。チップセレクト制御回路ＣＳＣ１は、チップセレクト信号／ＣＳに応答して内部チップセレクト信号ｉｎｔ．／ＣＳおよび遅延チップセレクト信号ＤＣＳを発生する。読出／書込制御回路ＲＷＣ１は、外部読出／書込イネーブル信号Ｅｘｔ．ＲＷＥに応答して遅延読出／書込イネーブル信号ＤＲＷＥを発生する。行デコーダＲＤおよび列デコーダＣＤは、遅延チップセレクト信号ＤＣＳに応答して活性化され、読出／書込制御回路ＲＷＣ１、行アドレスバッファＲＡＢ、列アドレスバッファＣＡＢは、内部チップセレクト信号ｉｎｔ．／ＣＳに応答して活性化される。
【００６１】
図１３は、図１２に示されたチップセレクト制御回路ＣＳＣ１の構成を示すブロック図である。図１３を参照して、チップセレクト制御回路ＣＳＣ１は、インバータＩＶ５１−ＩＶ５７と、遅延回路ＢＤＬ１１と、ＮＡＮＤ回路ＮＤ５１とを含む。インバータＩＶ５１は、チップセレクト信号／ＣＳを反転する。インバータＩＶ５２は、インバータＩＶ５１の出力を反転する。インバータＩＶ５３は、インバータＩＶ５２の出力を反転する。遅延回路ＢＤＬ１１は、インバータＩＶ５３の出力の前縁および後縁を所定時間遅延させて出力する。ＮＡＮＤ回路ＮＤ５１は、遅延回路ＢＤＬ１１の出力とインバータＩＶ５３の出力とのＮＡＮＤを出力する。インバータＩＶ５４は、ＮＡＮＤ回路ＮＤ５１の出力を反転して遅延チップセレクト信号ＤＣＳとして出力する。上記遅延回路ＢＤＬ１１での遅延時間は、ワード線活性化信号ＷＬＥがＬレベルとなる期間にこの遅延チップセレクト信号ＤＣＳが変化するように調節される。インバータＩＶ５５は、インバータＩＶ５３の出力を反転して内部チップセレクト信号ｉｎｔ．／ＣＳとして出力する。インバータＩＶ５６は、インバータＩＶ５５の出力を反転する。インバータＩＶ５７は、インバータＩＶ５６の出力を反転して内部チップセレクト信号ｉＣＳとして出力する。内部チップセレクト信号ｉＣＳは、ＡＴＤバッファＡＴＤ２へ供給される。
【００６２】
図１４は、図１２に示された読出／書込制御回路ＲＷＣ１の構成を示すブロック図である。図１４を参照して、読出／書込制御回路ＲＷＣ１は、ＮＡＮＤ回路ＮＤ６１，ＮＤ６２と、インバータＩＶ６１−ＩＶ６３と、遅延回路ＢＤＬ２１とを含む。ＮＡＮＤ回路ＮＤ６１は、外部読出／書込イネーブル信号Ｅｘｔ．ＲＷＥと内部チップセレクト信号ｉｎｔ．／ＣＳとのＮＡＮＤを出力する。インバータＩＶ６１は、ＮＡＮＤ回路ＮＤ６１からの出力を反転する。インバータＩＶ６２は、インバータＩＶ６１の出力を反転する。遅延回路ＢＤＬ２１は、インバータＩＶ６２の出力の前縁および後縁を所定時間遅延させて出力する。ＮＡＮＤ回路ＮＤ６２は、遅延回路ＢＤＬ２１の出力とインバータＩＶ６２の出力とのＮＡＮＤを出力する。インバータＩＶ６３は、ＮＡＮＤ回路ＮＤ６２の出力を反転して遅延読出／書込イネーブル信号ＤＲＷＥとして出力する。上記遅延回路ＢＤＬ２１での遅延時間は、ワード線活性化信号ＷＬＥがＬレベルとなる期間にこの遅延読出／書込イネーブル信号ＤＲＷＥが変化するように調節される。
【００６３】
次に、以上のように構成されたＳＲＡＭの動作について、図１５を参照しつつ説明する。
【００６４】
内部チップセレクト信号ｉｎｔ．／ＣＳの立ち下がりに応答して行アドレスバッファＲＡＢが活性化され、実施の形態１に示されるのと同様にして、所定期間Ｌレベルとなるワード線活性化信号ＷＬＥがタイミングジェネレータＴＧから行デコーダＲＤへ供給される。
【００６５】
時刻ｔ０からｔ２の間の時刻ｔ１において、遅延チップセレクト信号ＤＣＳがＬレベルからＨレベルとなる。この実施の形態２では、図９および図１０に示されるチップセレクト信号ｉＣＳに代えてこの遅延チップセレクト信号ＤＣＳが行デコーダＲＤおよび列デコーダＣＤへ供給される。
【００６６】
また、時刻ｔ０からｔ２の間において、遅延読出／書込イネーブル信号ＤＲＷＥがＬレベルからＨレベルとなる。これにより、データ出力バッファＯＢ、データ入力バッファＩＢが活性化される。
【００６７】
時刻ｔ２において、ワード線活性化信号ＷＬＥがＬレベルからＨレベルとなる。これに応答して、実施の形態１に示されるのと同様にしてワード線が選択される。なお、この場合においても選択されたワード線ＷＬ１以外のワード線が活性化されることはない。
【００６８】
このように、実施の形態２では、チップセレクト制御回路ＣＳＣ１および読出／書込制御回路ＲＷＣ１内に遅延回路ＢＤＬ１１，ＢＤＬ２１を設けたため、ワード線活性化信号ＷＬＥがＬレベルとなる期間に遅延チップセレクト信号ＤＣＳ、遅延読出／書込イネーブル信号ＤＲＷＥが変化する。したがって、本来選択されるべきでないワード線が活性化されて誤書込みが生じるということは起こらない。また、非選択アドレスに対応するワード線は活性化されないことなどにより無駄な充放電電流を少なくすることができる。
【００６９】
なお、図１３に示したＮＡＮＤ回路ＮＤ５１，インバータＩＶ５４および図１４に示したＮＡＮＤ回路ＮＤ６２，インバータＩＶ６３に代えて、図１６に示されるインバータＩＶ７１，ＩＶ７２を用いてもよい。この場合、インバータＩＶ７２からの出力信号が遅延チップセレクト信号ＤＣＳ１または遅延読出／書込イネーブル信号ＤＲＷＥ１となる。
【００７０】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００７１】
【発明の効果】
この発明に従った半導体記憶装置は、第１の遅延手段と、駆動信号不活性手段と、遅延回路とを設けたため、電源電圧にかかわらず駆動信号が所定期間必ず不活性となり、この駆動信号が不活性の期間に内部アドレス信号が切り換わる。したがって、内部アドレス信号にスキューが生じた場合でもスキューアドレスに対応する行または列が行デコーダにより選択されることがない。これにより、スキューアドレスに対応するメモリセルから一瞬逆データを読出したりすることがなくなり、高い電源電圧から低い電源電圧の範囲でメモリセルへのアクセスの遅延や誤書込みを防ぐことができる。
【００７２】
また、第１の遅延手段は、複数段の遅延回路を含み、駆動信号不活性手段は、論理回路を含むため、論理回路によってアドレス変化検出手段からのパルス信号の前縁から複数の遅延回路の途中段からの出力の後縁までの期間不活性となる駆動信号が生成される。これにより、スキューアドレスに対応するメモリセルから一瞬逆データを読出したりすることがなくなり、メモリセルへのアクセスの遅延や誤書込みを防ぐことができる。
【００７３】
また、第２の遅延手段を設けたため、駆動信号が不活性の期間に遅延チップセレクト信号が切り換わる。これにより、固定された内部アドレス信号に対応する行または列が行デコーダにより選択されることがないため、メモリセルへのアクセスの遅延や誤書込みを防ぐことができる。
【００７４】
また、第３の遅延手段と、出力バッファとを設けたため、駆動信号が不活性の期間に遅延読出／書込イネーブル信号が切り換わる。これにより、内部アドレス信号が確定した後に出力バッファからデータ信号が出力される。この結果、メモリセルへのアクセスの遅延などを防ぐことができる。
【００７５】
また、第３の遅延手段と、入力バッファと設けたため、駆動信号が不活性の期間に遅延読出／書込イネーブル信号が切り換わる。これにより、内部アドレス信号が確定した後に入力バッファからデータ信号がメモリセルへ書込まれる。この結果、メモリセルへのアクセスの遅延や誤書込みを防ぐことができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるＳＲＡＭの全体構成を示すブロック図である。
【図２】 図１に示されたメモリセルアレイおよびマルチプレクサの構成を示すブロック図である。
【図３】 図２に示されたメモリセルの構成を示す回路図である。
【図４】 図２に示されたメモリセルの構成を示す回路図である。
【図５】 図２に示されたメモリセルからのデータの読み出し動作、メモリセルへのデータの書込み動作を説明するためのタイミングチャートである。
【図６】 図１に示されたタイミングジェネレータの構成を示すブロック図である。
【図７】 図１に示された行アドレスバッファの構成を示すブロック図である。
【図８】 図１に示されたＡＴＤバッファの動作を説明するためのタイミングチャートである。
【図９】 図１に示された行デコーダの構成を示すブロック図である。
【図１０】 図１に示された列デコーダの構成を示すブロック図である。
【図１１】 この発明の実施の形態１によるＳＲＡＭの動作を説明するためのタイミングチャートである。
【図１２】 この発明の実施の形態２によるＳＲＡＭの全体構成を示すブロック図である。
【図１３】 図１２に示されるチップセレクト制御回路の構成を示すブロック図である。
【図１４】 図１２に示される読出／書込制御回路の構成を示すブロック図である。
【図１５】 この発明の実施の形態２によるＳＲＡＭの動作を説明するためのタイミングチャートである。
【図１６】 図１３に示されるチップセレクト制御回路および図１４に示される読出／書込制御回路の変形例を示すブロック図である。
【図１７】 従来のＳＲＡＭにおけるタイミングジェネレータの構成を示すブロック図である。
【図１８】 従来のＳＲＡＭにおけるアドレスバッファの構成を示すブロック図である。
【図１９】 従来のＳＲＡＭにおける行デコーダの構成を示すブロック図である。
【図２０】 遅延回路における電源電圧と出力信号のパルス幅との関係を示す図である。
【図２１】 電源電圧が高い場合における従来のＳＲＡＭの動作を説明するためのタイミングチャートである。
【図２２】 電源電圧が低い場合における従来のＳＲＡＭの動作を説明するためのタイミングチャートである。
【符号の説明】
ＭＣ１−ＭＣ４ メモリセル、ＭＣＡ メモリセルアレイ、ＲＤ 行デコーダ、ＣＤ 列デコーダ、ＲＡＢ 行アドレスバッファ、ＣＡＢ 列アドレスバッファ、ＡＴＤ１−ＡＴＤ５ ＡＴＤバッファ、ＯＢ 出力バッファ、ＩＢ 入力バッファ、ＲＤＬ，ＢＤＬ，ＢＤＬ１１，ＢＤＬ２１ 遅延回路、ＮＤ１ ＮＡＮＤ回路、ＥＡＤ 外部アドレス信号、ＲＡＤ 行アドレス信号、ＣＡＤ 列アドレス信号、ＷＬＥ ワード線活性化信号、ＤＣＳ 遅延チップセレクト信号、／ＣＳ チップセレクト信号、ＤＲＷＥ 遅延読出／書込イネーブル信号。
Claims (10)
- 行および列に配置された複数のメモリセルを有するメモリセルアレイと、
外部アドレス信号に応答して内部アドレス信号を生成するアドレスバッファと、
前記外部アドレス信号の変化に応答してパルス信号を発生するアドレス変化検出手段と、
前記パルス信号に応答して、アドレスサイクルの所定期間には不活性となる一方、前記アドレスサイクルの前記所定期間を除く残りの期間には活性となる駆動信号を生成する駆動信号生成手段と、
前記駆動信号が活性のとき前記内部アドレス信号に応答して前記メモリセルアレイの行または列を選択するデコーダとを備え、
前記アドレスバッファは、前記駆動信号が不活性の期間に前記内部アドレス信号が切り換わるように前記外部アドレス信号を所定時間遅延させて前記内部アドレス信号として出力する第１の遅延回路を含む、半導体記憶装置。 - 前記デコーダは、前記駆動信号が活性のとき前記内部アドレス信号に応答して前記メモリセルアレイの行を選択する行デコーダである、請求項１に記載の半導体記憶装置。
- 前記デコーダは、前記駆動信号が活性のとき前記内部アドレス信号に応答して前記メモリセルアレイの列を選択する列デコーダである、請求項１に記載の半導体記憶装置。
- 前記駆動信号生成手段は、
前記アドレス変化検出手段からのパルス信号の後縁を遅延させる複数段の第２の遅延回路と、
前記複数段の第２の遅延回路の途中段からの出力と最終段からの出力とを受けて、前記駆動信号の活性状態および不活性状態を制御する論理回路とを含む、請求項１に記載の半導体記憶装置。 - 前記半導体記憶装置はさらに、前記駆動信号が不活性の期間に出力信号である遅延チップセレクト信号が切り換わるようにチップセレクト信号を所定時間遅延させて出力する第１の遅延手段を含み、
前記アドレスバッファは、前記チップセレクト信号が活性のとき前記外部アドレス信号に応答して前記内部アドレス信号を生成し、前記チップセレクト信号が不活性のとき前記内部アドレス信号を固定し、
前記デコーダは、前記遅延チップセレクト信号および前記駆動信号が活性のとき前記内部アドレス信号に応答して前記メモリセルアレイの行または列を選択する、請求項１に記載の半導体記憶装置。 - 前記デコーダは、前記遅延チップセレクト信号および前記駆動信号が活性のとき前記内部アドレス信号に応答して前記メモリセルアレイの行を選択する行デコーダである、請求項５に記載の半導体記憶装置。
- 前記デコーダは、前記遅延チップセレクト信号および前記駆動信号が活性のとき前記内部アドレス信号に応答して前記メモリセルアレイの列を選択する列デコーダである、請求項５に記載の半導体記憶装置。
- 前記半導体記憶装置はさらに、前記チップセレクト信号が活性のとき、前記駆動信号が不活性の期間に出力信号である遅延読出／書込イネーブル信号が切り換わるように読出／書込イネーブル信号を所定時間遅延させて出力する第２の遅延手段と、
前記遅延読出／書込イネーブル信号が活性のときメモリセルからのデータ信号をバッファリングして出力する出力バッファとを含む、請求項５に記載の半導体記憶装置。 - 前記半導体記憶装置はさらに、
前記チップセレクト信号が活性のとき、前記駆動信号が不活性の期間に出力信号である遅延読出／書込イネーブル信号が切り換わるように読出／書込イネーブル信号を所定時間遅延させて出力する第２の遅延手段と、
前記遅延読出／書込イネーブル信号が活性のとき外部からのデータ信号をバッファリングする入力バッファとを含む、請求項５に記載の半導体記憶装置。 - 前記外部アドレス信号の変化から前記駆動信号が不活性となるまでの期間よりも、前記外部アドレス信号の変化から前記内部アドレス信号が切り換わるまでの期間のほうが長い、請求項１に記載の半導体記憶装置。
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