JPH06103775A - 半導体メモリ回路 - Google Patents
半導体メモリ回路Info
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- JPH06103775A JPH06103775A JP4250878A JP25087892A JPH06103775A JP H06103775 A JPH06103775 A JP H06103775A JP 4250878 A JP4250878 A JP 4250878A JP 25087892 A JP25087892 A JP 25087892A JP H06103775 A JPH06103775 A JP H06103775A
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Abstract
(57)【要約】
【目的】高速なスタチックRAMのアドレス入力変化が
ワードセレクト開始よりも遅れた場合でも、デジット線
上でのデータ競合によるメモリセルのデータ破壊を防止
すること。 【構成】ワードセレクト信号8の発生回路5として、ア
ドレスの各ビットの変化点の検出を遅延回路とEXOR
で行ない、変化点検出パルスを得る手段と、このパルス
と入力クロックΦとでアドレス変化点を包含する期間は
ワードセレクト信号8をインアクティブとする手段を備
え、アドレスの変化点が安定してからワードセレクトす
ることで、複数のメモリセルのデータがデジット線12
a,12b,…上で競合すること防止する。
ワードセレクト開始よりも遅れた場合でも、デジット線
上でのデータ競合によるメモリセルのデータ破壊を防止
すること。 【構成】ワードセレクト信号8の発生回路5として、ア
ドレスの各ビットの変化点の検出を遅延回路とEXOR
で行ない、変化点検出パルスを得る手段と、このパルス
と入力クロックΦとでアドレス変化点を包含する期間は
ワードセレクト信号8をインアクティブとする手段を備
え、アドレスの変化点が安定してからワードセレクトす
ることで、複数のメモリセルのデータがデジット線12
a,12b,…上で競合すること防止する。
Description
【0001】
【産業上の利用分野】本発明は半導体メモリ回路に関
し、特に他の論理回路などとともにシステムを半導体チ
ップ上に集積した論理LSIに使用されるスタチック型
の半導体メモリ回路に関する。
し、特に他の論理回路などとともにシステムを半導体チ
ップ上に集積した論理LSIに使用されるスタチック型
の半導体メモリ回路に関する。
【0002】
【従来の技術】従来の半導体メモリ回路は、図5に示す
ように、nビットのアドレスA1〜An信号を入力する
アドレス入力102a,102b,102cと、このア
ドレス信号をデコードするアドレスデコーダ104と、
クロック信号Φを入力するクロック入力101と、この
クロック信号Φを反転してワードセレクト信号108を
供給するインバータ105と、アドレスデコーダ104
の2のn乗本の各々の出力とワードセレクト信号108
とを入力し、2のn乗本のワード線107a,107
b,107cを供給するnのn乗個のANDゲート10
6a,106b,106cと、2のn乗×mビットの構
成に配置したメモリセル109a,109b,109
c,110a,110b,110c,111a,111
b,111cと、mビット×2本のデジット線112
a,112b,113a,113b,114a,114
bと、ワードセレクト信号108をゲート入力とし、各
々ハイレベル電位118にソースを接続し、2mビット
の各デジット線112a,…にドレインを接続した2m
個のトランジスタ115a,115b,116a,11
6b,117a,117bと、2m本のデジット線11
2a,…に接続され、データ入出力103a,103
b,103cにデータI01,I02,I0mの入出力
を行なうリードライトアンプ119などで構成される。
ように、nビットのアドレスA1〜An信号を入力する
アドレス入力102a,102b,102cと、このア
ドレス信号をデコードするアドレスデコーダ104と、
クロック信号Φを入力するクロック入力101と、この
クロック信号Φを反転してワードセレクト信号108を
供給するインバータ105と、アドレスデコーダ104
の2のn乗本の各々の出力とワードセレクト信号108
とを入力し、2のn乗本のワード線107a,107
b,107cを供給するnのn乗個のANDゲート10
6a,106b,106cと、2のn乗×mビットの構
成に配置したメモリセル109a,109b,109
c,110a,110b,110c,111a,111
b,111cと、mビット×2本のデジット線112
a,112b,113a,113b,114a,114
bと、ワードセレクト信号108をゲート入力とし、各
々ハイレベル電位118にソースを接続し、2mビット
の各デジット線112a,…にドレインを接続した2m
個のトランジスタ115a,115b,116a,11
6b,117a,117bと、2m本のデジット線11
2a,…に接続され、データ入出力103a,103
b,103cにデータI01,I02,I0mの入出力
を行なうリードライトアンプ119などで構成される。
【0003】図6は図5の従来例の読み出し動作を示す
タイミング図であり、以下これをもとに動作を説明す
る。まず図6(a)は、正常に動作した場合であり、動
作は2つの期間ととに分かれる。の期間はアドレ
ス信号A1〜Anが変化する期間で、この間はワードセ
レクト信号109をインアクティブとし、同時に2m個
のトランジスタ115a,115b,116a,116
b,117a,117bがオンすることで、すべてのデ
ジット線112a,112b,113a,113b,1
14a,114bはハイレベル電位に充電される。
タイミング図であり、以下これをもとに動作を説明す
る。まず図6(a)は、正常に動作した場合であり、動
作は2つの期間ととに分かれる。の期間はアドレ
ス信号A1〜Anが変化する期間で、この間はワードセ
レクト信号109をインアクティブとし、同時に2m個
のトランジスタ115a,115b,116a,116
b,117a,117bがオンすることで、すべてのデ
ジット線112a,112b,113a,113b,1
14a,114bはハイレベル電位に充電される。
【0004】ワードセレクト信号108をインアクティ
ブとするのは、アドレス信号A1〜Anの変化点で同時
に複数のワード線が選択されることを防止するためのも
のである。もし、仮りに同時に複数のワード線が選択さ
れると、デジット線上でデータ競合が起こり、メモリセ
ル内のデータが破壊される恐れがある。
ブとするのは、アドレス信号A1〜Anの変化点で同時
に複数のワード線が選択されることを防止するためのも
のである。もし、仮りに同時に複数のワード線が選択さ
れると、デジット線上でデータ競合が起こり、メモリセ
ル内のデータが破壊される恐れがある。
【0005】また、の期間に全デジット線を充電する
理由は、の期間に入ってメモリセル内のデータが各々
ペアのデジット線に出力される際に、直前までに寄生容
量にたくわえられた電荷がペアのデジット線上にアンバ
ランスに残っていると、この電荷がメモリセル内へ逆流
し、メモリセル内のデータを破壊する恐れがある。この
ため、事前に両デジット線をハイレベル電位とするもの
である。の期間はの期間に決まったアドレスに対す
るmビットデータを読み出すもので、ワードセレクト信
号がアクティブとなることで、2のn乗本のワード線1
07a,107b,107cのうち、いずれか1本だけ
がアクティブとなり、これに接続されたm個のメモリセ
ルの内容がデジット線112a,112b,113a,
113b,114a,114bに読み出され、リードラ
イトアンプ119を介して、データ入出力3a,3b,
3cにmビットデータとして出力される.以上のように
,の2つの期間で1つのアドレスに対するmビット
データの読み出しが実行される。
理由は、の期間に入ってメモリセル内のデータが各々
ペアのデジット線に出力される際に、直前までに寄生容
量にたくわえられた電荷がペアのデジット線上にアンバ
ランスに残っていると、この電荷がメモリセル内へ逆流
し、メモリセル内のデータを破壊する恐れがある。この
ため、事前に両デジット線をハイレベル電位とするもの
である。の期間はの期間に決まったアドレスに対す
るmビットデータを読み出すもので、ワードセレクト信
号がアクティブとなることで、2のn乗本のワード線1
07a,107b,107cのうち、いずれか1本だけ
がアクティブとなり、これに接続されたm個のメモリセ
ルの内容がデジット線112a,112b,113a,
113b,114a,114bに読み出され、リードラ
イトアンプ119を介して、データ入出力3a,3b,
3cにmビットデータとして出力される.以上のように
,の2つの期間で1つのアドレスに対するmビット
データの読み出しが実行される。
【0006】
【発明が解決しようとする課題】従来の半導体メモリ回
路で、クロック入力Φの周期が数百ns程度のスピード
では図6(a)のタイミング図に従って正常に動作する
が、100ns以下の周期では誤動作する恐れがあり、
以下図6(b)をもとにこの様子を説明する。
路で、クロック入力Φの周期が数百ns程度のスピード
では図6(a)のタイミング図に従って正常に動作する
が、100ns以下の周期では誤動作する恐れがあり、
以下図6(b)をもとにこの様子を説明する。
【0007】図6(b)において、この種の半導体メモ
リ回路ではアドレスが確定してから、実際に読み出しが
開始されるのはの期間に入ってからである。従って、
アクセススピードを上げるためにはの期間をできるだ
け短くしての期間が早く始まるようにする必要があ
る。このためには、クロック入力Φのハイレベル期間を
短くすればよいが、100ns以下の周期ではクロック
のデューティサイクルとして選択できるのは、1/4す
なわち20ns程度のパルス幅が限度である。この半導
体メモリ回路を、他の論理回路とともにチップ上に集積
化した場合、しばしば図6(b)のようなタイミングと
なってしまう。
リ回路ではアドレスが確定してから、実際に読み出しが
開始されるのはの期間に入ってからである。従って、
アクセススピードを上げるためにはの期間をできるだ
け短くしての期間が早く始まるようにする必要があ
る。このためには、クロック入力Φのハイレベル期間を
短くすればよいが、100ns以下の周期ではクロック
のデューティサイクルとして選択できるのは、1/4す
なわち20ns程度のパルス幅が限度である。この半導
体メモリ回路を、他の論理回路とともにチップ上に集積
化した場合、しばしば図6(b)のようなタイミングと
なってしまう。
【0008】(b)では、アドレスA1〜Anの変化点
が、このアドレスを作っている論理回路内の素子遅延が
大きく、の期間、すなわち20ns程度の期間内に決
定せず、の期間にまでずれ込んでいることを示してい
る。この場合、アドレス信号のずれ込みがワード線10
7a,107b,107c上で点のような変化点とし
て現われる。この期間では、すでにワードセレクト信号
108がアクティブとなっいるため、この変化点によっ
て一時的に複数のワード線が選択されることになり、複
数のメモリセルがデジット線上でデータ競合を起こし、
点に示すようにメモリセルの内容が破壊されるという
問題が発生する。
が、このアドレスを作っている論理回路内の素子遅延が
大きく、の期間、すなわち20ns程度の期間内に決
定せず、の期間にまでずれ込んでいることを示してい
る。この場合、アドレス信号のずれ込みがワード線10
7a,107b,107c上で点のような変化点とし
て現われる。この期間では、すでにワードセレクト信号
108がアクティブとなっいるため、この変化点によっ
て一時的に複数のワード線が選択されることになり、複
数のメモリセルがデジット線上でデータ競合を起こし、
点に示すようにメモリセルの内容が破壊されるという
問題が発生する。
【0009】この問題を回避する方法としては2つ考え
られるが、以下の理由で困難である。第1の方法として
は、アドレスA1〜Anの変化点を20ns以内に確定
すれば良いので、アドレスを生成する論理回路内の遅延
時間を極力小さくすればよいが、アドレス生成の論理が
複雑であると、論理を構成するゲートの段数には下限が
あり、改善には限界がある。
られるが、以下の理由で困難である。第1の方法として
は、アドレスA1〜Anの変化点を20ns以内に確定
すれば良いので、アドレスを生成する論理回路内の遅延
時間を極力小さくすればよいが、アドレス生成の論理が
複雑であると、論理を構成するゲートの段数には下限が
あり、改善には限界がある。
【0010】また、第2の方法としてはクロックΦのデ
ューティサイクルを変更しての期間を長くすることが
考えられる。しかし、前述のように100ns程度の周
期では、そのパルス幅の分解能は1/4以下とすること
が困難であるので、1/4より大きなデューティサイク
ルとしては、1/3や1/2しか選択できない。この第
2の方法では、メモリセルのデータ破壊を起こすことな
く、の期間に読み出しを実施することができるが、読
み出し開始がクロック周期の1/3または1/2の時点
からとなり、遅れるため半導体メモリ回路の次段の論理
回路でのスピード設計が不利になるという欠点がある。
ューティサイクルを変更しての期間を長くすることが
考えられる。しかし、前述のように100ns程度の周
期では、そのパルス幅の分解能は1/4以下とすること
が困難であるので、1/4より大きなデューティサイク
ルとしては、1/3や1/2しか選択できない。この第
2の方法では、メモリセルのデータ破壊を起こすことな
く、の期間に読み出しを実施することができるが、読
み出し開始がクロック周期の1/3または1/2の時点
からとなり、遅れるため半導体メモリ回路の次段の論理
回路でのスピード設計が不利になるという欠点がある。
【0011】本発明の目的は、前記問題点が解決し、複
数のメモリセルがデジット線上でデータ競合を起こすこ
とのないようにした半導体メモリ回路を提供することに
ある。
数のメモリセルがデジット線上でデータ競合を起こすこ
とのないようにした半導体メモリ回路を提供することに
ある。
【0012】
【課題を解決するための手段】本発明の半導体メモリ回
路の構成は、複数ビットのアドレス信号を入力しかつア
ドレスデコード信号を出力するアドレスデコーダと、デ
ータ入出力をデジット線に共通接続しかつメモリ選択入
力を複数のワード線に選択的に接続しかつマトリクス状
に配置した複数のメモリセルと、前記アドレス信号を入
力しかつ各ビットのアドレス信号の変化点を検出し、一
定幅のパルスを発生するアドレス変化検出回路と、クロ
ック信号と前記アドレス変化検出回路の出力とを入力し
かつ前記クロック信号の一方のエッジでセットされかつ
前記アドレス変化検出回路の出力でリセットされるフリ
ップフロップと、前記クロック信号と前記フリップフロ
ップの出力とを入力しかつワードセレクト信号を出力す
るNORゲートと、前記ワードセレクト信号と前記アド
レスデコーダの出力とを入力しかつ前記アドレスデコー
ダの各出力に対応した前記ワード線に選択信号を出力す
る複数のANDゲートと、前記各デジット線に接続され
データ入出力端子とデータの入出力を行なうリードライ
トアンプとを備えることを特徴とする。
路の構成は、複数ビットのアドレス信号を入力しかつア
ドレスデコード信号を出力するアドレスデコーダと、デ
ータ入出力をデジット線に共通接続しかつメモリ選択入
力を複数のワード線に選択的に接続しかつマトリクス状
に配置した複数のメモリセルと、前記アドレス信号を入
力しかつ各ビットのアドレス信号の変化点を検出し、一
定幅のパルスを発生するアドレス変化検出回路と、クロ
ック信号と前記アドレス変化検出回路の出力とを入力し
かつ前記クロック信号の一方のエッジでセットされかつ
前記アドレス変化検出回路の出力でリセットされるフリ
ップフロップと、前記クロック信号と前記フリップフロ
ップの出力とを入力しかつワードセレクト信号を出力す
るNORゲートと、前記ワードセレクト信号と前記アド
レスデコーダの出力とを入力しかつ前記アドレスデコー
ダの各出力に対応した前記ワード線に選択信号を出力す
る複数のANDゲートと、前記各デジット線に接続され
データ入出力端子とデータの入出力を行なうリードライ
トアンプとを備えることを特徴とする。
【0013】
【実施例】次に本発明について図面を参照して説明す
る。図1は本発明の一実施例の半導体メモリ回路を示す
回路図、図2は図1のクロック発生回路5の具体的な第
1の回路例を示す回路図である。
る。図1は本発明の一実施例の半導体メモリ回路を示す
回路図、図2は図1のクロック発生回路5の具体的な第
1の回路例を示す回路図である。
【0014】図1において、本実施例の半導体メモリ回
路は、クロック発生回路5を有する点が図5と異なり、
その他の回路部分は図5と同様である。
路は、クロック発生回路5を有する点が図5と異なり、
その他の回路部分は図5と同様である。
【0015】図1において、本実施例の半導体メモリ回
路は、nビットのアドレス信号A1〜Anを入力するア
ドレス入力2a,2b,2cと、このアドレス信号をデ
コードし、2のn乗本のデコード出力をするアドレスデ
コーダ4と、クロックΦを入力するクロック入力1と、
クロックΦとアドレスA1〜Anとを入力とし、ワード
セレクト信号8を供給するクロック発生回路5と、アド
レスデコーダの2のn乗本の各々の出力とワードセレク
ト信号8とを入力し、2のn乗本のワード線7a,7
b,7cとを供給する2のn乗個のANDゲート6a,
6b,6cと、2のn乗×mビットの構成に配置したメ
モリセル9a,9b,9c,10a,10b,10c,
11a,11b,11cと、mビット×2本のデジット
線12a,12b,13a,13b,14a,14b
と、ワードセレクト信号8をゲート入力とし、各々ハイ
レベル電位18にソースを接続し、2mビットの各デジ
ット線にドレインを接続した2m個のトランジスタ15
a,15b,16a,16b,17a,17bと、2m
本のデジット線に接続され、データ入出力3a,3b,
3cにデータの入出力を行なうリードライトアンプ19
とで構成される。
路は、nビットのアドレス信号A1〜Anを入力するア
ドレス入力2a,2b,2cと、このアドレス信号をデ
コードし、2のn乗本のデコード出力をするアドレスデ
コーダ4と、クロックΦを入力するクロック入力1と、
クロックΦとアドレスA1〜Anとを入力とし、ワード
セレクト信号8を供給するクロック発生回路5と、アド
レスデコーダの2のn乗本の各々の出力とワードセレク
ト信号8とを入力し、2のn乗本のワード線7a,7
b,7cとを供給する2のn乗個のANDゲート6a,
6b,6cと、2のn乗×mビットの構成に配置したメ
モリセル9a,9b,9c,10a,10b,10c,
11a,11b,11cと、mビット×2本のデジット
線12a,12b,13a,13b,14a,14b
と、ワードセレクト信号8をゲート入力とし、各々ハイ
レベル電位18にソースを接続し、2mビットの各デジ
ット線にドレインを接続した2m個のトランジスタ15
a,15b,16a,16b,17a,17bと、2m
本のデジット線に接続され、データ入出力3a,3b,
3cにデータの入出力を行なうリードライトアンプ19
とで構成される。
【0016】また、図1のクロック発生回路5は、図2
に示すように、nビットのアドレスA1〜Anを入力す
るアドレス入力5b,5c,5dと、各アドレス入力5
b,5c,5dに入力を接続したn個の遅延回路20
a,20b,20cと、一方の入力を各アドレス入力5
b,5c,5dに接続し、かつ他方の入力を各遅延回路
20a,20b,20cの出力に接続したn個の排他的
論理和ゲート20d,20e,20fと、n個の排他的
論理和20d,20e,20fの出力を入力とするn入
力ORゲート20gと、ORゲート20gの出力を入力
とし、出力をアドレス変化検出信号21として供給する
遅延回路20hとを有するアドレス変化検出回路20を
設け、さらにデータ入力をハイレベル電位24に接続
し、クロック入力をクロックΦに接続し、リセット入力
を遅延回路20hからのアドレス変化検出信号21に接
続したD型フリップフロップ22と、クロック入力5a
とフリップフロップ22のQ出力とを入力するNORゲ
ート23と、NORゲート23の出力をワードセレクト
信号として出力する信号出力5eと、クロックΦを入力
するクロック入力5aとで構成される。なお、遅延回路
20a,20b,20c,20hと排他的論理和ゲート
20d,20e,20fとORゲート20gとはアドレ
ス変化検出回路20として動作する。
に示すように、nビットのアドレスA1〜Anを入力す
るアドレス入力5b,5c,5dと、各アドレス入力5
b,5c,5dに入力を接続したn個の遅延回路20
a,20b,20cと、一方の入力を各アドレス入力5
b,5c,5dに接続し、かつ他方の入力を各遅延回路
20a,20b,20cの出力に接続したn個の排他的
論理和ゲート20d,20e,20fと、n個の排他的
論理和20d,20e,20fの出力を入力とするn入
力ORゲート20gと、ORゲート20gの出力を入力
とし、出力をアドレス変化検出信号21として供給する
遅延回路20hとを有するアドレス変化検出回路20を
設け、さらにデータ入力をハイレベル電位24に接続
し、クロック入力をクロックΦに接続し、リセット入力
を遅延回路20hからのアドレス変化検出信号21に接
続したD型フリップフロップ22と、クロック入力5a
とフリップフロップ22のQ出力とを入力するNORゲ
ート23と、NORゲート23の出力をワードセレクト
信号として出力する信号出力5eと、クロックΦを入力
するクロック入力5aとで構成される。なお、遅延回路
20a,20b,20c,20hと排他的論理和ゲート
20d,20e,20fとORゲート20gとはアドレ
ス変化検出回路20として動作する。
【0017】図3(a),(b)は図1の実施例の動作
を示すタイミング図であり、以下これらをもとに動作を
説明する。まず図3(a)は、アドレスA1〜Anの変
化点がクロックΦのハイレベルの期間、すなわちの期
間内にある場合である。図3(a)において、アドレス
A1〜Anの変化点により、クロック発生回路5の内部
のアドレス変化検出回路20において、n個の排他的論
理和20d,20e,20fのうち、少なくとも1つの
出力に各々遅延回路20a,20b,20cの遅延時間
に相当するパルス幅のパルスが発生し、ORゲート20
gと遅延回路20hとを介して、アドレス変化検出信号
21が得られる。このパルスの前エッジの位置はアドレ
ス変化点からほぼ遅延回路20hの遅延時間後に得られ
る。
を示すタイミング図であり、以下これらをもとに動作を
説明する。まず図3(a)は、アドレスA1〜Anの変
化点がクロックΦのハイレベルの期間、すなわちの期
間内にある場合である。図3(a)において、アドレス
A1〜Anの変化点により、クロック発生回路5の内部
のアドレス変化検出回路20において、n個の排他的論
理和20d,20e,20fのうち、少なくとも1つの
出力に各々遅延回路20a,20b,20cの遅延時間
に相当するパルス幅のパルスが発生し、ORゲート20
gと遅延回路20hとを介して、アドレス変化検出信号
21が得られる。このパルスの前エッジの位置はアドレ
ス変化点からほぼ遅延回路20hの遅延時間後に得られ
る。
【0018】ここで、フリップフロップ22の出力はク
ロックΦの立上りエッジでセットされ、アドレス変化検
出信号21でリセットされる。クロックΦとフリップフ
ロップ22の出力とを入力とするNORゲート23の出
力、すなわちワードセレクト信号8は、この場合フリッ
プフロップ22の出力信号の立下りエッジがクロックΦ
の立上りエッジを越えないため、クロックΦの反転信号
として得られる。従っての期間はワードセレクト信号
がインアクティブとなり、各デジット線のプリチャージ
が実施され、の期間には該当するメモリセルの内容が
デジット線とリードライトアンプ19を介して、データ
入出力3a,3b,3cにmビット出力として読み出さ
れる。
ロックΦの立上りエッジでセットされ、アドレス変化検
出信号21でリセットされる。クロックΦとフリップフ
ロップ22の出力とを入力とするNORゲート23の出
力、すなわちワードセレクト信号8は、この場合フリッ
プフロップ22の出力信号の立下りエッジがクロックΦ
の立上りエッジを越えないため、クロックΦの反転信号
として得られる。従っての期間はワードセレクト信号
がインアクティブとなり、各デジット線のプリチャージ
が実施され、の期間には該当するメモリセルの内容が
デジット線とリードライトアンプ19を介して、データ
入出力3a,3b,3cにmビット出力として読み出さ
れる。
【0019】次に、図3(b)はアドレスA1〜Anの
変化点がクロックΦの立下りエッジよりも後にずれ込ん
だ場合で、従来の回路では誤動作となる場合である。こ
の場合、アドレスA1〜Anの変化により、同様にアド
レス変化検出信号21がアドレスの変化点からほぼ遅延
回路20hの遅延時間後に得られる。これによって、フ
リップフロップ22の出力の立下りエッジはクロックΦ
の立下りエッジよりも後となり、図のの点で変化す
る。
変化点がクロックΦの立下りエッジよりも後にずれ込ん
だ場合で、従来の回路では誤動作となる場合である。こ
の場合、アドレスA1〜Anの変化により、同様にアド
レス変化検出信号21がアドレスの変化点からほぼ遅延
回路20hの遅延時間後に得られる。これによって、フ
リップフロップ22の出力の立下りエッジはクロックΦ
の立下りエッジよりも後となり、図のの点で変化す
る。
【0020】したがってワードセレクト信号はの点か
らアクティブとなり、この時点ではすでにアドレスA1
〜Anの状態は安定しているため、2のn乗本のワード
線はただ1つだけ選択され、点から正常に、該当する
メモリセルの内容の読み出しが実行される。この際、読
み出し開始点はクロックΦの立下りエッジよりも遅れる
ことになるが、クロックΦのデューティサイクルを従来
回路で単純に1/3や1/2等とするよりも早く読み出
しを開始することができる。
らアクティブとなり、この時点ではすでにアドレスA1
〜Anの状態は安定しているため、2のn乗本のワード
線はただ1つだけ選択され、点から正常に、該当する
メモリセルの内容の読み出しが実行される。この際、読
み出し開始点はクロックΦの立下りエッジよりも遅れる
ことになるが、クロックΦのデューティサイクルを従来
回路で単純に1/3や1/2等とするよりも早く読み出
しを開始することができる。
【0021】図4は本発明の他の実施例の半導体メモリ
回路で使用するクロック発生回路の回路図である。本実
施例は、図1については同様であるので、ここでは省略
する。本実施例は、図2の一実施例に対して、クロック
ΦとNORゲート23およびフリップフロップのクロッ
ク入力との間に、ワンショット回路25を挿入した構成
となっている。
回路で使用するクロック発生回路の回路図である。本実
施例は、図1については同様であるので、ここでは省略
する。本実施例は、図2の一実施例に対して、クロック
ΦとNORゲート23およびフリップフロップのクロッ
ク入力との間に、ワンショット回路25を挿入した構成
となっている。
【0022】ワンショット回路25は、遅延回路25,
インバータ26,ANDゲート27を有し、クロックΦ
の立上りエッジを検出し、一定幅の正のパルスを発生す
るもので、図1のトランジスタ15a,15b,16
a,16b,17a,17bがそれぞれ各デジット線を
充電するのに十分なパルス幅となるように設計されてい
る。このクロック発生回路5を使用することにより効果
としては、アドレスA1〜Anの変化点が十分速く安定
する場合には、ワンショット回路25で発生する必要最
小限のパルス幅でワードセレクト信号8をインアクティ
ブとすることにより、読み出し開始点を早くすることが
可能となる。
インバータ26,ANDゲート27を有し、クロックΦ
の立上りエッジを検出し、一定幅の正のパルスを発生す
るもので、図1のトランジスタ15a,15b,16
a,16b,17a,17bがそれぞれ各デジット線を
充電するのに十分なパルス幅となるように設計されてい
る。このクロック発生回路5を使用することにより効果
としては、アドレスA1〜Anの変化点が十分速く安定
する場合には、ワンショット回路25で発生する必要最
小限のパルス幅でワードセレクト信号8をインアクティ
ブとすることにより、読み出し開始点を早くすることが
可能となる。
【0023】また、アドレスA1〜Anの変化点が、ワ
ンショット回路25の出力パルスの立下りよりも遅れる
場合には、アドレスA1〜Anの変化が安定するまで、
ワードセレクト信号8をインアクティブにするという効
果が得られる。
ンショット回路25の出力パルスの立下りよりも遅れる
場合には、アドレスA1〜Anの変化が安定するまで、
ワードセレクト信号8をインアクティブにするという効
果が得られる。
【0024】
【発明の効果】以上説明したように、本発明の半導体メ
モリ回路は、アドレスの変化点がクロックΦの立下りを
越えた場合に、アドレスが確定してからワードセレクト
信号をアクティブにするようにしたため、誤動作するこ
となく、かつアクセススピードを損なわずに読み出しを
実行できるという効果がある。
モリ回路は、アドレスの変化点がクロックΦの立下りを
越えた場合に、アドレスが確定してからワードセレクト
信号をアクティブにするようにしたため、誤動作するこ
となく、かつアクセススピードを損なわずに読み出しを
実行できるという効果がある。
【図1】本発明の一実施例の半導体メモリ回路を示す回
路図である。
路図である。
【図2】図1に示したクロック発生回路の回路例を示す
回路図である。
回路図である。
【図3】(a),(b)は図1に示した実施例の動作を
示したタイミング図である。
示したタイミング図である。
【図4】本発明の他の実施例のクロック発生回路の回路
例を示す回路図である。
例を示す回路図である。
【図5】従来の半導体メモリ回路を示す回路図である。
【図6】(a),(b)は図5に示した正常,異常動作
を示したタイミング図である。
を示したタイミング図である。
【符号の説明】 1,2a,2b,2c,3a,3b,3c,5a,5
b,5c,5d,5e,,101,102a,102
b,102c,103a,103b,103c端子 4,104 アドレスデコーダ 5 クロック発生回路 6a,6b,6c,106a,106b,106c
ANDゲート 7a,7b,7c,107a,107b,107c
ワード線 8,108 ワードセレクト信号 9a,9b,9c,10a,10b,10cb11a,
11b,11c,109a,109b,109c,11
0a,110b,110c,111a,111b,11
1c メモリセル 12a,12b,13a,13b,14a,14b,1
12a,112b,113a,113b,114a,1
14b デジット線 15a,15b,16a,16b,17a,17b,1
15a,115b,116a,116b,117a,1
17b トランジスタ 18,118,24 ハイレベル電位 19,119 リードライトアンプ 20 アドレス変化検出回路 20a,20b,20c,20h 遅延回路 20d,20e,20f 排他的論理和 20g ORゲート 21 アドレス変化検出信号 22 フリップフロップ 23 NORゲート 105 インバータ 25 ワンショット回路
b,5c,5d,5e,,101,102a,102
b,102c,103a,103b,103c端子 4,104 アドレスデコーダ 5 クロック発生回路 6a,6b,6c,106a,106b,106c
ANDゲート 7a,7b,7c,107a,107b,107c
ワード線 8,108 ワードセレクト信号 9a,9b,9c,10a,10b,10cb11a,
11b,11c,109a,109b,109c,11
0a,110b,110c,111a,111b,11
1c メモリセル 12a,12b,13a,13b,14a,14b,1
12a,112b,113a,113b,114a,1
14b デジット線 15a,15b,16a,16b,17a,17b,1
15a,115b,116a,116b,117a,1
17b トランジスタ 18,118,24 ハイレベル電位 19,119 リードライトアンプ 20 アドレス変化検出回路 20a,20b,20c,20h 遅延回路 20d,20e,20f 排他的論理和 20g ORゲート 21 アドレス変化検出信号 22 フリップフロップ 23 NORゲート 105 インバータ 25 ワンショット回路
Claims (2)
- 【請求項1】 複数ビットのアドレス信号を入力しかつ
アドレスデコード信号を出力するアドレスデコーダと、
データ入出力をデジット線に共通接続しかつメモリ選択
入力を複数のワード線に選択的に接続しかつマトリクス
状に配置した複数のメモリセルと、前記アドレス信号を
入力しかつ各ビットのアドレス信号の変化点を検出し、
一定幅のパルスを発生するアドレス変化検出回路と、ク
ロック信号と前記アドレス変化検出回路の出力とを入力
しかつ前記クロック信号の一方のエッジでセットされか
つ前記アドレス変化検出回路の出力でリセットされるフ
リップフロップと、前記クロック信号と前記フリップフ
ロップの出力とを入力しかつワードセレクト信号を出力
するNORゲートと、前記ワードセレクト信号と前記ア
ドレスデコーダの出力とを入力しかつ前記アドレスデコ
ーダの各出力に対応した前記ワード線に選択信号を出力
する複数のANDゲートと、前記各デジット線に接続さ
れデータ入出力端子とデータの入出力を行なうリードラ
イトアンプとを備えることを特徴とする半導体メモリ回
路。 - 【請求項2】 前記クロック信号の入力端と前記フリッ
プフロップ及び前記NORゲートとの間に、ワンショッ
ト回路が介在する請求項1に記載の半導体メモリ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4250878A JPH06103775A (ja) | 1992-09-21 | 1992-09-21 | 半導体メモリ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4250878A JPH06103775A (ja) | 1992-09-21 | 1992-09-21 | 半導体メモリ回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06103775A true JPH06103775A (ja) | 1994-04-15 |
Family
ID=17214361
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4250878A Withdrawn JPH06103775A (ja) | 1992-09-21 | 1992-09-21 | 半導体メモリ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06103775A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5973987A (en) * | 1998-08-28 | 1999-10-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device delaying ATD pulse signal to generate word line activation signal |
JP2003100082A (ja) * | 2001-09-21 | 2003-04-04 | Ricoh Co Ltd | 同期式半導体記憶装置 |
-
1992
- 1992-09-21 JP JP4250878A patent/JPH06103775A/ja not_active Withdrawn
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5973987A (en) * | 1998-08-28 | 1999-10-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device delaying ATD pulse signal to generate word line activation signal |
JP2003100082A (ja) * | 2001-09-21 | 2003-04-04 | Ricoh Co Ltd | 同期式半導体記憶装置 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991130 |