CN111916456B - 可缩放逻辑门非易失性存储器阵列及其制造方法 - Google Patents

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Abstract

本发明提供了一种可缩放逻辑门非易失性存储器NOR型阵列及其制造方法，以标准互补式金属氧化物半导体工艺来制造，被应用来当作数字电路嵌入式快闪存储器的解决方案。为大幅降低以传统工艺制造的存储器阵列的面积，利用阵列中存储器单元的拓朴规律性及自我对准刻蚀工艺步骤来去除存储器区域中的栅极端帽。无需牺牲存储器阵列的良率，利用本发明使该可缩放逻辑门非易失性存储器NOR型快闪阵列的最小单元面积达到12F2，其中F为一特定CMOS逻辑工艺技术世代的一最小特征尺寸。

Description

可缩放逻辑门非易失性存储器阵列及其制造方法
技术领域
本发明有关于一种技术世代(technology node)可缩放半导体非易失性存储器阵列，利用传统互补式金属氧化物半导体(complementary metal oxide semiconductor，CMOS)逻辑工艺技术来制造。特别地，快闪(flash)阵列的多个存储器单元(cell)的可被缩小至最小单元面积12F2，其中F代表一特定CMOS逻辑工艺技术世代的最小特征尺寸(feature size)。
背景技术
CMOS工艺已成为特定应用集成电路(Application Specific IntegratedCircuit，ASIC)最普遍的工艺。一特定应用集成电路于单一集成电路(integratedcircuit)或芯片(chip)上，包含元件或***的特定功能。在数字时代，几乎所有的电子元件或设备皆由集成电路芯片控制及操作。因应不同的应用，集成电路或芯片必须具备修改该特定功能或组态(configuration)的弹性。例如，初始程序化(initial programming)及组态一微处理器(microprocessor)时，需要有一可程序非易失性存储器来储存程序化指令(programmed instruction)。即使在供给电子***的电力被切断(off)时，该非易失性存储器仍会保留所储存的数字信息。当电子***被导通(on)时，即可恢复(recall)所储存的数字信息或指令。此外，在开发过程中，可容许随时更改程序化指令与启始数据而无须改***件。电子***中上述的要求是由电子可抹除可程序唯读存储器(electrical erasableprogrammable read-only memory，EEPROM)元件(device)来完成。EEPROM是一半导体非易失性存储器，经由施加电压偏压于其存储器元件的电极，可抹除(erase)和程序化该EEPROM。EEPROM的操作通常是以逐个单元为基础(cell-by-cell basis)。因此，EEPROM须具有一金属氧化物半场效晶体管(metal-oxide-semiconductor field effect transistor，MOSFET)元件来存取储存存储器单元。一般而言，EEPROM为包含至少两个晶体管(2T)的存储器单元(存取晶体管+储存晶体管(storing transistor))。电子可程序唯读存储器(electrical programmable read-only memory，EPROM)是另一种半导体非易失性存储器，只包含单一储存晶体管(1T)，而没有存取晶体管。然而，电子可程序唯读存储器需要紫外光(Ultra-Violate，UV)以执行抹除操作(erase operation)。在后来的发展，以EPROM(1T)阵列结构为基础的EEPROM，已被具体地配置于快闪EEPROM中，该快闪EEPROM可以进行整体性的(global)电子式抹除，也就是逐页(page-by-page)或逐区(sector-by-sector)的电子式抹除。
在传统EEPROM工艺中，EEPROM存储器单元的控制闸通常被制作而形成于一隔离导电层的上方，例如用以储存电荷的的浮动闸或是如氧化硅-氮化硅-氧化硅(oxide-nitride-oxide，ONO)的介电层堆叠(stack of dielectric layers)的上方，而该控制闸及该隔离导电层都位在硅通道表面(silicon channel surface)的上方。相较于广泛应用在大多数ASIC制造的传统CMOS工艺，只有单一导电闸层(conducting gate layer)作为逻辑MOSFET元件的控制闸。为制作额外的电荷储存层，该EEPROM工艺需要多一些工艺步骤，例如:薄膜沉积(film deposition)、刻蚀(etch)及使图案成型(patterning)的光刻蚀(photolithography)。这些额外的工艺步骤导致制造成本增加、工艺复杂度增加、影响良率及较长的工艺工时。因此，对于嵌入式EEPROM ASIC而言，如何利用与CMOS基线(baseline)工艺相容方式来制造出无额外储存层的EEPROM，是业界面临的难题。
第一个以传统CMOS工艺制造的单层多晶硅(single-poly)浮动闸EEPROM单元元件，是由Ohsaki等人所提出，并发表于1994年的期刊:IEEE Journal of Solid-state,vol.29,No.3,Mar.1994,pp.311-316。如图1a所示，在CMOS中的P型MOSFET 11的源极(source)、漏极(drain)和N型井电极(electrode)都连接在一起，以形成EEPROM元件10的控制闸，而CMOS的栅极则不连接至外部电极而形成EEPROM元件10的浮动闸以储存电荷。在CMOS中的N型MOSFET12的源极、漏极和基底电极分别形成该EEPROM元件10的源极、漏极和基底电极。然而，图1b所显示的原始元件的阵列结构具有程序化/读取干扰(disturbance)及不足的持久周期(poor endurance cycling)等缺点。为了解决严重的程序化/读取干扰及不足的持久力，我们曾利用单元配对(paired cell)或错列单元(staggered cell)配置来建构可缩放闸逻辑半导体非易失性存储器(scalable gate logic NVM，SGLNVM)阵列，已揭露于中华人民共和国专利公告号CN104303310B的专利文献中(上述专利的内容在此被整体引用作为本说明书内容的一部分))。藉由应用快闪存储器阵列的此配置，不但解决性能问题，也将利用晶圆代工厂标准40纳米(nm)CMOS逻辑工艺技术世代制造的SGLNVM阵列缩小至32纳米的闸长度，显示于图2的扫瞄电子显微镜(scanning electron microscopy，SEM)照片中。
申请人不只展示了SGLNVM阵列于三个不同标准CMOS逻辑工艺世代(110纳米、55纳米及40纳米)中的可缩放性，还能将各CMOS逻辑工艺世代的存储器单元面积缩小至最小单元面积，以符合更高存储器密度及更低芯片面积成本。因为相较于存储器阵列的数字电路库(library)中逻辑门及正反器的布局图，ASIC芯片的数字电路库中逻辑门及正反器的布局图较不“规律(regular)”，故通常会将CMOS逻辑工艺中的拓朴布局规则(topologicallayout rule)设定得比较宽松，以容许不同MOSFET元件的形状及方位变异的工艺容错(tolerance)。例如，用来作数字电路库中不同逻辑功能闸、缓冲器及正反器的MOS元件的宽度及长度均不同，以最小化栅极-阶层(gate-stage)的延迟以进行快速逻辑运作，并且重复应用存储器元件最小单元面积的规则以形成该存储器阵列。
在制造CMOS逻辑工艺中，必须要有栅极端帽(gate end-cap)(超出一MOSFET元件的主动区域宽度(active area width)的栅极延伸)，以建立MOSFET元件良率(yield)的工艺余裕(process margin)。之后，应用此延伸的端帽来补偿工艺的不完美，例如：刻蚀微观负载(microloading)效应、光刻邻近(proximity)效应及失准(misalignment)。如图3所示，MOSFET元件的延伸栅极y(端帽)用来补偿介于主动区域掩膜(mask)及栅极掩膜之间的失准Δy。取决于晶圆制造工艺的能力，栅极端帽的规则(rule)由CMOS逻辑工艺技术工艺的掩膜绘图规则所定义。因为CMOS逻辑工艺技术世代中，栅极端帽的规则相当长且无法缩放，将栅极端帽应用于数字电路库时，由于延伸栅极端帽的长度及所须的栅极间隔的关系，会增加NVM阵列的区域面积。
如揭露于中华人民共和国专利公告号CN104303310B的专利文献，可缩放闸逻辑非易失性存储器(SGLNVM)元件是以标准CMOS工艺来制造。SGLNVM单元的浮动闸的栅极长度是根据一逻辑工艺技术世代的最小栅极长度来定义，而一逻辑工艺技术世代的最小栅极长度为该工艺技术世代的特征尺寸(feature size)，以“F”表示。一MOSFET元件的最小栅极宽度通常是由该工艺技术世代的最小主动区域宽度所定义。因此，SGLNVM单元的最小浮动闸长度和最小主动区域宽度形成浮动闸MOSFET的最小通道(channel)长度和宽度。具最小栅极长度的浮动闸在一硅主动区域延伸，而在该浮动闸和嵌入至硅基底(井)的控制闸之间形成一电容耦合，其中该浮动闸和控制闸之间以一绝缘介电层419/519/619/719电性相隔。该嵌入式控制闸420/520/620/720是由一浅半导体所形成，而该浅半导体的型态(type)是相反于该硅基底(井)的型态。浅控制闸半导体是利用N型离子布植(ion implantation)至P型基底或利用P型离子布植至N型井的方式所形成，而使得接面(junction)408/508/608/708深度位于场隔离区(field isolation)411/511/611/711底部的上方。于传统CMOS工艺中，可使用同一掩膜层(masking layer)，将N型SGLNVM元件的离子布植并入P型MOSFET的临界电压(threshold voltage)离子布植。于传统CMOS工艺中，可使用同一掩膜层，将P型SGLNVM元件的离子布植并入N型MOSFET的临界电压离子布植。
如图4d所示，将多个SGLNVM单元配置为一NOR型快闪存储器单元阵列，其中，各SGLNVM单元配对PP共用连接于一共地线(common ground line)的源极电极，而其两漏极连接至两条不同的位线(bitline)。通过场氧化物(field oxide)411/511或位在虚拟(dummy)浮动闸605/705下方的相反型态的半导体，将两个NOR型SGLNVM单元配对(pairs)实体分隔及电性隔离。
在图4a-图4d及图5a-图5d(对应至中华人民共和国专利公告号CN104303310B的图8a-图8d及图9a-图9d)的例子中，分别以多个场氧化物411及511来分隔快闪存储器单元阵列中的N型及P型NOR SGLNVM单元配对。图4a是以场氧化物分隔的N型NORSGLNVM快闪存储器单元阵列的俯视图，已揭露于中华人民共和国专利公告号CN104303310B的专利文献。图4b和图4c分别为图4a中切线“A1”和切线“B1”的剖面图。图4d显示图4a中m×n的N型SGLNVM快闪存储器单元阵列的架构示意图。图5a是以场氧化物分隔的P型NOR SGLNVM快闪存储器单元阵列的俯视图，已揭露于中华人民共和国专利公告号CN104303310B的专利文献。图5b和图5c分别为图5a中切线”A2”和切线“B2”的剖面图。图5d显示图5a中m×n的P型SGLNVM快闪存储器单元阵列的架构示意图。
两行(row)的主动区域401/501分别界定两字线区域及一行具有多个长方形的主动区域402/502界定源极/漏极电极区域，皆以传统CMOS工艺中的浅沟槽隔离(shallowtrench isolation，STI)模块(module)进行处理。该主动区域402/502的宽度较佳为等于工艺能力的最小宽度，以使元件尺寸最小化。如同于传统CMOS工艺，会进行一系列的N型井和P型井离子布植。区域403是开敞区域(open area)，以接受浅N型离子布植，使得于P型基底412所形成的浅n/p接面408的深度位于STI 411的底部之上；区域503是开敞区域，以接受浅P型离子布植，使得于N型井512所形成的浅p/n接面508的深度位于STI 511的底部之上。取决于详细的CMOS工艺和阵列中字线(wordline)(连结非易失性存储器单元的控制闸420/520)的电阻值需求，于传统CMOS工艺中，该N型离子布植可并入于P型MOSFET的临界电压和穿透(punch-through)离子布植，而该P型离子布植可并入于N型MOSFET的临界电压和穿透离子布植。在完成P型MOSFET和N型MOSFET二者的井离子布植之后，生长出包括穿隧(tunneling)氧化层409/509和绝缘介电层419/519的不同厚度的栅极氧化物，然后沉积(deposit)一层多晶硅薄膜(poly-crystalline silicon film)，并加以图案成型和刻蚀而形成阵列中的浮动闸404/504，以及其他一般MOSFET的闸。浮动闸404/504的宽度较佳为等于工艺能力的最小宽度，以使元件尺寸最小化。浮动闸404/504与于该主动区域402/502部分重叠以形成浮动闸MOSFET的最小通道(415/515)长度和宽度。每两个浮动闸MOSFET配成对，共用同一源极电极414/514。所述场氧化物411/511以平行于位线的方向作延伸，并形成于两相邻主动区域402/502之间，用以分隔两相邻的漏极电极413/513，如图4c及图5c所示。接着，在氮化硅间隙壁(nitride spacer)410/510形成前，进行轻掺杂漏极(lightly dopeddrain，LDD)和口袋离子布植。在接受高剂量的N型源/汲电极离子布植、热活化(thermalactivation)及金属氧化物(salicide)形成之后，便完成了以所述场氧化物411分隔多个NOR SGLNVM单元配对的N型SGLNVM单元阵列的前段工艺(front-end process)。在接受高剂量的P型源/汲电极离子布植、热活化及金属氧化物形成之后，便完成了以所述场氧化物511分隔多个NOR SGLNVM单元配对的P型SGLNVM单元阵列的前段工艺。所述SGLNVM元件的源极电极414/514和漏极电极413/513分别经由接点(contact)405/505连接至金属线(metallines)407/507。图4a中以场氧化物411分隔的多个NOR配对所配置成的N型SGLNVM快闪存储器单元阵列，其相对应的字线(Wi)、共源极线(G)及位线(Bj)显示于图4d中的示意图。图5a中以场氧化物511分隔的多个NOR配对所配置成的P型SGLNVM快闪存储器单元阵列，其相对应的字线(Wi)、共源极线(V)及位线(Bj)显示于图5d中的示意图。
在图6a-图6d及图7a-图7d(对应至中华人民共和国专利公告号CN104303310B的图2a-图2d及图5a-图5d)的例子中，分别以多个虚拟浮动闸605及705来分隔快闪存储器阵列中多个N型及P型NOR SGLNVM单元元件配对。图6a为N型NOR SGLNVM快闪存储器单元阵列的俯视图，已揭露于中华人民共和国专利公告号CN104303310B的专利文献。图6b和图6c图分别为图6a中切线”A3”和切线”B3”的剖面图。图6d显示图6a中m×n的N型SGLNVM快闪存储器单元阵列的架构示意图。图7a是以场氧化物分隔的P型NOR SGLNVM快闪存储器单元阵列的俯视图，已揭露于中华人民共和国专利公告号CN104303310B的专利文献。图7b和图7c分别为图7a中切线”A4”和切线”B4”的剖面图。图7d显示图7a中m×n的P型SGLNVM快闪存储器单元阵列的架构示意图。
形成三行的三个主动区域(601/602/601；701/702/701)，分别界定字线区域、源极/漏极电极区域和字线区域，是以传统CMOS工艺中的浅沟槽隔离模块进行制作。该主动区域602/702的宽度较佳为等于工艺能力的最小宽度，以使元件尺寸最小化。如同于传统CMOS工艺，会进行一系列的N型井和P型井离子布植。区域603是开敞区域，用以接受浅N型离子布植，使得于P型基底612所形成的浅n/p接面608的深度位于STI611的底部之上；区域703是开敞区域，用以接受浅P型离子布植，使得于N型井712所形成的浅p/n接面708的深度位于STI711的底部之上。取决于详细的CMOS工艺和阵列中字线(连结非易失性存储器单元的控制闸620/720)的电阻值需求，于传统CMOS工艺中，该N型离子布植可并入P型MOSFET的临界电压和穿透离子布植，而该P型离子布植可并入N型MOSFET的临界电压和穿透离子布植。在完成P型MOSFET和N型MOSFET二者的井离子布植之后，生长出包括穿隧氧化层609/709和绝缘介电层619/719的不同厚度的闸氧化物，然后沉积一层多晶硅薄膜，并加以图案成型和刻蚀而形成阵列中的浮动闸604/605/704/705，以及其他一般MOSFET的栅极。浮动闸604/704的宽度较佳为等于工艺能力的最小宽度，以使元件尺寸最小化。浮动闸604/704与该主动区域602/702部分重叠(overlap)以形成浮动闸MOSFET的最小通道(615/715)长度和宽度。每两个浮动闸MOSFET配成对，共用同一源极电极614/714。该虚拟浮动闸605与该主动区域602部分重叠以形成P型通道阻止(channel stop)区域616，用以分隔两相邻的N型漏极电极613；而该虚拟浮动闸705与该主动区域702部分重叠以形成N型通道阻止区域716，用以分隔两相邻的P型漏极电极713。接着，在氮化硅间隙壁610/710形成前，进行轻掺杂漏极和口袋离子布植。在接受高剂量的N型源极/漏极电极离子布植、热活化及金属氧化物形成之后，便完成了N型SGLNVM单元阵列的前段工艺；在氮化硅间隙壁710形成前，进行轻掺杂漏极和口袋离子布植。在接受高剂量的P型源极/漏极电极离子布植、热活化及金属氧化物形成之后，便完成了P型SGLNVM单元阵列的前段工艺。该SGLNVM元件的源极电极614/714和漏极电极613/713分别经由接点606/706连接至金属线607/707。图6a中N型SGLNVM快闪存储器单元阵列，其相对应的字线、共源极线及位线显示于图6d中的m×n阵列示意图。图7a中P型SGLNVM快闪存储器单元阵列，其相对应的字线、共源极线及位线显示于图7d中的m×n阵列示意图。
请注意，关于揭露于中华人民共和国专利公告号CN104303310B中的NOR型SGLNVM快闪存储器阵列，(1)浮动闸404/504/604/704都具有端帽；(2)分别通过CMOS逻辑工艺的STI模块及栅极形成工艺模块，于阵列区域中个别地形成多个场沟槽隔离区及多个浮动闸。
发明内容
本发明实施例提供了一种非易失性存储器单元阵列及制造一非易失性存储器单元阵列的方法，以缩减单元面积，节省成本。
本发明一方面，提供了一种非易失性存储器单元阵列，包含：
多条源极线；
多条位线；以及
多个非易失性存储器单元，于一基底上被配置为具有行与列的电路组态，各所述非易失性存储器单元包含一源极区、一漏极区、一浮动闸、一控制闸区和一通道区，位于同一行的所述非易失性存储器单元被分为多个单元配对，使得各所述单元配对包含一共源极区及两个漏极区，所述共源极区连接至一共源极线，所述两个漏极区连接至两条不同的位线；
其中所述浮动闸形成于所述通道区和所述控制闸区的上方，并与所述通道区和所述控制闸区绝缘，所述浮动闸依列方向延伸，从所述通道区延伸至所述控制闸区；
其中所述浮动闸的栅极宽度对齐所述通道区和所述控制闸区的边界，而不会从所述通道区和所述控制闸区突出；
其中所述浮动闸的栅极长度是受限于一工艺技术世代的一最小特征尺寸；以及
其中所述源极区、所述漏极区以及所述控制闸区具有相同的电传导型。
本发明另一方面，提供了一种制造一非易失性存储器单元阵列的方法，所述非易失性存储器单元阵列包含多个非易失性存储器单元，所述非易失性存储器单元于一基底上被配置为具有行与列的电路组态，各非易失性存储器单元包含一源极区、一漏极区、一浮动闸、一控制闸区和一通道区，位于同一行的所述非易失性存储器单元被分为多个单元配对，使得各所述单元配对包含一共源极区及两个漏极区多条源极线，所述共源极区连接至一共源极线，所述两个漏极区连接至两条不同的位线，所述方法包含以下步骤：
通过一浅沟槽隔离模块，在所述基底上交替地界定多条主动区域带以及多行的主动区域矩形，依行方向延伸；
进行一第一离子布植至所述主动区域带以形成所述控制闸区；
在所述主动区域带以及所述的主动区域矩形上形成氧化层；
在所述主动区域带以及所述的主动区域矩形上沉积及刻蚀一多晶硅膜，以形成多条依列方向延伸的多晶硅带；
在所述基底上沉积一掩膜，其中所述掩膜包含多条依行方向延伸的阻挡带；以及
刻蚀穿过所述掩膜、所述多晶硅带以及所述氧化层至所述基底，以形成多个依行方向延伸的沟槽，使得各主动区域带以及各主动区域矩形分成两半，且所述多晶硅带被分割以形成所述浮动闸；
其中各非易失性存储器单元的浮动闸的栅极宽度对齐其通道区及控制闸区的边界，而不会从其通道区及控制闸区突出。
本发明另一方面，提供了一种制造一非易失性存储器单元阵列的方法，所述非易失性存储器单元阵列包含多个非易失性存储器单元，所述非易失性存储器单元于一基底上被配置为具有行与列的电路组态，各非易失性存储器单元包含一源极区、一漏极区、一浮动闸、一控制闸区和一通道区，位于同一行的所述非易失性存储器单元被分为多个单元配对，使得各所述单元配对包含一共源极区及两个漏极区多条源极线，所述共源极区连接至一共源极线，所述两个漏极区连接至两条不同的位线，所述方法包含以下步骤：
通过一浅沟槽隔离模块，在所述基底上交替地界定多条第一主动区域带以及多条第二主动区域带，依行方向延伸；
进行一第一离子布植至所述第一主动区域带以形成所述控制闸区；
在所述第一主动区域带以及所述第二主动区域带上形成氧化层；
在所述第一主动区域带以及所述第二主动区域带上沉积及刻蚀一多晶硅膜，以形成多条第一多晶硅带以及多条第二多晶硅带，依列方向延伸；
在所述基底上沉积一掩膜，其中所述掩膜包含多条依行方向延伸的第一阻挡带，以及多条依列方向延伸的第二阻挡带；以及
刻蚀穿过所述掩膜、所述第一以及多条第二多晶硅带以及所述氧化层至所述基底，以形成多个依行方向延伸的沟槽，以分割各第一主动区域带以及任两个相邻行单元配对的漏极区及源极区；
其中各非易失性存储器单元的浮动闸的宽度对齐其通道区及控制闸区的边界，而不会从其通道区及控制闸区突出。
利用本发明，可以缩减单元面积，节省成本。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1a原始单层多晶硅浮动闸非易失性存储器元件的剖面图。
图1b显示Ohsaki等人提出的单层多晶硅浮动闸非易失性存储器单元阵列的示意图。
图2显示具32纳米闸长度的SGLNVM元件的扫瞄电子显微镜照片。
图3显示延伸的栅极端帽长度可解决因主动区域掩膜及栅极掩膜间的失准所造成的MOSFET元件失效。
图4a显示揭露于中华人民共和国专利公告号CN104303310B的N型SGLNVM快闪存储器阵列的俯视图。
图4b显示图4a中切线”A1”的剖面图。
图4c显示图4a中切线”B1”的剖面图。
图4d显示图4a的具m×n尺寸的N型SGLNVM快闪存储器阵列的示意图。
图5a显示揭露于中华人民共和国专利公告号CN104303310B的P型SGLNVM快闪存储器阵列的俯视图。
图5b显示图5a中切线”A2”的剖面图。
图5c显示图5a中切线”B2”的剖面图。
图5d显示图5a的具m×n尺寸的P型SGLNVM快闪存储器阵列的示意图。
图6a显示揭露于中华人民共和国专利公告号CN104303310B的N型SGLNVM快闪存储器阵列的俯视图。
图6b显示图6a中切线”A3”的剖面图。
图6c显示图6a中切线”B3”的剖面图。
图6d显示图6a的具m×n尺寸的N型SGLNVM快闪存储器阵列的示意图。
图7a显示揭露于中华人民共和国专利公告号CN104303310B的P型SGLNVM快闪存储器阵列的俯视图。
图7b显示图7a中切线”A4”的剖面图。
图7c显示图7a中切线”B4”的剖面图。
图7d显示图7a的具m×n尺寸的P型SGLNVM快闪存储器阵列的示意图。
图8a显示习知SGLNVM单元阵列的俯视图，其中各SGLNVM单元具有2F的栅极端帽沿伸及24F2的单元面积。
图8b显示本发明LGNVM单元阵列的俯视图，其中各LGNVM单元没有任何栅极端帽且具有12F2的单元面积。
图9a是根据本发明第一实施例，显示在STI工艺后，存储器阵列中的主动区域图案。
图9b是根据本发明第一实施例，显示在栅极形成工艺后，存储器阵列中的主动区域及栅极图案。
图9c是根据本发明第一实施例，显示在自我对准刻蚀工艺后，存储器阵列中附加的掩膜图案。
图9d是根据本发明第一实施例，显示在第一金属工艺后，LGNVM NOR型快闪存储器阵列的俯视图。
图10a是根据本发明第二实施例，显示在STI工艺后，存储器阵列中的主动区域图案。
图10b是根据本发明第二实施例，显示在栅极形成工艺后存储器阵列中的主动区域及栅极图案。
图10c是根据本发明第二实施例，显示在自我对准刻蚀工艺后存储器阵列中附加的掩膜图案。
图10d是根据本发明第二实施例，显示在第一金属工艺后，LGNVM NOR型快闪存储器阵列的俯视图。
10 电子可抹除可程序唯读存储器
11 P型金属氧化物半场效晶体管
12 N型金属氧化物半场效晶体管
401、402、501、502、601、602、701、702 主动区域
403、503、603、703 开敞区域
404、504、604、704、812、822 浮动闸
605、705 虚拟浮动闸
405、505、606、706 接点
407、507、607、707 金属线
408、608 n/p接面
508、708 p/n接面
409、509、609、709 穿隧氧化层
410、510、610、710 氮化硅间隙壁
411、511、611、711 场氧化物(浅沟槽隔离)
412、612P 型基底
413、513、614、714、814、815、824、825 漏极电极
414、514、613、713、816、826 源极电极
415、515、615、715、813、823 通道
616、716 阻止区域
419、519、619、719 绝缘介电层
420、520、620、720、811、821 控制闸
512、712 N型井
810 SGLNVM单元配对
820 LGNVM单元配对
111、112、911 主动区域带
912 主动区域矩形
121、921 多晶硅带
122 虚拟多晶硅带
130 阻挡带
131 开敞矩形
具体实施方式
以下详细说明仅为示例，而非限制。应了解的是，可使用其他实施例，且对结构可进行各种变形或变更，均应落入本发明请求项的范围。而且，应了解的是，本说明书使用的语法及术语仅为进行说明，而不应被视为限制。熟悉本领域者应可理解，本说明书中方法及示意图的实施例仅为示例，而非限制。因本说明书的揭露而了解本发明精神的熟悉本领域者，可使用其他实施例，均应落入本发明请求项的范围。
无须牺牲元件良率，本发明应用存储器单元的拓朴规律性的原理及一自我对准(self-aligned)刻蚀工艺步骤，藉由去除存储器阵列中的栅极端帽来降低本发明逻辑门非易失性存储器(logic gate non-volatile memory，LGNVM)NOR型快闪存储器阵列的单元面积(unit cell size)，即可达到单元面积12F2，其中F表示一特定CMOS逻辑工艺技术世代的最小特征尺寸。因为本发明LGNVM NOR型快闪存储器阵列省略储存堆叠(stack)(浮动闸堆叠或电荷捕捉(charge-trap)堆叠)可节省额外工艺成本且存储器面积相容于传统堆叠式NOR型快闪存储器阵列的单元面积9～10F2，故本发明LGNVMNOR型快闪存储器阵列是CMOS数字电路是最有成本效益的嵌入式(embedded)快闪存储器解决方案。再者，因为传统NOR型快闪存储器阵列已触及小于110纳米世代的栅极长度缩放障碍，这是由于传统通道热电子注入(CHEI)程序化所引起的元件穿透问题，本发明以传统CMOS工艺制造的可缩放LGNVM NOR型快闪存储器阵列，是利用先进CMOS逻辑工艺技术世代(小于110纳米的技术世代)制造的数字电路中独特的嵌入式快闪存储器解决方案。
为达到缩减单元面积(缩小50％的区域面积)的目的，图8a显示现有SGLNVM单元阵列(揭露于中华人民共和国专利公告号CN104303310B)的俯视图，其中各SGLNVM单元具有2F的栅极端帽沿伸及24F2的单元面积；图8b显示本发明LGNVM单元阵列的俯视图，其中各LGNVM单元没有任何栅极端帽且具有12F2的单元面积。在图8a中，***的字线；两个储存电荷的浮动闸812从重叠的控制闸区及元件通道区813延伸出2F的长度；两个漏极电极814及815连接至两条垂直的金属位线(图未示)；共源极电极816连接至一条共同的垂直金属源极线(图未示)。在图8a的SGLNVM阵列中，沿着x轴方向，利用STI来分离SGLNVM单元配对810；沿着y轴方向，利用两个栅极端帽长度及一栅极间隔(spacing)来分离单元边界(cell boundary)831。
在图8b中，本发明LGNVM单元配对820的配置如下：一行的控制闸821连接在一起形成一水平的字线；两个储存电荷的浮动闸822并未从重叠的控制闸区及元件通道区823延伸出任何长度；两个漏极电极824及825连接至两条垂直的金属位线(图未示)；共源极电极826连接至一条共同的垂直金属源极线(图未示)。在图8b的LGNVM阵列中，沿着x轴方向，利用STI来分离SGLNVM单元配对820；沿着y轴方向，利用两个主动区域之间的最小间隔来分离单元边界832。
本发明为确保该浮动闸及该主动区域的宽度无缝对准，应用一自我对准刻蚀工艺步骤，于LGNVM阵列的y轴方向的单元边界区832形成零端帽的浮动闸及场隔离沟槽，如图8b所示。相较于图8aSGLNVM单元阵列的传统工艺中系分别以STI工艺模块及栅极形成工艺模块来个别地形成阵列区域中的多个场隔离沟槽及多个具端帽沿伸的浮动闸，图8bLGNVM阵列系以该附加的自我对准刻蚀工艺来形成多个场隔离沟槽及多个零端帽的浮动闸，以沿着LGNVM阵列的y轴方向分离所述存储器单元。设定(setup)该自我对准刻蚀工艺模块以刻蚀穿过该闸物质、及穿隧氧化物/耦合介电层至硅基板的一深度作为y轴方向单元边界沟槽。
本发明的一实施例中，系应用以STI工艺模块所形成的场氧化物隔离区(对应至图4c/图5c的FOX 411/511)，沿着x轴方向来分离存储器阵列中的所述LGNVM单元配对。在此实施例中，应用一自我对准刻蚀工艺模块，于LGNVM阵列的y轴方向的单元边界区同时形成多个零端帽的浮动闸及多个场隔离沟槽；除此之外，本发明LGNVM阵列的其余工艺及其余示意图与图4a～图4d及图5a～图5d的描述完全相同，除非本说明书中另有特别指明，故相同部分的工艺及示意图的说明在此不予赘述。CMOS逻辑工艺技术通常开始于形成MOSFET元件基体(device body)的井离子布植，在井离子布植之后紧接着进行STI工艺模块。由于CMOS逻辑工艺技术中的普通STI工艺模块为业界所熟知，故在此不予详述该STI工艺模块。在完成STI模块工艺后的LGNVM阵列(包含多条主动区域带及多个主动区域矩形)的布局图(topologic view)如图9a所示。为了更容易观察该LGNVM阵列，在以下图式中描绘了LGNVM单元配对的存储器单元边界的轮廓(outline)。在图9a中，各主动区域带911包含两个控制闸区(上字线及下字线)，并未被STI工艺所分离；而各主动区域矩形912包含两个LGNVM单元的源极/漏极主动区域(上单元及下单元)，并未被STI工艺所分离。在STI工艺模块之后，进行MOSFET元件临界电压及LGNVM控制栅极(对应图4b/图5b控制栅极420/520)的离子布植。之后，形成不同MOSFET元件的栅极氧化物(对应图4b/图5b的穿隧氧化物409/509及隔离介电层419/519)。在形成栅极氧化物步骤之后，利用一栅极形成工艺模块来形成MOSFET元件栅极，而该栅极形成工艺模块包含一多晶硅膜被沉积及刻蚀以形成所述MOSFET元件栅极。
在元件栅极形成步骤后，LGNVM阵列的多条多晶硅浮动闸如图9b所示。所述平行且垂直的多晶硅带921尚未被分离以当作LGNVM阵列区域中个别存储器单元的浮动闸。利用包含多个阻挡(blocking)区的掩膜来保护元件图案以避免该自我对准刻蚀工艺步骤的刻蚀反应，来将沿着阵列y轴方向上的存储器单元分离，其中所述阻挡区包含图9c中存储器阵列的图案及该存储器阵列的外全部区域的图案。设定该自我对准刻蚀工艺步骤系用来移除该栅极物质/氧化物/硅基板。在该自我对准刻蚀工艺步骤结束时，该硅基板被刻蚀至一个深度，比MOSFET元件源极/漏极电极的接面与LGNVM单元控制栅极的接面还深，使得在存储器阵列的y轴方向的单元边界上的所述沟槽930分离/分割所述源极/漏极电极912(对应至图4c/图5c的源极/漏极电极413/414/513/514)及该主动区域带911的电连接。在前段工艺结束后，再继续后段金属工艺。在后段金属工艺的第一层间介电层工艺(inter-layer-dielectrics)中，系以介电层物质填满存储器阵列的y轴方向的所述沟槽930。图9d显示在接点及第一金属工艺完成之后，具有第一金属位线及共源极金属线的存储器阵列的俯视图。
本发明的另一实施例中，应用场阻止隔离区(对应至图6a/图6c/图7a/图7c的虚拟浮动闸605/705)，来沿着存储器阵列的x轴方向分离所述LGNVM单元配对。在此实施例中，应用一自我对准刻蚀工艺步骤，于LGNVM阵列的y轴方向的单元边界区同时形成零端帽的浮动闸及场隔离沟槽；除此之外，LGNVM阵列的其余工艺及其余示意图与图6a～图6d及图7a～图7d的描述完全相同，除非本说明书中另有特别指明，故相同部分的工艺及示意图的说明在此不予赘述。CMOS逻辑工艺技术通常开始于形成MOSFET元件基体的井离子布植，之后，紧接着STI工艺。在完成STI模块工艺后的LGNVM阵列中的多条平行主动区域带的布局图如图10a所示。为了更容易观察该LGNVM阵列，在以下图式中描绘了LGNVM单元配对的存储器单元边界的轮廓。各主动区域带111包含两个控制闸区(上字线及下字线)，并未被STI工艺所分离；而各主动区域带112包含两个LGNVM单元的源极/漏极主动区域(上单元及下单元)，并未被STI工艺所分离。在STI工艺之后，进行MOSFET元件临界电压及LGNVM控制栅极(对应图6b/图7b控制栅极620/720)的离子布植。之后，为不同的MOSFET元件，形成栅极氧化物(对应图6b/图7b的穿隧氧化物609/709及隔离介电层619/719)。在形成栅极氧化物步骤之后，利用一栅极形成工艺模块来形成MOSFET元件栅极，而该栅极形成工艺模块包含一多晶硅膜被沉积及刻蚀以形成所述MOSFET元件栅极。
在元件栅极形成步骤后，LGNVM阵列形成多条平行且垂直的多晶硅带。如图10b所示，所述平行且垂直的多晶硅带121尚未被分离以作为个别存储器单元的浮动闸(对应图6c及图7c浮动闸604/704)，而多条平行且垂直的多晶硅带122用来当作虚拟多晶硅带以隔离LGNVM阵列x轴方向上LGNVM单元配对。LGNVM单元配对的浮动闸的栅极长度及虚拟多晶硅带的长度受限于一逻辑工艺技术世代的最小栅极长度。请注意，位在虚拟多晶硅带122下方的通道区，系当作场阻止区，具有相反半导体型态可在存储器阵列的x轴方向上电性地分离LGNVM单元配对的两个漏极。
利用包含多个阻挡(blocking)区的掩膜来保护元件图案以避免该自我对准刻蚀工艺步骤的刻蚀反应，来将沿着阵列y轴方向上的存储器单元分离，其中所述阻挡区包含存储器阵列的多个阻挡带130(如图10c所示，在所述阻挡带130内包含多个开敞(opening)矩形131)的图案及该存储器阵列之外全部区域的图案。设定该自我对准刻蚀工艺步骤系用来移除该栅极物质/氧化物/硅基板。在该自我对准刻蚀工艺步骤结束时，该硅基板被刻蚀至一个深度，比MOSFET元件源极/漏极电极的接面与LGNVM单元控制栅极的接面还深，使得存储器阵列的y轴方向的单元边界上的所述沟槽分离/分割所述源极/漏极电极112(对应至图6c/图7c的漏极电极613/713及源极电极614/714)及该主动区域带111的电连接。在前段工艺结束后，再继续后段金属工艺。在第一层间介电层工艺中，系以介电层物质填满存储器阵列的y轴方向的所述沟槽。图10d显示在接点及第一金属工艺完成之后，具有金属位线及共源极金属线的存储器阵列的俯视图。
以上提供的较佳实施例仅用以说明本发明，而非要限定本发明至一明确的类型或示范的实施例。因此，本说明书应视为说明性，而非限制性。显然地，几何外形(包含长度和宽度)、栅极物质或穿隧介电层的各种变形或变更，对熟悉本领域者是显而易见的。以上提供的较佳实施例是为了有效说明本发明的要旨及其最佳模式可实施应用，藉以让熟悉本领域者了解本发明的各实施例及各种变更，以适应于特定使用或实施目的。本发明的范围由权利要求及其相等物(equivalent)来定义，其中所有的名称(term)皆意指最广泛合理的涵义，除非另有特别指明。因此，「本发明」等类似的用语，并未限缩请求项的范围至一特定实施例，而且，本发明特定较佳实施例的任何参考文献并不意味着限制本发明，以及没有如此的限制会被推定。本发明仅被后附的请求项的范围及精神来定义。依据法规的要求而提供本发明的摘要，以便搜寻者能从本说明书核准的任何专利快速确认此技术揭露书的主题(subject matter)，并非用来诠释或限制请求项的范围及涵义。任何优点及益处可能无法适用于本发明所有的实施例。应了解的是，该行业者可进行各种变形或变更，均应落入权利要求所定义的本发明的范围。再者，本说明书中的所有元件及构件(component)都没有献给大众的意图，无论权利要求是否列举所述元件及构件。

Claims (19)

1.一种非易失性存储器单元阵列，其特征在于，包含：
多条源极线；
多条位线；以及
多个非易失性存储器单元，于一基底上被配置为具有行与列的电路组态，各所述非易失性存储器单元包含一源极区、一漏极区、一浮动闸、一控制闸区和一通道区，位于同一行的所述非易失性存储器单元被分为多个单元配对，使得各所述单元配对包含一共源极区及两个漏极区，所述共源极区连接至一共源极线，所述两个漏极区连接至两条不同的位线；
其中所述浮动闸形成于所述通道区和所述控制闸区的上方，并与所述通道区和所述控制闸区绝缘，所述浮动闸依列方向延伸，从所述通道区延伸至所述控制闸区；
其中所述浮动闸的栅极宽度对齐所述通道区和所述控制闸区的边界，而不会从所述通道区和所述控制闸区突出；
其中所述浮动闸的栅极长度是受限于一工艺技术世代的一最小特征尺寸；以及
其中所述源极区、所述漏极区以及所述控制闸区具有相同的电传导型；
其中，更包含：
多个隔离区依列方向延伸，其中各所述隔离区形成于各行中任两个相邻列的单元配对的两漏极区之间；
所述隔离区是依列方向延伸的多个第二隔离沟槽，其中，任两个相邻行的多个单元配对的源极区及漏极区是被依行方向延伸的一第三隔离沟槽分成两半。
2.根据权利要求1所述的阵列，其特征在于，各行中所述非易失性存储器单元的控制闸区形成一字线，以及任两条字线系被依行方向延伸的一第一隔离沟槽所隔离。
3.根据权利要求1所述的阵列，其特征在于，所述控制闸区的电传导型相反于所述基底或一相对应井的电传导型。
4.根据权利要求1所述的阵列，其特征在于，所述控制闸区嵌入至一硅基底。
5.根据权利要求1所述的阵列，其特征在于，利用一介电层将所述控制闸及所述浮动闸电性隔离开，以及，通过所述介电层，所述控制闸区和所述浮动闸之间产生一电容耦合。
6.根据权利要求1所述的阵列，其特征在于，各非易失性存储器单元的一最小单元面积被限制为12F2，其中F为所述工艺技术世代的最小特征尺寸。
7.一种制造一非易失性存储器单元阵列的方法，其特征在于，所述非易失性存储器单元阵列包含多个非易失性存储器单元，所述非易失性存储器单元于一基底上被配置为具有行与列的电路组态，各非易失性存储器单元包含一源极区、一漏极区、一浮动闸、一控制闸区和一通道区，位于同一行的所述非易失性存储器单元被分为多个单元配对，使得各所述单元配对包含一共源极区及两个漏极区多条源极线，所述共源极区连接至一共源极线，所述两个漏极区连接至两条不同的位线，所述方法包含以下步骤：
通过一浅沟槽隔离模块，在所述基底上交替地界定多条主动区域带以及多行的主动区域矩形，依行方向延伸；
进行一第一离子布植至所述主动区域带以形成所述控制闸区；
在所述主动区域带以及所述的主动区域矩形上形成氧化层；
在所述主动区域带以及所述的主动区域矩形上沉积及刻蚀一多晶硅膜，以形成多条依列方向延伸的多晶硅带；
在所述基底上沉积一掩膜，其中所述掩膜包含多条依行方向延伸的阻挡带；以及
刻蚀穿过所述掩膜、所述多晶硅带以及所述氧化层至所述基底，以形成多个依行方向延伸的沟槽，使得各主动区域带以及各主动区域矩形分成两半，且所述多晶硅带被分割以形成所述浮动闸；
其中各非易失性存储器单元的浮动闸的栅极宽度对齐其通道区及控制闸区的边界，而不会从其通道区及控制闸区突出。
8.根据权利要求7所述的方法，其特征在于，更包含：
进行一第二离子布植至所述主动区域矩形以形成所述源极区以及所述漏极区。
9.根据权利要求8所述的方法，其特征在于，所述控制闸区、所述源极区以及所述漏极区具有相同的电传导型。
10.根据权利要求7所述的方法，其特征在于，在所述主动区域带以及所述的主动区域矩形上沉积及刻蚀所述多晶硅膜步骤之后，位于同一行的所述主动区域矩形相互隔离且依行方向配置，以及各主动区域矩形与所述多晶硅带的其二交叉。
11.根据权利要求7所述的方法，其特征在于，更包含：
在所述界定步骤之前，进行井离子布植至所述基底以形成多个MOSFET元件的本体。
12.根据权利要求7所述的方法，其特征在于，各非易失性存储器单元的浮动闸的栅极长度由一工艺技术世代的一最小特征尺寸所定义，其中各非易失性存储器单元的一最小单元面积被限制为12F2，其中F为所述工艺技术世代的最小特征尺寸。
13.一种制造一非易失性存储器单元阵列的方法，其特征在于，所述非易失性存储器单元阵列包含多个非易失性存储器单元，所述非易失性存储器单元于一基底上被配置为具有行与列的电路组态，各非易失性存储器单元包含一源极区、一漏极区、一浮动闸、一控制闸区和一通道区，位于同一行的所述非易失性存储器单元被分为多个单元配对，使得各所述单元配对包含一共源极区及两个漏极区多条源极线，所述共源极区连接至一共源极线，所述两个漏极区连接至两条不同的位线，所述方法包含以下步骤：
通过一浅沟槽隔离模块，在所述基底上交替地界定多条第一主动区域带以及多条第二主动区域带，依行方向延伸；
进行一第一离子布植至所述第一主动区域带以形成所述控制闸区；
在所述第一主动区域带以及所述第二主动区域带上形成氧化层；
在所述第一主动区域带以及所述第二主动区域带上沉积及刻蚀一多晶硅膜，以形成多条第一多晶硅带以及多条第二多晶硅带，依列方向延伸；
在所述基底上沉积一掩膜，其中所述掩膜包含多条依行方向延伸的第一阻挡带，以及多条依列方向延伸的第二阻挡带；以及
刻蚀穿过所述掩膜、所述多条第一多晶硅带、所述多条第二多晶硅带以及所述氧化层至所述基底，以形成多个依行方向延伸的沟槽，以分割各第一主动区域带以及任两个相邻行单元配对的漏极区及源极区；
其中各非易失性存储器单元的浮动闸的宽度对齐其通道区及控制闸区的边界，而不会从其通道区及控制闸区突出。
14.根据权利要求13所述的方法，其特征在于，在刻蚀穿透所述掩膜、所述多条第一多晶硅带、所述多条第二多晶硅带以及所述氧化层至所述基底步骤之后，所述第一多晶硅带被分割以形成所述浮动闸，以及所述第二多晶硅带被分割以形成多条虚拟多晶硅带。
15.根据权利要求14所述的方法，其特征在于，各虚拟多晶硅带在两个相邻列的单元配对的两个漏极区之间形成一通道阻止区，以及所述通道阻止区的半导体型相反于其两相邻漏极区。
16.根据权利要求13所述的方法，其特征在于，更包含：
进行一第二离子布植至所述第二主动区域带以形成所述源极区以及所述漏极区。
17.根据权利要求16所述的方法，其特征在于，所述控制闸区、所述源极区以及所述漏极区具有相同的电传导型。
18.根据权利要求13所述的方法，其特征在于，各非易失性存储器单元的控制闸的栅极长度由一工艺技术世代的一最小特征尺寸所定义，以及其中各非易失性存储器单元的一最小单元面积被限制为12F2，其中F为所述工艺技术世代的一最小特征尺寸。
19.根据权利要求13所述的方法，其特征在于，更包含：
在所述界定步骤之前，进行井离子布植至所述基底以形成多个MOSFET元件的本体。
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