JP6346523B2 - 半導体集積回路およびイメージセンサ - Google Patents

Description

本発明の実施形態は、半導体集積回路およびイメージセンサに関する。

イメージセンサにおいて、アナログ画素電圧をデジタル信号に変換してデジタル信号処理することがよく行われている。画素電圧が小さいと精度よくデジタル信号に変換するのが困難であるため、画素電圧を前もって増幅するのが望ましい。画素電圧が小さい場合には増幅率を高くする必要があるし、画素電圧が大きい場合には増幅率を低くする必要がある。よって、増幅率が可変である増幅器が用いられることが多い。

その場合、増幅率を適切に設定する必要がある。１つの設定手法として、種々の増幅率を適用して増幅器からの出力電圧が飽和したか否かを検査し、飽和しない最大の増幅率を選択することが知られている。

しかしながら、この手法では出力電圧が１度は飽和してしまう。そうすると、画素電圧を再度読み出す必要があり、増幅処理に長い時間を要してしまう。

特開２０１０−２７３３８５号公報 特開２００４−３６３６６６号公報 特開２００５−１７５５１７号公報 特開２０１０−２５９１０９号公報

迅速に適切な増幅率を設定できる半導体集積回路およびそのような半導体集積回路を用いたイメージセンサを提供する。

実施形態によれば、増幅部と、比較部と、制御部と、を備える半導体集積回路が提供される。増幅部は、画素に照射される光の強度に応じた画素値を、可変設定され得る増幅率で増幅する。比較部は、増幅部からの出力値と、基準値と、を比較する。制御部は、比較部の比較結果に基づき、増幅率を現在の増幅率より高くしても増幅部からの出力値が飽和しない場合に限って、増幅率を現在の増幅率より高くする。制御部による制御に応じて、増幅率は予め定めた複数段階の増幅率のうちの１つに設定される。制御部は、最初に増幅率を最小の増幅率より１段階以上高い増幅率に設定し、その後、増幅部からの出力値が飽和している可能性がある場合に、増幅率を現在の増幅率より１段階低くし、増幅率を現在の増幅率より１段階高くしても増幅部からの出力値が飽和しない場合に限って、増幅率を現在の増幅率より１段階高くする。

イメージセンサの概略構成を示すブロック図。 第１の実施形態に係るカラム処理部３ｍの内部構成の一例を示すブロック図。 制御部３ｍ３の処理動作の一例を示すフローチャート。 増幅部３ｍ１の内部構成の一例を示す回路図。 図４の増幅部３ｍ１の動作を説明する図。 図５に引き続く増幅部３ｍ１の動作を説明する図。 図６に引き続く増幅部３ｍ１の動作を説明する図。 図７に引き続く増幅部３ｍ１の動作を説明する図。 制御部３ｍ３の内部構成の一例を示す回路図。 制御部３ｍ３における各信号のタイミング図。 ＡＤ変換部３ｍ４の内部構成の一例を示すブロック図。 デジタル信号処理部４の内部構成の一例を示す図。 ＳＲＡＭ４３に記憶される補正係数ｋの一例を示す図。 設定された増幅率ｇが「２」である場合の補正係数ｋの算出法を説明する図。 増幅率ｇごとの補正係数ｋの算出法を説明する図。 ＣＤＳ処理を行うデジタル信号処理部４’の概略構成を示すブロック図。 第２の実施形態に係るカラム処理部３ｍ’の内部構成の一例を示すブロック図。 制御部３ｍ３の処理動作の一例を示すフローチャート。 （ａ）は、増幅率が「４」である理想的な増幅回路の回路図であり、（ｂ）は、第１の実施形態に基づく増幅率が「４」である増幅部の等価回路図であり、（ｃ）は、（ａ），（ｂ）の回路の出力電圧のノイズを示す図である。 第３の実施形態に係る増幅部の内部構成の一例を示す回路図である。 （ａ）は、初期化フェーズでの増幅部の動作を示す図であり、（ｂ）は、（ａ）に引き続く増幅部の動作を説明する図である。 （ａ）は、図２１（ｂ）に引き続く増幅部の動作を説明する図であり、（ｂ）は、（ａ）に引き続く増幅部の動作を説明する図である。 （ａ）は、図２１（ｂ）に引き続く増幅部の動作を説明する図であり、（ｂ）は、（ａ）に引き続く増幅部の動作を説明する図である。 （ａ）は、図２２（ａ）に引き続く増幅部の動作を説明する図であり、（ｂ）は、図２３（ａ）に引き続く増幅部の動作を説明する図である。 制御部の処理動作の一例を示すフローチャートである。 画素電圧に応じた出力電圧の時間変化を示す図である。 （ａ）は、増幅率が「０．５」の場合の増幅部の等価回路図であり、（ｂ）は、この場合の出力電圧の時間変化を概略的に示す図である。 （ａ）は、増幅率が「４」の場合の増幅部の等価回路図であり、（ｂ）は、この場合の出力電圧のノイズを示す図である。 （ａ）は、第４の実施形態に係るＡＤ変換部の構成の一例を示すブロック図である。 第５の実施形態に係るカラム処理部の構成の一例を示すブロック図である。 （ａ）は、ダイナミックレンジに応じた画素電圧の範囲を示す図であり、（ｂ）は、ダイナミックレンジに応じたランプ電圧を示す図である。 第５の実施形態に係る増幅部の内部構成の一例を示す回路図である。 （ａ）は、初期化フェーズでの増幅部の動作を示す図であり、（ｂ）は、（ａ）に引き続く増幅部の動作を説明する図である。 （ａ）は、図３３（ｂ）に引き続く増幅部の動作を説明する図であり、（ｂ）は、（ａ）に引き続く増幅部の動作を説明する図である。 （ａ）は、図３４（ｂ）に引き続く増幅部の動作を説明する図であり、（ｂ）は、図３４（ｂ）に引き続く増幅部の動作を説明する図である。 （ａ）は、図３３（ｂ）に引き続く増幅部の動作を説明する図であり、（ｂ）は、図３４（ａ）に引き続く増幅部の動作を説明する図である。 制御部の処理動作の一例を示すフローチャートである。 （ａ）は、ダイナミックレンジが１／２倍であり、増幅率が「４」の場合の増幅部の等価回路図であり、（ｂ）は、ダイナミックレンジが１／２倍であり、増幅率が「０．５」の場合の出力電圧の時間変化を概略的に示す図である。 第６の実施形態に係る増幅部の内部構成の一例を示す回路図である。 第１の実施形態の増幅部の出力電圧および第６の実施形態の増幅部の出力電圧の増幅率依存性を示す図である。 第７の実施形態に係る制御部の処理動作の一例を示すフローチャートである。 出力電圧と画素電圧との関係を示す図である。

以下、実施形態について、図面を参照しながら具体的に説明する。

（第１の実施形態）
図１は、イメージセンサの概略構成を示すブロック図である。イメージセンサは、画素アレイ１と、カラム処理部３１〜３ｎと、デジタル信号処理部（ＤＳＰ）４とを備えている。イメージセンサの全体または一部が半導体集積回路として形成されてもよい。

画素アレイ１はロウ方向およびカラム方向に並ぶ複数の画素２から構成される。各画素２は照射される光の強度に応じた電圧を出力する。光が照射されない、もしくは光の強度が非常に弱いとき画素２が出力する電圧をリセット電圧と定義すると、光の強度が強いほど、画素の出力電圧とリセット電圧の差の絶対値が大きくなる。以下の説明ではこの電圧差の絶対値を画素電圧（画素値）Ｖｐと表記する。絶対値をＶｐとする理由は、画素２の構成によって、光が照射されたときに、画素の出力電圧がリセット電圧より上がる場合と下がる場合があるためである。本発明はどちらの場合にも適用可能である。また以下の説明では、ロウ方向にｎ個の画素２が並んでおり、カラム数はｎであるとする。また、ｍ（ｍ＝１〜ｎ）番目のカラムに属する画素２からの画素電圧をＶｐｍと表記する（本明細書において、他のパラメータの末尾に付した「ｍ」も同様に、当該パラメータがｍ番目のカラムに関連することを示す）。

カラム処理部３１〜３ｎは画素アレイ１の各カラムに対応して設けられる。カラム処理部３ｍには、対応するｍ番目のカラムに属する画素２の１つから出力された画素電圧Ｖｐｍが入力される。そして、カラム処理部３ｍは画素電圧Ｖｐｍに増幅率ｇｍを適用して増幅する。この増幅率ｇｍは可変であり、その設定手法については後述する。さらに、カラム処理部３ｍは増幅された画素電圧をデジタル値Ｖｄｍに変換する。

デジタル信号処理部４は適用された増幅率ｇ１〜ｇｎを考慮してデジタル値Ｖｄ１〜Ｖｄｎを処理し、画素電圧Ｖｐ１〜Ｖｐｎに比例するデジタル値Ｖｄｏｕｔをシリアルで出力する。

イメージセンサにおいて、弱い光が照射される（すなわち暗い）画素２から出力される画素電圧Ｖｐｍは小さい。よって、カラム処理部３ｍでの増幅率ｇｍを高くして雑音を抑制する必要がある。一方、強い光が照射される（すなわち明るい）画素２から出力される画素電圧Ｖｐｍは大きい。よって、カラム処理部３ｍでの増幅率ｇｍを低くして白とびを防ぐ必要がある。

以上を考慮すると、増幅率ｇｍは、白とびが発生しない範囲で、できるだけ高く設定されるのが望ましい。以下、カラム処理部３ｍによる増幅率ｇｍの設定手法について詳しく説明する。

図２は、第１の実施形態に係るカラム処理部３ｍの内部構成の一例を示すブロック図である。カラム処理部３ｍは、プログラマブルゲイン増幅部３ｍ１（Programmable Gain Amplifier、ＰＧＡ、以下単に増幅部という）と、比較部３ｍ２（ＣＭＰ）と、制御部３ｍ３（ＣＮＴ）と、ＡＤ変換部３ｍ４（ＡＤＣ）とを有する。

増幅部３ｍ１は、制御部３ｍ３からの制御信号Ｓにより設定される増幅率ｇｍで、画素２からの画素電圧Ｖｐｍを増幅する。すなわち、増幅部３ｍ１は画素電圧Ｖｐｍと増幅率ｇｍとの積Ｖｐｍ＊ｇｍを出力電圧Ｖｏとして出力する。増幅率ｇｍは可変であり、制御信号Ｓに応じて複数段階の値をとり得る。本実施形態では、増幅率ｇｍは２のべき乗の値、より具体的には「０．５」（最小増幅率）、「１」および「２」（最大増幅率）のうちのいずれかに設定される例を示す。

比較部３ｍ２は、増幅部３ｍ１からの出力電圧Ｖｏと、所定の基準電圧Ｖｒｅｆとを比較する。出力電圧Ｖｏと基準電圧Ｖｒｅｆとの大小関係を示す比較結果が制御部３ｍ３に供給される。増幅率が２のべき乗の値に設定される場合、基準電圧Ｖｒｅｆは増幅部３ｍ１が出力可能な最大電圧値Ｖｏｍａｘの１／２に設定される。

制御部３ｍ３は、比較部３ｍ２での比較結果に応じた制御信号Ｓを生成し、増幅部３ｍ１の増幅率ｇｍを設定する。より具体的には、現在の増幅率ｇｍより１段階高い増幅率が適用されても増幅部３ｍ１からの出力電圧Ｖｏが飽和しない場合、増幅率が現在の増幅率ｇｍより１段階高くなるよう、制御部３ｍ３は制御信号Ｓを設定する。必要に応じて、制御部３ｍ３は複数段階にわたって増幅率ｇｍを高くする。一方、現在の増幅率ｇｍより１段階高い増幅率が適用されると増幅部３ｍ１からの出力電圧Ｖｏが飽和する場合、制御部３ｍ３は増幅率を変更しない。

ここで、「飽和する」とは、画素電圧Ｖｐｍと増幅率ｇｍとの積が最大電圧値Ｖｏｍａｘを超えるために、増幅部３ｍ１が画素電圧Ｖｐｍに比例した出力電圧Ｖｏを生成できない状態をいう。増幅部３ｍ１の出力が飽和すると、画素２に照射される光の強度を正確に出力することはできない。よって、出力電圧Ｖｏｕｔが飽和しないような制御を行う必要がある。

ＡＤ変換部３ｍ４は、増幅率ｇｍの確定後に、増幅部３ｍ１からの出力電圧Ｖｏをデジタル値Ｖｄｍに変換する。なお、増幅率ｇｍが確定するまでに要する最大時間が経過した後にＡＤ変換部３ｍ４がＡＤ変換処理を開始するようにしてもよいし、制御部３ｍ３から増幅率ｇｍが確定したことを示す信号を受けて、ＡＤ変換部３ｍ４がＡＤ変換処理を開始してもよい。

図３は、制御部３ｍ３の処理動作の一例を示すフローチャートである。初期設定として、制御部３ｍ３は増幅率ｇｍを最小値「０．５」に設定しておく（ステップＳ１）。

増幅部３ｍ１からの出力電圧Ｖｏが基準電圧Ｖｒｅｆ（＝Ｖｏｍａｘ／２）以下であり、且つ、現在の増幅率ｇｍの２倍が、設定可能な最大の増幅率ｇｍ＿ｍａｘ未満である場合（ステップＳ２のＹＥＳ）、現在の増幅率ｇｍの２倍の増幅率が適用されたとしても、出力電圧Ｖｏは最大電圧Ｖｏｍａｘを超えない。よって、制御部３ｍ３は増幅率を現在の増幅率ｇｍの２倍に変更する（ステップＳ３）。例えば、現在の増幅率ｇｍが初期設定の「０．５」である場合、制御部３ｍ３は増幅率ｇｍをその２倍の「１」に変更する。

そして、出力電圧Ｖｏが基準電圧Ｖｒｅｆより大きくなるか、又は、現在の増幅率ｇｍの２倍が設定可能な最大の増幅率ｇｍ＿ｍａｘ以上になるまで、制御部３ｍ３はこの処理を繰り返す（ステップＳ２のＹＥＳ，Ｓ３）。

出力電圧Ｖｏが基準電圧Ｖｒｅｆより大きい場合（ステップＳ２のＮＯ）、現在の増幅率ｇｍの２倍の増幅率が適用されると、出力電圧Ｖｏが最大電圧Ｖｏｍａｘを超え、出力電圧Ｖｏが飽和する。また、現在の増幅率ｇｍの２倍が設定可能な最大の増幅率ｇｍ＿ｍａｘ以上である場合（ステップＳ２のＮＯ）、これ以上増幅率ｇｍを高くできない。よって、制御部３ｍ３はこれ以上増幅率ｇｍを高くすることなく、処理を終了する。これにより増幅率ｇｍが確定する。

より一般的には、基準電圧Ｖｒｅｆは最大電圧値Ｖｏｍａｘの１／ｑ（ｑは１より大きい数）に設定される。そして、ステップＳ３では、制御部３ｍ３は、増幅率が現在の増幅率ｇｍのｑ倍に変更されるよう、制御すればよい。

このような処理により、増幅部３ｍ１の出力電圧Ｖｏが飽和しない限界まで、増幅率ｇｍを高くすることができる。増幅部３ｍ１の出力電圧Ｖｏが飽和しないため、強い光が照射される画素２の白とびを防ぐことができる。また、増幅率ｇｍを高くすることができるため、弱い光が照射される画素２における雑音を抑制できる。カラム処理部３ｍは画素２ごとに増幅率ｇｍを制御するため、画素２ごとに最適な増幅率ｇｍを設定できる。

ここで、増幅率の別の設定手法として、種々の増幅率を適用して出力電圧が飽和したか否かを検査し、飽和しない最大の増幅率を選択することも考えられる。しかしながら、この手法では出力電圧が１度は飽和してしまう。そうすると、画素電圧を再度読み出す必要があり、増幅処理に長い時間を要してしまう。

これに対して本実施形態では、あくまで、飽和する前に制御部３ｍ３は増幅率ｇｍを高くするのを止める。よって、高速に最適な増幅率ｇｍを設定できるという、上記手法に比べて極めて優れた効果が得られる。

以下、増幅部３ｍ１、制御部３ｍ３およびＡＤ変換部３ｍ４の具体例を説明する。
図４は、増幅部３ｍ１の内部構成の一例を示す回路図である。この増幅部３ｍ１は増幅率ｇｍを「０．５」、「１」および「２」のいずれかに設定可能である。増幅部３ｍ１は、コンデンサＣｉｎ，Ｃ１，Ｃ２，Ｃ３と、オペアンプＯＡと、スイッチＳＷ１〜ＳＷ５とを有する。

コンデンサ（入力コンデンサ）Ｃｉｎの容量は２Ｃである。コンデンサＣｉｎの一端には画素電圧Ｖｐｍが入力され、他端はオペアンプＯＡの反転入力端子に接続される。オペアンプＯＡの非反転入力端子にはコモン電圧Ｖｃｍが供給される。コモン電圧Ｖｃｍは、例えばオペアンプＯＡの電源電圧の１／２程度である。

コンデンサ（切り替え用コンデンサ）Ｃ１の容量は２Ｃである。コンデンサＣ１の一端はオペアンプＯＡの反転入力端子に接続され、他端はスイッチＳＷ１，ＳＷ２の一端に接続される。スイッチＳＷ１の他端にはコモン電圧Ｖｃｍが供給される。スイッチＳＷ１は、制御信号Ｓ０がハイのときにオンし、ロウのときにオフする。スイッチＳＷ２の他端はオペアンプＯＡの出力端子に接続される。スイッチＳＷ２は、制御信号／Ｓ０がハイのときにオンし、ロウのときにオフする。なお本明細書において、制御信号／Ｓ０は制御信号Ｓ０の論理反転信号を意味しており、他の信号における「／」も同様である。

コンデンサ（切り替え用コンデンサ）Ｃ２の容量はＣである。コンデンサＣ２の一端はオペアンプＯＡの反転入力端子に接続され、他端はスイッチＳＷ３，ＳＷ４の一端に接続される。スイッチＳＷ３の他端にはコモン電圧Ｖｃｍが供給される。スイッチＳＷ３は、制御信号Ｓ１がハイのときにオンし、ロウのときにオフする。スイッチＳＷ４の他端はオペアンプＯＡの出力端子に接続される。スイッチＳＷ４は、制御信号／Ｓ１がハイのときにオンし、ロウのときにオフする。

コンデンサＣ３の容量はＣである。コンデンサＣ３の一端はオペアンプＯＡの反転入力端子に接続され、他端はオペアンプＯＡの出力端子に接続される。スイッチ（第１リセットスイッチ）ＳＷ５の一端はオペアンプＯＡの反転入力端子に接続され、他端はオペアンプＯＡの出力端子に接続される。スイッチＳＷ５は、初期化信号Ｓｉｎｉｔがハイのときにオンし、ロウのときにオフする。

ここで、制御信号Ｓ０，Ｓ１は制御部３ｍ３により生成される。また、初期化信号Ｓｉｎｉｔは不図示の初期化回路により生成される。

図５は、図４の増幅部３ｍ１の動作を説明する図である。図５（ａ）に示すように、画素２からまずリセット電圧Ｖｒｓｔが出力され（ｔ＝ｔ０）、続いて、画素電圧Ｖｐｍが出力されるものとする。リセット電圧Ｖｒｓｔとは、例えば画素２に光が当たらない場合に出力される画素電圧である。

図５（ｂ）は、リセット電圧Ｖｒｓｔをサンプルする初期フェーズ（ｔ＝ｔ０）での増幅部３ｍ１の動作を示している。同図に示すように、初期フェーズでは、制御信号Ｓ０，Ｓ１がロウに設定され、初期化信号Ｓｉｎｉｔがハイに設定される。これにより、スイッチＳＷ２，ＳＷ４，ＳＷ５がオンし、スイッチＳＷ１，ＳＷ３がオフする。

スイッチＳＷ５により、オペアンプＯＡの反転入力端子と出力端子とが短絡される。よって、Ｖｏ＝Ｖｃｍとなる。このとき、コンデンサＣ１〜Ｃ３の全端子の電位はいずれもＶｃｍとなり、端子間の電位差は０である。よって、コンデンサＣ１〜Ｃ３に蓄積される電荷が０に初期化される。また、コンデンサＣｉｎには下記（３）式に示す電荷Ｑ０が蓄積される。
Ｑ０＝２Ｃ（Ｖｒｓｔ−Ｖｃｍ） ・・・（３）

なお、初期化フェーズでは、コンデンサＣ１〜Ｃ３の端子間の電位差が０であればよい。よって、図５（ｂ）とは異なり、スイッチＳＷ１，ＳＷ３がオン、スイッチＳＷ２，ＳＷ４がオフでもよい。

図６は、図５に引き続く増幅部３ｍ１の動作を説明する図である。図６（ｂ）は、画素電圧Ｖｐｍに最小の増幅率ｇｍ＝「０．５」を適用して増幅する場合の増幅部３ｍ１の動作を示している。

初期フェーズでリセット電圧Ｖｒｓｔをサンプルした後に、画素電圧Ｖｐｍが入力される（図６（ａ）の時刻ｔ１０）。そして、初期化信号Ｓｉｎｉｔはロウに設定され、スイッチＳＷ５はオフする。一方、制御信号Ｓ０，Ｓ１はロウのままであり、図６（ｂ）と同様にスイッチＳＷ１，ＳＷ３がオフ、スイッチＳＷ２，ＳＷ４がオンである。

このとき、オペアンプＯＡの反転入力端子における電荷は保存される。よって、下記（４）式が成立する。
Ｖｏ−Ｖｃｍ＝２Ｃ／（Ｃ＋Ｃ＋２Ｃ）＊（Ｖｒｓｔ−Ｖｐｍ）
＝０．５＊（Ｖｒｓｔ−Ｖｐｍ） ・・・（４）
この（４）式は増幅率ｇｍが「０．５」であることを意味する。

このときの出力電圧Ｖｏが基準電圧Ｖｒｅｆと比較される。出力電圧Ｖｏが基準電圧Ｖｒｅｆ（＝Ｖｏｍａｘ／２）より大きい場合（図３のステップＳ２のＹＥＳ）、制御部３ｍ３は制御信号Ｓ０，Ｓ１を変更しない。一方、出力電圧Ｖｏが基準電圧Ｖｒｅｆ（＝Ｖｏｍａｘ／２）以下である場合（図３のステップＳ２のＮＯ）、増幅率ｇｍを「１」に設定すべく、制御部３ｍ３は、制御信号Ｓ０をハイに設定し、制御信号Ｓ１をロウに設定する。

図７は、図６に引き続く増幅部３ｍ１の動作を説明する図である。図７（ｂ）は、画素電圧Ｖｐｍに増幅率ｇｍ＝「１」を適用して増幅する場合の増幅部３ｍ１の動作を示している。

図７（ａ）の時刻ｔ２０において、制御信号Ｓ０により、スイッチＳＷ１はオンし、スイッチＳＷ２はオフする。他のスイッチＳＷ３〜ＳＷ５は図６（ｂ）と同様である。このとき、やはりオペアンプＯＡの反転入力端子における電荷は保存される。よって、下記（５）式が成立する。
Ｖｏ−Ｖｃｍ＝２Ｃ／（Ｃ＋Ｃ）＊（Ｖｒｓｔ−Ｖｐｍ）
＝（Ｖｒｓｔ−Ｖｐｍ） ・・・（５）
この（４）式は増幅率ｇｍが「１」であることを意味する。

このときの出力電圧Ｖｏが基準電圧Ｖｒｅｆと比較される。出力電圧Ｖｏが基準電圧Ｖｒｅｆ（＝Ｖｏｍａｘ／２）より大きい場合（図３のステップＳ２のＹＥＳ）、制御部３ｍ３は制御信号Ｓ０，Ｓ１を変更しない。一方、出力電圧Ｖｏが基準電圧Ｖｒｅｆ（＝Ｖｏｍａｘ／２）以下である場合（図３のステップＳ２のＮＯ）、増幅率ｇｍを「２」に設定すべく、制御部３ｍ３は、制御信号Ｓ０，Ｓ１をハイに設定する。

図８は、図７に引き続く増幅部３ｍ１の動作を説明する図である。図８（ｂ）は、画素電圧Ｖｐｍに増幅率ｇｍ＝「２」を適用して増幅する場合の増幅部３ｍ１の動作を示している。

図８（ａ）の時刻ｔ３０において、制御信号Ｓ０，Ｓ１により、スイッチＳＷ１，ＳＷ３はオンし、スイッチＳＷ２，ＳＷ４はオフする。スイッチＳＷ５はオフのままである。このとき、やはりオペアンプＯＡの反転入力端子における電荷は保存される。よって、下記（６）式が成立する。
Ｖｏ−Ｖｃｍ＝２Ｃ／Ｃ＊（Ｖｒｓｔ−Ｖｐｍ）
＝２（Ｖｒｓｔ−Ｖｐｍ） ・・・（６）
これは増幅率ｇｍが「２」であることを意味する。

以上のようにして、図４に示す回路において、制御信号Ｓ０，Ｓ１に応じて増幅率ｇｍが可変設定される。

なお、本実施形態では説明を簡略化するために増幅率ｇｍが「０．５」、「１」および「２」の３値をとり得る例を示している。実際にはより広い範囲にわたって増幅率ｇｍが可変設定され得るのが望ましい。例えば、増幅率ｇｍは、「０．２５」、「０．５」、「１」、「２」、「４」および「８」の６値をとり得るようにしてもよい。この場合、図４に示す回路において、適切な容量を有するコンデンサおよびスイッチを適宜追加で設ければよい。

図９は、制御部３ｍ３の内部構成の一例を示す回路図である。この制御部３ｍ３は図４に示す増幅部３ｍ１用の制御信号Ｓ０，Ｓ１を生成するものである。制御部３ｍ３は、インバータ５１と、クリア付きＤフリップフロップ（Ｄ−ＦＦ）５２，５３とを有する。

インバータ５１は、図２の比較部３ｍ２から出力される信号ＣＭＰｏｕｔを反転して、信号／ＣＭＰｏｕｔを生成する。ここで、信号ＣＭＰｏｕｔは比較結果を示す信号であり、Ｖｏ＞Ｖｒｅｆである場合にはハイに設定され、Ｖｏ≦Ｖｒｅｆである場合にはロウに設定されるものとする。

Ｄ−ＦＦ５２は、Ｄ端子に信号／ＣＭＰｏｕｔが入力され、クロック端子ＣＫに信号Ｔ０が入力され、クリア端子ＣＬにクリア信号ＣＬＲが入力される。そして、Ｑ端子から制御信号Ｓ０を出力する。

Ｄ−ＦＦ５３は、Ｄ端子に信号／ＣＭＰｏｕｔが入力され、クロック端子ＣＫに信号Ｔ１が入力され、クリア端子ＣＬにクリア信号ＣＬＲが入力される。そして、Ｑ端子から制御信号Ｓ１を出力する。

図１０は、制御部３ｍ３における各信号のタイミング図である。図１０（ａ）は、画素電圧Ｖｐｍが十分に大きいために増幅率ｇｍが「０．５」に設定される場合のタイミング図であり、図６と対応している。図１０（ｂ）は、画素電圧Ｖｐｍが中程度であるために増幅率ｇｍが「１」に設定される場合のタイミング図であり、図７と対応している。図１０（ｃ）は、画素電圧Ｖｐｍが十分に小さいために増幅率ｇｍが「２」に設定される場合のタイミング図であり、図８と対応している。

なお、同図においてコンパレータクロックＣＬＫ＿Ｃの立ち上がりに同期して、比較部３ｍ２が比較を行い、信号ＣＭＰｏｕｔが更新されるものとする。

時刻ｔ０において、クリア信号ＣＬＲの立ち上がりに同期して、Ｄ−ＦＦ５１，５２は制御信号Ｓ０、Ｓ１をともにロウに設定する。また、初期化信号Ｓｉｎｉｔがハイに設定される。これにより、図５（ｂ）に示す初期化が行われる。

続いて、時刻ｔ１０において、初期化信号Ｓｉｎｉｔがロウに設定される。これにより、増幅部３ｍ１は、図６（ｂ）に示す増幅率ｇｍ＝「０．５」の状態となる。以下、図１０（ａ）、（ｂ）、（ｃ）の各ケースに分けて説明する。

まず、図１０（ａ）の画素電圧Ｖｐｍが十分に大きい場合について説明する。
増幅率ｇｍ＝「０．５」の状態で、時刻ｔ１１におけるコンパレータクロックＣＬＫ＿Ｃの立ち上がりに同期して、比較部３ｍ２は信号ＣＭＰｏｕｔを更新する。図１０（ａ）では画素電圧Ｖｐｍが十分に大きいことを想定しており、Ｖｏ＞Ｖｒｅｆが満たされるものとする。よって、時刻ｔ１１で信号ＣＭＰｏｕｔはハイに設定される。したがって、信号／ＣＭＰｏｕｔはロウに設定される。

その後、時刻ｔ２０で信号Ｔ０が立ち上がる。このとき、信号／ＣＭＰｏｕｔがロウであるため、Ｄ−ＦＦ５１がＱ端子から出力する制御信号Ｓ０はロウのままである。よって、増幅部３ｍ１は、図６（ｂ）に示す増幅率ｇｍ＝「０．５」の状態のままである。

さらに時刻ｔ２１におけるコンパレータクロックＣＬＫ＿Ｃの立ち上がりに同期して、比較部３ｍ２は信号ＣＭＰｏｕｔを更新する。図１０（ａ）では、やはりＶｏ＞Ｖｒｅｆが満たされるものとする。よって、時刻ｔ２１で信号ＣＭＰｏｕｔはハイに設定される。したがって、信号／ＣＭＰｏｕｔはロウに設定される。

その後、時刻ｔ３０で信号Ｔ１が立ち上がる。このとき、信号／ＣＭＰｏｕｔがロウであるためＤ−ＦＦ５２がＱ端子から出力する制御信号Ｓ１はロウのままである。よって、増幅部３ｍ１は、図６（ｂ）に示す増幅率ｇｍ＝「０．５」の状態のままである。

このように、最終的に制御信号Ｓ０，Ｓ１がともにロウとなり、増幅部３ｍ１の増幅率ｇｍは「０．５」に確定する。

続いて、図１０（ｂ）の画素電圧Ｖｐｍが中程度である場合について説明する。
増幅率ｇｍ＝「０．５」の状態で、時刻ｔ１１におけるコンパレータクロックＣＬＫ＿Ｃの立ち上がりに同期して、比較部３ｍ２は信号ＣＭＰｏｕｔを更新する。図１０（ｂ）では画素電圧Ｖｐｍが中程度であることを想定しており、増幅率ｇｍが０．５の場合にはＶｏ≦Ｖｒｅｆが満たされるものとする。よって、時刻ｔ１１で信号ＣＭＰｏｕｔはロウに設定される。したがって、信号／ＣＭＰｏｕｔはハイに設定される。

その後、時刻ｔ２０で信号Ｔ０が立ち上がる。このとき、信号／ＣＭＰｏｕｔがハイであるため、Ｄ−ＦＦ５１がＱ端子から出力する制御信号Ｓ０はハイに設定される。よって、増幅部３ｍ１は、図７（ｂ）に示す増幅率ｇｍ＝「１」の状態となる。

さらに時刻ｔ２１におけるコンパレータクロックＣＬＫ＿Ｃの立ち上がりに同期して、比較部３ｍ２は信号ＣＭＰｏｕｔを更新する。増幅率ｇｍが「１」の場合にはＶｏ＞Ｖｒｅｆが満たされるものとする。よって、時刻ｔ２１で信号ＣＭＰｏｕｔはハイに設定される。したがって、信号／ＣＭＰｏｕｔはロウに設定される。

その後、時刻ｔ３０で信号Ｔ１が立ち上がる。このとき、信号／ＣＭＰｏｕｔがロウであるためＤ−ＦＦ５２がＱ端子から出力する制御信号Ｓ１はロウのままである。よって、増幅部３ｍ１は、図７（ｂ）に示す増幅率ｇｍ＝「１」の状態のままである。

このように、最終的に制御信号Ｓ０がハイ、制御信号Ｓ１がロウとなり、増幅部３ｍ１の増幅率ｇｍは「１」に確定する。

続いて、図１０（ｃ）の画素電圧Ｖｐｍが十分に小さい場合について説明する。
増幅率ｇｍ＝「０．５」の状態で、時刻ｔ１１におけるコンパレータクロックＣＬＫ＿Ｃの立ち上がりに同期して、比較部３ｍ２は信号ＣＭＰｏｕｔを更新する。図１０（ｃ）では画素電圧Ｖｐｍが十分に小さいことを想定しており、Ｖｏ≦Ｖｒｅｆが満たされるものとする。よって、時刻ｔ１１で信号ＣＭＰｏｕｔはロウに設定される。したがって、信号／ＣＭＰｏｕｔはハイに設定される。

その後、時刻ｔ２０で信号Ｔ０が立ち上がる。このとき、信号／ＣＭＰｏｕｔがハイであるため、Ｄ−ＦＦ５１がＱ端子から出力する制御信号Ｓ０はハイに設定される。よって、増幅部３ｍ１は、図７（ｂ）に示す増幅率ｇｍ＝「１」の状態となる。

さらに時刻ｔ２１において、コンパレータクロックＣＬＫ＿Ｃの立ち上がりに同期して、比較部３ｍ２は信号ＣＭＰｏｕｔを更新する。やはりＶｏ≦Ｖｒｅｆが満たされるため、時刻ｔ２１で信号ＣＭＰｏｕｔはロウに設定される。したがって、信号／ＣＭＰｏｕｔはハイに設定される。

その後、時刻ｔ３０で信号Ｔ１が立ち上がる。このとき、信号／ＣＭＰｏｕｔがハイであるためＤ−ＦＦ５２がＱ端子から出力する制御信号Ｓ１がハイに設定される。よって、増幅部３ｍ１は、図８（ｂ）に示す増幅率ｇｍ＝「２」の状態となる。

このように、最終的に制御信号Ｓ０，Ｓ１がともにハイとなり、増幅部３ｍ１は増幅率の増幅率ｇｍは「２」に確定する。

以上説明したように、図４に示す増幅部３ｍ１および図９に示す制御部３ｍ３により、画素電圧Ｖｐｍに適用される増幅率ｇｍを適切に設定できる。なお、図４は可変容量型の増幅回路を例示しているが、可変抵抗型など種々の増幅回路を適用できる。また、図９ではハードウェアにより制御信号Ｓ０，Ｓ１が生成される例を示したが、ソフトウェア処理により制御信号Ｓ０，Ｓ１が生成されてもよい。

図１１は、ＡＤ変換部３ｍ４の内部構成の一例を示すブロック図である。図１１（ａ）は逐次比較（Successive Approximation Resistor、ＳＡＲ）型のＡＤ変換を行うものである。同図に示すように、ＡＤ変換部３ｍ４は、比較部６１と、ＳＡＲ論理回路６２と、容量ＤＡ変換部６３とを有する。

比較部６１は、増幅部３ｍ１からの出力電圧Ｖｏと、容量ＤＡ変換部６３が出力する閾値電圧Ｖｔｈとを比較する。ＳＡＲ論理回路６２は、比較部６１による比較結果に応じた信号を容量ＤＡ変換部６３に出力する。容量ＤＡ変換部６３は、ＳＡＲ論理回路６２からの信号に基づいて、比較部６１の閾値電圧Ｖｔｈを生成する。比較部６１が出力電圧Ｖｏと閾値電圧Ｖｔｈとの比較を逐次的に繰り返すことにより、ＳＡＲ論理回路６２から複数ビットのデジタル値Ｖｄｍが出力される。

ここで、図１１（ａ）のＡＤ変換部３ｍ４内に比較部６１が設けられる。また、図２に示すように、カラム処理部３ｍ内に比較部３ｍ２が設けられる。比較部３ｍ２は増幅部３ｍ１の増幅率ｇｍを制御するために用いられる。比較部６１は増幅率ｇｍが確定した後のＡＤ変換に用いられる。よって、比較部３ｍ２と比較部６１とが同時に動作することはない。

そこで、比較部６１を省略し、比較部３ｍ２を用いてＡＤ変換することもできる。その場合のＡＤ変換部３ｍ４’の構成例を図１１（ｂ）に示している。ＡＤ変換部３ｍ４’はＳＡＲ論理回路６２および容量ＤＡ変換部６３を有し、比較部３ｍ２を用いてＡＤ変換を行う。なお図示していないが、比較部３ｍ２は、増幅部３ｍ１の増幅率ｇｍを制御する際には基準電圧Ｖｒｅｆが入力され、ＡＤ変換を行う際には容量ＤＡ変換部６３からの閾値電圧Ｖｔｈが入力される。

このように比較部３ｍ２を増幅率ｇｍの制御とＡＤ変換とに共用することで、カラム処理部３ｍ全体の回路規模を削減できる。

なお、ＡＤ変換部３ｍ４は、逐次比較型の他、パイプライン型、フラッシュ型、シングルスロープ型など、各種のＡＤコンバータを適用可能である。

ところで、上述のように増幅率ｇが画素２ごとに設定されるため、ある画素２と、別の画素２（例えば隣のカラムに属する隣接画素２）とでは増幅率ｇが異なることもある。例えば、ある画素２からの画素電圧Ｖｐに適用される増幅率ｇは「０．５」であるが、別の画素２からの画素電圧Ｖｐに適用される増幅率ｇは「２」である、ということもある。すなわち、画素２ごとに画素電圧Ｖｐに比例するデジタル値Ｖｄが得られるが、その比例係数が画素２間で異なることもある。そこで、デジタル信号処理部４を設けて増幅率ｇに応じた調整を行って画素２間の増幅率ｇの違いをキャンセルし、比例係数を統一する。

図１２は、デジタル信号処理部４の内部構成の一例を示す図である。デジタル信号処理部４は、パラレル−シリアル変換部４１（Ｐａｒａ−Ｓｅｒｉ）と、演算部４２と、ＳＲＡＭ４３と、補正係数算出部４４とを有する。

パラレル−シリアル変換部４１は、カラム処理部３１〜３ｎ内のＡＤ変換部３１４〜３ｎ４から入力されるデジタル値Ｖｄ１〜Ｖｄｎを、１つずつ順繰りに演算部４２および補正係数算出部４４に供給する。

演算部４２は、デジタル値Ｖｄｍを増幅部３ｍ１で適用された増幅率ｇｍで除算した値を、デジタル値Ｖｄｏｕｔとして出力する。より具体的には、増幅部３ｍ１で適用された増幅率ｇｍの逆数を補正係数ｋｍとし、演算部４２は補正係数ｋｍをデジタル値Ｖｄｍに乗じる。なお、特に図示していないが、増幅部３１１〜３ｎ１で適用された各増幅率ｇ１〜ｇｎも、カラム処理部３１〜３ｎのそれぞれから演算部４２に供給される。

例えば、増幅部３ｍ１で画素電圧Ｖｐｍに適用された増幅率ｇｍが「２」であった場合、演算部４２はデジタル値Ｖｄｍに補正係数ｋｍ＝ａ／２（ａは一定値）を乗じる。一方、増幅部３ｍ’１（ｍ’＝１〜ｎかつｍ’≠ｍ）で画素電圧Ｖｐｍ’に適用された増幅率ｇｍ’が「０．５」であった場合、演算部４２はデジタル値Ｖｄｍ’に補正係数ｋｍ’＝２ａを乗じる。これにより、画素２の比例係数を一定値ａに統一できる。

ところで、増幅部３ｍ１がアナログ回路である場合など、必ずしも厳密に増幅率ｇｍを制御できるとは限らない。例えば、増幅率ｇｍを「２」に設定しても、実際に適用される増幅率ｇｍは「１．９」となることもあり得る。また、増幅部間で増幅率ｇがばらつくこともある。例えば、増幅率ｇを「２」倍に設定した場合、増幅部３ｍ１で適用される増幅率ｇｍが厳密に「２」となっても、増幅部３ｍ’１で適用される増幅率ｇｍ’が「１．９」となることもあり得る。

よって、ＳＲＡＭ４３および補正係数算出部４４を設け、増幅部３ごとおよび設定される増幅率ｇごとに、補正係数ｋを設定するのが望ましい。

図１３は、ＳＲＡＭ４３に記憶される補正係数ｋの一例を示す図である。ＳＲＡＭ４３には、カラム処理部３１〜３ｎ内の各増幅部３１１〜３ｎ１に設定された増幅率ｇ１〜ｇｎごとの補正係数ｋ１〜ｋｎが予め記憶されている。同図では、増幅部３ｍ１に設定された増幅率ｇｍが「ｐ」である場合の補正係数をｋｍ（ｘｐ）と表記している。例えば、増幅部３１１に設定された増幅率ｇ１が「２」であるときの補正係数はｋ１（ｘ２）である。演算部４２は補正係数ｋｍを読み出してデジタル値Ｖｄｍに乗じる。

各補正係数ｋは、画素電圧Ｖｐの読み出し前に、前もって以下のようにして補正係数算出部４４により算出される。

まずは、増幅部３１１〜３ｎ１間のばらつきを補償すべく、補正係数算出部４４は増幅率ｇ１〜ｇｎが最大の「２」に設定された場合の各補正係数ｋ１（ｘ２）〜ｋｎ（ｘ２）を算出する。

図１４は、設定された増幅率ｇが「２」である場合の補正係数ｋの算出法を説明する図である。同図の実線は、画素電圧Ｖｐが所定の基準電圧Ｖｐ０であり、「２」に設定された増幅率ｇが適用された場合のデジタル値Ｖｄの期待値が、Ｄｅｘｐ（ｘ２）であることを示している。

同図の破線で示すように、カラム処理部３１内の増幅部３１１において、「２」に設定された増幅率ｇ１が基準電圧Ｖｐ０に適用された場合のデジタル値Ｖｄ１が、実際にはＤ１（ｘ２）であったとする。この場合、補正係数算出部４４は補正係数ｋ１（ｘ２）をＤｅｘｐ（ｘ２）／Ｄ１（ｘ２）に設定し、ＳＲＡＭ４３に書き込む。

また、同図の点線で示すように、カラム処理部３２内の増幅部３２１において、「２」に設定された増幅率ｇ２が基準電圧Ｖｐ０に適用された場合のデジタル値Ｖｄ２が、実際にはＤ２（ｘ２）であったとする。この場合、補正係数算出部４４は補正係数ｋ２（ｘ２）をＤｅｘｐ（ｘ２）／Ｄ２（ｘ２）に設定し、ＳＲＡＭ４３に書き込む。

他の補正係数ｋ３（ｘ２）〜ｋｎ（ｘ２）についても同様である。以上により、全増幅部３１１〜３ｎ１について、増幅率ｇ１〜ｇｎが「２」に設定されたときの補正係数ｋ１（ｘ２）〜ｋｎ（ｘ２）が算出される。

このように、ある期待値Ｄｅｘｐ（ｘ２）を基準として補正係数ｋ１（ｘ２）〜ｋｎ（ｘ２）を定める。そして、演算部４２が増幅部３１１〜３１ｎごとに設定された補正係数ｋを用いる。画素電圧Ｖｐとデジタル値Ｖｄは比例するため、画素電圧Ｖｐが基準電圧Ｖｐ０と異なる場合であっても、このような補正係数ｋを用いることで、「２」に設定された増幅率ｇが適用された場合の増幅部間３１１〜３１ｎ間のばらつきを補償できる。

続いて、補正係数算出部４４は、設定された増幅率ｇが「２」である場合の補正係数を基準として、増幅部３１１〜３１ｎのそれぞれについて、増幅率ｇごとの補正係数ｋを算出する。

図１５は、増幅率ｇごとの補正係数ｋの算出法を説明する図である。同図の破線で示すように、増幅部３１１において、「１」に設定された増幅率ｇ１が基準電圧Ｖｐ０に適用された場合のデジタル値Ｖｄ１が、Ｄ１（ｘ１）であったとする。この場合、補正係数算出部４４は補正係数ｋ１（ｘ１）を下記（７）のように設定し、ＳＲＡＭ４３に書き込む。
ｋ１（ｘ１）＝Ｄ１（ｘ２）／Ｄ１（ｘ１）＊ｋ１（ｘ２）
（＝Ｄｅｘｐ（ｘ２）／Ｄ１（ｘ１）） ・・・（７）

また、同図の点線で示すように、増幅部３１１において、「０．５」に設定された増幅率ｇ１が基準電圧Ｖｐ０に適用された場合のデジタル値Ｖｄ１が、Ｄ１（ｘ０．５）であったとする。この場合、補正係数算出部４４は補正係数ｋ１（ｘ０．５）を下記（８）のように設定し、ＳＲＡＭ４３に書き込む。
ｋ１（ｘ０．５）＝Ｄ１（ｘ２）／Ｄ１（ｘ０．５）＊ｋ１（ｘ２）
（＝Ｄｅｘｐ（ｘ２）／Ｄ１（ｘ０．５）） ・・・（８）

他の増幅部３２１〜３ｎ１についても、同様に補正係数ｋが設定される。

以上のようにして、増幅部３１１〜３１ｎごとおよび設定される増幅率ｇ１〜ｇｎごとに補正係数ｋを設定することで、精度よく画素電圧Ｖｐに比例したデジタル値Ｖｄｏｕｔが得られる。

なお、デジタル信号処理部４において、ＣＤＳ（Correlated Double Sampling）処理を行ってもよい。ＣＤＳ処理とは、画素２に光が当たらない場合に画素２から出力されるリセット電圧Ｖｒｓｔに基づいて、画素電圧Ｖｐｍを補正する処理である。

図１６は、ＣＤＳ処理を行うデジタル信号処理部４’の概略構成を示すブロック図である。デジタル信号処理部４’は、図１２のデジタル信号処理部４の各部に加え、補正係数算出部４５と、ＳＲＡＭ４６と、ＣＤＳ補正部４７とを有する。

ＣＤＳ処理を行うためには、予め画素２に光が当たらない場合に画素２から出力されるリセット電圧Ｖｒｓｔを把握しておく必要がある。そこで、カラム処理部３ｍによりリセット電圧Ｖｒｓｔをデジタル値Ｖｄｍに変換し、パラレル−シリアル変換部４１を介してデジタル値Ｖｄｍを補正係数算出部４５に供給する。補正係数算出部４５は変換されたデジタル値Ｖｄに基づいてＣＤＳ処理用の補正係数を算出し、ＳＲＡＭ４６に書き込む。ＣＤＳ補正部４７はＳＲＡＭ４６から補正係数を読み出し、この補正係数を用いて画素電圧Ｖｐｍに基づくデジタル値Ｖｄを補正する。

ここで、リセット電圧Ｖｒｓｔは十分に小さい。よって、カラム処理部３ｍの増幅部３ｍ１の増幅率ｇｍは最大値に設定しておけばよく、図３に示すようにして増幅率ｇｍを制御する必要はない。

以上説明したように、第１の実施形態では、出力電圧Ｖｏが飽和しない限界まで増幅率ｇｍを高くする。そのため、迅速に適切な増幅率を設定できる。

（第２の実施形態）
上述した第１の実施形態は、増幅部３ｍ１が増幅率ｇｍを乗じることで、画素電圧Ｖｐｍを増幅するものであった。これに対し、以下に説明する第２の実施形態では、積分部が画素電圧Ｖｐを積分することで、画素電圧Ｖｐを増幅するものである。以下、第１の実施形態との相違点を中心に説明する。

図１７は、第２の実施形態に係るカラム処理部３ｍ’の内部構成の一例を示すブロック図である。図２との相違点として、カラム処理部３ｍ’はサンプルホールド部３ｍ５（Ｓ／Ｈ）および積分部３ｍ６（ＩＮＴＧ）を有する。これらは図２の増幅部３ｍ１に代わるものである。

サンプルホールド部３ｍ５は画素電圧Ｖｐｍをサンプルし、一時的に保持する。そして、制御部３ｍ３からの制御に応じて、保持している画素電圧Ｖｐｍを積分部３ｍ６に出力する。

積分部３ｍ６は、サンプルホールド部３ｍ５から画素電圧Ｖｐｍが出力されると、画素電圧Ｖｐｍを積分して出力電圧Ｖｏを生成する。本実施形態では、積分部３ｍ６が画素電圧Ｖｐｍを１または複数回積分する。すなわち、積分回数と画素電圧Ｖｐｍとの積が出力電圧Ｖｏとなる。言い換えると、本実施形態における積分回数は、第１の実施形態における増幅率と等価である。

制御部３ｍ３は、比較部３ｍ２による比較結果に基づき、積分部３ｍ６の積分回数を制御する。より具体的には、さらに画素電圧Ｖｐｍを積分しても出力電圧Ｖｏが飽和しない場合には、積分部３ｍ６がさらに積分を行うよう、制御部３ｍ３はサンプルホールド部３ｍ５および積分部３ｍ６を制御する。一方、さらに画素電圧Ｖｐｍを積分すると出力電圧Ｖｏが飽和する場合、積分部３ｍ６がさらなる積分を行わないよう、制御部３ｍ３はサンプルホールド部３ｍ５および積分部３ｍ６を制御する。

図１８は、制御部３ｍ３の処理動作の一例を示すフローチャートである。このフローチャートに示す処理により画素電圧Ｖｐｍを適切に増幅でき、第１の実施形態と同様の出力電圧Ｖｏが得られることを示す。なお、本例でも、参照電圧Ｖｒｅｆは最大電圧値Ｖｏｍａｘの１／２に設定されている。

初めに、制御部３ｍ３は、積分器３ｍ６が１回だけ画素電圧Ｖｐｍを積分するよう、サンプルホールド部３ｍ５および積分部３ｍ６を制御する。これによりＶｏ＝Ｖｐｍとなる。また、制御部３ｍ３は積分回数を制御するためのパラメータｐを０に初期化する（ステップＳ１１）。

そして、出力電圧Ｖｏが基準電圧Ｖｒｅｆ（＝Ｖｏｍａｘ／２）以下である場合（ステップＳ１２のＮＯ）、制御部３ｍ３は、積分器３ｍ６がさらに２^ｐ回だけ画素電圧Ｖｐｍを積分するよう、サンプルホールド部３ｍ５および積分部３ｍ６を制御する。そして、制御部３ｍ３はパラメータｐを１だけインクリメントする（ステップＳ１３）。

例えば、ｐ＝０（このときＶｏ＝Ｖｐｍ）の場合、積分部３ｍ６は２^０＝１回だけ画素電圧Ｖｐｍを積分する。その結果、Ｖｏ＝２Ｖｐｍとなり、出力電圧Ｖｏは積分前の２倍になる。また、ｐ＝１となる。

また、ｐ＝１（このときＶｏ＝２Ｖｐｍ）の場合、積分部３ｍ６は２^１＝２回だけ画素電圧Ｖｐｍを積分する。その結果、Ｖｏ＝４Ｖｐｍとなり、出力電圧Ｖｏは積分前の２倍になる。また、ｐ＝２となる。

さらに、ｐ＝２（このときＶｏ＝４Ｖｐｍ）の場合、積分部３ｍ６は２^２＝４回だけ画素電圧Ｖｐｍを積分する。その結果、Ｖｏ＝８Ｖｐｍとなり、出力電圧Ｖｏは積分前の２倍になる。

このように、ステップＳ１３の積分処理を１度行う度に、出力電圧Ｖｏは積分前の２倍になる。これは、第１の実施形態において増幅率ｇｍを２倍にすること（図３のステップＳ３）と等価である。

出力電圧Ｖｏが基準電圧Ｖｒｅｆより大きくなると（ステップＳ１２のＹＥＳ）、制御部３ｍ３はサンプルホールド部３ｍ５および積分部３ｍ６による積分処理を停止させる。

より一般的には、基準電圧Ｖｒｅｆを最大電圧値Ｖｏｍａｘの１／ｑ（ｑは任意の正の数）に設定する。そして、ステップＳ１３では、出力電圧Ｖｏが現在の出力電圧Ｖｏのｑ倍になるよう、制御部３ｍ３の制御によって、積分部３ｍ６は１または複数回の積分処理を行う。

以上説明したように、第２の実施形態では積分部３ｍ６を設け、積分回数を調整することで、適切に画素電圧Ｖｐｍを増幅できる。出力電圧Ｖｏが飽和しない限界まで積分を繰り返すため、迅速に適切な積分回数（言い換えると、増幅率）を設定できる。

なお、上述した各実施形態における各部の構成は種々の変形例が考えられる。例えば、図２ではカラム処理部３ｍ内にＡＤ変換部３ｍ４が設けられる例を示した。しかしながら、ＡＤ変換部はデジタル信号処理部４内に設けられてもよい。この場合、図１２のパラレル−シリアル変換部４１の後段にＡＤ変換部を設ければよい。

また、図１では、１カラムにつき１つのカラム処理部が設けられる例を示した。しかしながら、複数のカラムにつき１つのカラム処理部が設けられてもよい。この場合、図２のカラム処理部３ｍにおいて、増幅部３ｍ１の前段にマルチプレキサを設け、カラム処理部３ｍは複数の画素電圧Ｖｐを時分割で処理すればよい。

（第３の実施形態）
第３の実施形態は、増幅部３ｍ１の回路構成および増幅率ｇｍの設定方法において、第１の実施形態と異なる。以下、第１の実施形態との相違点を中心に説明する。

まず、第１の実施形態の図４の増幅部３ｍ１では、理想的な増幅回路と比較してノイズが大きくなることについて説明する。ここでは、説明の便宜上、図４の例よりもコンデンサの数を増やして増幅率ｇｍを「４」に設定した場合について説明する。

図１９（ａ）は、増幅率ｇｍが「４」である理想的な増幅回路の回路図であり、図１９（ｂ）は、第１の実施形態に基づく増幅率ｇｍが「４」である増幅部３ｍ１の等価回路図である。図１９（ｃ）は、図１９（ａ），（ｂ）の回路の出力電圧Ｖｏのノイズを示す図である。

図１９（ａ）に示す理想的な増幅回路の帰還係数βは１／５である。一方、図１９（ｂ）に示す第１の実施形態に基づく増幅部３ｍ１の帰還係数βは１／１２である。この理由は、一端にコモン電圧Ｖｃｍが供給され、他端がオペアンプＯＡの反転入力端子に接続された、容量７Ｃのコンデンサが存在するためである。この容量７Ｃのコンデンサは、最初に増幅率ｇｍが「０．５」の時に帰還に用いられたコンデンサである。

このように、第１の実施形態の増幅部３ｍ１の帰還係数βは、理想的な増幅回路の帰還係数βより小さい。従って、図１９（ｃ）に示すように、図１９（ｂ）の回路のノイズは、図１９（ａ）の回路のノイズより大きくなる。なお、図１９（ｃ）では、ある周波数におけるノイズの値は、その周波数以下のノイズを積分した値を示している。

そこで第３の実施形態では、以下の構成を採用して増幅部のノイズを低減する。

図２０は、第３の実施形態に係る増幅部３ｍ１Ａの内部構成の一例を示す回路図である。図２０では、図４と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。なお、図２０では、図４の例よりもコンデンサの数を増やして増幅率ｇｍが「０．５」、「１」、「２」及び「４」の４値をとり得る一例を示している。

増幅部３ｍ１Ａは、図４の構成に加え、コンデンサ（フローティング用コンデンサ）Ｃ０と、スイッチＳＷ０１と、スイッチＳＷ０２と、スイッチ（第２リセットスイッチ）ＳＷ０３と、を更に備える。また、コンデンサＣｉｎの容量は４Ｃである。

コンデンサＣ０の容量は４Ｃである。コンデンサＣ０の一端は、オペアンプＯＡの反転入力端子に接続され、他端はスイッチＳＷ０１，ＳＷ０２の一端に接続される。スイッチＳＷ０１の他端にはコモン電圧Ｖｃｍが供給される。スイッチＳＷ０２の他端はオペアンプＯＡの出力端子に接続される。制御部３ｍ３からの信号Ｃ０ＤＥＮが１の時に、スイッチＳＷ０１，ＳＷ０２はオフになる。信号Ｃ０ＤＥＮが０の時に、スイッチＳＷ０１，ＳＷ０２の何れかがオンになる。

スイッチＳＷ０３は、コンデンサＣ０の両端間に接続される。スイッチＳＷ０３は、初期化フェーズの時にオンになり、初期化フェーズ以外ではオフになる。

コンデンサＣ１，Ｃ２とコンデンサＣ０の容量は、互いに異なる。

第１の実施形態と異なり、制御部３ｍ３は、最初に増幅率ｇｍを最小の増幅率「０．５」より１段階高い増幅率「１」に設定し、その後、増幅部３ｍ１Ａからの出力電圧（出力値）Ｖｏが飽和している可能性がある場合に、増幅率ｇｍを現在の増幅率より１段階低くし、増幅率ｇｍを現在の増幅率より１段階高くしても増幅部３ｍ１Ａからの出力値が飽和しない場合に限って、増幅率ｇｍを現在の増幅率より１段階高くする。このような制御により、画素電圧Ｖｐが最大に近い場合には最初の増幅率「１」の時に飽和する可能性はあるが、増幅率ｇｍを高くする場合には、第１の実施形態と同様に出力電圧Ｖｏが飽和しない限界まで増幅率ｇｍを高くする。そのため、迅速に適切な増幅率を設定できる。

また、最初に増幅率ｇｍを「１」に設定することにより、後述するように、第１の実施形態よりもノイズを低減できる。

制御部３ｍ３は、最初に増幅率ｇｍを最小の増幅率「０．５」より２段階以上高い増幅率に設定してもよい。

次に、増幅部３ｍ１Ａの動作をより詳しく説明する。

（１）初期化フェーズ
図２１（ａ）は、初期化フェーズでの増幅部３ｍ１Ａの動作を示している。同図に示すように、制御部３ｍ３は、初期化フェーズでは、スイッチＳＷ０３，ＳＷ１，ＳＷ３，ＳＷ５をオンさせ、スイッチＳＷ０１，ＳＷ０２，ＳＷ２，ＳＷ４をオフさせる。初期化フェーズでは、画素２に光が照射されず画素２からリセット電圧Ｖｒｓｔが出力される。

つまり、制御部３ｍ３は、コンデンサＣ０の両端を短絡して、コンデンサＣ１，Ｃ２の他端をコモン電圧Ｖｃｍに接続する。コンデンサＣ０の両端が短絡される点が第１の実施形態と異なる。

これにより、コンデンサＣ０〜Ｃ３に蓄積される電荷が０に初期化される。

（２）ｇｍ＝「１」
図２１（ｂ）は、図２１（ａ）に引き続く増幅部３ｍ１Ａの動作を説明する図である。増幅率ｇｍは、「１」である。

図２１（ｂ）に示すように、制御部３ｍ３は、初期化フェーズの後、スイッチＳＷ０３，ＳＷ１，ＳＷ３，ＳＷ５をオフさせ、スイッチＳＷ２，ＳＷ４をオンさせる。スイッチＳＷ０１，ＳＷ０２は、オフのままである。

つまり、制御部３ｍ３は、最初に、コンデンサＣ０の他端をフローティングにして、コンデンサＣ１，Ｃ２の他端をオペアンプＯＡの出力端子に接続する。これにより、制御部３ｍ３は、図７と同様に、増幅率ｇｍを最小の増幅率より１段階高い増幅率「１」に設定する。

このときの出力電圧Ｖｏが基準電圧Ｖｒｅｆと比較される。出力電圧Ｖｏが基準電圧Ｖｒｅｆ（Ｖｏｍａｘ／２）より大きい場合、制御部３ｍ３は増幅率ｇｍを「０．５」に設定する（（３）、図２２（ａ））。一方、出力電圧Ｖｏが基準電圧Ｖｒｅｆ以下である場合、増幅率を「２」に設定する（（５）、図２３（ａ））。

（３）ｇｍ＝「０．５」
図２２（ａ）は、図２１（ｂ）に引き続く増幅部３ｍ１Ａの動作を説明する図である。増幅率ｇｍは、「０．５」である。

図２２（ａ）に示すように、制御部３ｍ３は、スイッチＳＷ０２をオンさせる。他のスイッチは、図２１（ｂ）と同じ状態のままである。これにより、図６と同様に、増幅率ｇｍは「０．５」に設定される。

つまり、制御部３ｍ３は、増幅率ｇｍを低くする場合、コンデンサＣ０の他端をオペアンプＯＡの出力端子に接続する。

このときの出力電圧Ｖｏが基準電圧Ｖｒｅｆと比較される。出力電圧Ｖｏが基準電圧Ｖｒｅｆより大きい場合、制御部３ｍ３は増幅率ｇｍを「０．５」のまま確定する（（４）、図２２（ｂ））。一方、出力電圧Ｖｏが基準電圧Ｖｒｅｆ以下である場合、増幅率を「１」に設定する（（７）、図２４（ａ））。

（４）ｇｍ＝「０．５」に確定
図２２（ｂ）は、図２２（ａ）に引き続く増幅部３ｍ１Ａの動作を説明する図である。増幅率ｇｍは、「０．５」である。従って、各スイッチの状態は、図２２（ａ）と同じである。

（５）ｇｍ＝「２」
図２３（ａ）は、図２１（ｂ）に引き続く増幅部３ｍ１Ａの動作を説明する図である。増幅率ｇｍは、「２」である。

図２３（ａ）に示すように、制御部３ｍ３は、スイッチＳＷ１をオンさせ、スイッチＳＷ２をオフさせる。他のスイッチは、図２１（ｂ）と同じ状態のままである。これにより、図８と同様に、増幅率ｇｍは「２」に設定される。

つまり、制御部３ｍ３は、増幅率ｇｍを高くする場合、何れかのコンデンサＣ１，Ｃ２、ここではコンデンサＣ１の他端をオペアンプＯＡの出力端子から切り離してコモン電圧Ｖｃｍに接続する。

このように、コンデンサＣ０の他端をフロ−ティングにして、増幅率ｇｍを「２」に設定できる。これに対して、第１の実施形態では、コンデンサＣ０の他端もコモン電圧Ｖｃｍに接続して、増幅率「２」に設定する。従って、本実施形態では、第１の実施形態と比較して、帰還係数βを大きくできるため、ノイズを低減できる。

このときの出力電圧Ｖｏが基準電圧Ｖｒｅｆと比較される。出力電圧Ｖｏが基準電圧Ｖｒｅｆより大きい場合、制御部３ｍ３は増幅率ｇｍを「２」のまま確定する（（６）、図２３（ｂ））。一方、出力電圧Ｖｏが基準電圧Ｖｒｅｆ以下である場合、増幅率を「４」に設定する（（８）、図２４（ｂ））。

（６）ｇｍ＝「２」に確定
図２３（ｂ）は、図２３（ａ）に引き続く増幅部３ｍ１Ａの動作を説明する図である。増幅率ｇｍは、「２」である。従って、各スイッチの状態は、図２３（ａ）と同じである。

（７）ｇｍ＝「１」に確定
図２４（ａ）は、図２２（ａ）に引き続く増幅部３ｍ１Ａの動作を説明する図である。増幅率ｇｍは、「１」である。

図２４（ａ）に示すように、制御部３ｍ３は、スイッチＳＷ０１をオンさせ、スイッチＳＷ０２をオフさせる。他のスイッチは、図２２（ａ）と同じ状態のままである。これにより、図２１（ｂ）と同様に、増幅率ｇｍは「１」に設定される。ただし、図２１（ｂ）ではコンデンサＣ０の他端はフローティングであったが、図２４（ａ）ではコンデンサＣ０の他端はコモン電圧Ｖｃｍに接続されている。その理由は、図２２（ａ）の状態でコンデンサＣ０の他端がオペアンプＯＡの出力端子に接続されたためである。

（８）ｇｍ＝「４」に確定
図２４（ｂ）は、図２３（ａ）に引き続く増幅部３ｍ１Ａの動作を説明する図である。増幅率ｇｍは、「４」である。

図２４（ｂ）に示すように、制御部３ｍ３は、スイッチＳＷ３をオンさせ、スイッチＳＷ４をオフさせる。他のスイッチは、図２３（ａ）と同じ状態のままである。これにより、増幅率ｇｍは「４」に設定される。このように、コンデンサＣ０の他端をフロ−ティングにして、増幅率ｇｍを「４」に設定できる。

以上の動作を、フローチャートを参照して説明する。

図２５は、制御部３ｍ３の処理動作の一例を示すフローチャートである。このフローチャートは、増幅率ｇｍを４段階に切り替える場合のみでなく、任意の段階に切り替える場合に適用できる。

上述のように、初期設定として、制御部３ｍ３は、信号Ｃ０ＤＥＮを１に設定して増幅率ｇｍを「１」に設定する（ステップＳ１１、図２１（ｂ））。

増幅部３ｍ１Ａからの出力電圧Ｖｏが基準電圧Ｖｒｅｆ（＝Ｖｏｍａｘ／２）以下である場合（ステップＳ１２のＹＥＳ）、現在の増幅率ｇｍの２倍の増幅率が適用されたとしても、出力電圧Ｖｏは最大電圧Ｖｏｍａｘを超えない。よって、制御部３ｍ３は増幅率ｇｍを「２」に変更する（ステップＳ１３、図２３（ａ））。

次に、出力電圧Ｖｏが基準電圧Ｖｒｅｆ以下であり、且つ、現在の増幅率ｇｍの２倍が、設定可能な最大の増幅率ｇｍ＿ｍａｘ未満である場合（ステップＳ１４のＹＥＳ）、制御部３ｍ３は増幅率を現在の増幅率ｇｍの２倍に変更する（ステップＳ１５、図２４（ｂ））。

そして、出力電圧Ｖｏが基準電圧Ｖｒｅｆより大きくなるか、又は、現在の増幅率ｇｍの２倍が設定可能な最大の増幅率ｇｍ＿ｍａｘ以上になるまで、制御部３ｍ３はこの処理を繰り返す（ステップＳ１４のＹＥＳ，Ｓ１５）。

出力電圧Ｖｏが基準電圧Ｖｒｅｆより大きい場合（ステップＳ１４のＮＯ）、現在の増幅率ｇｍの２倍の増幅率が適用されると、出力電圧Ｖｏが最大電圧Ｖｏｍａｘを超え、出力電圧Ｖｏが飽和する。また、現在の増幅率ｇｍの２倍が設定可能な最大の増幅率ｇｍ＿ｍａｘ以上である場合（ステップＳ１４のＮＯ）、これ以上増幅率ｇｍを高くできない。よって、制御部３ｍ３はこれ以上増幅率ｇｍを高くすることなく、処理を終了する。これにより増幅率ｇｍが確定する。

一方、ステップＳ１２において、出力電圧Ｖｏが基準電圧Ｖｒｅｆより大きい場合（ステップＳ１２のＮＯ）、増幅率ｇｍが「１」では出力電圧Ｖｏが飽和している可能性がある。よって、制御部３ｍ３は、信号Ｃ０ＤＥＮを０に変更して増幅率ｇｍを一旦「０．５」に変更する（ステップＳ１６、図２２（ａ））。

次に、出力電圧Ｖｏが基準電圧Ｖｒｅｆ以下である場合（ステップＳ１７のＹＥＳ）、増幅率ｇｍが「１」であっても出力電圧Ｖｏが飽和しないため、制御部３ｍ３は増幅率ｇｍを再び「１」に変更して（ステップＳ１８、図２４（ａ））、処理を終了する。これにより増幅率ｇｍが「１」に確定する。

出力電圧Ｖｏが基準電圧Ｖｒｅｆより大きい場合（ステップＳ１７のＮＯ、図２２（ｂ））、処理を終了する。これにより増幅率ｇｍが「０．５」に確定する。

図２６は、画素電圧Ｖｐに応じた出力電圧Ｖｏの時間変化を示す図である。図２６は、最大の画素電圧Ｖｐから最小の画素電圧Ｖｐまでの４つの画素電圧Ｖｐについての特性を示している。基準電圧Ｖｒｅｆは、最大の画素電圧Ｖｐ及び２番目に大きい画素電圧Ｖｐより低く、最小の画素電圧Ｖｐ及び２番目に小さい画素電圧Ｖｐより高いとする。

時刻ｔ１までの増幅率ｇｍは、画素電圧Ｖｐによらず「１」である。

最大の画素電圧Ｖｐの場合、特性１０１に示すように、増幅率ｇｍが「１」では出力電圧Ｖｏが基準電圧Ｖｒｅｆより高いため、時刻ｔ１を過ぎると増幅率ｇｍが「０．５」に変更される。この結果、出力電圧Ｖｏが適切な値になる。

２番目に大きい画素電圧Ｖｐの場合、特性１０２に示すように、増幅率ｇｍが「１」では出力電圧Ｖｏが基準電圧Ｖｒｅｆより高いため、時刻ｔ１を過ぎると増幅率ｇｍが「０．５」に変更される。これにより、出力電圧Ｖｏが基準電圧Ｖｒｅｆ以下になるため、時刻ｔ２において増幅率ｇｍが「１」に変更される。この結果、出力電圧Ｖｏが適切な値になる。

２番目に小さい画素電圧Ｖｐの場合、特性１０３に示すように、増幅率ｇｍが「１」では出力電圧Ｖｏが基準電圧Ｖｒｅｆ以下であるため、時刻ｔ１を過ぎると増幅率ｇｍが「２」に変更される。これにより、出力電圧Ｖｏが基準電圧Ｖｒｅｆより高くなるため、増幅率ｇｍは「２」に確定する。この結果、出力電圧Ｖｏが適切な値になる。

最小の画素電圧Ｖｐの場合、特性１０４に示すように、増幅率ｇｍが「１」では出力電圧Ｖｏが基準電圧Ｖｒｅｆ以下であるため、時刻ｔ１を過ぎると増幅率ｇｍが「２」に変更される。しかし、出力電圧Ｖｏが基準電圧Ｖｒｅｆ以下であるため、時刻ｔ２を過ぎると増幅率ｇｍが「４」に変更される。これにより、出力電圧Ｖｏが基準電圧Ｖｒｅｆより高くなるため、増幅率ｇｍは「４」に確定する。この結果、出力電圧Ｖｏが適切な値になる。

図２７（ａ）は、増幅率ｇｍが「０．５」の場合の増幅部３ｍ１Ａの等価回路図であり、図２７（ｂ）は、この場合の出力電圧Ｖｏの時間変化を概略的に示す図である。

図２７（ｂ）に示すように、増幅率ｇｍが確定した時刻ｔ１後の出力電圧Ｖｏは、歪みが小さく線形な動作レンジ内にあるため、増幅率ｇｍのエラーを小さくできる。

図２８（ａ）は、増幅率ｇｍが「４」の場合の増幅部３ｍ１Ａの等価回路図であり、図２８（ｂ）は、この場合の出力電圧Ｖｏのノイズを示す図である。

図１９（ｂ）では、容量７Ｃのコンデンサの他端はコモン電圧Ｖｃｍに接続されていたが、図２８（ａ）では、容量３Ｃのコンデンサの他端はコモン電圧Ｖｃｍに接続され、容量４Ｃのコンデンサの他端はフローティングになっている。そのため、容量４Ｃのコンデンサは、帰還係数βには影響しない。よって、帰還係数βは１／８となり、図１９（ｂ）の１／１２より大きくなる。

これにより、図２８（ｂ）に示すように、ノイズを図１９（ｂ）の回路のノイズより低減できる。

以上で説明したように、本実施形態によれば、最初に、コンデンサＣ０の他端をフローティングにして、増幅率ｇｍを最小の増幅率「０．５」より１段階高い増幅率「１」に設定している。そして、その後、増幅率ｇｍを低くする場合、コンデンサＣ０の他端をオペアンプＯＡの出力端子に接続する。増幅率ｇｍを高くする場合、何れかの切り替え用コンデンサＣ１，Ｃ２の他端をオペアンプＯＡの出力端子から切り離してコモン電圧Ｖｃｍに接続する。これにより、増幅率ｇｍが大きい時には、コモン電圧Ｖｃｍに接続されるコンデンサを減らせるので、帰還係数βを大きくできる。従って、増幅率ｇｍが大きい時に、第１の実施形態よりもノイズを低減できる。

なお、第１の実施形態でも説明したように、増幅率ｇｍは、４値以外の値をとり得るようにしてもよい。この場合、図２０に示す回路において、適切な容量を有するコンデンサおよびスイッチを適宜追加で設ければよい。

（第４の実施形態）
第４の実施形態は、ＡＤ変換部３ｍ４の回路構成において、第３の実施形態と異なる。以下、第３の実施形態との相違点を中心に説明する。

図２９（ａ）は、第４の実施形態に係るＡＤ変換部３ｍ４Ａの構成の一例を示すブロック図である。第１〜第３の実施形態では、ＡＤ変換部３ｍ４は逐次比較型のＡＤ変換部であったが、このＡＤ変換部３ｍ４Ａは、シングルスロープ型のＡＤ変換部である。

シングルスロープ型のＡＤ変換部３ｍ４Ａは、ＡＤ変換用コンデンサＣａｄと、比較器６１Ａと、デジタル値決定部６４と、を有する。

ＡＤ変換用コンデンサＣａｄの一端には、増幅部３ｍ１Ａからの出力電圧Ｖｏが供給される。

比較器６１Ａは、ＡＤ変換用コンデンサＣａｄの他端が反転入力端子に接続され、ランプ電圧Ｖｒａｍｐが非反転入力端子に供給される。

デジタル値決定部６４は、ランプ電圧Ｖｒａｍｐの立ち上がりタイミングと、比較器６１Ａの比較結果と、に応じてデジタル値Ｖｄｍを決定する。

図２９（ｂ）は、図２９（ａ）の回路の出力電圧Ｖｏ及び比較器６１Ａの出力Ｖｃｍｐｏのノイズを示す図である。図２９（ｃ）は、図２９（ａ）の回路の増幅部３ｍ１Ａを、第１の実施形態の増幅部３ｍ１（図１９（ｂ））または理想的な増幅回路（図１９（ａ））に変更した場合における比較器６１Ａの出力Ｖｃｍｐｏのノイズを示す図である。ここでは、増幅率ｇｍは「４」に設定されているとする。

図２９（ｂ）に示すように、比較器６１Ａのローパスフィルタ効果により、出力電圧Ｖｏのノイズと比較して、比較器６１Ａの出力Ｖｃｍｐｏのノイズは低減している。

図２９（ｃ）に示すように、図２９（ａ）の回路の増幅部３ｍ１Ａに替えて第１の実施形態の増幅部３ｍ１（図１９（ｂ））を用いた場合のノイズと比較して、図２９（ａ）の回路のノイズは低減している。即ち、図２９（ａ）の回路のノイズは、図２９（ａ）の回路の増幅部３ｍ１Ａに替えて図１９（ａ）の理想的な増幅部を用いた場合のノイズに近づいている。

前述のように、第３の実施形態では第１の実施形態と比較してノイズを低減できるが、シングルスロープ型のＡＤ変換部３ｍ４Ａを用いることにより、ノイズの低減量をさらに向上することができる。

このように、本実施形態によれば、シングルスロープ型のＡＤ変換部３ｍ４Ａを備えるので、このＡＤ変換部３ｍ４Ａの比較器６１Ａの出力において、高周波領域のノイズを第１の実施形態よりも低減できる。増幅部３ｍ１Ａは、第１の実施形態と比較して、帰還係数βが大きいため、帯域が広い。従って、増幅部３ｍ１Ａから出力されるノイズは、第１の実施形態と比較して、積分値はほぼ等しいが、より高周波領域にも存在している。そのため、この高周波領域のノイズを低減することにより、第１の実施形態でシングルスロープ型のＡＤ変換部３ｍ４Ａを用いるよりも低ノイズ化できる。

（第５の実施形態）
第５の実施形態は、画素電圧Ｖｐｍのダイナミックレンジに応じて増幅部３ｍ１Ｂの最初の増幅率を切り替える点おいて、第３の実施形態と異なる。以下、第３の実施形態との相違点を中心に説明する。

図３０は、第５の実施形態に係るカラム処理部３ｍＡの構成の一例を示すブロック図である。

カラム処理部３ｍＡには、画素電圧Ｖｐｍのダイナミックレンジが１／（２＾Ｍ）倍（Ｍは０以上の整数）であることを示す外部からのダイナミックレンジ制御信号Ｓｄｒが供給される。ダイナミックレンジ制御信号Ｓｄｒは、例えばユーザの操作により設定され、ダイナミックレンジが大きいか小さいかを表す。例えば、画素２に強い光が照射されない環境においては、画素電圧Ｖｐｍのダイナミックレンジが小さくなるため、ダイナミックレンジ小を表すようにダイナミックレンジ制御信号Ｓｄｒが設定され得る。つまり、Ｍは、ダイナミックレンジが小さくなる度合いを示す。Ｍ＝０の場合、ダイナミックレンジ１倍であり、Ｍ＝１の場合、ダイナミックレンジ１／２倍である。以下では、ダイナミックレンジ１倍と１／２倍とを切り替える一例について説明する。

図３１（ａ）は、ダイナミックレンジに応じた画素電圧Ｖｐｍの範囲を示す図である。図示する例では、ダイナミックレンジが大きい場合（ＤＲ＝１倍）と比べて、ダイナミックレンジが小さい場合（ＤＲ＝１／２倍）、画素電圧Ｖｐｍの変化する範囲はほぼ半分になる。

制御部３ｍ３Ａは、ダイナミックレンジ制御信号Ｓｄｒに応じて、最初に増幅率ｇｍを最小の増幅率「０．５」より（Ｍ＋１）段階高い増幅率に設定する。つまり、制御部３ｍ３Ａは、ダイナミックレンジが大きい時（ＤＲ＝１倍）、最初に増幅率ｇｍを最小の増幅率「０．５」より１段階高い増幅率「１」に設定し、ダイナミックレンジが小さい時（ＤＲ＝１／２倍）、最初に増幅率ｇｍを最小の増幅率「０．５」より２段階高い増幅率「２」に設定する。これにより、最初に増幅率ｇｍを「２」に設定しても、ダイナミックレンジが１／２倍であるため、出力電圧Ｖｏが飽和する可能性を高める恐れがない。また、最初に増幅率ｇｍを「２」に設定することにより、後述するように、第３の実施形態より優れたノイズ低減効果が得られる。

ＡＤ変換部３ｍ４Ｂは、ダイナミックレンジ制御信号Ｓｄｒに応じて、入力のダイナミックレンジを切り替え可能である。具体的には、ＡＤ変換部３ｍ４Ｂは、図３１（ｂ）に示すように、画素電圧Ｖｐｍのダイナミックレンジが大きい時、ランプ電圧Ｖｒａｍｐの傾きを大きくし、これにより入力のダイナミックレンジを大きくする。また、ＡＤ変換部３ｍ４Ｂは、図３１（ｂ）に示すように、画素電圧Ｖｐｍのダイナミックレンジが小さい時、ランプ電圧Ｖｒａｍｐの傾きを小さくし、これにより入力のダイナミックレンジを小さくする。

なお、ＡＤ変換部３ｍ４Ｂは、入力のダイナミックレンジを切り替え可能に構成された、第１の実施形態の逐次比較型のＡＤ変換部であってもよい。

図３２は、第５の実施形態に係る増幅部３ｍ１Ｂの内部構成の一例を示す回路図である。図３２に示すように、増幅部３ｍ１Ｂは、第３の実施形態の増幅部３ｍ１Ａの構成に加え、スイッチ（第２リセットスイッチ）ＳＷ０４を有する。スイッチＳＷ０４は、コンデンサＣ１の両端間に接続される。スイッチＳＷ０４は、初期化フェーズであり、ダイナミックレンジが大きい場合、オフになり、初期化フェーズであり、ダイナミックレンジが小さい場合、オンになり、初期化フェーズ以外ではオフになる。

また、制御部３ｍ３Ａからの信号Ｃ１ＤＥＮが１の時に、スイッチＳＷ１，ＳＷ２はオフになる。信号Ｃ１ＤＥＮが０の時に、スイッチＳＷ１，ＳＷ２の何れかがオンになる。

本実施形態では、コンデンサＣ０〜Ｃ２は切り替え用コンデンサとして機能する。

次に、増幅部３ｍ１Ｂの動作をより詳しく説明する。

（Ａ）ダイナミックレンジが大きい場合
この場合、制御部３ｍ３Ａは、常にスイッチＳＷ０４をオフさせる。従って、増幅部３ｍ１Ｂは、第３の実施形態で説明したように動作する。

（Ｂ）ダイナミックレンジが小さい場合
（Ｂ１）初期化フェーズ
図３３（ａ）は、初期化フェーズでの増幅部３ｍ１Ｂの動作を示している。同図に示すように、制御部３ｍ３Ａは、初期化フェーズでは、スイッチＳＷ０３，ＳＷ０４，ＳＷ３，ＳＷ５をオンさせ、スイッチＳＷ０１，ＳＷ０２，ＳＷ１，ＳＷ２，ＳＷ４をオフさせる。

つまり、制御部３ｍ３Ａは、コンデンサＣ０，Ｃ１のそれぞれの両端を短絡して、コンデンサＣ２の他端をコモン電圧Ｖｃｍに接続する。

これにより、コンデンサＣ０〜Ｃ３に蓄積される電荷が０に初期化される。

（Ｂ２）ｇｍ＝「２」
図３３（ｂ）は、図３３（ａ）に引き続く増幅部３ｍ１Ｂの動作を説明する図である。増幅率ｇｍは、「２」である。

図３３（ｂ）に示すように、制御部３ｍ３Ａは、初期化フェーズの後、スイッチＳＷ０３，ＳＷ０４，ＳＷ３，ＳＷ５をオフさせ、スイッチＳＷ４をオンさせる。スイッチＳＷ０１，ＳＷ０２，ＳＷ１，ＳＷ２は、オフのままである。

つまり、制御部３ｍ３は、最初に、コンデンサＣ０，Ｃ１の他端をフローティングにして、コンデンサＣ２の他端をオペアンプＯＡの出力端子に接続する。これにより、制御部３ｍ３は、増幅率ｇｍを最小の増幅率より２段階高い増幅率「２」に設定する。

このときの出力電圧Ｖｏが基準電圧Ｖｒｅｆと比較される。ダイナミックレンジ１／２倍の場合、基準電圧Ｖｒｅｆは、例えばＶｏｍａｘ／４に設定される。出力電圧Ｖｏが基準電圧Ｖｒｅｆより大きい場合、制御部３ｍ３Ａは増幅率ｇｍを「１」に設定する（（Ｂ３）、図３４（ａ））。一方、出力電圧Ｖｏが基準電圧Ｖｒｅｆ以下である場合、増幅率を「４」に設定する（（Ｂ７）、図３６（ａ））。

（Ｂ３）ｇｍ＝「１」
図３４（ａ）は、図３３（ｂ）に引き続く増幅部３ｍ１Ｂの動作を説明する図である。増幅率ｇｍは、「１」である。

図３４（ａ）に示すように、制御部３ｍ３Ａは、スイッチＳＷ２をオンさせる。他のスイッチは、図３３（ｂ）と同じ状態のままである。これにより、増幅率ｇｍは「１」に設定される。

つまり、制御部３ｍ３Ａは、増幅率ｇｍを低くする場合、コンデンサＣ１の他端をオペアンプＯＡの出力端子に接続する。

このときの出力電圧Ｖｏが基準電圧Ｖｒｅｆと比較される。出力電圧Ｖｏが基準電圧Ｖｒｅｆより大きい場合、制御部３ｍ３Ａは増幅率ｇｍを「０．５」に設定する（（Ｂ４）、図３４（ｂ））。一方、出力電圧Ｖｏが基準電圧Ｖｒｅｆ以下である場合、増幅率を「２」に設定する（（Ｂ８）、図３６（ｂ））。

（Ｂ４）ｇｍ＝「０．５」
図３４（ｂ）は、図３４（ａ）に引き続く増幅部３ｍ１Ｂの動作を説明する図である。増幅率ｇｍは、「０．５」である。

図３４（ｂ）に示すように、制御部３ｍ３Ａは、スイッチＳＷ０２をオンさせる。他のスイッチは、図３４（ａ）と同じ状態のままである。これにより、増幅率ｇｍは「０．５」に設定される。

つまり、制御部３ｍ３Ａは、コンデンサＣ０の他端をオペアンプＯＡの出力端子に接続する。

このときの出力電圧Ｖｏが基準電圧Ｖｒｅｆと比較される。出力電圧Ｖｏが基準電圧Ｖｒｅｆより大きい場合、制御部３ｍ３Ａは増幅率ｇｍを「０．５」に確定する（（Ｂ５）、図３５（ａ））。一方、出力電圧Ｖｏが基準電圧Ｖｒｅｆ以下である場合、増幅率を「１」に設定する（（Ｂ６）、図３５（ｂ））。

（Ｂ５）ｇｍ＝「０．５」に確定
図３５（ａ）は、図３４（ｂ）に引き続く増幅部３ｍ１Ｂの動作を説明する図である。増幅率ｇｍは、「０．５」である。従って、各スイッチの状態は、図３４（ｂ）と同じである。

（Ｂ６）ｇｍ＝「１」に確定
図３５（ｂ）は、図３４（ｂ）に引き続く増幅部３ｍ１Ｂの動作を説明する図である。増幅率ｇｍは、「１」である。

図３５（ｂ）に示すように、制御部３ｍ３Ａは、スイッチＳＷ０１をオンさせ、スイッチＳＷ０２をオフさせる。他のスイッチは、図３４（ｂ）と同じ状態のままである。これにより、図３４（ａ）と同様に、増幅率ｇｍは「１」に設定される。ただし、図３４（ａ）ではコンデンサＣ０の他端はフローティングであったが、図３５（ｂ）ではコンデンサＣ０の他端はコモン電圧Ｖｃｍに接続されている。その理由は、図３４（ｂ）の状態でコンデンサＣ０の他端がオペアンプＯＡの出力端子に接続されたためである。

（Ｂ７）ｇｍ＝「４」に確定
図３６（ａ）は、図３３（ｂ）に引き続く増幅部３ｍ１Ｂの動作を説明する図である。増幅率ｇｍは、「４」である。

図３６（ａ）に示すように、制御部３ｍ３Ａは、スイッチＳＷ３をオンさせ、スイッチＳＷ４をオフさせる。他のスイッチは、図３３（ｂ）と同じ状態のままである。これにより、増幅率ｇｍは「４」に設定される。

つまり、制御部３ｍ３Ａは、増幅率ｇｍを高くする場合、コンデンサＣ２の他端をオペアンプＯＡの出力端子から切り離してコモン電圧Ｖｃｍに接続する。

（Ｂ８）ｇｍ＝「２」に確定
図３６（ｂ）は、図３４（ａ）に引き続く増幅部３ｍ１Ｂの動作を説明する図である。増幅率ｇｍは、「２」である。

図３６（ｂ）に示すように、制御部３ｍ３Ａは、スイッチＳＷ１をオンさせ、スイッチＳＷ２をオフさせる。他のスイッチは、図３４（ａ）と同じ状態のままである。これにより、増幅率ｇｍは「２」に設定される。

以上の動作を、フローチャートを参照して説明する。

図３７は、制御部３ｍ３Ａの処理動作の一例を示すフローチャートである。このフローチャートは、増幅率ｇｍを４段階に切り替える場合のみでなく、任意の段階に切り替える場合に適用できる。また、ダイナミックレンジ１倍と１／２倍のみでなく、前述した１／（２＾Ｍ）倍に適用できる。

上述のように、初期設定として、制御部３ｍ３Ａは、信号Ｃ＜０＞ＤＥＮ〜Ｃ＜Ｍ＞ＤＥＮを１に設定して、信号Ｃ＜Ｍ＋１＞ＤＥＮ〜Ｃ＜Ｊ＞ＤＥＮを０に設定して（ＪはＭの最大値）、増幅率ｇｍを「２＾Ｍ」に設定する（ステップＳ２１）。この時、変数ＬをＭに設定する。

つまり、制御部３ｍ３Ａは、最初に、（Ｍ＋１）個の切り替え用コンデンサの他端をフローティングにして、残りの切り替え用コンデンサの他端をオペアンプＯＡの出力端子に接続して、これにより増幅率ｇｍを最小の増幅率より（Ｍ＋１）段階高い増幅率に設定する。

増幅部３ｍ１Ｂからの出力電圧Ｖｏが基準電圧Ｖｒｅｆ以下である場合（ステップＳ２２のＹＥＳ）、制御部３ｍ３Ａは増幅率ｇｍを「２＾（Ｍ＋１）」に変更する（ステップＳ２３）。

次に、出力電圧Ｖｏが基準電圧Ｖｒｅｆ以下であり、且つ、現在の増幅率ｇｍの２倍が、設定可能な最大の増幅率ｇｍ＿ｍａｘ未満である場合（ステップＳ２４のＹＥＳ）、制御部３ｍ３Ａは増幅率を現在の増幅率ｇｍの２倍に変更する（ステップＳ２５）。

そして、出力電圧Ｖｏが基準電圧Ｖｒｅｆより大きくなるか、又は、現在の増幅率ｇｍの２倍が設定可能な最大の増幅率ｇｍ＿ｍａｘ以上になるまで、制御部３ｍ３Ａはこの処理を繰り返す（ステップＳ２４のＹＥＳ，Ｓ２５）。

つまり、制御部３ｍ３Ａは、増幅率ｇｍを高くする場合、オペアンプＯＡの出力端子に接続された何れかの切り替え用コンデンサの他端をオペアンプＯＡの出力端子から切り離してコモン電圧Ｖｃｍに接続する。

出力電圧Ｖｏが基準電圧Ｖｒｅｆより大きい場合、又は、現在の増幅率ｇｍの２倍が設定可能な最大の増幅率ｇｍ＿ｍａｘ以上である場合（ステップＳ２４のＮＯ）、処理を終了する。これにより増幅率ｇｍが確定する。

一方、ステップＳ２２において、出力電圧Ｖｏが基準電圧Ｖｒｅｆより大きい場合（ステップＳ２２のＮＯ）、増幅率ｇｍが「２＾Ｍ」では出力電圧Ｖｏが飽和している可能性がある。よって、制御部３ｍ３Ａは、信号Ｃ＜Ｌ＞ＤＥＮを０に変更して増幅率ｇｍを「２＾（Ｌ−１）」に変更する（ステップＳ２６）。

つまり、制御部３ｍ３Ａは、増幅率ｇｍを低くする場合、フローティングになっている何れかの切り替え用コンデンサの他端をオペアンプＯＡの出力端子に接続する。

次に、出力電圧Ｖｏが基準電圧Ｖｒｅｆ以下である場合（ステップＳ２７のＹＥＳ）、制御部３ｍ３Ａは増幅率を再び現在の増幅率ｇｍの２倍に変更して（ステップＳ２８）、処理を終了する。

一方、出力電圧Ｖｏが基準電圧Ｖｒｅｆより大きい場合（ステップＳ２７のＮＯ）、変数Ｌが０か否か判定する（ステップＳ２９）。

変数Ｌが０である場合（ステップＳ２９のＮＯ）、処理を終了する。

変数Ｌが０でない場合（ステップＳ２９のＹＥＳ）、変数Ｌから１を減算し（ステップＳ３０）、ステップＳ２６に戻る。

なお、この場合、（Ｊ＋１）個の第２リセットスイッチを設ける。これらの第２リセットスイッチのそれぞれは、対応する切り替え用コンデンサの両端間に接続される。

そして、初期化フェーズにおいて、制御部３ｍ３Ａは、画素２に光が照射されない時に、第１リセットスイッチ及び（Ｍ＋１）個の第２リセットスイッチをオンさせ、残りの第２リセットスイッチをオフさせ、且つ、両端間が短絡した（Ｍ＋１）個の切り替え用コンデンサ以外の切り替え用コンデンサの他端をコモン電圧Ｖｃｍに接続する。

制御部３ｍ３Ａは、その後、第１リセットスイッチ及び（Ｍ＋１）個の第２リセットスイッチをオフさせて、前述のように増幅率ｇｍを最小の増幅率より（Ｍ＋１）段階高い増幅率に設定する。

図３８（ａ）は、ダイナミックレンジが１／２倍であり、増幅率ｇｍが「４」の場合の増幅部３ｍ１Ｂの等価回路図である。

第３の実施形態の図２８（ａ）では、容量３Ｃのコンデンサの他端はコモン電圧Ｖｃｍに接続され、容量４Ｃのコンデンサの他端はフローティングになっている。これに対し、図３８（ａ）に示すように、容量Ｃのコンデンサの他端はコモン電圧Ｖｃｍに接続され、容量６Ｃのコンデンサの他端はフローティングになっている。よって、帰還係数βは１／６となり、図２８（ａ）の１／８より大きくなる。これにより、第３の実施形態よりもノイズを低減できる。

図３８（ｂ）は、ダイナミックレンジが１／２倍であり、増幅率ｇｍが「０．５」の場合の出力電圧Ｖｏの時間変化を概略的に示す図である。図３８（ｂ）に示すように、基準電圧ＶｒｅｆはＶｏｍａｘ／４であるため、増幅率ｇｍが確定した時刻ｔ１ａ後の出力電圧Ｖｏは、ダイナミックレンジが１倍の場合よりも低い動作レンジ内にある。従って、ダイナミックレンジが１倍の場合よりも歪みが小さく線形な領域で動作するため、増幅率ｇｍのエラーをより小さくできる。

以上で説明したように、本実施形態によれば、画素電圧Ｖｐのダイナミックレンジが小さい時、最初に、コンデンサＣ０，Ｃ１の他端をフローティングにして、増幅率ｇｍを最小の増幅率「０．５」より２段階高い増幅率「２」に設定する。即ち、最初にオペアンプＯＡの出力端子に接続されるコンデンサを第３の実施形態よりも減らす。これにより、ダイナミックレンジが小さく、増幅率ｇｍが大きい時に、第３の実施形態と比較して、コモン電圧Ｖｃｍに接続されるコンデンサを減らすことができるので、更に低ノイズ化できる。

なお、第５の実施形態を第１の実施形態と組み合わせてもよい。つまり、ダイナミックレンジが１倍の場合、第１の実施形態と同様に、コンデンサＣ０，Ｃ１の他端をフローティングにせず、最初に増幅率ｇｍを「０．５」に設定する。ダイナミックレンジが１／２倍の場合、コンデンサＣ０の他端をフローティングにして、最初に増幅率ｇｍを「１」に設定する。つまり、制御部３ｍ３Ａは、ダイナミックレンジ制御信号Ｓｄｒに応じて、Ｍが１以上の場合に、最初に増幅率ｇｍを最小の増幅率よりＭ段階高い増幅率に設定する。

また、第５の実施形態を、第４の実施形態と組み合わせてもよい。

（第６の実施形態）
第６の実施形態は、増幅部にＣＬＳ（Correlated Level Shift）技術を適用した点において、第１の実施形態と異なる。以下、第１の実施形態との相違点を中心に説明する。

図３９は、第６の実施形態に係る増幅部３ｍ１Ｃの内部構成の一例を示す回路図である。図３９に示すように増幅部３ｍ１Ｃは、第１の実施形態の増幅部３ｍ１の構成に加え、コンデンサ（レベルシフト用コンデンサ）Ｃｃｌｓと、スイッチ（第１レベルシフト用スイッチ）ＳＷ１Ａと、スイッチ（第２レベルシフト用スイッチ）ＳＷ２Ａと、スイッチ（第３レベルシフト用スイッチ）ＳＷ３Ａと、を有する。

コンデンサＣ３は、一端はオペアンプＯＡの反転入力端子に接続され、他端は出力電圧Ｖｏを出力する出力ノードＮ１に接続される。

スイッチＳＷ１Ａは、出力ノードＮ１とオペアンプＯＡの出力端子との間に接続される。コンデンサＣｃｌｓは、一端が出力ノードＮ１に接続される。スイッチＳＷ２Ａは、コンデンサＣｃｌｓの他端とオペアンプＯＡの出力端子との間に接続される。スイッチＳＷ３Ａは、コンデンサＣｃｌｓの他端とコモン電圧Ｖｃｍとの間に接続される。

制御部３ｍ３は、スイッチＳＷ１ＡおよびスイッチＳＷ３Ａをオンにして、スイッチＳＷ２Ａをオフにした状態において、第１の実施形態と同様に、コンデンサＣ１，Ｃ２の他端をオペアンプＯＡの出力端子またはコモン電圧Ｖｃｍに接続することにより増幅率ｇｍを制御する。この間にコンデンサＣｃｌｓに電荷が蓄積される。

制御部３ｍ３は、増幅率ｇｍが確定した後に、スイッチＳＷ１ＡおよびスイッチＳＷ３Ａをオフにして、スイッチＳＷ２Ａをオンにする。これにより、出力電圧Ｖｏは、オペアンプＯＡの出力端子の電圧と、コンデンサＣｃｌｓの両端間の電圧と、の和となる。つまり、オペアンプＯＡの出力端子の電圧は、出力電圧ＶｏからコンデンサＣｃｌｓの両端間の電圧を減算した値となる。

従って、第１の実施形態と比較して、オペアンプＯＡの出力端子の電圧を低くできる。これにより、オペアンプＯＡの出力端子の動作点の動きを小さくできるので、最終的なオペアンプＯＡの増幅率を高くできる。よって、増幅部３ｍ１Ｃの増幅率ｇｍのエラーを小さくすることができる。

図４０は、第１の実施形態の増幅部３ｍ１の出力電圧Ｖｏおよび第６の実施形態の増幅部３ｍ１Ｃの出力電圧Ｖｏの増幅率ｇｍ依存性を示す図である。一例として、設定通りの増幅率ｇｍの場合に、各増幅率ｇｍにおいて出力電圧Ｖｏが目標値Ｖ１になるように画素電圧Ｖｐが入力されているとする。

図４０に示すように、第６の実施形態では、第１の実施形態と比較して、各増幅率ｇｍにおいて出力電圧Ｖｏの目標値Ｖ１からの低下量が小さくなり、増幅率ｇｍのエラーが小さくなっている。

このように、本実施形態によれば、増幅部３ｍ１Ｃの増幅率ｇｍのエラーを小さくすることができる。

なお、第６の実施形態を、第２から第５の実施形態の何れかと組み合わせてもよい。

（第７の実施形態）
第７の実施形態は、基準電圧Ｖｒｅｆが最大電圧値Ｖｏｍａｘと等しい点および増幅率ｇｍの設定方法において、第５の実施形態と異なる。以下、第５の実施形態との相違点を中心に説明する。

制御部３ｍ３Ａは、比較部３ｍ２の比較結果に基づき、増幅率を現在の増幅率ｇｍより高くした後、増幅部３ｍ１Ｂからの出力電圧Ｖｏが基準電圧Ｖｒｅｆ（＝最大電圧値Ｖｏｍａｘ）より大きい場合に、増幅率を現在の増幅率ｇｍより低くする。より詳しい動作を以下に説明する。

図４１は、第７の実施形態に係る制御部の処理動作の一例を示すフローチャートである。最初のステップＳ２１〜Ｓ２３の処理は、第５の実施形態の図３７と同じである。

ステップＳ２３の次に、出力電圧Ｖｏが基準電圧Ｖｒｅｆ以下であり（ステップＳ２４ａのＹＥＳ）、且つ、現在の増幅率ｇｍの２倍が、設定可能な最大の増幅率ｇｍ＿ｍａｘ未満である場合（ステップＳ２４ｂのＹＥＳ）、制御部３ｍ３Ａは増幅率を現在の増幅率ｇｍの２倍に変更する（ステップＳ２５）。

そして、出力電圧Ｖｏが基準電圧Ｖｒｅｆより大きくなるか、又は、現在の増幅率ｇｍの２倍が設定可能な最大の増幅率ｇｍ＿ｍａｘ以上になるまで、制御部３ｍ３Ａはこの処理を繰り返す（ステップＳ２４ａ，Ｓ２４ｂのＹＥＳ，Ｓ２５）。

出力電圧Ｖｏが基準電圧Ｖｒｅｆより大きい場合（ステップＳ２４ａのＮＯ）、制御部３ｍ３Ａは増幅率を現在の増幅率ｇｍの１／２倍に変更し（ステップＳ２４ｃ）、処理を終了する。これにより増幅率ｇｍが確定する。

また、現在の増幅率ｇｍの２倍が、設定可能な最大の増幅率ｇｍ＿ｍａｘ以上である場合（ステップＳ２４ｂのＮＯ）、処理を終了する。これにより増幅率ｇｍが確定する。

ステップＳ２６，Ｓ２７，Ｓ２９，Ｓ３０の処理は、第５の実施形態の図３７と同じである。ただし、ステップＳ２７において出力電圧Ｖｏが基準電圧Ｖｒｅｆ以下である場合（ステップＳ２７のＹＥＳ）、処理を終了する。

図４２は、出力電圧Ｖｏと画素電圧Ｖｐとの関係を示す図である。図４２は、オペアンプＯＡ及び比較部３ｍ２がオフセットＶｏｆｆｓｅｔを有する場合の第７の実施形態の特性４２１と、オフセットＶｏｆｆｓｅｔを有する場合の第５の実施形態の特性４２２と、オフセットＶｏｆｆｓｅｔを有さない理想的な場合の第５の実施形態の特性４２３と、を示す。また、図４２は、増幅率ｇｍが「２」と「４」の場合を示す。

オフセットＶｏｆｆｓｅｔを有さない理想的な場合（特性４２３）には、出力電圧Ｖｏの最大値は最大電圧値Ｖｏｍａｘになる。一方、第５の実施形態では、オフセットＶｏｆｆｓｅｔを有する場合（特性４２２）、出力電圧Ｖｏの最大値は、最大電圧値ＶｏｍａｘよりオフセットＶｏｆｆｓｅｔの２倍だけ高くなる。従って、出力電圧Ｖｏは、オフセットＶｏｆｆｓｅｔの影響で飽和してしまう。図示は省略するが、オフセットの極性が逆である場合には、出力電圧Ｖｏの最大値は、最大電圧値ＶｏｍａｘよりオフセットＶｏｆｆｓｅｔの２倍だけ低くなる。

これに対して、本実施形態では、オフセットＶｏｆｆｓｅｔを有する場合（特性４２１）、出力電圧Ｖｏの最大値は、最大電圧値ＶｏｍａｘよりオフセットＶｏｆｆｓｅｔだけ高くなる。従って、第５の実施形態よりも出力電圧Ｖｏの飽和の度合いを低減できる。また、オフセットの極性が逆である場合には、出力電圧Ｖｏの最大値は、最大電圧値ＶｏｍａｘよりオフセットＶｏｆｆｓｅｔだけ低くなる。

このように、本実施形態によれば、第５の実施形態よりも各素子のばらつきによる影響を受け難くできる。

なお、第７の実施形態を、第１から第４、第６の実施形態の何れかと組み合わせてもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１ 画素アレイ
２ 画素
３１〜３ｎ カラム処理部
４ デジタル信号処理部
３ｍ１ 増幅部
３ｍ２ 比較部
３ｍ３ 制御部
３ｍ４ ＡＤ変換部
４１ パラレル−シリアル変換部
４２ 演算部
４３，４６ ＳＲＡＭ
４４，４５ 補正係数算出部
４７ ＣＤＳ補正部

Claims (16)

1. 画素に照射される光の強度に応じた画素値を、可変設定され得る増幅率で増幅する増幅部と、
   前記増幅部からの出力値と、基準値と、を比較する比較部と、
   前記比較部の比較結果に基づき、前記増幅率を現在の増幅率より高くしても前記増幅部からの出力値が飽和しない場合に限って、前記増幅率を現在の増幅率より高くする制御部と、を備え、
   前記制御部による制御に応じて、前記増幅率は予め定めた複数段階の増幅率のうちの１つに設定され、
   前記制御部は、
   最初に前記増幅率を最小の増幅率より１段階以上高い増幅率に設定し、
   その後、前記増幅部からの出力値が飽和している可能性がある場合に、前記増幅率を現在の増幅率より１段階低くし、前記増幅率を現在の増幅率より１段階高くしても前記増幅部からの出力値が飽和しない場合に限って、前記増幅率を現在の増幅率より１段階高くする半導体集積回路。
2. 前記基準値は、前記増幅部が出力可能な最大値の１／ｑ（ｑは１より大きい数）であり、
   前記制御部は、前記増幅率を現在の増幅率のｑ倍にしても前記増幅部からの出力値が飽和しない場合に限って、前記増幅率を現在の増幅率のｑ倍にする、請求項１に記載の半導体集積回路。
3. 前記増幅率が確定した後に、前記増幅部からの出力値をデジタル値に変換するＡＤ変換部と、
   前記ＡＤ変換部からのデジタル値を、前記確定した増幅率に応じた係数で除算した値を出力する演算部と、を備える、請求項１または請求項２に記載の半導体集積回路。
4. 前記制御部による制御に応じて、前記増幅率は予め定めた複数段階の増幅率のうちの１つに設定され、
   当該半導体集積回路は、前記複数段階の増幅率のうちの第１の増幅率に設定され、かつ、前記画素値が第１の値である場合に、前記ＡＤ変換部から実際に出力される第１のデジタル値と、前記第１のデジタル値の期待値と、の比に基づいて、前記第１の増幅率に応じた係数を算出し、さらに、前記複数段階の増幅率のうちの第２の増幅率に設定され、かつ、前記画素値が前記第１の値である場合に、前記ＡＤ変換部から実際に出力される第２のデジタル値と、前記第１のデジタル値と、の比に基づいて、前記第２の増幅率に応じた係数を算出する補正係数算出部を備え、
   前記演算部は、前記デジタル値を、前記確定した増幅率に応じた係数であって、前記補正係数算出部により算出された係数で除算した値を出力する、請求項３に記載の半導体集積回路。
5. 前記ＡＤ変換部は、前記比較部を用いて、前記増幅部からの出力値を前記デジタル値に変換する、請求項３または４に記載の半導体集積回路。
6. 前記画素に光が照射されず、かつ、前記増幅率がその最大値である場合に前記ＡＤ変換部からのデジタル値に基づいて、前記デジタル値を補正する補正部を備える、請求項３乃至５のいずれかに記載の半導体集積回路。
7. 前記増幅部は、
   コモン電圧が供給される非反転入力端子と、前記出力値を出力する出力端子と、を有するオペアンプと、
   一端に前記画素値が入力され、他端は前記オペアンプの反転入力端子に接続される入力コンデンサと、
   一端が前記オペアンプの前記反転入力端子に接続されたフローティング用コンデンサと、
   それぞれ、一端が前記オペアンプの前記反転入力端子に接続された複数の切り替え用コンデンサと、
   一端は前記オペアンプの前記反転入力端子に接続され、他端は前記オペアンプの前記出力端子に接続されるコンデンサと、を有し、
   前記制御部は、
   最初に、前記フローティング用コンデンサの他端をフローティングにして、前記複数の切り替え用コンデンサの他端を前記オペアンプの出力端子に接続して、これにより前記増幅率を最小の増幅率より１段階高い増幅率に設定し、
   その後、前記増幅率を低くする場合、前記フローティング用コンデンサの他端を前記オペアンプの出力端子に接続し、前記増幅率を高くする場合、何れかの前記切り替え用コンデンサの他端を前記オペアンプの前記出力端子から切り離して前記コモン電圧に接続する、請求項１に記載の半導体集積回路。
8. 前記増幅部は、
   前記反転入力端子と前記出力端子との間に接続された第１リセットスイッチと、
   前記フローティング用コンデンサの両端間に接続された第２リセットスイッチと、を有し、
   前記制御部は、
   前記画素に光が照射されない時に、前記第１リセットスイッチ及び前記第２リセットスイッチをオンさせると共に前記切り替え用コンデンサの他端を前記コモン電圧に接続し、
   その後、前記第１リセットスイッチ及び前記第２リセットスイッチをオフさせて、前記増幅率を最小の増幅率より１段階高い増幅率に設定する、請求項７に記載の半導体集積回路。
9. 前記増幅率が確定した後に、前記増幅部からの出力値をデジタル値に変換するシングルスロープ型のＡＤ変換部を備え、
   前記ＡＤ変換部は、
   前記増幅部からの前記出力値が一端に供給されるＡＤ変換用コンデンサと、
   前記ＡＤ変換用コンデンサの他端が反転入力端子に接続され、ランプ電圧が非反転入力端子に供給される比較器と、
   前記ランプ電圧の立ち上がりタイミングと、前記比較器の比較結果と、に応じて前記デジタル値を決定するデジタル値決定部と、
   を有する請求項７または請求項８に記載の半導体集積回路。
10. 画素に照射される光の強度に応じた画素値を、可変設定され得る増幅率で増幅する増幅部と、
    前記増幅部からの出力値と、基準値と、を比較する比較部と、
    前記比較部の比較結果に基づき、前記増幅率を現在の増幅率より高くしても前記増幅部からの出力値が飽和しない場合に限って、前記増幅率を現在の増幅率より高くする制御部と、を備え、
    前記制御部による制御に応じて、前記増幅率は予め定めた複数段階の増幅率のうちの１つに設定され、
    前記制御部は、
    前記画素値のダイナミックレンジが１／（２＾Ｍ）倍（Ｍは０以上の整数）であることを示す外部からのダイナミックレンジ制御信号に応じて、最初に前記増幅率を最小の増幅率より（Ｍ＋１）段階高い増幅率に設定し、
    その後、前記増幅部からの出力値が飽和している可能性がある場合に、前記増幅率を現在の増幅率より１段階低くし、前記増幅率を現在の増幅率より１段階高くしても前記増幅部からの出力値が飽和しない場合に限って、前記増幅率を現在の増幅率より１段階高くする半導体集積回路。
11. 前記ダイナミックレンジ制御信号に応じて、入力のダイナミックレンジを切り替え可能であるＡＤ変換部をさらに備える、請求項１０に記載の半導体集積回路。
12. 前記増幅部は、
    コモン電圧が供給される非反転入力端子と、前記出力値を出力する出力端子と、を有するオペアンプと、
    一端に前記画素値が入力され、他端は前記オペアンプの反転入力端子に接続される入力コンデンサと、
    それぞれ、一端が前記オペアンプの前記反転入力端子に接続された複数の切り替え用コンデンサと、
    一端は前記オペアンプの前記反転入力端子に接続され、他端は前記オペアンプの前記出力端子に接続されるコンデンサと、を有し、
    前記制御部は、
    最初に、（Ｍ＋１）個の前記切り替え用コンデンサの他端をフローティングにして、残りの前記切り替え用コンデンサの他端を前記オペアンプの出力端子に接続して、これにより前記増幅率を最小の増幅率より（Ｍ＋１）段階高い増幅率に設定し、
    その後、前記増幅率を低くする場合、フローティングになっている何れかの前記切り替え用コンデンサの他端を前記オペアンプの出力端子に接続し、前記増幅率を高くする場合、前記オペアンプの前記出力端子に接続された何れかの前記切り替え用コンデンサの他端を前記オペアンプの前記出力端子から切り離して前記コモン電圧に接続する、請求項１０または請求項１１に記載の半導体集積回路。
13. 前記増幅部は、
    前記反転入力端子と前記出力端子との間に接続された第１リセットスイッチと、
    それぞれが、対応する前記切り替え用コンデンサの両端間に接続された（Ｊ＋１）個（ＪはＭの最大値）の第２リセットスイッチと、を有し、
    前記制御部は、
    前記画素に光が照射されない時に、前記第１リセットスイッチ及び（Ｍ＋１）個の前記第２リセットスイッチをオンさせ、残りの前記第２リセットスイッチをオフさせ、且つ、両端間が短絡した（Ｍ＋１）個の前記切り替え用コンデンサ以外の前記切り替え用コンデンサの他端を前記コモン電圧に接続し、
    その後、前記第１リセットスイッチ及び（Ｍ＋１）個の前記第２リセットスイッチをオフさせて、前記増幅率を最小の増幅率より（Ｍ＋１）段階高い増幅率に設定する、請求項１２に記載の半導体集積回路。
14. 画素に照射される光の強度に応じた画素値を、可変設定され得る増幅率で増幅する増幅部と、
    前記増幅部からの出力値と、基準値と、を比較する比較部と、
    前記比較部の比較結果に基づき、前記増幅率を現在の増幅率より高くしても前記増幅部からの出力値が飽和しない場合に限って、前記増幅率を現在の増幅率より高くする制御部と、を備え、
    前記制御部による制御に応じて、前記増幅率は予め定めた複数段階の増幅率のうちの１つに設定され、
    前記制御部は、前記増幅率を現在の増幅率より１段階高くしても前記増幅部からの出力値が飽和しない場合に限って、前記増幅率を現在の増幅率より１段階高くし、
    前記増幅部は、
    コモン電圧が供給される非反転入力端子を有するオペアンプと、
    一端に前記画素値が入力され、他端は前記オペアンプの反転入力端子に接続される入力コンデンサと、
    それぞれ、一端が前記オペアンプの前記反転入力端子に接続された複数の切り替え用コンデンサと、
    一端は前記オペアンプの前記反転入力端子に接続され、他端は前記出力値を出力する出力ノードに接続されるコンデンサと、
    前記出力ノードと前記オペアンプの出力端子との間に接続された第１レベルシフト用スイッチと、
    一端が前記出力ノードに接続されたレベルシフト用コンデンサと、
    前記レベルシフト用コンデンサの他端と前記オペアンプの前記出力端子との間に接続された第２レベルシフト用スイッチと、
    前記レベルシフト用コンデンサの他端と前記コモン電圧との間に接続された第３レベルシフト用スイッチと、を有し、
    前記制御部は、
    前記第１レベルシフト用スイッチおよび前記第３レベルシフト用スイッチをオンにして、前記第２レベルシフト用スイッチをオフにした状態において、前記切り替え用コンデンサの他端を前記オペアンプの前記出力端子または前記コモン電圧に接続することにより前記増幅率を制御し、
    前記増幅率が確定した後に、前記第１レベルシフト用スイッチおよび前記第３レベルシフト用スイッチをオフにして、前記第２レベルシフト用スイッチをオンにする半導体集積回路。
15. 画素に照射される光の強度に応じた画素値を、可変設定され得る増幅率で増幅する増幅部と、
    前記増幅部からの出力値と、前記増幅部が出力可能な最大値である基準値と、を比較する比較部と、
    前記比較部の比較結果に基づき、前記増幅率を現在の増幅率より高くした後、前記増幅部からの出力値が前記基準値より大きい場合に、前記増幅率を現在の増幅率より低くする制御部と、を備える半導体集積回路。
16. 複数の画素から構成される画素アレイと、
    前記画素に照射される光の強度に応じた画素値を処理する請求項１乃至１５のいずれかに記載の半導体集積回路と、を備える、イメージセンサ。

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