TWI399088B

TWI399088B - 資料處理器，固態成像裝置，成像裝置，及電子設備

Info

Publication number: TWI399088B
Application number: TW097138210A
Authority: TW
Inventors: Tadayuki Taura
Original assignee: Sony Corp
Priority date: 2007-10-12
Filing date: 2008-10-03
Publication date: 2013-06-11
Also published as: US7952630B2; EP2048786B1; EP2482462B1; CN102263913B; EP2048786A2; US9374097B2; US20110221942A1; US20150009387A1; CN101409772A; CN101409772B; CN102263913A; US8866946B2; KR20090037836A; US20090109315A1; EP2482462A1; TW200935886A; KR101524737B1; EP2048786A3

Description

資料處理器，固態成像裝置，成像裝置，及電子設備

相關申請案參照

本發明包含有關2007年10月12日向日本專利局提出申請之日本專利申請案JP 2007-266227的主題內容，其整個內容以提及的方式倂入本文。

本發明關於執行伴隨類比-數位轉換(AD轉換)之資料處理的資料處理器和固態成像裝置、成像裝置及做為使用AD轉換之結構的實體數量分佈檢測半導體裝置之範例的電子設備。較具體地，本發明關於適於實體數量分佈檢測半導體裝置或其他電子設備之數位信號處理技術，例如固態成像裝置，其中排列回應例如光或輻射之外部輸入電磁波之複數單元元件，以便自動地在位址控制下經由單元元件選擇被轉換為電信號之實體數量分佈，並讀出做為電信號之被選擇的實體數量分佈。具體地，本發明關於處理處理信號之數位資料獲得技術。

近年來，有關可克服各式問題之固態成像裝置、MOS(金屬氧化物半導體)或CMOS(互補MOS)影像感應器之範例，CCD(電荷耦合裝置)影像感應器已引起注意。

例如，所謂行平行輸出型或行型之方案，其中使用浮動擴散放大器之放大器電路被配置予每一畫素，信號處理電路被配置於每一行之畫素陣列單元10之後之階段，選擇畫素陣列單元中一列，該列被同時存取以便以列為單位從畫素陣列單元讀取畫素信號，即列中所有畫素同時平行被廣泛地用於CMOS影像感應器。

經由使用類比-數位轉換器而將自畫素陣列單元讀取之類比畫素信號轉換為數位資料並接著將該數位資料輸出至外部之方案可用於固態成像裝置。

這在行平行輸出型影像感應器中是真的。已發明各式信號輸出電路，且其最先進之範例為具有每行AD轉換器並自此取出畫素信號做為數位資料之方案。

鑒於電路規模、處理速度(速度提升)、解析度等，已考量各式AD轉換方案。其範例為一AD轉換方案，其比較類比單元信號與值逐漸改變而轉換為數位資料之所謂斜波型參考信號(斜波)，隨同比較程序執行計數程序，並依據比較程序完成時之計數值而獲得單元信號之數位資料，其稱為斜率整合型或斜波信號比較型(以下稱為參考信號比較型)。經由結合參考信號比較AD轉換方案與行平行輸出型方案，來自畫素之類比輸出可以AD轉換方式經由行平行而被轉換為低頻帶，其適於結合高速度與高影像品質之影像感應器。

此處，與畫素信號相關，重置畫素時之畫素信號位準與讀取信號電荷時之畫素信號位準之間的差為真實信號部分。因此，當使用參考信號比較AD轉換方案時，使用考量任一端之差異程序的結構。使用一種結構以於經由結合參考信號比較AD轉換方案與行平行輸出型而同時將來自一列中所有畫素之畫素信號轉換為數位資料時，一起執行差異程序。

例如，JP-A-2005-278135及1999年2月ISSCC技術論文文摘之W. Yang等人之"整合之800x600 CMOS影像系統"中揭露之搭載行平行型AD轉換器之固態成像裝置。

在W. Yang等人之論文所描述之結構中，於行區域外配置主要計數器，計數器之位元輸出被引入行區域，並經由執行基於各行之畫素信號的電壓位準之計數程序及接著閂住(儲存)行之計數器輸出，而獲得行區域中每行之依據信號振幅的AD轉換資料。在W. Yang等人之論文所描述之結構中，重置畫素時之畫素信號電壓位準(重置位準)的AD轉換結果與讀取信號電荷時之畫素信號電壓位準(信號位準)的AD轉換結果被儲存於不同的資料儲存器中，一組AD轉換結果經由水平信號線而被傳輸至後續階段的減法電路，且該組AD轉換結果歷經減法電路之差異程序。

在JP-A-2005-278135中所描述之結構中，行區域中每行均配置計數器，並經由執行基於各行之畫素信號的電壓位準之計數程序及接著閂住(儲存)行之計數器輸出，而獲得每行之依據信號振幅的AD轉換資料。在JP-A-2005-278135中所描述之結構中，經由於重置位準AD轉換時和信號位準AD轉換時切換向上計數模式與向下計數模式之間之計數模式，便於第二AD轉換程序之信號位準AD轉換時自動獲得真實信號部分之AD轉換結果，做為最後AD轉換輸出值。即於AD轉換程序的相同時間實施差異處理功能。

然而，在W. Yang等人之論文及JP-A-2005-278135中所描述之結構中，在將從畫素獲得之類比畫素信號電壓轉換為數位信號中，經由找出參考信號與畫素信號電壓彼此相同之點，並計數從當產生參考信號之時間點至當畫素信號電壓和參考信號彼此相同之時間點的時脈數量，便獲得相應於畫素信號電壓之AD轉換資料。

因此，當信號振幅為大時，比較程序期間或計數期間便被延長，且因而電力消耗提升。即計數直至比較電路之輸出(稱為比較器輸出)反向之期間，以獲得畫素信號電壓之AD轉換結果。因此，當信號振幅為大時，比較器輸出之反向時序被延遲，藉此計數器之作業期間變長且計數器之電力消耗變大。因此，計數器之電力消耗隨信號振幅而變。信號振幅(輸入位準)對於電力消耗具有影響。具體地，當信號振幅為小時，電力消耗下降，且當信號振幅為大時，電力消耗提升，使得電力消耗隨信號振幅而不規則。

當使用參考信號比較型AD轉換方案時需要造成基本組態中小變動之新方法。希望提供一種結構以降低輸入振幅對於電力消耗之影響。亦希望提供一種結構以有效地實現低電力消耗。

依據本發明一實施例之資料處理器包括：產生參考信號之參考信號產生器，其係用於將類比信號(類比處理信號)之位準轉換為數位資料，逐漸改變以提升該處理信號之振幅；比較器，比較該處理信號與該參考信號產生器所產生之該參考信號；及計數器，與比較器之比較程序平行地執行計數程序，並維持於預定計數期間獲得之計數值，以獲得數位資料之預定位準。即，有關類比信號之AD轉換結構，係使用稱為參考信號比較型之AD轉換方案。

一種固態成像裝置、成像裝置或電子設備使用與資料處理器相同的組態。該固態成像裝置可由一晶片裝配，或可具有具成像功能之模組型態，其可經結合成像單元、信號處理器或光學系統而予封裝。該資料處理器可應用於除了固態成像裝置以外之成像裝置。若然，該成像裝置具有與固態成像裝置相同的效果。此處，成像裝置表示例如照相機或具有成像功能之可攜式裝置。"成像"廣義而言包括正常照相機工作時之影像拾訊、指紋檢測等。

當自例如固態成像裝置之半導體裝置輸出之信號不但具有真實信號部分，亦具有重置部分或不規則部分(通常稱為參考部分)，並依據參考部分而被輸出做為附加真實信號部分之信號部分時，便執行差異程序以汲取真實信號部分做為相對於一處理信號之差異信號部分。

在固態成像裝置中，自以矩陣排列之單元畫素的畫素陣列單元讀取信號，每一單元畫素包括電荷產生器和輸出回應電荷產生器所產生之電荷的處理信號之輸出電晶體。此處，列方向及行方向並未固定。通常，掃瞄速度低的方向稱為行方向或垂直方向，掃瞄速度高的方向稱為列方向或水平方向。然而，該定義並非絕對而是例如當圖式旋轉90°時，上、下、右及左的關係便改變，因而列及行關係或垂直及水平關係便相反。以下，假設行方向為垂直方向及列方向為水平方向。

在本發明之一實施例中，稱為參考信號比較型之AD轉換方案中之計數期間(計數作業期間)依據預定標準而被獨立地控制。"獨立地控制計數作業期間"意即其係控制實際計數作業(換言之即實數計數作業)將於整個AD轉換期間之上半執行，或實際計數作業(換言之即補數計數作業)將於下半執行。

在"預定標準"與相應於此之"獨立控制"之間的關係中，視為第一範例其中配置執行上半計數作業之第一計數器和執行下半計數作業之第二計數器，且處理信號於其間被適當地分佈。即，準備專門執行上半計數作業和下半計數作業的個別計數器，且該些計數器係受獨立地控制。

在第一範例之結構中，因為第一計數器和第二計數器之計數期間係受獨立地控制，即，因為第一計數器係受控制以於計數期間之上半中執行計數作業，且第二計數器係受控制以於計數期間之下半中執行計數作業，當依據輸入振幅而實際執行計數作業時便可達成期間(係指計數器啟動期間)之均等。同樣地，當振幅之信號係由第一計數器和第二計數器平行處理時，在整個計數期間僅實際操作其一，藉以降低相同期間內同時操作之計數器數量。

此時，當處理來自一信號線之依時間序列的信號輸入時，可考量信號係依據輸入位準而分佈(切換)予第一計數器和第二計數器之一，藉以切換實際執行程序之計數器。

特別是，在應用於固態成像裝置中，可考量將第一計數器和第二計數器於每預定數量(k行：k為正整數)交替排列以處理相應行之畫素信號電壓。"每預定數量交替排列"之範例為每一行交替排列第一計數器和第二計數器，即交替排列第一計數器和第二計數器而彼此相鄰。

有關第二範例，在"預定標準"與相應於此之"獨立控制"之間的關係中，可考量使計數器執行上半計數作業和下半計數作業，及依據輸入振幅而選擇地執行上半計數作業(實數計數作業)和下半計數作業(補數計數作業)。即，依據輸入振幅將計數器切換為上半計數作業和下半計數作業之一。

在第二範例之結構中，因為計數器之計數期間係被獨立地控制，即，因為當輸入振幅小時計數作業係於整個計數期間的上半內執行，且當輸入振幅大時計數作業係於整個計數期間的下半內執行，當依據輸入振幅而實際執行計數作業時，期間(計數啟動期間)可予縮短。

此時，當處理來自一信號線之依時間序列的信號輸入時，可考量配置可執行上半計數作業和下半計數作業的一計數器，並控制該計數器以依據輸入振幅而執行上半計數作業和下半計數作業之一。

特別是，在應用於固態成像裝置中，可考量每行配置可執行上半計數作業和下半計數作業之計數器，並控制計數器以依據畫素信號電壓之振幅而選擇地執行上半計數作業或下半計數作業。此時，可使用一方案以獨立地執行重置位準和信號位準之振幅判斷(位準判斷)及選擇地執行重置位準和信號位準之上半計數作業和下半計數作業。此外，可使用一方案以執行僅信號位準之振幅判斷並依據該判斷結果而選擇地執行一組重置位準和信號位準之上半計數作業和下半計數作業。

對於將歷經振幅判斷之信號而言，可使用一方案以判斷處理中信號之輸入振幅。此外，對後續程序而言，可使用一方案以使用目前程序中輸入振幅之判斷結果，即，使用前一程序中輸入振幅之判斷結果。

有關振幅判斷之結構，可考量使用單一輸入信號(例如目前或前一程序中之輸入信號)執行振幅判斷，及使用做為自複數信號所獲得結果之值執行振幅判斷，例如，使用其平均值、最大值、最小值或中間值做為判斷指標而以一列或一畫面為單位執行振幅判斷。

換言之，下半計數作業為補數計數作業。因此，需將從補數計數作業所獲得之資料校正為真實資料。在執行最初處理信號之計數作業時，可經由允許計數器使用相應於當參考信號從初值到達終值之期間的計數值做為初值以展開計數作業，而執行資料之校正。另一方面，在最後處理信號之計數程序結束之後，所儲存之計數值可使用相應於當參考信號從初值到達終值之期間的計數值予以校正。

依據本發明之實施例，可完成其中上半計數作業和下半計數作業結合之AD轉換程序。因此，可降低輸入振幅對於電力消耗之影響。

例如，當使用第一實施例之結構時，相較於未使用該結構之狀況，依據輸入振幅而操作之計數器的數量可予均等，藉以使電力消耗均等。

當使用第二範例之結構時，相較於未使用該結構之狀況，依據輸入振幅(具體地以高振幅)可縮短計數啟動期間，藉以降低電力消耗。

以下，將參考圖式詳細描述本發明之較佳實施例。假設下列實施例中使用做為X-Y位址型固態成像裝置之範例的CMOS固態成像裝置。在CMOS固態成像裝置中，所有畫素均由N型MOS(NMOS)形成。

然而，此僅係應用本發明之範例及裝置，並不限於CMOS固態成像裝置。以下將描述之所有實施例可應用於實體數量分佈檢測半導體裝置，其中回應例如光或輻射之外部輸入電磁波之複數單元元件係以線或矩陣排列。

固態成像裝置之組態

圖1示意地描繪做為依據本發明之實施例之固態成像裝置的CMOS固態成像裝置(CMOS影像感應器)。

固態成像裝置1包括畫素單元，其中具有光接收元件(電荷產生器之範例)之複數畫素輸出相應於入射光之強度的信號，並以列和行(即以二維矩陣)排列，其中自每一畫素輸出之信號為電壓信號，且CDS(關連式雙取樣)功能單元或類比-數位轉換器(ADC)係平行於該些行排列。

"CDS功能單元或類比-數位轉換器係平行於該些行排列"意即複數CDS功能單元或類比-數位轉換器實質上係平行於垂直行之垂直信號線(行信號線之範例)19排列。

當於平面檢視該裝置時，複數功能單元可僅配置於畫素陣列單元10之行方向的一末幀(配置於圖式下部之輸出端)，或可配置於畫素陣列單元10之行方向的一末幀(配置於圖式下部之輸出端)及相對末幀(配置於圖式上部)。之後，較佳的是執行列方向之讀取掃瞄作業(水平掃瞄作業)的水平掃描器係分別配置於末幀並可獨立地操作。

一典型範例其中CDS功能單元或類比-數位轉換器係平行於各行而配置，其為行型其中CDS功能單元或類比-數位轉換器係於配置於成像單元之輸出端的行區域中每一垂直行配置，以便依序將信號讀出至輸出端。除了行型(行平行型)外，可使用一種型其中一CDS功能單元或類比-數位轉換器被配賦予相鄰複數(例如二條)垂直信號線19(垂直行)，或一種型其中一CDS功能單元或類比-數位轉換器被配賦予具N個間隔之N條垂直信號線19(垂直行)(其中N為正整數，且N-1條線係排列於間隔中)。

因為除了行型以外之型具有一種結構，其中複數垂直信號線19(垂直行)通常使用一CDS功能單元或類比-數位轉換器，所以配置切換電路(切換)供應相應於複數行之畫素信號，其係自畫素陣列單元10供應予一CDS功能單元或類比-數位轉換器。基於後續程序需要計數器測量以提供儲存輸出信號等之記憶體。

在任一狀況下，經由使用一種型其中一CDS功能單元或類比-數位轉換器被配賦予複數垂直信號線19(垂直行)，便於以畫素行為單位讀出畫素信號之後處理畫素信號，藉此相較於以單元畫素為單位處理信號的狀況，每一畫素之組態被簡化，因而處理影像感應器之畫素的數量增加及其尺寸和成本的降低。

因為一列畫素信號係同時由與各行平行配置之複數信號處理器處理，相較於畫素信號係由輸出電路端或裝置外部之一CDS功能單元或類比-數位轉換器處理之狀況，信號處理器可以低速操作。因此，其在電力消耗或帶寬性能或雜訊方面是有利的。換言之，當電力消耗或帶寬性能為固定時，整體看來感應器可以高速操作。

在行型的組態中，感應器可以低速操作，其造成電力消耗或帶寬性能或雜訊方面的優點，並提供不需切換電路(切換)的優點。在下列描述中，只要未描述具體定義便係描述行型。

如圖1中所示，依據本發明之實施例之固態成像裝置1包括稱為畫素單元或成像單元之畫素陣列單元10且其中複數單元畫素3係以列和行排列，配置於畫素陣列單元10外部的驅動控制器7，供應作業電流(讀取電流)予畫素陣列單元10之單元畫素3以讀取畫素信號的讀取電流源單元24，具有以垂直行配置之行AD電路25的行處理器26，及輸出電路(感應放大器：S/A)28。該些功能單元係配置於單一半導體基底上。

數位計算器29可視需要配置於輸出電路28之前或之後的階段。圖式中，數位計算器29係配置於輸出電路28之前的階段。當配置數位計算器29時，數位計算器29和輸出電路28一同稱為資料處理單元(DPU)28a。此處，"視需要"意即行AD電路25未執行重置位準Srst和信號位準Ssig之間之差異程序，但於行AD電路25之後的階段執行，或執行相應於行處理器26之補數計數作業的資料校正作業或其他乘積加總計算作業。

為求圖1中簡化，省略一些列和行。然而，數十至數千單元畫素3排列於每一列或行中。單元畫素3通常包括光電二極體做為光接收元件(電荷產生器)，其係感應器及具有半導體元件(例如，電晶體)以便放大之畫素內放大器(畫素信號產生器之範例)的範例。

經由使用分色濾光鏡，固態成像裝置1可允許畫素陣列單元10處理彩色成像。即，於光接收表面上配置具有複數顏色之濾色器組合的分色濾光鏡之一濾色器以攝取彩色影像，在該光接收表面上來自畫素陣列單元10中電荷產生器(光電二極體)之電磁波(本實施例為光)例如以所謂的拜爾(Bayer)排列入射，因而處理彩色成像。

本實施例中行AD電路25包括差異處理器(CDS)25a，其經由於將畫素重置為畫素信號So之參考位準之後即執行信號位準(以下，稱為"重置位準")之間差異程序而獲得以重置位準與信號位準之間之差異表示之信號部分和信號位準；及AD轉換器(ADC)25b，其將信號部分轉換為N位元數位資料，該信號部分係做為畫素信號之參考位準的重置位準與信號位準之間之差異。

差異處理器25a和AD轉換器25b並非侷限於該排列順序。例如，如圖1中所示，可經由差異處理器25a執行類比的重置位準與信號位準之間之差異程序，接著經由AD轉換器25b將差異程序結果轉換為數位資料。另一方面，儘管未顯示，可經由AD轉換器25b而分別將重置位準和信號位準轉換為數位資料，接著可經由差異處理器25a而獲得數位資料之間之差異。類比差異程序並非必要。

差異處理器25a之功能等同於畫素信號電壓Vs之重置位準Srst與包括真實信號部分Vsig(相應於所接收之光強度)之信號位準Ssig之間之差異的計算程序(CDS程序)，因而移除稱為固定型樣雜訊(FPN)或重置雜訊之雜訊信號部分。

如此一來，本實施例中之行AD電路25可裝配而做為AD轉換及雜訊移除信號處理器，其具有將來自畫素陣列單元10之類比畫素信號轉換為數位資料之AD轉換功能及抑制並移除雜訊部分之功能。行AD電路25執行以列為單位將用於選擇列位址之垂直掃描器14所選擇之列中單元畫素3輸出之畫素信號電壓Vx轉換為n位元數位資料之程序及雜訊移除信號程序。

行處理器26之AD轉換程序可使用一種方法，經由使用行AD電路25(具體地為AD轉換器25b)而將一列列平行儲存之類比信號轉換為一列列之數位資料。此時，可使用參考信號比較型(單一斜率整合型或斜波信號比較型)AD轉換方案。該方案可以簡單結構完成AD轉換器，並因而於平行排列時不增加電路規模。

此時，鑒於AD轉換器25b之電路組態或作業，AD轉換器可於重置畫素及來自垂直信號線19之電壓模式輸入中畫素信號上之真實信號位準(相應於所接收之光強度)後即執行獲得重置位準之間之差異的CDS程序連同AD轉換程序，並可用做差異處理器25a以移除例如固定型樣雜訊之雜訊信號部分。在參考信號比較型AD轉換中，AD轉換器依據從轉換開始(比較程序開始)至轉換結束(比較程序結束)之期間，判斷有效計數作業期間(代表稱為計數致能信號之期間的信號)，並依據計數致能信號而將類比處理信號轉換為數位資料。

使用行AD電路25中參考信號比較型AD轉換方案僅為範例，只要可執行AD轉換程序或雜訊移除程序，便可使用其他電路組態。行AD電路25以AD轉換方式轉換畫素信號電壓Vx並水平地傳輸結果數位資料，但可水平地傳輸相應於畫素信號電壓Vs之類比資訊。在此狀況下，差異處理器25a較佳地執行CDS程序而以畫素行為單位獲得畫素信號電壓Vx之重置位準Srst與信號位準Ssig之間之差異。

驅動控制器7具有連續讀取來自畫素陣列單元10之信號的控制電路功能。例如，驅動控制器7包括控制行位址或行掃瞄之水平掃描器(行掃瞄電路)12，控制列位址或列掃瞄之垂直掃描器(列掃瞄電路)14，及具有產生內建時脈之功能的通訊時序控制器20。

單元畫素3經由列控制線15而連接至垂直掃描器14以選擇列，並經由垂直信號線19而連接至具有配置於每一垂直行之行AD電路25的行處理器26。此處，列控制線15表示所有從垂直掃描器14延伸至畫素的配線。

垂直掃描器14用於選擇畫素陣列單元10之列，並供應必要脈衝予所選擇之列。例如，垂直掃描器14包括定義垂直方向之讀取列(選擇畫素陣列單元10中之列)的垂直位址調節器14a，及供應脈衝予垂直位址調節器14a所定義之讀取位址(列方向)中單元畫素3之列控制線15並驅動列控制線15的垂直驅動器14b。垂直位址調節器14a選擇電子快門之列以及信號讀取列(讀取列：其亦稱為選擇列或信號輸出列)。

水平掃描器12具有與時脈同步而連續選擇行處理器26中之行AD電路25的讀取掃描器功能，並傳輸經由將畫素信號轉換為數位資料所獲得之資料予水平信號線(水平輸出線)18。例如，水平掃描器12包括定義水平方向之讀取行(選擇行處理器26中之個別行AD電路25)的水平解碼器12a，及依據水平解碼器12a所定義之讀取位址而傳輸行處理器26之信號(AD轉換資料)予水平信號線18的水平驅動器12b。

水平信號線18為用於傳輸行AD電路25所產生之資料的匯流排線。水平信號線18之數量相應於行AD電路25所處理之位元n(n為正整數)的數量或為其二倍，例如當位元之數量為10(=n)時，水平信號線18之數量為10或20。具體地，當行AD電路25執行重置部分與信號部分之間之差異程序時，水平信號線之數量等於行AD電路25所處理之位元n的數量。另一方面，當行AD電路25之後的階段(例如數位計算器29)執行重置部分與信號部分之間之差異程序時，水平信號線之數量為2n，共有n用於傳輸重置部分的AD轉換結果，及n用於傳輸信號部分的AD轉換結果。

儘管圖式中未顯示，通訊時序控制器20包括供應單元作業所需之預定時序的時脈或脈衝信號之時序產生器TG(讀取位址控制器之範例)的功能區塊，及通訊介面之功能區塊，該通訊介面經由端子5a而接收從外部主控制器供應之主要時脈CLK0，經由端子5b而接收代表作業模式並從外部主控制器供應之資料，及輸出包括固態成像裝置1之資訊的資料予外部主控制器。

例如，水平位址信號係輸出至水平解碼器12a，及垂直位址信號係輸出至垂直解碼器14a。解碼器12a和14a接收信號並選擇相應於該些信號的列或行。水平掃描器12或垂直掃描器14包括用於設定位址之解碼器12a或14a，並經由回應通訊時序控制器20所提供之控制信號CN1和CN2的偏移作業(掃瞄)而切換讀取位址。

因為單元畫素3係以二維矩陣排列，可經由執行存取和獲得配置於單元畫素3中之畫素信號產生器所產生之類比畫素信號的(垂直)掃瞄讀取作業與以列為單位(平行各行)經由垂直信號線19之行方向的輸出，接著執行存取垂直行之排列方向的列方向之(水平)掃瞄讀取作業與讀取畫素信號(本實施例中之數位化畫素資料)至輸出端，而達成讀取畫素信號或畫素資料之讀取速度的提升。當然，除了掃瞄讀取作業外，可執行經由直接定址將讀取之單元畫素3而僅讀取必要單元畫素3上之資訊的隨機存取作業。

例如水平掃描器12或垂直掃描器14之驅動控制器7的組成元件經由使用與半導體積體電路製造技術而形成所謂單晶片(形成於單一半導體基底上)的相同技術而連同畫素陣列單元10單片地形成於單晶矽等之半導體區域中，此係做為半導體系統之範例的CMOS影像感應器並構成依據本實施例之固態成像裝置1的一部分。

固態成像裝置1可具有單晶片結構，其中組成元件係單片地形成於半導體區域中，或可具有具成像功能之模組結構，其中例如成像透鏡、光學低通濾光鏡和紅外光截止濾光鏡之光學系統，以及例如畫素陣列單元10、驅動控制器7和行處理器26之信號處理器係聚集和封裝的。

在具有上述組態的固態成像裝置1中，從單元畫素3輸出之畫素信號經由垂直行之垂直信號線19而被供應予行處理器26之行AD電路25。

在不包括資料儲存和傳輸輸出單元256的基本組態中，AD轉換器25b或差異處理器25a之輸出被連接至水平信號線18。當畫素信號歷經差異處理器25a之差異程序並接著被AD轉換器25b轉換為數位資料時，AD轉換器25b的輸出便被連接至水平信號線18。相反地，當畫素信號被AD轉換器25b轉換為數位資料並接著歷經差異處理器25a之差異程序時，差異處理器25a的輸出便被連接至水平信號線18。以下，前者如圖1中所示。

控制脈衝(水平資料傳輸時脈ψH)經由控制線12c而從水平掃描器12輸入至AD轉換器25b。AD轉換器25b具有儲存計數結果之閂鎖功能，並儲存資料直至經由控制線12c而提供控制脈衝為止。

在本實施例中，如圖式中所示在行AD電路25之輸出端，做為儲存儲存於AD轉換器25b中計數結果之N位元記憶體單元的資料儲存和傳輸輸出單元256，及做為配置於AD轉換器25b與資料儲存和傳輸輸出單元256之間之資料開關範例的開關(選擇器：SEL)258，係配置於AD轉換器25b之後續階段。

當配置資料儲存和傳輸輸出單元256時，做為控制脈衝之記憶體傳輸指示脈衝CN8便以預定時序從通訊時序控制器20供應予開關258而與其他垂直行之開關258共用。

當依據裝載功能而供應記憶體傳輸指示脈衝CN8時，開關258便傳輸相應行中AD轉換器25b之資料予資料儲存和傳輸輸出單元256。資料儲存和傳輸輸出單元256儲存所傳輸之資料。

在本實施例之水平掃描器12中，行處理器26之差異處理器25a和AD轉換器25b具有讀取掃描器功能，於執行其本身程序的同時讀取儲存於資料儲存和傳輸輸出單元256中之資料以回應開關258。

當配置資料儲存和傳輸輸出單元256時，儲存於AD轉換器25b中之AD轉換資料便可被傳輸至資料儲存和傳輸輸出單元256。因此，便可獨立地控制AD轉換器25b之AD轉換程序和對於水平信號線18之AD轉換結果的讀取作業，因而平行地體現執行AD轉換程序之管線作業和對於外部之信號讀取作業。

例如，AD轉換器25b經由將畫素資料之AD轉換結果閂鎖(儲存)於其中而完成AD轉換。以下，資料以預定時序而被傳輸至資料儲存和傳輸輸出單元256並儲存於其中。以下，行AD電路25藉由與經由控制線12c而以預定時序來自水平掃描器12之控制脈衝輸入同步的偏移作業，而經由輸出端子5c連續從具有行處理器26和畫素陣列單元10之晶片輸出儲存於資料儲存和傳輸輸出單元256中之畫素資料。

參考信號比較AD轉換之結構

圖2A及2B描繪執行參考信號比較AD轉換之基本電路組態。

如圖2A中所示，執行參考信號比較AD轉換之第一組態範例包括參考信號產生器27，其將AD轉換參考信號SLP_ADC供應予行處理器26。參考信號SLP_ADC具有整體看來隨斜率而逐漸線性改變之波形，以提升做為處理信號之畫素信號電壓Vx的振幅，且該變化可展現平滑斜率型態或逐漸改變之梯級型態。

參考信號產生器27包括DA轉換電路(DAC：數位類比轉換器)27a，產生與通訊時序控制器20之控制資料CN4所表示之初值的計數時脈CKdac同步之參考信號SLP_ADC，並將所產生之做為AD-轉換參考電壓(ADC參考信號)的參考信號SLP_ADC供應予行處理器26的AD轉換器25b。儘管圖式中未顯示，可配置防雜訊濾光鏡。

從通訊時序控制器20供應予參考信號產生器27之DA轉換電路27a的控制資料CN4包括用於保持數位資料之變化相對於時間為固定之資訊，使得各程序之參考信號SLP_ADC基本上具有相同斜率(變化)。具體地，計數值與計數時脈CKdac同步地於每一單位時間改變1，且計數值經由電流附加AD轉換電路而被轉換為電壓信號。計數時脈CKdac可相等於計數時脈CK_CNT。

AD轉換器25b包括電壓比較器252，比較參考信號產生器27之DA轉換電路27a所產生之參考信號SLP_ADC與以列控制線15(V1,V2,V3,....Vv)為單位而經由來自單元畫素3之垂直信號線19(H1,H2,...,Hh)獲得的類比畫素信號，及做為計數器之範例的計數器單元254，其計數直至電壓比較器252完成比較程序之期間或該完成之後預定時間內之期間和儲存計數結果，AD轉換器25b並具有n位元AD轉換功能。

本實施例中計數器單元254包括計數計數時脈CK_CNT以產生隨參考信號SLP_ADC之時間變化之計數資料(計數值)的計數器功能，及儲存計數器所產生之計數資料以外相應於畫素信號電壓Vx之計數資料的資料儲存(計數值儲存)功能。

AD轉換器25b包括計數作業控制器253，其控制計數作業期間或電壓比較器252與計數器單元254之間之計數器單元254的計數資料儲存作業。計數作業控制器253包括計數相位調整器(PH SEL)260，其控制計數器單元254之計數作業期間(有效計數作業期間TEN)。計數相位調整器260被通訊時序控制器20供應予計數期間控制信號SEL以控制計數期間，並被電壓比較器252供應予比較脈衝COMP。

對於計數期間控制信號SEL可考量各式用法。例如，可考量均勻地控制全部各行之計數器單元254的有效計數作業期間之用法，將垂直行分為許多組(通常為兩組)並一組組地控制有效計數作業期間之用法，或依據畫素信號電壓Vx之位準而控制有效計數作業期間之用法。

計數相位調整器260依據來自通訊時序控制器20之計數期間控制信號SEL或畫素信號電壓Vx之比較結果(稱為相位調整控制信號)及前一行或本行之電壓比較器252(可使用與電壓比較器252分離之比較器)的參考信號SLP_ADC，邏輯地將來自電壓比較器252之比較脈衝COMP反相(處於相反相位)，並將做為計數致能信號EN之結果輸出予計數器單元254，或將做為計數致能信號EN之比較脈衝COMP輸出予計數器單元254。計數相位調整器260為判斷而執行實數計數作業或補數計數作業(換言之，判斷計數期間)之計數期間控制器的範例。

例如，經由使用互斥或(EX-OR)閘262做為計數相位調整器260，比較脈衝COMP便被輸入予輸入端子IN1且相位調整控制信號被輸入予輸入端子IN2。在此狀況下，當相位調整控制信號處於高(H)位準時，EX-OR閘262便邏輯地將比較脈衝COMP反相以產生計數致能信號EN，而當相位調整控制信號處於低(L)位準時，EX-OR閘262便不做任何改變地使用比較脈衝COMP做為計數致能信號EN。

在本組態範例的行AD轉換程序中，每行配置之電壓比較器252被DA轉換電路27a供應予參考信號SLP_ADC，且將由電壓比較器252處理之畫素信號電壓Vx則歷經使用共同參考信號SLP_ADC之比較程序。當計數致能信號EN處於H位準時，計數器單元254便依據計數時脈CK_CNT而使用計數相位調整器260之輸出做為計數致能信號EN而執行計數程序，並於計數程序結束時儲存計數結果。

AD轉換器25b之計數相位調整器260或計數器單元254被通訊時序控制器20供應予控制信號CN5，以表示計數器單元254是否將以向下計數模式或向上計數模式執行兩計數程序，或除了計數期間控制信號SEL外，於第一計數程序或重置程序中設定初值Dini之其他控制資訊。

參考信號產生器27所產生之梯級形參考信號SLP_ADC被輸入予電壓比較器252之一輸入端子RAMP而與其他電壓比較器252之輸入端子RAMP共用。其他輸入端子被連接至相應垂直行的垂直信號線19，且來自畫素陣列單元10之畫素信號電壓被輸入至此。電壓比較器252之輸出信號(比較脈衝COMP)被供應予計數相位調整器260。

計數時脈CK_CNT從與其他計數器單元254之時脈端子CK共用的通訊時序控制器20輸入予計數器單元254之時脈端子CK。儘管圖式中未顯示其組態，計數器單元254可經由將包括閂鎖之資料儲存器的佈線類型改變為同步計數器型而予體現，並以一計數時脈CK_CNT之輸入執行內部計數程序。

當向下計數作業與向上計數作業於二計數程序中切換以獲得一畫素之信號部分Vsig的數位資料Dsig時，較佳的是將切換向下計數作業和向上計數作業之向上向下計數器用於計數器單元254。

另一方面，當於二計數程序中僅執行向下計數作業和向上計數作業其中之一時，便使用相應於該作業之向上計數器和向下計數器其中之一。然而，原則上可使切換向下計數作業和向上計數作業之向上向下計數器僅執行向下計數作業和向上計數作業其中之一。通常，向上向下計數器需要用於切換模式之電路組態，且相較於使用向上計數器和向下計數器之單一計數模式的組態，向上向下計數器具有大的電路規模。因此，當僅執行一項作業時，較佳的是不使用向上向下計數器。

較佳的是使用輸出不與計數時脈CK_CNT同步之非同步計數器做為計數器單元254。基本上，可使用同步計數器，但同步計數器中所有正反器(計數器之基本元件)之作業均受限於計數時脈CK_CNT。因此，當需要較高頻作業時，便僅由第一正反器(計數器之基本元件)之限制頻率判斷作業限制頻率，因而較佳的是使用適於高速作業之非同步計數器做為計數器單元254。這是因為不需時脈的同步，且因而時脈速度不受妨礙。

控制脈衝係經由控制線12c而從水平掃描器12輸入予計數器單元254。計數器單元254具有閂鎖計數結果之閂鎖功能，並使用經由控制線12c之控制脈衝儲存計數器輸出值直至配賦指令為止。

在AD轉換器25b之輸出端，例如計數器單元254之輸出可連接至水平信號線18。另一方面，如圖1中所示，做為儲存閂鎖於計數器單元254中之計數結果的記憶體單元之資料儲存和傳輸輸出單元256可配置於計數器單元254之後續階段。

資料儲存和傳輸輸出單元256之輸出被連接至水平信號線18。水平信號線18具有相應於行AD電路25之位元寬度的n或2n之位元寬度的信號線，並經由相應於未顯示之輸出線的n或2n感應電路而連接至輸出電路28。當然，如上述，數位計算器29可視需要而配置於輸出電路28之前或之後的階段。

此處，鑒於有效計數作業期間，參考信號比較AD轉換程序概分為上半計數作業，其中計數起始點為參考信號SLP_ADC之變化起始點，且計數結束點為當參考信號SLP_ADC等於處理信號電壓之時間點，及下半計數作業，其中計數起始點為當參考信號SLP_ADC等於處理信號電壓之時間點，且計數結束點為當計數數量到達本時間所欲之計數數量的時間點(通常為當最大AD轉換期間期滿之時間點)。

在本說明書中，從當參考信號SLP_ADC開始其變化之時間點至當參考信號SLP_ADC等於畫素信號電壓Vx之時間點的上半期間所執行的計數作業稱為實數計數作業。另一方面，從當參考信號SLP_ADC等於畫素信號電壓Vx之時間點至當最大AD轉換期間期滿之時間點的下半期間所執行的計數作業稱為補數計數作業。

鑒於計數模式，計數程序可依據向上計數模式或向下計數模式而予概分。

從垂直信號線19輸出之畫素信號So(畫素信號電壓Vx)為時間序列型，其中信號位準Ssig出現於包括做為參考位準之畫素信號的雜訊之重置位準Srst之後。參考位準(重置位準Srst，其實質上等同於重置位準srst)上之程序被稱為預充電相位程序(可縮寫為P相位程序)或重置計數器期間程序。信號位準Ssig上之程序被稱為資料相位程序(可縮寫為D相位程序)或資料計數器期間程序。當D相位程序係於P相位程序之後執行時，D相位程序為其中信號部分Vsig被附加於重置位準Srst之信號位準Ssig上之程序。

在第一組態範例中，因為計數器單元254係配置於每一垂直行，故可使用各式方法，經由上半計數作業和下半計數作業、計數模式(向上計數模式或向下計數模式)及P相位程序和D相位程序之組合而執行CDS功能連同各行之參考信號比較AD轉換中之AD轉換。

另一方面，如圖2B中所示，在執行參考信號比較AD轉換的第二組態範例中，類似於參考信號產生器27，計數器單元254係各垂直行共用。行AD電路25包括電壓比較器252、資料儲存和傳輸輸出單元256。計數器單元254於相應於P相位和D相位程序之參考信號SLP_ADC的斜率期間之最大AD轉換期間連續執行向上計數作業(或向下計數作業)。位元計數資料(亦稱為計數時脈)CK0、...、CKn-1被供應予每一垂直行之資料儲存和傳輸輸出單元256。當相應行中電壓比較器252之比較輸出COMP被反向時，每一垂直行之資料儲存和傳輸輸出單元256獲得並儲存計數器單元254之計數資料。

本範例之計數器單元254包括計數計數時脈CK_CNT以產生相對於時間而具參考信號SLP_ADC變化之計數資料(計數值)的計數器。資料儲存和傳輸輸出單元256具有儲存相應於出自計數器所產生之計數資料之畫素信號電壓Vx的計數資料之資料儲存(計數值儲存)功能。

資料儲存和傳輸輸出單元256儲存不同儲存器中P相位和D相位程序所獲得之資料Dp(表示Drst)和Dd(表示Drst+Dsig)。資料儲存和傳輸輸出單元在水平掃描器12的控制下經由不同水平信號線18而將P相位和D相位程序所獲得之資料Dp和Dd傳輸予數位計算器29。數位計算器29經由計算資料Dp與Dd之間之差而獲得信號部分Vsig的數位資料Dsig。

在任一範例或處理方法中，原則上AD轉換程序之執行係經由供應斜波型參考信號SLP_ADC予比較器(電壓比較器)，比較參考信號SLP_ADC與經由垂直信號線19輸入之類比畫素信號電壓Vx，並於展開有效計數作業期間時展開具時脈信號之計數作業以計數指定有效計數作業期間之數量時脈。

在任一範例或處理方法中，在執行P相位程序時，讀取單元畫素3之重置部分Vrst並處理畫素信號電壓Vx之重置位準Srst。重置部分Vrst包括做為每一單元畫素3之補償的不均勻雜訊。然而，因為重置部分Vrst之不均勻性通常為小且重置位準Vrst係整個畫素共用，所以任一垂直信號線19之畫素信號電壓Vx中重置部分Vrst之輸出值(=重置位準Srst)實質上是已知的。因此，在執行P相位程序時，可經由調整參考信號SLP_ADC而縮短比較期間。例如，執行P相位程序時之最大計數數量Drm(=重置位準Srst之AD轉換結果的最大值)為相應於7位元之計數數量(128時脈)。

另一方面，在執行D相位程序時，除了重置位準Srst外，讀取相應於每一單元畫素3之入射光強度的信號部分Vsig，並處理包括信號部分Vsig之信號位準Ssig。因此，在執行D相位程序時，因為讀取相應於入射光強度之信號部分Vsig，所以便採用寬的比較期間而大為改變供應予電壓比較器252之參考信號SLP_ADC，以便以寬的範圍判斷光強度之大小。例如，將D相位程序之比較程序的最大計數數量Dsm'設定為經由附加P相位程序之最大計數數量Drm至信號部分Vsig之AD轉換結果的最大值所獲得之值，即最大計數數量Dsm相應於最大信號部分Vsig。最大計數數量Dsm為例如介於10位元計數數量(1024時脈)至12位元計數數量(4096時脈)。使重置位準Srst之比較程序的最大期間短於信號位準Ssig之比較程序的最大期間。不將二期間設定為相等而係將二期間設定為如此狀況，可縮短二轉換程序之整個AD轉換期間。

固態成像裝置之作業：第一處理範例之作業

圖3A為一時序圖，描繪參考信號比較AD轉換之第一程序範例的作業。第一程序範例之應用使用圖2A中所示之第一組態範例做為電路組態。

當行AD電路25於參考信號比較AD轉換中在有效計數作業期間執行重置位準與信號位準之間之差異程序時，例如，可在所有二程序中使用第一程序範例，其中計數起始點為當參考信號SLP_ADC開始其變化時之時間點，且計數結束點為當參考信號SLP_ADC等於處理信號電壓時之時間點。即，在第一程序範例中，上半計數作業(實數計數作業)係於所有二程序中有效AD轉換期間(每一相位之最大AD轉換期間)執行。只要未特別描述，便假設參考信號SLP_ADC之斜率在各程序中為固定的。

在此狀況下，於二計數程序中為獲得一畫素之信號部分Vsig的數位資料Dsig，切換計數器單元254以執行向下計數作業和向上計數作業。在整個作業中，D相位程序中向上計數作業可視為計數信號位準Ssig之正整數(正數量)的作業，且D相位程序中向下計數作業可視為計數信號位準Ssig之負整數(負數)的作業。

儘管省略詳細描述，但基本上係使用例如JP-A-2005-311933或JP-A-2006-33452中所描述之相同技術。首先，在稱為一般參考信號比較型之AD轉換程序中，於執行任一處理列Vx中各垂直行H1至Hh上第一程序時，即於做為重置位準Srst之AD轉換期間的P相位程序期間，計數器單元254之正反器的計數值被重置為P相位最大AD轉換灰階之最小值min，例如"0"。接著，經由將計數器單元254設定為向下計數模式，並平行地執行參考信號SLP_ADC和畫素信號電壓Vx上電壓比較器252之P相位位準比較程序及計數器單元254之計數程序，而執行P相位位準AD轉換。最初，假設參考信號SLP_ADC高於畫素信號電壓Vx之P相位位準，且電壓比較器252之比較輸出COMP處於H位準。在當參考信號SLP_ADC等於做為比較程序開始後之P相位位準的重置位準Srst之時間點，電壓比較器252之比較輸出COMP從H位準改變為L位準，且表示相應於重置位準Srst之量(表示具附加符號之-Drst)之數位值Drst的計數值被儲存於計數器單元254中。

在第二程序，即在做為信號位準Ssig之AD轉換期間的D相位程序期間，除了重置位準Srst外讀取相應於每一單元畫素3之入射光強度的信號部分Vsig，並執行與P相位讀取作業相同之作業。首先經由將計數器單元254設定為與P相位程序相反之向上計數模式並允許平行地執行參考信號SLP_ADC和畫素信號電壓Vx上電壓比較器252之D相位位準比較程序及計數器單元254之計數程序，而執行D相位位準AD轉換。最初，假設參考信號SLP_ADC高於畫素信號電壓Vx之D相位位準，且電壓比較器252之比較輸出COMP處於H位準。在當參考信號SLP_ADC等於做為比較程序開始後之D相位位準的信號位準Ssig之時間點，電壓比較器252之比較輸出COMP從H位準改變為L位準，且此時相應於信號位準Ssig之量的計數值被儲存於計數器單元254中。

此時，與P相位相反，係從經由P相位和AD轉換所獲得之畫素信號電壓Vx的重置位準Srst之數位值Drst(其為負值)執行向上計數作業。因為信號位準Ssig為經由附加信號部分Vsig至重置位準Srst所獲得之位準，做為信號位準Ssig之AD轉換結果的計數值基本上為"Drst+Dsig"。然而，因為向上計數作業之起始點為做為重置位準Srst之AD轉換結果的"-Drst"，實際上儲存於計數器單元254中之計數值為"-Drst+(Dsig+Drst)=Dsig"。

即，因為計數器單元254之計數作業係以P相位程序之向下計數模式及D相位程序之向上計數模式執行，所以自動地於計數器單元254中執行做為重置位準Srst之AD轉換結果的計數數量"-Drst"與做為信號位準Ssig之AD轉換結果的計數數量"Drst+Dsig"之間的差異程序(減法程序)，且儲存於計數器單元254中做為不同程序結果之計數數量Dsig表示相應於信號部分Vsig之數位資料。

如上述，包括每一單元畫素3之不均勻的重置位準Srst可使用兩次讀取及P相位程序時向下計數作業之計數程序和D相位程序時向上計數作業之計數程序而於計數器單元254中經由差異程序而予移除，並可以簡單組態而獲得相應於每一單元畫素3之入射光強度的僅信號部分Vsig之AD轉換結果。因此，行AD電路25做為CDS程序功能單元及將類比畫素信號轉換為數位畫素資料之數位轉換器。

在第一程序範例的AD轉換程序中，因為經由一畫素信號上第一計數程序和第二計數程序而使P相位歷經向下計數程序且D相位歷經向上計數程序，所以P相位歷經補數計數程序及D相位歷經實數計數程序。實際上，補數計數程序為負計數程序及減法因子。實數計數程序為正計數程序及加法因子。

在第一程序範例之應用中，向下計數作業和向上計數作業被切換為二計數程序，以獲得畫素信號部分Vsig之數位資料Dsig。因此，切換向下計數作業和向上計數作業之向上向下計數器較佳地被用做計數器單元254。

當於計數器單元254之後續階段配置資料儲存和傳輸輸出單元256時，來自通訊時序控制器20之做為記憶體傳輸指示脈衝CN8的子時脈D1AT於展開計數器單元254或水平傳輸之作業之前被供應予資料儲存和傳輸輸出單元256。資料儲存和傳輸輸出單元256使用子時脈D1AT做為觸發器而儲存儲存於內部閂鎖電路之計數器單元254中前一列Vx-1的數位資料Dsig。

即，在AD轉換期間期滿之後，計數器單元254中數位資料Dsig被轉移至資料儲存和傳輸輸出單元256，且行AD電路25展開後續列Vx之AD轉換。在行處理器26之每一垂直行的行AD電路25之AD轉換程序之後，資料儲存和傳輸輸出單元256中前一列的數位資料Dsig連續被水平掃描器12選擇，且接著經由水平信號線18而被傳輸至輸出電路28以傳輸資訊。以下，每列連續重複相同作業，藉以產生二維影像。

此處，描述以向下計數模式執行P相位程序及以向上計數模式執行D相位程序之範例。相反地，儘管未顯示，可以向上計數模式執行P相位程序且可以向下計數模式執行D相位程序。在此狀況下，D相位程序之後儲存於計數器單元254中之資料為Dsig之負值。

第一程序範例之AD轉換程序的特徵在於經由執行一畫素上第一計數程序及第二計數程序中實數計數作業，P相位歷經負計數程序及D相位歷經正計數程序，而於P相位執行向下計數程序及於D相位執行向上計數程序。負計數程序結果可視為減法因子及正計數程序結果可視為加法因子。例如，經由改變參考信號SLP_ADC之斜率，可適當地設定係數。經由考量該特徵而組合P相位之向上計數程序及D相位之向下計數程序，便可獲得做為複數畫素之乘積加總計算結果。此處，將不描述使用第一程序範例之複數畫素的乘積加總計算的數位資料。

固態成像裝置之作業：第二處理範例之作業

圖3B為一時序圖，描繪參考信號比較AD轉換之第二程序範例的作業。當行AD電路25執行重置位準與信號位準之間之差異程序時，例如，第二程序範例其中計數起始點為當參考信號SLP_ADC等於處理信號電壓之時間點，且計數結束點為當計數數量到達所欲計數數量之時間點(通常即當最大AD轉換期間期滿之時間點)之第二程序範例可用於兩程序。即，在第二程序範例中，下半計數作業(補數計數作業)係於兩程序中執行。

在此狀況下，在用於獲得一畫素之信號部分Vsig的數位資料Dsig之兩計數程序中，切換計數器單元254以執行每一垂直行之向下計數作業和向上計數作業。因此，圖2A中所示第一組態範例被用做第二程序範例之應用中的電路組態。

第二程序範例之基本作業與第一程序範例並非大為不同，但其彼此不同其中考量相應於執行最大AD轉換期間之下半時中計數程序之資料的校正。即，第二程序範例的整個作業可視為計數補數之作業。在此狀況下，因為係計數補數，需要產生真實數量之最後資料的資料校正結構。在資料校正結構中，可使用第一計數程序之初值而採取計數器措施，或可經由允許數位計算器29做為校正器而使用數位計算器29之數位計算而採取計數器措施。當初值改變時，便使通訊時序控制器20做為校正器並經由通訊時序控制器20而執行初值之設定。

考量資料校正的理由如下。首先，假設P相位程序中最大計數數量為Drm，且相應於D相位程序中最大信號部分Vsig之最大計數數量為Dsm'=Drm+Dsm。Dsm代表信號部分Vsig之最大數位資料。在此狀況下，D相位程序中最大計數數量為"Drm+Dsm"。當計數程序係於參考信號SLP_ADC等於畫素信號電壓Vx且比較輸出COMP於各影像之最大AD轉換期間被反向之後的下半時執行時，P相位之計數值Dp在重置位準Srst之計數值為Drst時為"Drm-Drst"，且D相位之計數值Dd在信號位準Ssig之計數值為Dsig時為"(Drm+Dsm)-(Drst+Dsig)"。

此處，當P相位程序係以向上計數模式執行且D相位程序係以向下計數模式執行時，P相位程序便從"0"開始，且D相位程序係從經由P相位程序所獲得之計數值開始，D相位程序之後的資料為(Drm-Drst)-{(Drm+Dsm)-(Drst+Dsig)}=Dsig-Dsm。為刪除"-Dsm"而獲得信號部分Vsig之數位資料Dsig，例如，第一P相位程序之初值Dini可設定為Dsm，或Dsm可經由數位計算器29而附加至"Dsig-Dsm"。

在計數模式之組合中，因為AD轉換期間之下半時中信號位準Ssig上之補數計數作業係以向下計數模式執行，可經由組合補數計數作業之負計數特徵與向下計數程序之負計數特徵而獲得正值之Dsig。"Dsig-Dsm"即表示此。在此狀況下，依據第一初值之設定，可在第二程序之後即獲得數位資料Dsig。

另一方面，當以向下計數模式執行P相位程序時，D相位程序係以向上計數模式執行，且D相位程序係自P相位程序所獲得之計數值開始，D相位程序之後的資料為((Drm+Dsm)-(Drst+Dsig)}-(Drm-Drst)=Dsm-Dsig。為刪除Dsm'以獲得信號部分Vsig之數位資料Dsig的負數，例如，第一P相位程序之初值Dini可設定為"-Dsm"，或可經由數位計算器29而從"Dsm-Dsig"減去Dsm。為將數位資料Dsig之負數"-Dsig"返回為正數量，例如，可從資料儲存和傳輸輸出單元256輸出反向位元資料，或位元資料可經由數位計算器29反向。然而，因為"1"之差僅經由位元資料之反向而準確地產生，數位計算器29可附加"1"而獲得準確的資料。另一方面，經由允許數位計算器29執行(Dsm-(Dsm-Dsig)}之作業，便可獲得數位資料Dsig。

在計數模式之組合中，因為AD轉換期間之下半時中信號位準Ssig上之補數計數作業係以向上計數模式執行，可經由組合補數計數作業之負計數特徵與向上計數程序之正計數特徵而獲得負值之Dsig。"Dsm-Dsig"即表示此。

將參照圖3B描述參考信號比較AD轉換之第二程序範例的作業。首先，於準備做為P相位程序期間之Drm計數期間，電壓比較器252執行參考信號SLP_ADC與畫素信號電壓Vx之比較，電壓比較器252之比較輸出COMP於當參考信號SLP_ADC等於畫素信號電壓Vx之重置位準Srst之時間點(Drst時脈通過之後)被反向，且計數致能信號EN(=相位調整之比較輸出PCOMP)被反向(其中COMP和PCOMP相位彼此相反)。此時，計數器單元254從初值Dini開始向下計數作業，並於P相位程序期間之後的Drm時脈中停止該計數作業。因此，因為計數器單元254向下計數"Drm-Drst"時脈，故於P相位程序結束之後儲存"Dini-(Drm-Drst)"。當初值Dini為灰階min值="0"時，計數器單元254儲存"-(Drm-Drst)"。

其次，於準備做為D相位程序期間之Dsm'計數期間，電壓比較器252執行參考信號SLP_ADC與畫素信號電壓Vx之比較，電壓比較器252之比較輸出COMP於當參考信號SLP_ADC等於畫素信號電壓Vx之信號位準Ssig之時間點(Drst+Dsig時脈通過之後)被反向，且計數致能信號EN被反向(其中COMP和PCOMP相位彼此相反)。此時，計數器單元254開始向上計數作業，並於D相位程序期間之後的Dsm'=Drm+Dsm時脈中停止該計數作業。

因此，計數器單元254向上計數"Dsm'-(Drst+Dsig)"時脈。此時，因為係從P相位程序獲得之計數值"Dini-(Drm-Drst)"執行向上計數程序，故計數器單元254儲存Dini-(Drm-Drst)+(Dsm'-(Drst+Dsig))=Dini-(Drm-Drst)+(Drm+Dsm)-(Drst+Dsig)=Dini+Dsm-Dsig。計數值"Dini+Dsm-Dsig"之資料Dout被傳輸予數位計算器29。

數位計算器29校正相應於信號資料Dsig和初值Dini之最大值的最大計數數量Dsm。即，數位計算器29執行伴隨已歷經補數計數作業之畫素資料的補數計數作業之資料校正。例如，如圖式中所示，當初值Dini為最小灰階值="0"時，計數器單元254儲存"Dsm-Dsig"並將做為資料Dout之資料傳輸予數位計算器29。因此，經由從相應於信號資料Dsig之最大值的最大計數數量Dsm減去資料Dout，數位計算器29可從Dsm-(Dsm-Dsig)獲得最後信號資料Dsig。

此處，已描述以向下計數模式執行P相位程序及以向上計數模式執行D相位程序之範例。然而，儘管未顯示，相反地，可以向上計數模式執行P相位程序及以下計數模式執行D相位程序。在此狀況下，D相位程序之後儲存於計數器單元254中之資料為"Dini-Dsm+Dsig"，且信號部分Vsig之AD轉換資料Dsig為正數量。如上述，為刪除"-Dsm"以獲得信號部分Vsig之數位資料Dsig，例如，P相位程序中初值Dini被設定為Dsm，或當初值Dini為"0"時數位計算器29可附加Dsm至"Dsig-Dsm"。

在第二程序範例的AD轉換程序中，於一畫素上之第一計數程序和第二計數程序中執行補數計數作業，於一程序中執行負計數程序，及於另一程序中執行正計數程序。補數計數作業實質上可視為負計數程序。當以負方向執行補數計數作業時，其程序結果可視為加法因子。當以正方向執行補數計數作業時，其程序結果可視為減法因子。例如，經由適當地改變參考信號SLP_ADC之斜率，便可適當地設定係數。經由考量特徵而組合向上計數程序和向下計數程序，便可獲得做為複數畫素之乘積加總計算結果的數位資料。然而，相應於補數計數作業之初值的處理應注意為第二程序範例之特徵。此處，將描述使用第二程序範例而獲得複數畫素之乘積加總計算的數位資料之結構。

固態成像裝置之作業：第三處理範例之作業

圖3C和3D為時序圖，描繪參考信號比較AD轉換之第三程序範例之作業。此處，圖3C顯示該原理之第一範例，及圖3D顯示該原理之第二範例。

當使用參考信號比較AD轉換方案時，第三範例具有一結構其中可伴隨AD轉換執行差異處理功能，同時抑制計數器單元254之區域的增加。

電路組態使用該結構其中於第一及第二AD轉換程序時以相同計數模式執行計數作業，並改變其計數相位，而未使用計數模式改變結構。類似於第一程序範例或第二程序範例，計數程序係於第二計數程序時從第一計數程序之結果開始。

在第三程序範例中，因為不需切換計數模式，便可使用圖2A中所示之第一組態範例或圖2B中所示之第二組態範例做為電路組態。

此處，"使用不同計數相位"意即第一AD轉換程序(例如P相位程序)與第二AD轉換程序(例如D相位程序)之間之計數程序期間不同。更具體地，從當參考信號SLP_ADC開始其變化之時間點至當參考信號SLP_ADC等於畫素信號電壓Vx之時間點期間執行之計數程序，與從當參考信號SLP_ADC等於畫素信號電壓Vx之時間點至當最大AD轉換期間期滿之時間點(當參考信號SLP_ADC停止其變化之時間點)期間執行之計數程序，其間之差異意即計數相位之差異。

即，在二計數程序中，將做為上半計數作業之實數計數程序和做為下半計數作業之補數計數程序組合以做為當比較輸出COMP被反向之時間點的參考。

通常，從當參考信號SLP_ADC開始其變化之時間點至當參考信號SLP_ADC等於畫素信號電壓Vx之時間點期間，及從當參考信號SLP_ADC等於畫素信號電壓Vx之時間點至當最大AD轉換期間期滿之時間點期間，相應於從電壓比較器252輸出之比較脈衝COMP的輸出位準。因此，可判斷係於當比較脈衝COMP處於L位準期間或當比較脈衝處於H位準期間執行計數程序。

此外，為獲得第三程序範例中有關二計數程序之差異程序結果，在第一方案中，相應於計數模式之符號(正或負)於展開第一計數程序時被加在計數值上以設定初值Dini，該計數值係相應於當參考信號SLP_ADC等於畫素信號電壓Vx之時間點後執行之計數程序的最大AD轉換期間，並從該初值Dini開始計數程序。另一方面，在第二方案中，類似於第一程序範例，從"0"開始計數程序，且處於計數器單元254後續階段之數位計算器29於第二計數程序完成後校正初值Dini。第一方案適於一狀況，其中不需於計數器單元254之後續階段校正初值Dini，且所需要的是一畫素之AD轉換程序結果。另一方面，第二方案適於一狀況，其中需要複數畫素之信號部分Vsig的乘積加總計算之AD轉換程序結果。

即，在第三程序範例中，當另一端配賦予信號位準Ssig之計數程序時，可將信號位準Ssig上計數程序視為補數計數作業。在此狀況下，因為係計數補數，需要資料校正結構以獲得做為實數之最後資料。在資料校正結構中，可採用使用第一計數程序之初值的計數器測量，或可採用使用做為後續電路的數位計算器29之數位計算的計數器測量。

原理：第一範例

例如，在圖3C中所示之第一範例中，向上計數器被用做計數器單元254。在執行做為減法因子之處理信號之範例的第一重置位準Srst上AD轉換程序時，係以向上計數模式於從當參考信號Vslop等於畫素信號電壓Vx(重置位準Srst)之時間點至當參考信號Vslop到達預定終值之時間點(具體地，當最大AD轉換期間期滿之時間點)期間執行計數程序。在執行做為加法因子之範例的第二信號位準Ssig上AD轉換程序時，係以向上計數模式於從當參考信號Vslop從初值SLP_ini開始其變化之時間點至當參考信號Vslop等於畫素信號電壓Vx(信號位準Ssig)之時間點期間執行計數程序。

在此狀況下，如可從圖式所視，第一重置位準Srst上AD轉換程序中計數數量(描述為Drst_cnt)為從相應於重置位準Srst上最大AD轉換期間之最大計數數量Drm減去相應於從當參考信號Vslop展開其變化之時間點至當參考信號Vslop等於畫素信號電壓Vx(重置位準Srst)之時間點之期間的計數數量Drst而獲得之值(=Drm-Drst)。因此，第一AD轉換程序之後儲存於計數器單元254中之計數值D1係由圖式中所示之數式(1-1)表示。

此處，當第一計數程序之初值Dini被設定為相應於重置位準Srst之最大AD轉換期間的最大計數數量Drm之負值時，第一重置位準Srst上AD轉換程序之後儲存於計數器單元254中之計數值D1係由圖式中所示之數式(1-2)表示。

在第一P相位程序中，當畫素信號電壓Vx之重置位準Vrst係由電壓比較器252感應，且計數作業係由計數器單元254執行時，經由將初值Dini設定為最大計數數量Drm之負數，將見到單元畫素3之重置位準Vrst被讀取，重置位準Vrst歷經AD轉換，及重置位準Vrst之數位資料可儲存為負值。

為讀取單元畫素3之重置位準Vrst，執行AD轉換為重置位準Vrst，及將重置位準Vrst之數位資料儲存為負值，第一計數程序將以不同於第二計數程序之計數模式的模式執行。然而，經由使用第一範例之作業原理，便不需改變計數模式。

在執行第二信號位準Ssig上AD轉換程序時，便以與第一程序相同之向上計數模式從第一AD轉換程序之後儲存於計數器單元254中之計數值D1(=Dini+(Drm-Drst)=-Drst)開始計數程序，並儲存當參考信號VsLop等於畫素信號電壓Vx(信號位準Ssig)時之計數值。如可從圖式所視，因為第二信號位準Ssig上AD轉換程序中之計數數量(描述為Dsig_cnt)相應於重置位準Srst和信號部分Vsig之組合，因而為"Drst+Dsig"。因此，第二AD轉換程序之後儲存於計數器單元254中之計數值D2係由圖式中所示之數式(2)表示。

如可從數式(2)所視，第二列中所示之減法數式係執行重置位準Srst與信號位準Ssig之間之減法程序。如可從此描述所猜測的，因為信號位準Ssig為經由附加信號部分Vsig至重置位準Srst而獲得之位準，做為信號位準ssig之AD轉換結果的計數數量基本上為"Drst+Dsig"，但經由將第二計數程序之起始點設定為做為重置位準Srst之AD轉換結果的"-Drst"，實際上儲存之計數值為"-Drst+(Dsig+Drst)=Dsig"。

即，類似於第一範例之作業原理，當兩計數程序以相同模式(本範例中為向上計數模式)執行，但其計數相位彼此不同且第一計數程序之初值Dini被設定為第一計數程序之最大計數數量Drm的負值時，做為重置位準Srst之AD轉換結果的計數數量"-Drst"與做為信號位準Ssig之AD轉換結果的計數數量"Drst+Dsig"之間的差異程序(減法程序)便自動於計數器單元254中執行，且做為差異程序結果之計數數量Dsig可儲存於計數器單元254中，藉以於相同時間執行信號部分Vsig上CDS功能及AD轉換功能。

在本範例中，初值Dini被設定為最大計數數量Drm之負值，但其可設定為"0"。在此狀況下，第二計數程序之後儲存於計數器單元254中之計數值D2係以圖式中所示之數式(3)表示，並為經由附加最大計數數量Drm至信號部分Vsig之數位值Dsig而獲得之值。

最大計數數量Drm為一常數並可由通訊時序控制器20外部調整。該值可依據重置位準Srst之最大AD轉換期間而予判斷。如由此可見，在做為複數處理信號之乘積加總計算的數位資料之獲得中，通訊時序控制器20具有校正器之功能，其允許數位資料做為將為相應於當做為減法因子之處理信號上計數程序中之參考信號Vslop從初值Dini到達終值之期間的計數值(本範例中為Drm)之乘積加總計算結果。

經由將數位計算器29配置於計數器單元254之後續階段並執行校正作業(本範例中為減法作業)，可採用用於校正之計數器測量並可輕易地獲得信號部分Vsig之數位值Dsig。在此狀況下，數位計算器29具有校正器功能。然而，經由將初值Dini設定為最大計數數量Drm之負值，從兩計數程序最後獲得之值表示正信號部分Vsig，且因而僅可獲得一畫素之信號部分Vsig的數位資料Dsig。因此，本組態適於現有系統。

原理：第二範例

例如，在圖3D中所示之第二範例中，向下計數器被用做計數器單元254。在執行做為加法因子之範例的第一重置位準Srst上AD轉換程序時，便於從當參考信號Vslop從初值SLP_ini開始其變化之時間點至當參考信號Vslop等於畫素信號電壓Vx(重置位準Srst)之時間點期間以向下計數模式執行計數程序。在執行做為減法因子之範例的第二信號位準Ssig上AD轉換程序時，便於從當參考信號Vslop等於畫素信號電壓Vx(信號位準Ssig)之時間點至當參考信號Vslop到達預定終值之時間點(具體地，當最大AD轉換期間期滿之時間點)期間以向下計數模式執行計數程序。

在此狀況下，第一重置位準Srst上AD轉換程序中計數數量Drst_cnt為重置位準Srst之數位值Drst。因此，考量向下計數模式，第一AD轉換程序之後儲存於計數器單元254中之計數值D1係以圖式中所示之數式(4)表示。

在本範例中，第一重置位準Srst為加法因子之範例，但實質上係經由其中以負方向執行計數作業之向下計數模式的組合執行減法程序，且因而如圖式中所示數式(5-1)之第一列中所示，可改變為AD轉換之後的減法因子。

在執行第二信號位準Ssig上AD轉換程序時，計數程序係以與第一程序相同之向下計數模式，而從第一AD轉換程序之後計數器單元254中所儲存之計數數量"Dini-Drst"，並從當參考信號Vslop等於畫素信號電壓Vx(信號位準Ssig)之時間點開始，該計數程序係於最大AD轉換期間期滿時停止，且接著於此時將計數值儲存於計數器單元254中。

如可從圖式所視，第二信號位準Ssig上AD轉換程序中計數數量Dsig_cnt為一值(=Dsm'-(Drst+Dsig))，該值係經由從相應於信號位準Ssig上最大AD轉換期間之最大計數數量Dsm'，減去相應於從當參考信號Vslop展開其變化之時間點至當參考信號Vslop等於畫素信號電壓Vx(信號位準Ssig)之時間點期間的計數數量"Drst+Dsig"而獲得。因此，考量向下計數模式，第二AD轉換程序之後儲存於計數器單元254中之計數值D2係以圖式中所示之數式(5-1)表示。

在本範例中，第二信號位準Ssig為減法因子之範例，但實質上係經由其中以負方向執行計數作業之向下計數模式的組合執行減法程序，且因而如圖式中所示數式(5-1)之第一列中所示，可改變為經由減法因子和AD轉換之後的減法程序之組合的加法因子。

如可從數式(5-1)所視，第二列中所示之減法數式包括與數式(2)之第二列中所示之減法數式的相同部分，且減法程序係於重置位準Srst與信號位準Ssig之間執行。有關來自數式(2)之差，存在"Dini-Dsm'"之部分，但可經由重置位準Srst和信號位準Ssig上以向上計數模式之兩計數程序，而獲得相應於信號部分Vsig之數位資料Dsig。

此處，當第一計數程序之初值Dini被設定為相應於信號位準Ssig之最大AD轉換期間的最大計數數量Dsm'時，第二信號位準Ssig上AD轉換程序之後儲存於計數器單元254中之計數值D2係以數式(5-2)表示。類似於第一範例的作業原理，實際上儲存之計數值可使其為"Dsig"。

即，類似於第二範例之作業原理，當以相同模式(本範例中為向下計數模式)執行兩計數程序，但其計數相位彼此不同，且第一計數程序之初值Dini被設定為第二計數程序之最大計數數量Dsm'的正值時，做為重置位準Srst之AD轉換結果的計數數量"-Drst"與做為信號位準Ssig之AD轉換結果的計數數量"Drst+Dsig"之間的差異程序(減法程序)便自動地於計數器單元254中執行，且做為差異程序結果之計數數量Dsig可儲存於計數器單元254中，藉此於類似於第一範例之作業原理的相同時間執行信號部分Vsig之CDS功能和AD轉換功能。當使用相應於第二範例之作業原理的結構時，便不需切換計數模式。

在第一範例的作業原理中，於重置位準Srst上以向上計數模式執行補數計數程序，於信號位準Ssig上以向上計數模式執行實數計數程序，及初值Dini被設定為補數計數程序之最大計數數量Drm的負值，藉此實際儲存之計數值為"Dsig"。相反地，在第二範例的作業原理中，於重置位準Srst上以向下計數模式執行實數計數程序，於信號位準Ssig上以向下計數模式執行補數計數程序，及初值Dini被設定為補數計數程序之最大計數數量Dsm'的正值，藉此實際儲存之計數值為"Dsig"。

向上計數模式或向下計數模式係依據其中將執行補數計數程序之第一程序或第二程序而設定，初值Dini被設定為相應於補數計數程序之最大計數數量Dsm'之值，並依據計數模式而設定正或負。因此，第一範例及第二範例之作業原理彼此在基本結構並非極為不同。

即，在第一範例之作業原理中，第二計數程序之後儲存於計數器單元254中之計數值為"Dini+(Drm-Drst)+(Drst+Dsig)=Dini+Drm+Dsig"，而在第二範例之作業原理中，則為"Dini-Dsm'+Dsig"。在任一狀況下，計數值為經由附加初值Dini及最大計數數量Drm和Dsm'之調整值(第一範例中為"Dini+Drm"，第二範例中為"Dini-Dsm'")至信號部分Vsig之數位值Dsig而獲得之值。

範例中，初值Dini被設定為最大計數數量Dsm'，但可設定為"0"。在此狀況下，第二計數程序之後儲存於計數器單元254中之計數值為"Dini-Dsm'+Dsig=-Dsm'+Dsig"，並為經由從信號部分Vsig之數位值Dsig減去最大計數數量Dsm'所獲得之值。最大計數數量Dsm'為一常數並可經由通訊時序控制器20外部調整。該值可依據信號位準Ssig之最大AD轉換期間而予判斷。因此，例如，經由將數位計算器29配置於計數器單元254的後續階段，並執行校正作業(本範例中為附加作業)，便可採取用於校正之計數器測量，及可輕易地獲得信號部分Vsig之數位值Dsig。在此狀況下，數位計算器29具有校正器功能。然而，經由允許通訊時序控制器20具有校正器功能並將初值Dini設定為最大計數數量Dsm'，最後從兩計數程序獲得之值表示正信號部分Vsig，因而僅可獲得信號部分Vsig之數位資料Dsig。因此，本組態適於現有系統。

固態成像裝置之作業：第四處理範例之作業

圖3E為一時序圖，描繪參考信號比較AD轉換之第四程序範例的作業。

第四程序範例相應於重置位準與信號位準之間之差異程序係於行AD電路25之後續階段(例如，數位計算器29)執行之狀況。

在此狀況下，僅執行向下計數作業和向上計數作業其中之一，且在所有兩程序中，計數起始點為當參考信號SLP_ADC開始其變化之時間點及計數結束點為當參考信號SLP_ADC等於處理信號電壓之時間點，或計數起始點為當參考信號SLP_ADC等於處理信號電壓之時間點及計數結束點為當計數數量到達所欲計數數量之時間點(通常，為當最大AD轉換期間期滿之時間點)。

在第四程序範例中，因為不需改變計數模式，可使用圖2A中所示第一組態範例或圖2B中所示第二組態範例做為電路組態。當使用第一組態範例時，例如，計數器單元254和資料儲存和傳輸輸出單元256將P相位和D相位程序中獲得之資料Dp和Dd儲存於其中之不同儲存器中。

圖3E顯示使用圖2B中所示第二組態範例之狀況。在從列Vx中單元畫素3穩定地讀取垂直信號線19_1至19_h之P相位位準(重置位準Srst)後，參考信號產生器27開始將供應予各行之電壓比較器252的參考信號SLP_ADC之暫時變化，且計數器單元254開始向上計數作業，藉此參考信號與各行之重置位準Srst比較。當重置位準Srst等於參考信號SLP_ADC時，比較輸出COMP便被反向。因此，此時資料儲存和傳輸輸出單元256接收計數資料並將其儲存於P相位資料Dp之儲存器(記憶體單元1)中。

在穩定地讀取D相位位準(信號位準Ssig)之後，參考信號產生器27開始將供應予各行之電壓比較器252的參考信號SLP_ADC之暫時變化，且計數器單元254開始向上計數作業，藉此參考信號與各行之信號位準Ssig比較。當信號位準Ssig等於參考信號SLP_ADC時，比較輸出COMP便被反向。因此，此時資料儲存和傳輸輸出單元256接收計數資料並將其儲存於D相位資料Dd之儲存器(記憶體單元2)中。

當AD轉換期間期滿時，儲存於資料儲存和傳輸輸出單元256中之P相位和D相位之n位元數位資料Dp和Dd在水平掃描器12的控制下經由n條水平信號線18而連續傳輸予數位計算器29。即，行AD電路25將有關重置位準Srst上輸出資料和信號位準Ssig上輸出資料之計數結果輸出予數位計算器29。數位計算器29經由使用輸出資料Dp和Dd執行差異程序"Dd-Dp"而獲得信號部分Vsig之AD轉換資料Dsig。以下，經由每列連續重複相同作業，便產生二維影像。

此處，已描述以向上計數模式執行P相位程序和D相位程序。儘管未顯示，相反地，可以向下計數模式執行P相位程序和D相位程序。在此狀況下，P相位程序之後儲存於計數器單元254中之資料Dp為重置位準Srst之AD轉換資料Drst的正值，及D相位程序之後儲存於計數器單元254中之資料Dd為信號部分Vsig之AD轉換資料Dsig的負值。數位計算器29使用各影像之輸出資料Dp和Dd執行"-Dd+Dp"之不同程序，以獲得信號部分Vsig之AD轉換資料Dsig。

計數器啟動期間之獨立控制

如上述，在參考信號比較AD轉換中，經由組合上半計數作業和下半計數作業、計數模式(向上計數模式或向下計數模式)、P相位程序和D相位程序及各行(每行之行AD電路25)中將執行之CDS程序，可使用各式方法。當然，可組合上述四程序範例中計數模式和計數相位。

在本實施例中，經由依據預定標準而獨立地控制行AD電路25中AD轉換程序期間(比較期間或計數期間)，具體地即計數器單元254中之計數作業期間(亦稱為計數器啟動期間)，可獲得用於降低輸入振幅對於電力消耗之影響的結構，例如用於使相對於輸入振幅之電力消耗相等的結構，或用於降低整體電力消耗的結構。

以下，將具體描述用於獨立地控制計數器單元254之計數器啟動期間的結構。

獨立控制：第一實施例(第一範例)

圖4A至4C描繪依據第一實施例之第一範例用於獨立地控制計數器單元254之計數器啟動期間的結構。此處，圖4A為一方塊圖，描繪體現第一實施例(第一範例)之電路組態。圖4B為一時序圖，描繪第一實施例(第一範例)之基本作業。圖4C為一時序圖，描繪第一實施例(第一範例)之具體範例。

第一實施例提供一種獨立地控制所配置之計數器的結構，經由使用"預定標準"及相應於預定標準之"獨立控制"之間之關係的第一範例，而專門執行上半計數作業和下半計數作業。因此，個別配置執行上半計數作業之第一計數器和執行下半計數作業之第二計數器並分發處理信號。

特別是，在應用於固態成像裝置之第一實施例(第一範例)中，第一計數器和第二計數器於每預定數量(k行：k為正整數)交替排列以處理相應行之畫素信號電壓Vx。具體地，在"每預定數量交替排列"之範例中，第一計數器和第二計數器係每一行交替排列。

具體地，如圖4A中所示，在用於執行第一實施例(第一範例)之電路組態中，依據用於執行圖2A中所示參考信號比較AD轉換之第一組態範例，以便允許各行之行AD電路25做為以列為單位而專門執行上半計數作業和下半計數作業的各個計數器，一側(圖式中偶數行)的計數作業控制器253_e(具體地，計數相位調整器260_e)將電壓比較器252_e之比較輸出COMP_e傳輸予相應行之計數器單元254_e而不邏輯地將比較輸出反向，及另一側(圖式中奇數行)的計數作業控制器253_o(具體地，計數相位調整器260_o)邏輯地反向並將電壓比較器252_o之比較輸出COMP_o傳輸予相應行之計數器單元254_o而不邏輯地將比較輸出反向。經由使用本組態，依據偶數行之電壓比較器252_e的比較輸出COMP_e及依據奇數行之電壓比較器252_o的比較輸出xCOMP_o相對於彼此具有反向輸出關係。

例如，計數相位調整器260_e直接或經由未邏輯地反向電壓比較器252_e之比較輸出COMP_e的非反向緩衝器，而將所接收之比較輸出COMP_e傳輸予相應行之計數器單元254_e(相應於第一計數器)。另一方面，可使用一種組態其中比較輸出COMP_e被供應予EX-OR閘262之輸入端子IN1(參照圖2A)，輸入端子IN2被設定為L位準以產生非反向輸出，且該非反向輸出被傳輸予行之計數器單元254_e。在圖式中，所接收之比較輸出COMP_e被直接輸入至相應行之計數器單元254_e而無任何改變。

另一方面，計數相位調整器260_o將電壓比較器252_o之比較輸出COMP_o傳輸予相應行之計數器單元254_o(相應於第二計數器)，例如經由反向器以便邏輯地反向比較輸出。另一方面，可使用一種組態其中比較輸出COMP_o被供應予EX-OR閘262之輸入端子IN1(參照圖2A)，其輸入端子IN2被設定為H位準以產生反向輸出，且該反向輸出被傳輸予相應行之計數器單元254_o。包括反向器之反向電路264顯示於圖式中。

在實施第一實施例(第一範例)之電路組態範例中，用於控制偶數行和奇數行之計數模式的UPDOWN信號和xUPDOWN信號被輸出做為來自通訊時序控制器20之控制信號CN5。UPDOWN信號被供應予偶數行之計數器單元254，且xUPDOWN信號被供應予奇數行之計數器單元254。當UPDOWN信號或xUPDOWN信號處於L位準時，計數器單元254係以向下計數器模式作業，當處於H位準時，則以向上計數模式作業。僅可使用UPDOWN信號，xUPDOWN信號則可經由使用例如邏輯地反向UPDOWN信號之反向器的反向器電路，而藉奇數行之行AD電路25_o產生為反向信號。

在體現本實施例(第一範例)之電路組態範例中，計數器單元254之輸出不經資料儲存和傳輸輸出單元256而直接連接至水平信號線18。計數器單元254經由使計數模式改變為做為第一程序之P相位程序(重置位準Srst之程序)及做為第二程序之D相位程序(信號位準Ssig之程序)，而自動地獲得已一行一行歷經CDS程序之數位資料。

在使用體現第一實施例(第一範例)之電路組態的固態成像裝置中，以通訊時序控制器20提供之預定時序而每列讀取相應於自畫素陣列單元10之單元畫素3接收之入射光強度的畫素信號電壓Vx，並經由每行配置之行AD電路25的計數作業控制器253執行計數作業，接著數位資料依序輸出。在本組態中，例如偶數行被分為第一組，奇數行被分為第二組，且各組之畫素信號電壓Vx係於相同程序期間以彼此獨立之時序計數。

例如，第一實施例(第一範例)之基本作業顯示於圖4B之時序圖中。在偶數行的行AD電路25_e中，計數器單元254_e以向下計數模式執行第一畫素信號電壓Vx_e上讀取和AD轉換程序如下。在重置位準Srst_e穩定之後，電壓比較器252_e比較參考信號SLP_ADC與畫素信號電壓Vx_e之P相位位準(重置位準Srst_e)，同時DA轉換電路27a將參考信號SLP_ADC從初值改變為預定斜率。因為參考信號SLP_ADC之電壓於比較程序展開時高於重置位準Srst_e，比較脈衝COMP_e處於H位準，且計數器單元254_e於參考信號SLP_ADC展開其變化時以向下計數模式展開計數作業。此時，計數初值被設定為AD轉換之最小灰階值(最小值)，例如"0"。當參考信號SLP_ADC等於重置位準Srst_e時，電壓比較器252_e之比較輸出COMP_e被反向，且此時已接收反向輸出之計數器單元254_e停止向下計數作業並儲存計數值，即，計數值相應於重置位準之最大計數期間的上半時之比較期間。

以下，於D相位程序期間，在信號位準Ssig_e穩定之後，電壓比較器252_e比較參考信號SLP_ADC與畫素信號電壓Vx_e之D相位位準(信號位準Ssig_e)，同時DA轉換電路27a將參考信號SLP_ADC從初值改變為預定斜率。因為參考信號SLP_ADC之電壓於比較程序展開時高於信號位準Ssig_e，比較脈衝COMP_e處於H位準，且計數器單元254_e於參考信號SLP_ADC展開其變化時以向上計數模式展開計數作業。當參考信號SLP_ADC等於信號位準Ssig_e時，電壓比較器252_e之比較輸出COMP_e被反向，且此時已接收反向輸出之計數器單元254_e停止向上計數作業並儲存計數值，即，計數值相應於信號位準之最大計數期間的上半時之比較期間。

此處，在D相位程序中，因為計數作業係於P相位程序之後以不同於P相位程序之模式而從計數值執行，遂自動執行P相位AD轉換資料Drst_cnt與 D相位AD轉換資料Dsig_cnt之間之差異程序。例如，當假設重置位準Srst_e之計數值為Drst且信號部分Vsig_e計數值為Dsig_e，便於P相位程序之後將"-Drst_e"儲存於計數器單元254_e中，且比較輸出COMP_e經由D相位程序中"Drst_e+Dsig_e"之計數而被反向。因此，(-Drst_e)+Drst_e+Dsig_e=Dsig_e被儲存於計數器單元254_e中。因此，可以見到各行中自動執行CDS程序。

如此一來，以最大計數期間與當比較輸出COMP_e被反向時之時間點之間之關係，偶數行之行AD電路25_e於P相位程序期間和D相位程序期間執行最大程序期間之上半時的計數作業(直至比較輸出COMP_e被反向為止)。

另一方面，在奇數行的行AD電路25_o中，計數器單元254_o以向上計數模式執行第一畫素信號電壓Vx_o上讀取和AD轉換程序如下。在重置位準Srst_o穩定之後，電壓比較器252_o比較參考信號SLP_ADC與畫素信號電壓Vx_o之P相位位準(重置位準Srst_o)，同時DA轉換電路27a將參考信號SLP_ADC從初值改變為預定斜率。因為參考信號SLP_ADC之電壓於比較程序展開時高於重置位準Srst_o，比較脈衝COMP_o處於H位準，比較脈衝COMP_o(=H位準)經由反向電路264而被邏輯地反向並傳輸予計數器單元254_o，因而計數器單元254_o處於等候狀態。當參考信號SLP_ADC等於重置位準Srst_o時，電壓比較器252_o之比較輸出COMP_o被反向，且反向器電路264邏輯地將比較輸出COMP_o(=L位準)反向並傳輸予計數器單元254_o。因此，計數器單元254_o以向上計數模式展開計數作業。此時，計數初值被設定為AD轉換之最大灰階值(最大值)，例如，當信號部分Vsig被轉換為12位元之數位資料時之"4096"。該值為相應於D相位程序之最大信號部分Vsig_o的最大計數數量Dsm。

以下，當P相位程序期間通過時，計數器單元254_o便停止其計數作業。因此，計數器單元254_o儲存經由附加P相位之計數值Dp至初值Dsm所獲得之值。當重置位準Srst_o之計數值為Drst_o時，計數值Dp為"Drm_o-Drst_o"，其為重置位準Srst_o之計數值Drst_o的補數。即，經由附加重置位準Srst_o之計數值Drst_o之補數至初值Dsm所獲得之值Dsm+(Drm-Drst_o)被儲存於計數器單元254_o中。

在D相位程序期間，在信號位準Ssig_o穩定之後，電壓比較器252_o比較參考信號SLP_ADC與畫素信號電壓Vx_o之D相位位準(信號位準Ssig_o)，同時DA轉換電路27a將參考信號SLP_ADC從初值改變為預定斜率。因為參考信號SLP_ADC之電壓於比較程序展開時高於信號位準Ssig_o，比較脈衝COMP_o處於H位準，比較脈衝COMP_o(=H位準)經由反向電路264而被邏輯地反向並傳輸予計數器單元254_o，因而計數器單元254_o處於等候狀態。當參考信號SLP_ADC等於信號位準Ssig_o時，電壓比較器252_o之比較輸出COMP_o被反向，且反向器電路264邏輯地將比較輸出COMP_o(=L位準)反向並傳輸予計數器單元254_o。因此，計數器單元254_o從P相位程序之後之計數值以向下計數模式展開計數作業。以下，當D相位程序期間通過時，計數器單元254_o便停止其計數作業。

因此，計數器單元254_o儲存經由從P相位程序結果減去D相位之計數值Dd所獲得之值。當信號部分Vsig_o之數位資料為Dsig_o時，計數值Dd為"Dsm'-(Drst_o+Dsig_o)"。因此，經由從P相位程序之後之計數值減去信號部分Vsig_o之計數值Dsig_o之補數所獲得之值被儲存於計數器單元254中。結果，Dsm+(Drm-Drst_o)-(Dsm'-(Drst_o+Dsig_o))=Dsm+(Drm-Drst_o)-(Dsm+Drm-(Drst_o+Dsig_o))=Dsig_o被儲存於計數器單元254_o中。因此，可以見到各行中自動執行CDS程序。經由將P相位程序之初值Dini設定為Dsm，可以見到數位計算器29中不需資料校正。

如此一來，以最大計數期間與當比較輸出COMP_o被反向時之時間點之間之關係，奇數行之行AD電路25_o於P相位程序期間(重置計數器期間)和D相位程序期間(資料計數器期間)執行最大程序時間之下半時(比較輸出CoMP_o被反向之後)之計數作業。

經由選擇地將偶數行和奇數行中計數器單元254_e和254_o之計數作業期間設定為上半時，直至比較輸出COMP_e被反向為止，或於比較輸出COMP_o被反向之後設定為下半時，即，經由獨立地控制偶數行和奇數行之計數期間，計數啟動期間彼此互補以降低輸入振幅對於電力消耗之影響，例如均等相對於輸入振幅之電力消耗。

例如，當輸入位準為高時(明亮：高亮度)，計數器單元254_e之計數期間被延長，且執行上半計數作業之偶數行之行AD電路25_e中電力消耗被提升，但計數器單元254_o之計數期間被縮短，且執行下半計數作業之奇數行之行AD電路25_o中電力消耗被降低。因此，總電力消耗幾乎等於中間位準之畫素信號電壓Vx的兩程序狀況下之電力消耗。

例如，當輸入位準為低時(黑暗：低亮度)，計數器單元254_e之計數期間被縮短，且執行上半計數作業之偶數行之行AD電路25_e中電力消耗被降低，但計數器單元254_o之計數期間被延長，且執行下半計數作業之奇數行之行AD電路25_o中電力消耗被提升。因此，總電力消耗幾乎等於中間位準之畫素信號電壓Vx的兩程序狀況下之電力消耗。

如此一來，在第一實施例(第一範例)中，可均等整個行之計數器單元254所消耗之來源電流。即，經由將各行區分為執行上半計數作業之計數器組和執行下半計數作業之計數器組，來源電流整體上以類似於整個期間一半計數器單元254作業之狀況流動，藉以降低峰值電流。

在JP-A-2005-278135和W.Yang等人之文獻所描述之結構中，因為上半計數作業係於偶數行和奇數行中執行，整個行之計數器單元254作業直至參考信號SLP_ADC等於畫素信號電壓Vx為止，且接著整個行之計數器單元254停止其作業。因此，出現當相應於整個行之來源電流流動之期間，和當來源電流未流動之期間。相反地，在第一實施例(第一範例)中，經由將計數作業劃分為上半計數作業和下半計數作業，相應於整個行之一半的計數器單元254於整個程序期間作業，無關乎畫素信號電壓Vx之振幅，藉以將峰值來源電流降至約1/2。

如由此可見，當輸入位準之型態與依據執行上半計數作業之計數器單元254和執行下半計數作業之計數器單元254之互補關係具有高度差異時，總電力消耗便不等於處理中間位準之畫素信號電壓Vs時之電力消耗。在本範例中，當輸入位準之型態於偶數行亮度高及於奇數行亮度低時，偶數行和奇數行中計數期間均被延長，且總電力消耗大於處理中間位準之畫素信號電壓Vs時之電力消耗。相反地，當輸入位準之型態於偶數行亮度低及於奇數行亮度高時，偶數行和奇數行中計數期間均被縮短，且總電力消耗小於處理中間位準之畫素信號電壓Vs時之電力消耗。然而，在一般狀況下，輸入位準之型態幾乎不具有該等狀態，且總電力消耗等於處理中間位準之畫素信號電壓Vs時之電力消耗。

圖4C顯示第一實施例(第一範例)之具體範例。例如，假設偶數行之畫素信號電壓為Vx_e，奇數行之畫素信號電壓為Vx_o，重置位準Srst_e和Srst_o之計數值(重置資料)Drst_e和Drst_o均為100，及信號部分Vsig_e和Vsig_o之計數值(信號資料)Dsig_e和Dsig_o均為1900。圖式中，畫素信號電壓Vx_e與畫素信號電壓Vx_o不同，因而比較器之反向時序偏離。然而，因為如上述畫素信號電壓Vx_e實際上等於畫素信號電壓Vx_o，比較器之反向時序未偏離。

首先，在提供做為P相位程序期間之Drm=128的計數期間，UPDOWN信號處於L位準且偶數行之行AD電路25_e係以向下計數模式作業。因此，當參考信號SLP_ADC展開其變化時，所有計數器單元254從"0"之初值開始向下計數作業，且電壓比較器252比較參考信號SLP_ADC與畫素信號電壓Vx_e。在當參考信號SLP_ADC等於畫素信號電壓VX_e之重置位準Srst_e的第100個時脈，電壓比較器252之比較輸出COMP_e被反向，計數器單元254之向下計數作業停止，且計數值"-100"被儲存於計數器單元254中。

類似地，在P相位程序期間之奇數行的行AD電路25_o中，電壓比較器252比較參考信號SLP_ADC與畫素信號電壓Vx_o。在當參考信號SLP_ADC等於畫素信號電壓Vx_o之重置位準Srst_o的第100個時脈，電壓比較器252之比較輸出COMP_o被反向且接著經由反向器電路264邏輯地反向，並做為比較輸出XCOMP_o而傳輸予計數器單元254。因為xUPDOwN信號處於H位準且計數器單元254係以向上計數模式作業，遂從初值Dsm=4096展開向上計數作業，且計數器單元254於P相位程序期間通過之後的第128個時脈停止計數作業。因此，因為計數器單元254從4096之初值向上計數128-100=28個時脈，因而儲存4096+28=4124。

如可從偶數行之作業與奇數行之作業之間之比較所見，在P相位程序期間，計數作業係於最大程序期間之上半時中(直至比較輸出COMP_o被反向為止)之重置位準Srst_e上執行，及計數作業係於最大程序期間之下半時中(比較輸出CoMP_o被反向之後)之重置位準Srst_o(等於重置位準Srst_e之值)上執行。因此，偶數行和奇數行之計數器單元254係以互補關係作業，因而不會同時作業。

在提供做為D相位程序期間之Dsm'=Drm+Dsm=128+4096=4224的計數期間，UPDOWN信號處於H位準且偶數行之行AD電路25_e係以向上計數模式作業。因此，當參考信號SLP_ADC展開其變化時，所有計數器單元254於P相位程序之後從值-100展開向上計數作業，且電壓比較器252比較參考信號SLP_ADC與畫素信號電壓Vx_e。在當參考信號SLP_ADC等於畫素信號電壓Vx_e之信號位準Ssig_e時的"100+1900"=第2000個時脈，電壓比較器252之比較輸出COMP_e被反向，計數器單元254之向上計數作業停止，且"-100+100+1900"=1900被儲存於計數器單元254中。

類似地，在D相位程序期間之奇數行的行AD電路25_o中，電壓比較器252比較參考信號SLP_ADC與畫素信號電壓Vx_o。在當參考信號SLP_ADC等於畫素信號電壓VX_o之信號位準Ssig_o時的"100+1900"=第2000個時脈，電壓比較器252之比較輸出COMP_o被反向，且接著經由反向器電路264邏輯地反向，並做為比較輸出xCOMP_o而傳輸予計數器單元254。因為xUPDOWN信號處於L位準且計數器單元254係以向下計數模式作業，遂於P相位程序之後從值=4124展開向下計數作業，且計數器單元254於D相位程序期間通過之後的第4224個時脈停止計數作業。因此，計數器單元254向下計數4224-2000=2224個時脈，因而儲存4124-2224=1900。

如可從偶數行之作業與奇數行之作業之間之比較所見，在D相位程序期間，計數作業係於最大程序期間之上半時中(直至比較輸出COMP_o被反向為止)之信號位準Ssig_e上執行，及計數作業係於最大程序期間之下半時中(比較輸出CoMP_o被反向之後)之信號位準Ssig_o(等於信號位準Ssig_e之值)上執行。因此，偶數行和奇數行之計數器單元254_e和254_o係以互補關係作業，因而不會同時作業。

如由此可見，在所有P相位程序期間和D相位程序期間，偶數行之計數器組和奇數行之計數器組執行P相位程序期間和D相位程序期間之上半時和下半時之計數作業。因此，當重置位準Srst_e和Srst_o或信號位準Ssig_e和Ssig_o彼此相等時，兩計數器組在各期間不會同時作業。因此，可使電力消耗均等。

在第一實施例(第一範例)之結構中，相較於之後將描述之第一實施例(第二範例)之結構，因為執行下半計數作業之奇數行的行AD電路25_o和執行上半計數作業之偶數行的行AD電路25_e之最後計數值為實數，該計數值可直接用做AD轉換資料。結果，不需例如後續階段(例如數位計算器)之校正程序的後程序，藉以簡化數位計算器之功能。因為降低計算程序，可減少用於計算之延遲時間。

獨立控制：第一實施例(第二範例)

圖5A至5C描繪用於依據第一實施例之第二範例而獨立地控制計數器單元254之計數器啟動期間的結構。此處，圖5A為一方塊圖，描繪體現第一實施例(第二範例)之電路組態。圖5B為一時序圖，描繪第一實施例(第二範例)之基本作業。圖5C為一時序圖，描繪第一實施例(第二範例)之具體範例。

類似於第一實施例(第一範例)，第一實施例(第二範例)提供一種獨立地控制所配置之計數器的結構，經由使用"預定標準"及相應於預定標準之"獨立控制"之間之關係的第一範例，而專門執行上半計數作業和下半計數作業。因此，個別配置執行上半計數作業之第一計數器和執行下半計數作業之第二計數器並分發處理信號。

特別是，類似於第一實施例(第一範例)，在應用於固態成像裝置之第一實施例(第二範例)中，執行上半計數作業之第一計數器係配置於偶數行中，且執行下半計數作業之第二計數器係配置於奇數行中。

另一方面，體現第一實施例(第二範例)之電路組態與第一實施例(第一範例)之電路組態不同，其中用於控制計數模式之偶數行和奇數行共用的UPDOWN信號被輸出做為來自通訊時序控制器20之控制信號CN5。當UPDOWN信號處於L位準時計數器單元254係以向下計數模式作業，而當處於H位準時則以向上計數模式作業。

體現第一實施例(第二範例)之電路組態範例包括處於輸出電路28(未顯示)之前一階段的數位計算器29。第一實施例(第二範例)之數位計算器29將來自奇數行之計數器單元254的補數資料輸出校正為真實資料。即，在第一實施例(第二範例)中，偶數行之行AD電路25_e和奇數行之行AD電路25_o的計數器單元254_e和254_o之計數模式彼此相符，輸出係輸出至單一輸出線(水平信號線18)，且數位計算器29依據資料時序僅將奇數行之行AD電路25_o的補數資料校正為真實資料。

例如，第一實施例(第二範例)之基本作業係顯示於圖5B之時序圖中。偶數行之行AD電路25_e的作業等於圖4B中所示之第一實施例(第一範例)的作業。因此，其描述省略。

另一方面，在奇數行之行AD電路25_o中，計數器單元254以向下計數模式執行第一畫素信號電壓Vx_o之讀取和AD轉換程序如下。在重置位準Srst_o穩定之後，電壓比較器252比較參考信號SLP_ADC與畫素信號電壓Vx_o之P相位位準(重置位準Srst_o)，同時DA轉換電路27a將參考信號SLP_ADC從初值改變為預定斜率。因為參考信號SLP_ADC之電壓於比較程序展開時高於重置位準Srst_o之電壓，比較脈衝COMP_o便處於H位準，比較脈衝COMP_o(=H位準)被反向器電路264邏輯地反向並被傳輸予計數器單元254，且因而計數器單元254處於等候狀態。當參考信號SLP_ADC等於重置位準Srst_o時，電壓比較器252_o之比較輸出COMP_o被反向，且反向器電路264邏輯地將比較輸出COMP_o(=L位準)反向並傳輸予計數器單元254。因此，計數器單元254以向下計數模式展開計數作業。此時，計數初值被設定為AD轉換之最小灰階值(最小值)，例如"0"。

以下，當P相位程序期間通過時，計數器單元254停止其計數作業。因此，計數器單元254儲存經由從初值=0減去P相位之計數值Dp所獲得之值。當重置位準Srst_o之計數值為Drst_o時，計數值Dp為"Drm-Drst_o"，其為重置位準Srst_o之計數值Drst_o的補數。即，經由從初值=0減去重置位準Srst_o之計數值Drst_o的補數所獲得之值被儲存於計數器單元254中。

在D相位程序期間，在信號位準Ssig_o穩定之後，電壓比較器252比較參考信號SLP_ADC與畫素信號電壓Vx_o之D相位位準(信號位準Ssig_o)，同時DA轉換電路27a將參考信號SLP_ADC從初值改變為預定斜率。因為參考信號SLP_ADC之電壓於比較程序展開時高於信號位準Ssig_o之電壓，比較脈衝COMP_o處於H位準，比較脈衝COMP_o(=H位準)被反向器電路264邏輯地反向並傳輸予計數器單元254，且因而計數器單元254處於等候狀態。當參考信號SLP_ADC等於信號位準Ssig_o時，電壓比較器252_o之比較輸出COMP_o被反向，且反向器電路264將比較輸出COMP_o(=L位準)邏輯地反向並傳輸予計數器單元254。因此，計數器單元254於P相位程序之後以向上計數模式從計數值展開計數作業。當D相位程序時間通過時，計數器單元254停止其計數作業。

因此，計數器單元254儲存經由附加D相位之計數值Dd至P相位程序結果所獲得之值。當信號部分Vsig_o之數位資料為Dsig_o時，計數值Dd為"Dsm'-(Drst_o+Dsig_o)"。因此，經由附加信號部分Vsig_o之計數值Dsig_o的補數至P相位程序之後之計數值所獲得之值被儲存於計數器單元254中。結果，0-(Drm-Drst_o)+(Dsm'-(Drst_o+Dsig_o))=0-(Drm-Drst_o)+(Dsm+Drm-(Drst_o+Dsig_o))=Dsm-Dsig_o被儲存於計數器單元254中。Dsig_o之符號為負並被Dsm抵銷，其實際上顯示Dsig_o之補數，但可以見到各行中自動執行CDS程序。

為刪除Dsm以獲得信號部分Vsig_o之數位資料Dsig_o的負數，例如第一P相位程序之初值Dini可設定為"-Dsm"或可經由數位計算器29從"Dsm-Dsig_o"減去Dsm。為將數位資料Dsig_o之負數"-Dsig_o"返回為正數，例如，可經由數位計算器29將位元資料反向。然而，因為"1"之差僅經由位元資料之反向而正確地產生，數位計算器29可於位元資料反向之後加上"1"以獲得正確資料。另一方面，經由允許數位計算器29執行(Dsm-(Dsm-Dsig_o)}之校正計算，可獲得數位資料Dsig_o。在第一實施例(第二範例)中，第一P相位程序之初值Dini被設定為"0"，並經由數位計算器29執行(Dsm-(Dsm-Dsig_o)}的校正計算。

圖5B顯示第一實施例(第二範例)之具體範例。例如，假設偶數行之畫素信號電壓為Vx_e，奇數行之畫素信號電壓為Vx_o，重置位準Srst_e和Srst_o之計數值(重置資料)Drst_e和Drst_o均為100，且信號部分Vsig_e和Vsig_o之計數值(信號資料)Dsig_e和Dsig_o均為1900。在圖式中，畫素信號電壓Vx-e與畫素信號電壓Vx_o不同，因而比較器之反向時序偏離。然而，如上述因為畫素信號電壓Vx_e實際上等於畫素信號電壓Vx_o，所以比較器之反向時序未偏離。

首先，在提供做為P相位程序期間之Drm=128之計數期間，UPDOWN信號處於L位準且偶數行之行AD電路25_e係以向下計數模式作業。因此，當參考信號SLP_ADC展開其變化時，所有計數器單元254_e從"0"之初值展開向下計數作業，且電壓比較器252比較參考信號SLP_ADC與畫素信號電壓Vx_e。在當參考信號SLP_ADC等於畫素信號電壓Vx_e之重置位準Srst_e的第100個時脈，電壓比較器252之比較輸出COMP_e被反向，計數器單元254_e之向下計數作業停止，且計數值"-100"被儲存於計數器單元254_e中。

類似地，在P相位程序期間之奇數行的行AD電路25_o中，電壓比較器252_o比較參考信號SLP_ADC與畫素信號電壓Vx_o。在當參考信號SLP_ADC等於畫素信號電壓Vx_o之重置位準Srst_o的第100個時脈，電壓比較器252_o之比較輸出COMP_o被反向，且接著被反向器電路264邏輯地反向，並以比較輸出xCOMP_o傳輸予計數器單元254_o。因為UPDOWN信號處於L位準且計數器單元254_o以向下計數模式作業，向下計數作業便從初值=0展開，且計數器單元254_o在P相位程序期間通過之後於第128個時脈停止計數作業。因此，計數器單元254_o向下計數128-100=28個時脈，並因而儲存0-28=-28。

在第一實施例(第二範例)中，P相位程序期間奇數行之計數模式與第一實施例(第一範例)之計數模式不同。然而，類似於第一實施例(第一範例)，如可從偶數行之作業與奇數行之作業之間之比較所見，在P相位程序期間，計數作業係於最大程序期間之上半時中(直至比較輸出COMP_o被反向為止)之重置位準Srst_e上執行，及計數作業係於最大程序期間之下半時中(比較輸出COMP_o被反向之後)之重置位準Srst_o(等於重置位準Srst_e之值)上執行。因此，偶數行和奇數行之計數器單元254_o係以互補關係作業且因而不會同時作業。

在提供做為D相位程序期間之Dsm'=Drm+Dsm=128+4096=4224的計數期間，UPDOWN信號處於H位準且偶數行之行AD電路25_e係以向上計數模式作業。因此，當參考信號SLP_ADC展開其變化時，所有計數器單元254_o於P相位程序之後從值-100展開向上計數作業，且電壓比較器252_o比較參考信號SLP_ADC與畫素信號電壓Vx_e。在當參考信號SLP_ADC等於畫素信號電壓Vx_e之信號位準Ssig_e的第2000個時脈，電壓比較器252_o之比較輸出COMP_e被反向，計數器單元254_o之向上計數作業停止，且計數值"-100+100+1900"=1900被儲存於計數器單元254_o中。數位計算器29將來自偶數行之計數器單元254_e的資料輸出直接傳輸予輸出電路28。

類似地，在D相位程序期間之奇數行的行AD電路25_o中，電壓比較器252_o比較參考信號SLP_ADC與畫素信號電壓Vx_o。在當參考信號SLP_ADC等於畫素信號電壓Vx_o之信號位準Ssig_o的第2000個時脈，電壓比較器252_o之比較輸出COMP_o被反向，且接著被反向器電路264邏輯地反向，並以比較輸出xCOMP_o傳輸予計數器單元254_o。因為UPDOWN信號處於H位準且計數器單元254_o以向上計數模式作業，故於P相位程序之後從值=-28展開向上計數作業，且計數器單元254_o在D相位程序期間通過之後於第4224個時脈停止計數作業。因此，因為計數器單元254_o係從(Dsm+Drm)-(Drst_o+Dsig_o)=4224-2000=2224個時脈之P相位程序向上計數，並因而儲存-(Drm-Drst_o)+((Dsm+Drm)-(Drst_o+Dsig_o)}=-28+2224=2196(=Dsm-Dsig_o)。數位計算器29從最大灰階值=Dsm=4096減去來自奇數行之計數器單元254_o的資料輸出，並傳輸Dsm-(Dsm-Dsig_o)=4096-2196=1900予輸出電路28。

在第一實施例(第二範例)中，D相位程序期間奇數行之計數模式與第一實施例(第一範例)之計數模式不同。然而，類似於第一實施例(第一範例)，如可從偶數行之作業與奇數行之作業之間之比較所見，在D相位程序期間，計數作業係於最大程序期間之上半時中(直至比較輸出COMP_o被反向為止)之信號位準Ssig_e上執行，及計數作業係於最大程序期間之下半時中(比較輸出COMP_o被反向之後)之信號位準Ssig_o(等於信號位準Ssig_e之值)上執行。因此，偶數行和奇數行之計數器單元254_e和254_o以互補關係作業，因而不會同時作業。

如由此可見，在第一實施例(第二範例)中，類似於第一實施例(第一範例)，在最大計數期間與當比較輸出COMP_o被反向之時間點之間之關係中，奇數行之行AD電路25_o於P相位程序期間(重置計數器期間)和D相位程序期間(資料計數器期間)執行最大程序期間(在比較輸出COMP_o被反向之後)之下半時中之計數作業。

經由選擇地將偶數行和奇數行中計數器單元254之計數作業期間設定為直至比較輸出COMP_e被反向為止之上半時或比較輸出COMP_o被反向之後之下半時，即經由獨立地控制偶數行和奇數行之計數期間，計數啟動期間便彼此互補以降低輸入振幅對於電力消耗之影響，例如使電力消耗相對於輸入振幅均等。當然，此在輸入位準依據執行上半計數作業之計數器單元254和執行下半計數作業之計數器單元254而具有相反差之型態的狀況下並非實情。

在第一實施例(第二範例)之結構中，相較於上述第一實施例(第一範例)之結構，因為計數器單元之作業可僅由UPDOWN信號控制，所以可減少計數器單元之區域。在第一實施例(第一範例)之結構中，因為需要用於控制執行下半計數作業之奇數行的行AD電路25_o之xUPDOWN信號，便需要確保信號線之佈線區域。例如，計數器單元可僅經由使用UPDOWN信號而產生做為反向信號之xUPDOWN信號。在此狀況下，便需要例如反向器之反向器電路，並可增加該區域。

獨立控制：第二實施例(第一範例)

圖6A至6C描繪依據第二實施例之第一範例而用於獨立地控制計數器單元254之計數器啟動期間之結構。此處，圖6A為一方塊圖，描繪體現第二實施例(第一範例)之電路組態。圖6B為一時序圖，描繪第二實施例(第一範例)之基本作業。圖6C為一時序圖，描繪第二實施例(第一範例)之具體範例。

第二實施例提供一種結構，經由使用"預定標準"與相應於預定標準之"獨立控制"之間之關係的第二範例，允許計數器執行上半計數作業和下半計數作業並依據輸入位準而獨立地控制計數器，以便依據輸入位準而選擇地執行上半計數作業(即，實數計數作業)和下半計數作業(即'補數計數作業)。特別是，第二實施例(第一範例)應用於固態成像裝置。

特別是，在體現第二實施例(第一範例)之電路組態中，每行配置用於控制以選擇地執行上半計數作業和下半計數作業之判斷單元。具體地，如圖6A中所示，在用於執行第二實施例(第一範例)之電路組態中，依據用於執行圖2A中所示之參考信號比較AD轉換的第一組態範例，首先，每一行之計數相位調整器260包括做為判斷結果儲存段之閂鎖電路266(參照圖6A之(2))，例如依據通訊時序控制器20供應之閂鎖時脈信號CLK而閂鎖電壓比較器252之比較輸出COMP的D正反器，並使用閂鎖電路266閂鎖之資料做為比較輸出COMP之相位資訊PCOMP，即表示亮度位準範圍之資料。電壓比較器252做為判斷本程序之畫素信號電壓Vx之振幅係大於或小於中間位準之判斷段。

即，使用一方案以利處理信號歷經位準判斷，該方案並不參照處理信號之信號位準的判斷結果，而係參照前一程序之信號位準的判斷結果。使用一方案以僅執行P相位程序和D相位程序中D相位程序之振幅判斷(位準判斷)，並使用後續列之P相位程序和D相位程序共用之判斷結果做為後續程序。經由僅執行D相位程序之振幅判斷(位準判斷)，相較於執行每一相位之判斷的狀況，可更簡化判斷程序或電路組態。

在本範例中，如圖6A之(2)中所示，閂鎖電路266中所閂鎖之比較輸出COMP的相位資訊PCOMP(表示亮度位準範圍之資料)被供應予EX-OR閘262之輸入端子IN2。當相位資訊PCOMP處於L位準時，表示畫素信號電壓Vx具有低於中間亮度位準之亮度位準。當其處於H位準時，表示畫素信號電壓Vx具有高於中間亮度位準之亮度位準。因此，EX-OR閘262使用相位資訊PCOMP判斷係上半計數作業或下半計數作業將於後續列之P相位程序和D相位程序中執行。例如，當閂鎖電路266所閂鎖之相位資訊PCOMP為L位準時，便輸出比較脈衝COMP做為計數致能信號EN，而未於後續列之P相位程序和D相位程序中邏輯地反向，藉以應用上半計數作業(圖3A中所示第一程序範例)。另一方面，當相位資訊PCOMP為H位準時，比較脈衝COMP於後續列之P相位程序和D相位程序中被邏輯地反向並輸出做為計數致能信號EN，藉以應用下半計數作業(圖3B中所示第二程序範例)。

在體現第二實施例(第一範例)之電路組態範例中，類似於第一實施例(第二範例)，用於控制整個行共用之計數模式的UPDOWN信號被輸出做為來自通訊時序控制器20之控制信號CN5。當UPDOWN信號處於L位準時計數器單元254以向下計數器模式作業，而當其處於H位準時則以向上計數模式作業。

在體現第二實施例(第一範例)之電路組態範例中，計數器單元254之輸出不經資料儲存和傳輸輸出單元256而直接連接至水平信號線18。計數器單元254經由使計數模式改變為做為第一程序之P相位程序(重置位準Srst之程序)及做為第二程序之D相位程序(信號位準Ssig之程序)，而自動地獲得已一行一行歷經CDS程序之數位資料。

例如，第二實施例(第一範例)之基本作業顯示於圖6B之時序圖中。第二實施例(第一範例)之具體範例係顯示於圖6C中。此處，其與第一程序範例相結合。具體地，在其中前一列之畫素信號電壓Vx的信號位準Ssig低於預定閾值之低檔的亮度位準中應用第一程序範例。在其中前一列之畫素信號電壓Vx的信號位準Ssig高於預定閾值高檔的亮度位準中應用第二程序範例。

在圖6C中所示之範例中，假設其中前一列之信號位準Ssig經判斷為低檔亮度做為前一程序之振幅判斷的畫素信號電壓為Vx_0(其並非表示目前列為低檔亮度)，其中前一列之信號位準Ssig經判斷為高檔亮度做為前一程序之振幅判斷的畫素信號電壓為Vx_1(其並非表示目前列為高檔亮度)，重置資料Drst_0和Drst_1為50，信號資料Dsig_0和Dsig_1為1950，P相位程序期間之最大計數數量Drm為128，D相位程序期間之信號資料Dsig的最大計數數量Dsm為12位元(=4096)，及整個最大計數數量Dsm'為4096+128。在第一程序範例和第二程序範例中，P相位程序係以向下計數模式執行，及D相位程序係以向上計數模式執行。在P相位程序中，計數程序係從初值=0展開。圖式中，畫素信號電壓Vx_0與畫素信號電壓Vx_1不同，且因而偏離比較器之反向時序。然而，因為如上述畫素信號電壓Vx_0實際上等於畫素信號電壓Vx_1，故未偏離比較器之反向時序。

在P相位程序和D相位程序中，第一程序範例被應用於畫素信號電壓Vx_0。因此，首先在準備做為P相位程序期間之Drm=128計數期間，經由電壓比較器252執行參考信號SLP_ADC與畫素信號電壓Vx_0之比較，當參考信號SLP_ADC等於畫素信號電壓Vx_0之重置位準Srst_0時，電壓比較器252之比較輸出COMP(=COMP0 )於Drst_0=第50個時脈被反向，且計數致能信號EN(=PCOMP0)被反向(於COMP0和PCOMP0彼此相位相等處)。接著，向下計數作業停止且計數值"Dini-Drst_0=-50"被儲存於計數器單元254中。

其次，在準備做為D相位程序期間之Drm+Dsm=128+4096計數期間，經由電壓比較器252執行參考信號SLP_ADC與畫素信號電壓Vx_0之比較，當參考信號SLP_ADC等於畫素信號電壓Vx_0之信號位準Ssig_0時，電壓比較器252之比較輸出COMP(=COMP0)於Drst_0+Dsig_0=50+1950=第2000個時脈被反向，且計數致能信號EN(=PCOMP0)被反向(於COMP0和PCOMP0彼此相位相等處)。接著，向上計數作業停止。此時，因為向上計數作業係從P相位程序所獲得之計數值"-50"執行，計數器單元254儲存Dini-Drst-0+(Drst_0+Dsig_0)=-50+2000=1950。1950等於信號資料Dsig_0。

另一方面，在P相位程序和D相位程序中，第二程序範例被應用於畫素信號電壓Vx_1。因此，首先在準備做為P相位程序期間之Drm=128計數期間，經由電壓比較器252執行參考信號SLP_ADC與畫素信號電壓Vx_1之比較，當參考信號SLP_ADC等於畫素信號電壓Vx_1之重置位準Srst_1時，電壓比較器252之比較輸出COMP(=COMP1)於Drst_0=第50個時脈被反向，且計數致能信號EN(=PCOMP1)被反向(於COMP1和 PCOMP1彼此相位相等處)。此時，計數器單元254展開向下計數作業並在P相位程序期間通過之後於Drm=第128個時脈停止向下計數作業。因此，計數器單元254向下計數Drm-Drst_1=128-50=78個時脈，且因而於P相位程序結束之後儲存Dini-(Drm-Drst_1)=-78。

其次，在準備做為D相位程序期間之Drm+Dsm=128+4096計數期間，經由電壓比較器252執行參考信號SLP_ADC與畫素信號電壓Vx_0之比較，當參考信號SLP_ADC等於畫素信號電壓Vx_1之信號位準Ssig_1時，電壓比較器252之比較輸出COMP(=COMP1)於Drst_1+Dsig_1=50+1950=第2000個時脈被反向，且計數致能信號EN(=PCOMP1)被反向(於COMP1和PCOMP1彼此相位相等處)。此時，計數器單元254展開向上計數作業並在D相位程序期間通過之後於Drm+Dsin=第128+4096個時脈停止向上計數作業。

因此，計數器單元254向上計數Drm+Dsm-(Drst_1+Dsig_1)=128+4096-(50+1950)=2224個時脈。此時，因為向上計數程序係從P相位程序所獲得之計數值"-78"執行，計數器單元254儲存Dini-(Drm-Drst_1)+Drm+Dsm-(Drst_1+Dsig_1)=Dini+Dsm-Dsig_1=-78+2224=2146。2146之計數值的資料Dout被傳輸予數位計算器29。數位計算器29可經由從相應於信號資料Dsig_1之最大值的最大計數數量Dsm減去資料Dout而獲得Dsm-(Dsm-Dsig_1)=4096-2146=1950做為最後信號資料Dsig_1。

在執行畫素信號電壓Vx_0和畫素信號電壓Vx_1上D相位程序時，計數相位調整器260經由使用閂鎖時脈信號CLK閂鎖電壓比較器252之比較輸出COMP，其相應於劃分低檔亮度和高檔亮度之閾值並上升，例如參考信號SLP_ADC之斜率期間的中間電壓附近。接著，計數相位調整器執行相位調整作業以判斷比較輸出COMP係於處理後續列時將不被反向並輸出做為計數致能信號EN，或比較輸出將被反向並輸出做為計數致能信號EN。當將參考信號SLP_ADC之中間電壓設定為劃分低檔亮度和高檔亮度之閂鎖時脈信號CLK上升時，只要前一列之亮度位準等於目前列之亮度位準，計數器單元254之啟動期間將不長於參考信號SLP_ADC之斜率期間的一半，無關乎畫素信號電壓Vx之位準。

當目前列上D相位程序中畫素信號電壓Vx之信號位準Ssig處於低亮度位準時，電壓比較器252之比較輸出COMP於時脈信號CLK上升時被反向並處於L位準。因此，計數相位調整器260閂鎖L位準做為比較輸出COMP之相位資訊。相反地，當目前列上D相位程序中畫素信號電壓Vx之信號位準Ssig處於高亮度位準時，電壓比較器252之比較輸出COMP於時脈信號CLK上升時不被反向並因而處於H位準。因此，計數相位調整器260閂鎖H位準做為比較輸出COMP之相位資訊。

比較脈衝COMP被輸入至EX-OR閘262之輸入端子IN1，且閂鎖電路266所檢測之相位資訊PCOMP被輸入至輸入端子IN2。當信號位準Ssig處於低檔亮度時，相位資訊PCOMP處於L位準，且當信號位準Ssig處於高檔亮度時，相位資訊PCOMP處於H位準。因此，當目前列之信號位準Ssig處於低檔亮度時，比較脈衝COMP於處理後續列時不被邏輯地反向並輸出做為計數致能信號EN。結果，使用上半計數作業(圖3A中所示第一程序範例)。另一方面，當目前列之信號位準Ssig處於高檔亮度時，比較脈衝COMP於處理後續列時被邏輯地反向並輸出做為計數致能信號EN。結果，使用下半計數作業(圖3B中所示第二程序範例)。

如同本範例，當數位計算器29執行資料之校正伴隨下半計數作業(補數計數作業)時，閂鎖於計數相位調整器260之閂鎖電路266中之比較輸出COMP的相位資訊PCOMP(即表示亮度位準範圍之資料)經由水平信號線18b而與相應行之畫素資料Dsig同步地供應予數位計算器29。數位計算器29依據相位資訊PCOMP執行資料之校正伴隨已歷經補數計數作業之畫素資料上補數計數作業。

經由使用上述組態，便於從低亮度位準獲得之計數致能信號EN_L與從高亮度位準獲得之計數致能信號EN_H之間建立反向輸出關係。當前一列處於低亮度位準時便於目前列執行上半計數作業，當前一列處於高亮度位準時便於目前列執行下半計數作業。因此，當前一列和目前列之亮度位準彼此相等時，便可較未應用本實施例之狀況減少計數作業期間，藉以減少電力消耗。

例如，當輸入位準為高時(明亮：高亮度)，經由允許行AD電路25執行上半計數作業，計數期間便延長且電力消耗便提升。然而，經由允許行AD電路25執行下半計數作業，計數期間便縮短且電力消耗便降低。相反地，當輸入位準為低時(黑暗：低亮度)，經由允許行AD電路25執行下半計數作業，計數期間便延長且電力消耗便提升。然而，經由允許行AD電路25執行上半計數作業，計數期間便縮短且電力消耗便降低。

如上述，在第二實施例(第一範例)中，處於前一列之畫素信號電壓Vx的信號位準Ssig之電壓比較器252的比較輸出COMP被閂鎖，並依據閂鎖相位資訊PCOMP而控制後續列之畫素信號電壓Vx的重置位準Srst和信號位準Ssig上計數作業期間。因此，當輸入位準為高時(明亮：高亮度)，便選擇下半計數作業，當輸入位準為低時(黑暗：低亮度)，便選擇上半計數作業。結果，於任一輸入位準均選擇計數期間縮短且電力消耗降低處之狀態。

在W.Yang等人之文獻及JP-A-2005-278135所描述之結構中，執行上半計數作業，無關乎輸入位準。因此，當畫素信號振幅大時，比較程序期間或計數期間便延長且電力消耗便提升，但當畫素信號振幅小時，比較程序期間或計數期間便縮短且電力消耗便降低。相反地，在第二實施例(第一範例)中，當畫素信號振幅小時，便選擇上半計數作業，而當畫素信號振幅大時，便選擇下半計數作業，藉以依據畫素信號振幅控制計數器單元254以縮短計數作業期間。因此，當畫素信號電壓Vx之振幅小時，作業便與W.Yang等人之文獻及JP-A-2005-278135所描述相同，藉此未降低電力消耗。然而，當畫素信號電壓Vx之振幅大時，相較於W.Yang等人之文獻及JP-A-2005-278135所描述之結構，可降低電力消耗。整體而言，依據畫素信號之振幅，電力消耗便不會成為不規則。換言之，便不可能獲得"使電力消耗相對於輸入振幅均等"之優點，而是可降低輸入振幅對於電力消耗之影響。

然而，有關可從上列描述所猜測的，在一種影像型態中，其中輸入位準是不均勻的且依據歷經上半計數作業之列和歷經下半計數作業之列而具有相反關係，無法獲得降低電力消耗之優點且電力消耗提升。在本範例中，當前一列處於低亮度位準且後續列處於高亮度位準時，儘管畫素信號電壓Vx實際上處於高亮度位準，但好似後續列處於低亮度位準般執行上半計數作業，使得計數期間延長且電力消耗與未應用本實施例之狀況相同。然而，當前一列處於高亮度位準且後續列處於處於低亮度位準時，儘管畫素信號電壓Vx實際上處於低亮度位準，但好似後續列處於高亮度位準般執行下半計數作業，使得相較於未應用本實施例之狀況，計數期間延長且電力消耗提升。

然而，該等輸入位準型態幾乎不出現於一般狀況。而且，當畫素信號電壓Vx之振幅大時，相較於W.Yang等人之文獻及JP-A-2005-278135所描述之結構，電力消耗下降。整體而言，可獲得減少電力消耗之優點。

在第二實施例(第一範例)中，做為判斷段之電壓比較器252的判斷結果係儲存於做為"後續"程序之判斷結果儲存段的閂鎖電路266中。判斷結果可儲存用於下一列之後續各列以及"下一列"。本發明不侷限於參照前一列之相位資訊。例如，為處理彩色成像，可考量分色濾光鏡之色彩排列。

例如，如圖6D中所示，當彩色成像分色濾光鏡配置於畫素陣列單元10中時，考量將具有綠色感光度之G**、具有藍色感光度之B**及具有紅色感光度之R**以Bayer排列之規律排列。在本排列中，當拾取綠色畫面時，G11中畫素信號振幅為大並於後續列中執行下半計數作業。然而，當此結果應用於後續列之R21時，儘管為小畫素信號振幅仍執行下半計數作業。在下一列中，執行上半計數作業。當此結果應用於後續列之G31時，儘管為大畫素信號振幅仍執行上半計數作業。

為避免該等現象，可參照前兩列之列上資訊。例如，顯然較佳的是採用具有相同感光度狀況之畫素的相位資訊，例如，G11之相位資訊被採用於G31，且R21之相位資訊被採用於R41。此外，色彩排列不限於圖6D中之範例。因為呈現各式色彩排列類型，可不需參照前兩列之列上資訊。基本上，所參照之資訊係依據相同列中相同顏色(相同狀況)之結果而判斷。

獨立控制：第二實施例(第二範例)

圖7描繪依據第二實施例之第二範例而用於獨立地控制各計數器254之計數器啟動期間之結構。此處，圖7為一方塊圖，描繪體現第二實施例(第二範例)之電路組態範例。描繪依據第二實施例(第二範例)之作業的時序圖省略，但除了振幅判斷(本範例中為位準判斷)外，其與第二實施例(第一範例)之作業無基本差異。

類似於第二實施例(第一範例)，第二實施例(第二範例)提供一種結構以允許計數器執行上半計數作業和下半計數作業，並依據輸入位準而獨立地控制計數器，以便經由使用考量"預定標準"與相應於預定標準之"獨立控制"之間之關係的第二範例，依據輸入位準而選擇地執行上半計數作業(即實數計數作業)和下半計數作業(即補數計數作業)。

另一方面，在體現第二實施例(第二範例)之電路組態範例中，依據行AD電路25所獲得之數位資料而實施用於劃分上半計數作業和下半計數作業之振幅判斷(位準判斷)。因而電路功能零件可配置於行AD電路25之任一後續階段。在本範例中，用於控制上半計數作業和下半計數作業之劃分的判斷零件係配置於其上裝配畫素陣列單元10之晶片區域外部，且上半計數作業和下半計數作業係從晶片外部進行控制。

具體地，在體現第二實施例(第二範例)之電路組態範例中，控制上半計數作業和下半計數作業之數位信號處理器(DSP)270係配置於晶片外部。相位調整控制信號PHASE係從數位信號處理器270供應予DPU28a和計數相位調整器260。在本組態中，計數相位調整器260具有判斷本程序之畫素信號電壓Vx之振幅是否大於中間位準之判斷段功能，及判斷是否將執行實數計數作業或補數計數作業(換言之，判斷計數期間)之計數期間控制器功能。

不同於第二實施例(第一範例)，計數相位調整器260不包括資料儲存和傳輸輸出單元256。從數位信號處理器270供應之相位控制信號PHASE被供應予EX-OR閘262之輸入端子IN2。當來自數位信號處理器270之相位調整控制信號PHASE處於H位準時，EX-OR閘262邏輯地將比較脈衝COMP反向以輸出做為計數致能信號EN之反向比較脈衝，及當相位調整控制信號PHASE處於L位準時，便不進行任何改變而輸出做為計數致能信號EN之比較脈衝COMP。

第二實施例(第二範例)與第二實施例(第一範例)不同，其中第二實施例(第一範例)使用晶片中之閂鎖於閂鎖電路266中之閂鎖資料做為相位控制信號，以一列一列地控制上半計數作業和下半計數作業，但第二實施例(第二範例)使用晶片外部之數位信號處理器270的亮度位準判斷結果，以控制上半計數作業和下半計數作業。

在結構中，數位計算器29執行資料之校正伴隨下半計數作業(補數計數作業)，來自數位信號處理器270之相位調整控制信號PHASE被供應予數位計算器29。數位計算器29依據相位調整控制信號PHASE執行資料之校正伴隨已歷經補數計數作業之畫素資料上補數計數作業。

數位信號處理器270控制畫素陣列單元10中各行之行AD電路25，以經由依據自輸出電路28(DPU28a)輸出之畫素信號電壓Vx的數位資料(特別是，相較於第二實施例(第一範例)之信號資料Dsig)而判斷亮度資訊並依據判斷結果而切換相位調整控制信號PHASE之L位準和H位準(以下，稱為L/H)，而選擇執行上半計數作業和下半計數作業。計數相位調整器260(具體地，EX-OR閘262)調整計數期間之相位，使得當相位調整控制信號PHASE處於L位準(=0)時，行AD電路25執行上半計數作業，及當相位調整控制信號PHASE處於H位準(=1)時，行AD電路25便執行下半計數作業。

此處，在數位信號處理器270中對於亮度資訊之判斷和其上計數作業相位之控制，即切換相位調整控制信號PHASE之L/H，類似於第二實施例(第一範例)，可經由判斷每列之亮度位準而執行後續列之控制。例如，依據表示從輸出電路28(DPU 28a)輸出之資料所計算一列的平均亮度位準是否高於中間亮度位準之資訊，可切換相位調整控制信號PHASE之L/H。

在具有圖6D中所示規律性之分色濾光鏡的排列中，例如，顯然較佳的是經由顏色而計算平均值，且採用具有相同感光度狀況之畫素的相位資訊。在此狀況下，將準備複數個相位調整控制信號PHASE。

經由參考相應於一畫面之亮度資訊而執行整個畫面之執行，可執行後續畫面之控制。例如，依據表示從輸出電路28(DPU28a)輸出之資料所計算一畫面的平均亮度位準是否高於中間亮度位準之資訊，可切換畫面之相位調整控制信號PHASE的L/H。

在具有圖6D中所示規律性之分色濾光鏡的排列中，例如，顯然較佳的是經由顏色而非整個畫面來計算平均值，且採用具有相同感光度狀況之畫素的相位資訊。在此狀況下，將準備複數個相位調整控制信號PHASE。

依據第二實施例(第二範例)，可較第二實施例(第一範例)簡化晶片中計數相位調整器260之組態。這是因為不需要閂鎖電路266。因為表示閂鎖於各行之閂鎖電路266中之亮度位準範圍之比較輸出COMP的相位資訊PCOMP不需被連續傳輸予數位計算器29，故使用相位調整控制信號PHASE之控制線18c取代資料傳輸之水平信號線18b。此外，不需刻意考量線阻且型態寬度可以為小。因此，相較於第二實施例(第一範例)可更加縮小區域。

因為係依據自輸出電路28輸出之資料而判斷亮度資訊，所以精確程度提升。這是因為使用依據第二實施例(第一範例)中重置位準Srst之信號位準Ssig而實施判斷，但判斷係使用歷經CDS程序之資料而執行，即排除第二實施例(第二範例)中重置位準Srst之影響的信號部分Vsig之數位資料Dsig。

用於判斷整個畫面之亮度位準的方案不限於範例，其中自輸出電路28(DPU 28a)輸出之資料的一畫面之平均值係由數位信號處理器270計算及判斷，但可考量使用顯露控制程序(包括電子快門控制)之資訊(參照下列參考圖8之描述)。在此狀況下，不需特別配置數位信號處理器270來執行平均程序。

成像裝置

圖8描繪成像裝置(相機系統)之示意組態，其為使用與依據上述實施例之固態成像裝置1相同結構的實體資訊獲取設備之範例。成像裝置8經裝配而獲得可見顏色影像。

具體地，成像裝置8包括：做為光學系統主要零件之成像鏡頭802，其經製造攜帶攝影主題Z之影像的光線L而獲得影像資訊，其係位於例如日光或螢光燈之光源801下方，經導引朝向影像設備並成像；光學低通濾光鏡804；濾色器組812，其中相應於R、G和B之濾色器係以例如Bayer型態排列；畫素陣列單元10；驅動畫素陣列單元10之驅動控制器7；行處理器26，執行自畫素陣列單元10輸出之畫素信號上的CDS程序、AD轉換程序等；及相機信號處理器810，處理自行處理器26輸出之成像資料。

相機信號處理器810包括成像信號處理器820和做為主控制器控制整個成像裝置8之相機控制器900。成像信號處理器820包括：具有分離數位成像信號之主要顏色分離功能之信號分離器822，其於使用主要濾色器以外之濾色器時從行處理器26之行AD電路25b(參照圖1)供應進入R(紅)、G(綠)和B(藍)之主要顏色信號；及顏色信號處理器830，其依據信號分離器822所分離之主要顏色信號R、G和B而執行顏色信號C上信號處理。

此外，成像信號處理器820包括：亮度信號處理器840，其依據信號分離器822所分離之主要顏色信號R、G和B而執行亮度信號Y上信號處理；及編碼器單元860，其依據亮度信號Y/顏色信號C而產生視頻信號VD。

本實施例中相機控制器900包括：微處理器902，其為電腦之核心段，代表範例為中央處理單元(CPU)，其中電腦所執行之作業和控制之功能被整合為微積體電路；唯讀記憶體(ROM)904，其為僅用於讀取之儲存單元；隨機存取記憶體(RAM)906，其中視需要而可寫入和讀取，且其為揮發性儲存單元之範例，及圖式中未顯示之其他周邊構件。微處理器902、ROM 904和RAM 906共同稱為微電腦。

在上述描述中，'揮發性儲存單元'意即一種儲存單元其中當設備關閉時所儲存之內容便被移除。另一方面，'非揮發性儲存單元'意即一種儲存單元其中當設備的主要電源關閉時所儲存之內容依舊儲存。任一可持續儲存所儲存之內容的儲存單元均可用做非揮發性儲存單元。非揮發性儲存單元不限於具有非揮發性特性之半導體記憶體裝置。例如，揮發性記憶體裝置可被裝配而經由備份電源而顯示'非揮發性特性'。

相機控制器900控制整個系統。例如，相機控制器900之控制程式被儲存於ROM 904中。特別是在本範例中，儲存供相機控制器900用於設定各類控制脈衝之開啟/關閉(ON/OFF)時序的程式。當相機控制器900執行各類處理時所需之資料等係儲存於RAM 906中。

此外，相機控制器900經裝配使得例如記憶卡之記錄媒體924可***或拆卸並經裝配而可連接例如網際網路之通訊網路。例如，除了微處理器902、ROM 904和RAM 906外，相機控制器900包括記憶體閱讀機907和通訊介面(I/F)908。

此處，用於曝光控制之程式係包括於微處理器902中，使得成像裝置8之相機控制器900亦做為控制曝光狀況之曝光狀況控制器。

在此狀況下，曝光控制程式引發電腦核心段之微處理器902做為曝光狀況控制器，該曝光控制程式包括依據來自亮度信號處理器840之亮度信號計算測光資料D1(例如，計算預定大小和預定位置之測光區域的平均值)，依據計算結果判斷亮度位準(亮度位準係高於或低於中間位準)等。

例如，記錄媒體924係用於登錄用於引發微處理器902執行軟體處理之程式資料，或各設定值之資料，例如用於執行曝光控制處理(包括電子快門控制)之各類控制脈衝的ON/OFF時序，或依據來自亮度信號處理器840之亮度信號的測光資料D1之聚光範圍。

記憶體閱讀機907儲存(安裝)自RAM 906中記錄媒體924讀取之資料。通訊I/F 908居中傳輸和接收例如網際網路之通訊網路與相機控制器900之間之通訊資料。

此外，成像裝置8係以模組的形式顯示，其中驅動控制器7和行處理器26係與畫素陣列單元10分開地形成。然而，如對於固態成像裝置1之描述，不用說成像裝置8可使用單晶片形式之固態成像裝置1，其中驅動控制器7和行處理器26係整合於與畫素陣列單元10的相同半導體基底上形成。

而且，在圖式中，成像裝置8係以一種狀況顯示，其中除了畫素陣列單元10、驅動控制器7、行處理器26或相機信號處理器810以外，亦包括例如成像鏡頭802、光學低通濾光鏡804或紅外線截止濾光鏡805之光學系統。此適於採用經由整合上述元件而封裝之具有成像功能的模組形式之狀況。

此處，有關固態成像裝置1中之模組，如圖式中所示，在畫素陣列單元10(成像單元)和與畫素陣列單元10密切相關之信號處理器(設於行處理器26之後的相機信號處理器除外)(例如具有AD轉換功能或差異(CDS)處理功能之行處理器26)整合封裝的狀況下，整個成像裝置8可經裝配而使得固態成像裝置1係以具有成像功能之模組形式配置，且相機信號處理器810(其為剩餘信號處理器)係設於以模組形式配置之固態成像裝置1之後。

另一方面，儘管未顯示，在包括畫素陣列單元10和成像鏡頭802之光學系統係整合封裝的狀況下，整個成像裝置8可經裝配而使得固態成像裝置1係以具有成像功能之模組形式配置，且除了以模組形式配置之固態成像裝置1外，相機信號處理器810亦設於該模組內。

此外，有關固態成像裝置1之模組形式，可包括等同於相機信號處理器200之相機信號處理器810。在此狀況下，固態成像裝置1和成像裝置8可視為實際上相同。

所提供之成像裝置8例如做為具有成像功能之相機或可攜式設備係用於執行'成像'。此外，'成像'不僅包括正常相機拍攝時影像之成像，亦包括廣義之指紋的檢測。

具有該組態之成像裝置8包括上述固態成像裝置1的所有功能，其基本組態和作業可與固態成像裝置1相同，且其可使用經由依據整體而言可降低電力消耗之預定標準或結構而獨立地控制計數器單元254中計數器啟動期間，而可降低輸入振幅對於電力消耗之影響的結構。特別是，在應用第二實施例(第二範例)的狀況下，可經由使用微處理器902中曝光控制程序而實施一畫面之亮度位準判斷。

如上述，本發明已參考實施例予以描述，但本發明之技術範圍不限於實施例中所描述之範圍。在不偏離本發明之範圍下，本發明可進行各式改變和修改，且該些改變和修改亦可包括於本發明之技術範圍中。

此外，上述實施例並非用於限制申請專利範圍中所描述之本發明，且不能說實施例中所描述之特徵的所有組合為用於解決本發明之問題之機構所必需。在上述實施例中，包括本發明之許多階段，並可經由適當地組合文中所揭露之部分元件的多樣性而汲取本發明的更多其他特徵。即使移除實施例中所描繪之組成單元中一些組成單元，只要落於展現效果之範圍內，移除一些零件的組態亦可體現本發明。

例如，在第二實施例(第一範例)中，信號位準Ssig之電壓比較器252的比較輸出COMP係經由閂鎖電路266閂鎖，並被提供做為比較輸出COMP之相位資訊PCOMP，且其依據後續列之P相位程序和D相位程序的相位資訊PCOMP而判斷將執行上半計數作業或下半計數作業。然而，此僅為一範例。

P相位和D相位之個別控制

例如，可判斷將分別針對P相位(重置位準Srst)和D相位(信號位準Ssig)而執行上半計數作業或下半計數作業。為實施此作業，針對畫素信號電壓Vx之位準判斷，提供分別閂鎖每一P相位(重置位準Srst)和D相位(信號位準Ssig)之電壓比較器252的比較輸出COMP之閂鎖電路266_P和266_D(圖式中未顯示)。P相位程序時之閂鎖時序相應於重置位準Srst之最大範圍中的中間位準。例如，P相位程序期間被設定為相應於7位元之128個時脈，時序係設定於參考信號SLP_ADC中改變開始之後的64個時脈點。接著，在後續P相位程序中，依據閂鎖電路266_P所閂鎖之相位資訊COMP_PH_P而判斷將執行上半計數作業或下半計數作業，或在後續D相位程序中，依據閂鎖電路266_D所閂鎖之相位資訊COMP_PH_D而判斷將執行上半計數作業或下半計數作業。以此方式，即使在P相位程序中亦可達成降低電力消耗之效果。

然而，在此狀況下，由於為提供允許各行中P相位程序結果與D相位程序結果之間差異程序(CDS程序)之組態，P相位程序和D相位程序並非總是以相同相位關係執行計數作業之因素，連帶用於下半計數程序(補數計數程序)之資料校正的結構之其他因素，各行中電路組態變得複雜。此問題可經由如圖2B中所示之第二組態範例中數位計算器29所採用的藉由傳輸每一P相位程序結果Dp(表示Drst)和D相位程序結果Dd(表示Drst+Dsig)至數位計算器29而予處理。文中，閂鎖電路266_P所閂鎖之相位資訊COMP_PH_P和閂鎖電路266_D所閂鎖之相位資訊COMP_PH_D經由不同水平信號線18而以相同位準並與P相位程序結果Dp和D相位程序結果Dd同步地供應予數位計算器29。在數位計算器29中，依據相位資訊COMP_PH_P和相位資訊COMP_PH_D執行資料校正，而最後獲得Dsig。

目前列中判斷和計數相位控制

在第二實施例(第一範例)中，畫素信號電壓Vx之位準判斷係於目前列前一處理列中執行。然而，可使用一方法以判斷將歷經位準判斷之信號的本處理信號之輸入位準並依據該判斷結果執行計數相位控制。在此狀況下，較佳的是該方法結合用於依據P相位(即重置位準Srst)或D相位(即信號位準Ssig)而判斷係執行上半計數作業或下半計數作業之結構。另一方面，上半計數作業和下半計數作業之一可固定於P相位程序中，且目前列之信號位準Ssig的位準判斷結果可於D相位程序中參考。以下，將描述依據P相位程序和D相位程序之計數相位控制做為範例。

例如，首先判斷畫素信號電壓Vx係處於全範圍之上半時或下半時之電壓位準，接著依據該判斷結果判斷將執行上半計數作業或下半計數作業。即，在電壓比較器252的最初比較中，檢查重置位準Srst或信號位準Ssig是否低於其中間位準。因此，例如電壓比較器252被用做判斷段，判斷本程序中畫素信號電壓Vx之振幅是否低於中間位準。例如，在重置位準Srst或信號位準Ssig穩定之後且比較程序展開之前，DA轉換電路27a將參考信號SLP_ADC設定為相應於重置位準Srst或信號位準Ssig之中間位準之值，接著將該設定信號供應予電壓比較器252。當重置位準Srst或信號位準Ssig處於全範圍之上半時中時，電壓比較器252之比較輸出COMP便處於L位準。當重置位準Srst或信號位準Ssig處於全範圍之下半時中時，電壓比較器252之比較輸出COMP便處於H位準。電壓比較器252之比較輸出COMP被閂鎖於閂鎖電路266中，且接著被供應予EX-OR閘262之輸入端子IN2。EX-OR閘262之輸入端子IN1被供應予電壓比較器252之比較輸出COMP。

因此，類似於第二實施例(第一範例)，當重置位準Srst或信號位準Ssig屬於低輸入範圍時，閂鎖於閂鎖電路266中之資料係處於L位準，或當重置位準Srst或信號位準Ssig屬於高輸入範圍時，閂鎖於閂鎖電路266中之資料係處於H位準。因此，當重置位準Srst或信號位準Ssig屬於目前列之低輸入範圍時，電壓比較器252之比較脈衝COMP未被邏輯地反向，並輸出做為該列之P相位程序或D相位程序中之計數致能信號EN。以此方式，應用上半計數作業(圖3A中描繪之第一程序範例)。此外，當重置位準Srst或信號位準Ssig屬於目前列之高輸入範圍時，電壓比較器252之比較脈衝COMP被邏輯地反向，並輸出做為該列之P相位程序或D相位程序中之計數致能信號EN。以此方式，應用下半計數作業(圖3B中描繪之第二程序範例)。

在第二實施例(第一範例)中，依據將歷經上半計數作業之列與將歷經下半計數作業之列，於具反向關係之位準高度差異的影像型態中，無法獲得降低電力消耗之效果且電力消耗反而提升。然而，當依據目前列之位準判斷結果執行目前列之程序時，計數期間明確地減少且因而電力消耗降低。

在此描述中，於判斷畫素信號電壓Vx係以全範圍之上半時或下半時中電壓位準設定時，DA轉換電路27a供應中間位準之值予使用參考信號SLP_ADC之電壓比較器252且電壓比較器252執行位準判斷。在此狀況下，依據電路組態，可經由將參考信號SLP_ADC初始設定為中間位準而改變後續比較程序之作業點。

當此引發問題時，電路規模增加，但例如該問題可以下列方式解決。首先，獨立於電壓比較器252，每行配置電壓比較器252_DET(未顯示)做為判斷段，判斷本程序中畫素信號電壓Vx之振幅是否低於中間位準。除了參考信號SLP_ADC以外，DA轉換電路27a供應位準判斷之參考信號SLP_DET(中間位準之值)予電壓比較器252_DET之一輸入端子。電壓比較器252_DET之其他輸入端子則被供應予畫素信號電壓Vx。電壓比較器252_DET經由比較位準判斷之參考信號SLP_DET與畫素信號電壓Vx，而檢查重置位準Srst或信號位準Ssig是否低於其中間位準。

電子設備之應用

在上述實施例中，已描述AD轉換電路(AD轉換器；範例中之行AD電路25)，其包括比較AD轉換參考信號與相應於處理信號之電信號的比較器，及以向下計數模式和向上計數模式其中之一模式與比較器之比較程序同時執行計數程序並儲存經由上半計數作業或下半計數作業所獲得之值的計數器單元，該AD轉換電路做為資料處理器而應用於固態成像裝置或成像裝置。然而，AD轉換電路或資料處理器之結構可應用於需要資料處理結構以獲得類比資訊之數位資料的所有電子設備，以及固態成像裝置或成像裝置。

AD轉換電路(AD轉換器)不限於安裝於固態成像裝置或其他電子設備上，但可配置為例如IC(積體電路)及AD轉換模組之單一裝置。

在此狀況下，AD轉換電路可配置為具有比較器和計數器之AD轉換器，但可安裝於包括IC和個別晶片之組合的模組上，其中參考信號產生器產生AD轉換參考信號以供應所產生之參考信號予依據將歷經比較器之比較程序的參考部分或信號部分而切換計數器之計數程序模式的比較器或控制器，並配置於相同半導體基底上。

控制比較器和計數器之作業所需之功能單元可經由安裝和配置功能單元而整體處理，藉此有利於其處理或管理。因為AD轉換程序所需之元件被聚集於IC或模組中，便可輕易地製造成品例如固態成像裝置或其他電子設備。

在上述實施例中，鑒於AD轉換電路(AD轉換器)應用於固態成像裝置或成像裝置，已描述比較程序和計數程序係於兩次執行，即比較程序和計數程序係分別於做為參考部分之重置位準Srst和相應於真實信號部分之信號位準Ssig上執行。然而，於一般類比信號上可一次僅執行一項比較程序和計數程序。經由組合計數模式可獲得做為三或更多信號之乘積加總結果的數位資料。此與圖3A中所示之第一程序範例和圖3B中所示之第二程序範例最後部分所描述之"獲得做為複數畫素之乘積加總結果的數位資料"相同。

此時，經由依據電路組態或信號振幅(信號位準)而獨立地判斷將執行上半計數作業(實數計數作業)或下半計數作業(補數計數作業)，可降低輸入振幅對於電力消耗之影響。因此，例如可使計數致能期間相對於輸入振幅而均等，或依據輸入振幅而降低電力消耗。

熟悉本技藝之人士應理解的是在不偏離申請專利範圍或其等效論述之範圍下，可依據設計需要或其他因素而實施各式修改、組合、次組合和替代。

1．．．固態成像裝置

3．．．單元畫素

5a、5b．．．端子

5c．．．輸出端子

7．．．驅動控制器

8．．．成像裝置

10．．．畫素陣列單元

12．．．水平掃描器

12a．．．水平解碼器

12b．．．水平驅動器

12c、18c．．．控制線

14．．．垂直掃描器

14a．．．垂直位址調節器

14a．．．垂直解碼器

14b．．．垂直驅動器

15．．．列控制線

18、18b．．．水平信號線

19、19_1至19_h．．．垂直信號線

20．．．通訊時序控制器

24．．．讀取電流源單元

25、25_e、25_o．．．行類比-數位電路

25a．．．差異處理器

25b．．．類比-數位轉換器

26．．．行處理器

27．．．參考信號產生器

27a．．．數位-類比轉換電路

28．．．輸出電路

28a．．．資料處理單元

29．．．數位計算器

200、810．．．相機信號處理器

252、252-DET、252_e、252_o．．．電壓比較器

253、253_e、253_o．．．計數作業控制器

254、254-e、254_o．．．計數器單元

256．．．資料儲存和傳輸輸出單元

258．．．開關

260、260_e、260_o．．．計數相位調整器

262．．．互斥或閘

264．．．反向電路

266、266_D、266_P．．．閂鎖電路

270．．．數位信號處理器

801．．．光源

802．．．成像鏡頭

804．．．光學低通濾光鏡

805．．．紅外線截止濾光鏡

812．．．濾色器組

820．．．成像信號處理器

822．．．信號分離器

830．．．顏色信號處理器

840．．．亮度信號處理器

860．．．編碼器單元

900．．．相機控制器

902．．．微處理器

904．．．唯讀記憶體

906．．．隨機存取記憶體

907．．．記憶體閱讀機

908．．．通訊介面

924．．．記錄媒體

B、C、G、R．．．顏色信號

CK．．．時脈端子

CK0、…、CKn-1．．．位元計數資料

CKdac、CK_CNT．．．計數時脈

CLK．．．閂鎖時脈信號

CLK0．．．主要時脈

CN1、CN2、CN5、UPDOWN、xUPDOWN．．．控制信號

CN4．．．控制資料

CN8．．．記憶體傳輸指示脈衝

COMP．．．比較脈衝

COMP、COMP0、COMP1、COMP_e、COMP_o、PCOMP、PCOMP0、PCOMP1、xCOMP_o．．．比較輸出

COMP_PH_D、COMP_PH_P、PCOMP．．．相位資訊

D1、D2、Dd、Dp、Drm_o、Drst_e、Drst_o、Drst_o'、Dsig_e、Dsig_o．．．計數值

Dd、Dout、Dp．．．資料

Dini、Dsm、SLP_ini．．．初值

DLAT．．．子時脈

Drm、Dsm、Dsm'．．．最大計數數量

Drst．．．數位值

Drst_0、Drst_1．．．重置資料

Drst_cnt、Dsig_cnt．．．計數數量

Drst_cnt．．．P相位AD轉換資料

Dsig、Dsig_o．．．數位資料

Dsig、Dsig_0、Dsig_1．．．信號資料

Dsig_cnt．．．D相位AD轉換資料

EN、EN_H、EN_L．．．計數致能信號

H1至Hh．．．垂直行

IN1、IN2、RAMP．．．輸入端子

L．．．光線

min．．．最小值

PHASE．．．相位調整控制信號

So．．．畫素信號

S/A．．．感應放大器

SEL．．．選擇器

SEL．．．計數期間控制信號

SLP_ADC．．．類比_數位轉換參考信號

SLP_DET．．．參考信號

Srst、Srst_0、Srst_1、Srst_e、Srst_o．．．重置位準

Ssig、Ssig_0、Ssig_1、Ssig_e、Ssig_o．．．信號位準

TEN．．．有效計數作業期間

TG．．．時序產生器

VD．．．視頻信號

Vs、Vx、Vx_0、Vx_1、Vx_e、Vx_o．．．畫素信號電壓

Vslop．．．參考信號

Vx．．．處理列

Vx．．．後續列

Vx-1．．．前一列

Vrst、Vrst_e、Vrst_o．．．重置部分

Vsig、Vsig_e、Vsig_o．．．信號部分

Y．．．亮度信號

Z．．．攝影主題

圖1示意地描繪依據本發明之一實施例之固態成像裝置範例的CMOS固態成像裝置之組態。

圖2A描繪執行參考信號比較型AD轉換作業之基本電路組態的範例(第一範例)。

圖2B描繪執行參考信號比較型AD轉換作業之基本電路組態的範例(第二範例)。

圖3A為一時序圖，描繪參考信號比較型AD轉換作業之第一程序範例的作業。

圖3B為一時序圖，描繪參考信號比較型AD轉換作業之第二程序範例的作業。

圖3C為一時序圖，描繪參考信號比較型AD轉換作業之第三程序範例(1)的作業。

圖3D為一時序圖，描繪參考信號比較型AD轉換作業之第三程序範例(2)的作業。

圖3E為一時序圖，描繪參考信號比較型AD轉換作業之第四程序範例的作業。

圖4A為一方塊圖，描繪體現第一實施例(第一範例)之電路組態的範例，其具有一結構以獨立地控制計數器啟動期間。

圖4B為一時序圖，描繪第一實施例(第一範例)之基本作業。

圖4C為一時序圖，描繪第一實施例(第一範例)之具體範例。

圖5A為一方塊圖，描繪體現第一實施例(第二範例)之電路組態的範例，其具有一結構以獨立地控制計數器啟動期間。

圖5B為一時序圖，描繪第一實施例(第二範例)之基本作業。

圖5C為一時序圖，描繪第一實施例(第二範例)之具體範例。

圖6A為一方塊圖，描繪體現第二實施例(第一範例)之電路組態的範例，其具有一結構以獨立地控制計數器啟動期間。

圖6B為一時序圖，描繪第二實施例(第一範例)之基本作業。

圖6C為一時序圖，描繪第二實施例(第一範例)之具體範例。

圖6D描繪第二實施例之修改範例。

圖7為一方塊圖，描繪體現第二實施例(第二範例)之電路組態的範例，其具有一結構以獨立地控制計數器啟動期間。

圖8示意地描繪成像裝置之組態，做為使用與依據本發明之實施例之固態成像裝置相同結構之實體資訊獲得裝置的範例。

CK_CNT．．．計數時脈

UPDOWN、xUPDOWN．．．控制信號

COMP_e、xCOMP_o．．．比較輸出

Drst_e、Drst_o'、Dsig_e、Dsig_o．．．計數值

Dini、Dsm、SLP_ini．．．初值

Drm、Dsm．．．最大計數數量

min．．．最小值

SLP_ADC．．．類比-數位轉換參考信號

Srst_e、Srst_o．．．重置位準

Ssig_e、Ssig_o．．．信號位準

Vx_e、Vx_o．．．畫素信號電壓

Vrst_e、Vrst_o．．．重置部分

Vsig_e、Vsig_o．．．信號部分

Claims

一種資料處理器，包含：產生參考信號之參考信號產生器，其係用於將類比處理信號之位準轉換為數位資料，逐漸改變以提升該處理信號之振幅；比較器，比較該處理信號與該參考信號產生器所產生之該參考信號；計數期間控制器，依據該比較器之該比較結果而判斷以執行於從當該參考信號具有預定初值時之時間點至當該處理信號等於該參考信號時之時間點期間執行計數程序的實數計數作業，或於從當該處理信號等於該參考信號時之時間點至當該參考信號到達預定終值時之時間點期間執行計數程序的補數計數作業；計數器，於該計數期間控制器所判斷之計數期間執行計數程序，並於該計數程序完成時儲存計數值，以獲得數位資料之預定位準；及校正器，校正該補數計數作業之結果，以獲得做為實數之值的該數位資料，其中該計數期間控制器依據預定標準而獨立地控制該計數器的該實數計數作業及該補數計數作業。
如申請專利範圍第1項之資料處理器，其中該計數器包括執行該實數計數作業之第一計數器及執行該補數計數作業之第二計數器，及其中該計數期間控制器控制該第一計數器以執行該實數計數作業，及控制該第二計數器以執行該補數計數作業。
一種固態成像裝置，包含：畫素陣列單元，其中單元畫素係以矩陣排列，其中每一單元畫素具有電荷產生器及輸出電晶體，以輸出相應於該電荷產生器所產生之電荷的處理信號；每行配置之比較器，比較從該畫素陣列單元之單元畫素獲得之類比處理信號與參考信號，該比較器係用於將該類比處理信號轉換為數位資料，逐漸改變以提升該處理信號之振幅；計數期間控制器，依據該比較器之該比較結果而判斷以執行於從當該參考信號具有預定初值時之時間點至當該處理信號等於該參考信號時之時間點期間執行計數程序的實數計數作業，或於從當該處理信號等於該參考信號時之時間點至當該參考信號到達預定終值時之時間點期間執行計數程序的補數計數作業；及每行配置之計數器，於該計數期間控制器所判斷之該計數期間執行該計數作業，並經由於該計數作業完成時儲存該計數值而獲得數位資料之預定位準，其中每一計數器包括執行該實數計數作業之第一計數器及執行該補數計數作業之第二計數器，及其中該計數期間控制器控制該第一計數器以執行該實數計數作業，及控制該第二計數器以執行該補數計數作業。
如申請專利範圍第3項之固態成像裝置，其中該第一計數器及該第二計數器係交替排列以彼此相鄰。
如申請專利範圍第3項之固態成像裝置，其中從該畫素陣列單元之每一單元畫素獲得之該類比處理信號包括參考部分及信號部分，其中該第一計數器執行該計數程序做為相應於向下計數模式及向上計數模式之一中該參考部分及該信號部分之一之信號上的第一程序，以儲存該計數程序完成時之計數值，並依據該第一程序中所儲存之該計數值而執行該計數程序做為相應於該向下計數模式及該向上計數模式之另一中該參考部分及該信號部分之另一之信號上的第二程序，以儲存該計數程序完成時之計數值，及其中該第二計數器執行該計數程序做為相應於該第一計數器之該第一程序之該計數模式的相反模式中該參考部分及該信號部分之一之信號上的第一程序，以儲存該計數程序完成時之計數值，接著並依據該第一程序中所儲存之該計數值而執行計數程序做為相應於該第一計數器之該第二程序之該計數模式的相反模式中該參考部分及該信號部分之另一之信號上的第二程序，以儲存該計數程序完成時之計數值。
一種固態成像裝置，包含：畫素陣列單元，其中單元畫素係以矩陣排列，其中每一單元畫素具有電荷產生器及輸出電晶體，以輸出相應於該電荷產生器所產生之電荷的處理信號；每行配置之比較器，比較從該畫素陣列單元之單元畫素獲得之類比處理信號與參考信號，該比較器係用於將該類比處理信號轉換為數位資料，逐漸改變以提升該處理信號之振幅；計數期間控制器，依據該比較器之該比較結果而判斷以執行於從當該參考信號具有預定初值時之時間點至當該處理信號等於該參考信號時之時間點期間執行計數程序的實數計數作業，或於從當該處理信號等於該參考信號時之時間點至當該參考信號到達預定終值時之時間點期間執行計數程序的補數計數作業；及每行配置之計數器，於該計數期間控制器所判斷之該計數期間執行該計數作業，並經由於該計數作業完成時儲存該計數值而獲得數位資料之預定位準，其中該計數器經裝配而切換該實數計數作業及該補數計數作業，及其中該計數期間控制器依據該處理信號之振幅而控制該計數器之該實數計數作業及該補數計數作業的切換。
如申請專利範圍第6項之固態成像裝置，其中該計數期間控制器於當該處理信號之振幅低於中間位準時控制該計數器以執行該實數計數作業，並於當該處理信號之振幅高於中間位準時控制該計數器以執行該補數計數作業。
如申請專利範圍第6項之固態成像裝置，其中該計數期間控制器包括判斷本程序中該處理信號之振幅是否低於該中間位準之判斷段，及為後續程序儲存該判斷段之該判斷結果的判斷結果儲存段，並依據該判斷結果儲存段中儲存之該判斷結果而控制該後續程序中該計數器之該實數計數作業及該補數計數作業。
如申請專利範圍第8項之固態成像裝置，其中該判斷段係成行配置並成列實施判斷。
如申請專利範圍第8項之固態成像裝置，其中該判斷段依據該計數器所獲得之數位資料而成列實施判斷。
如申請專利範圍第8項之固態成像裝置，其中該判斷段依據該計數器所獲得之數位資料而實施畫面判斷。
如申請專利範圍第9至11項任一項之固態成像裝置，其中該畫素陣列單元包括彩色成像分色濾光鏡，及其中該判斷段和該判斷結果儲存段經由顏色而執行其程序。
如申請專利範圍第8項之固態成像裝置，其中從該畫素陣列單元之每一單元畫素獲得之該類比處理信號包括參考部分和信號部分，其中該判斷段依據相應於該信號部分之信號而成列實施判斷，及其中該計數期間控制器通常依據儲存於該判斷結果儲存段中之該判斷結果，針對相應於該參考部分之信號和相應於該信號部分之信號而於後續程序中控制該計數器之該實數計數作業和該補數計數作業。
如申請專利範圍第8項之固態成像裝置，其中從該畫素陣列單元之每一單元畫素獲得之該類比處理信號包括參考部分和信號部分，其中該判斷段依據相應於該參考部分之信號而成列實施判斷，並依據相應於該信號部分之信號而成列實施判斷，其中該判斷結果儲存段包括儲存每行之該參考部分上該判斷段之判斷結果的第一判斷結果儲存段，和儲存每行之該信號部分上該判斷段之判斷結果的第二判斷結果儲存段，及其中該計數期間控制器依據儲存於該第一判斷結果儲存段中之判斷結果，針對相應於該參考部分之該信號而於後續程序中控制該判斷段之該實數計數作業和該補數計數作業，及依據儲存於該第二判斷結果儲存段中之判斷結果，針對相應於該信號部分之該信號而於後續程序中控制該判斷段之該實數計數作業和該補數計數作業。
如申請專利範圍第6項之固態成像裝置，其中該計數期間控制器包括判斷本程序之前該處理信號之振幅是否低於該中間位準之判斷段，及為本程序儲存該判斷段之該判斷結果的判斷結果儲存段，並依據該判斷結果儲存段中儲存之該判斷結果而控制本程序中該計數器之該實數計數作業及該補數計數作業。
如申請專利範圍第14項之固態成像裝置，其中從該畫素陣列單元之每一單元畫素獲得之該類比處理信號包括參考部分和信號部分，其中該判斷段係配置予每一行並依據相應於該信號部分之信號而成列實施判斷，及其中該計數期間控制器通常依據儲存於該判斷結果儲存段中之該判斷結果，針對相應於該參考部分之信號和相應於該信號部分之信號而於本程序中控制該計數器之該實數計數作業和該補數計數作業。
一種成像裝置，包含：接收影像資訊之光學系統；畫素陣列單元，其中單元畫素係以矩陣排列，其中每一單元畫素包括依據該光學系統所接收之該影像資訊而產生信號電荷之電荷產生器，及輸出電晶體以輸出相應於該電荷產生器所產生之該信號電荷的處理信號；產生參考信號之參考信號產生器，其係用於將該處理信號之位準轉換為數位資料，逐漸改變以提升該處理信號之振幅；每行配置之比較器，比較該處理信號與該參考信號產生器產生之該參考信號；計數期間控制器，依據該比較器之該比較結果而判斷以執行於從當該參考信號具有預定初值時之時間點至當該處理信號等於該參考信號時之時間點期間執行計數程序的實數計數作業，或於從當該處理信號等於該參考信號時之時間點至當該參考信號到達預定終值時之時間點期間執行計數程序的補數計數作業；每行配置之計數器，於該計數期間控制器所判斷之該計數期間執行該計數程序，並經由於該計數程序完成時儲存該計數值而獲得數位資料之預定位準；及校正器，經由校正該補數計數作業而獲得做為實數之值的該數位資料，其中該計數期間控制器依據預定標準而獨立地控制每行之該計數器的該實數計數作業及該補數計數作業。
一種電子設備，包含：產生參考信號之參考信號產生器，其係用於將類比處理信號之位準轉換為數位資料，逐漸改變以提升該處理信號之振幅；每行配置之比較器，比較該處理信號與該參考信號產生器產生之該參考信號；計數期間控制器，依據該比較器之該比較結果而判斷以執行於從當該參考信號具有預定初值時之時間點至當該處理信號等於該參考信號時之時間點期間執行計數程序的實數計數作業，或於從當該處理信號等於該參考信號時之時間點至當該參考信號到達預定終值時之時間點期間執行計數程序的補數計數作業；每行配置之計數器，於該計數期間控制器所判斷之該計數期間執行該計數作業，並經由於該計數作業完成時儲存該計數值而獲得數位資料之預定位準；及校正器，經由校正該補數計數作業而獲得做為實數之值的該數位資料，其中該計數期間控制器依據預定標準而獨立地控制每行之該計數器的該實數計數作業及該補數計數作業。