JPH0344781A - 大規模集積回路 - Google Patents
大規模集積回路Info
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- JPH0344781A JPH0344781A JP1181004A JP18100489A JPH0344781A JP H0344781 A JPH0344781 A JP H0344781A JP 1181004 A JP1181004 A JP 1181004A JP 18100489 A JP18100489 A JP 18100489A JP H0344781 A JPH0344781 A JP H0344781A
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- Japan
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- memory address
- integrated circuit
- scale integrated
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- 238000012360 testing method Methods 0.000 abstract description 20
- 238000012544 monitoring process Methods 0.000 abstract description 5
- 239000000872 buffer Substances 0.000 description 23
- 238000010586 diagram Methods 0.000 description 11
- 230000000694 effects Effects 0.000 description 2
- 240000002853 Nelumbo nucifera Species 0.000 description 1
- 235000006508 Nelumbo nucifera Nutrition 0.000 description 1
- 235000006510 Nelumbo pentapetala Nutrition 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
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- Debugging And Monitoring (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
複数のメモリアドレス生成部を有するプロセッサの大規
模集積回路とか、データ中継用のデータバスを有するプ
ロセッサの大規模集積回路に関し、メモリアドレス生成
部の出力とか、データバスの中継データを直接モニタす
ることが出来る大規模集積回路の提供を目的とし、 複数のメモリアドレス生成部の出力を夫々ハスにて外部
端子に接続するとか、データバスをバスにて外部端子に
接続し、外部端子にてモニタ出来るように構成する。
模集積回路とか、データ中継用のデータバスを有するプ
ロセッサの大規模集積回路に関し、メモリアドレス生成
部の出力とか、データバスの中継データを直接モニタす
ることが出来る大規模集積回路の提供を目的とし、 複数のメモリアドレス生成部の出力を夫々ハスにて外部
端子に接続するとか、データバスをバスにて外部端子に
接続し、外部端子にてモニタ出来るように構成する。
本発明は、複数のメモリアドレス生成部を有するビデオ
シグナルプロセッサの大規模集積回路とか、データ中継
用のデータバスを有するプロセッサの大規模集積回路に
係り、試験の効率向上が出来る大規模集積回路に関する
。
シグナルプロセッサの大規模集積回路とか、データ中継
用のデータバスを有するプロセッサの大規模集積回路に
係り、試験の効率向上が出来る大規模集積回路に関する
。
第４図は従来例の大規模集積回路の回路図、第５図は他
の従来例の大規模集積回路の回路図である。
の従来例の大規模集積回路の回路図である。
図中、１，２．３はメモリアドレス生成部、５゜６はデ
ータバス、１０はメモリ、３５．３７は外部端子、４０
〜４７はレジスタ、５１〜５７はセレクタ、６１〜７１
はバッファ、８０．８１は乗算器等の組合せ論理回路で
あるランダム回路、９０〜９２は３ステートバツフアを
示す。
ータバス、１０はメモリ、３５．３７は外部端子、４０
〜４７はレジスタ、５１〜５７はセレクタ、６１〜７１
はバッファ、８０．８１は乗算器等の組合せ論理回路で
あるランダム回路、９０〜９２は３ステートバツフアを
示す。
第４図において、例えばメモリアドレス生成部１よりの
アドレスが正しく出力されているかを試験する場合は、
プログラムにより、メモリアドレス生成部ｌよりアドレ
スａを出力させレジスタ４０に蓄積し、データｂをメモ
リ１０に書込み、又メモリアドレス生成部２より同じア
ドレスａを出力させレジスタ４１に蓄積し、メモリ１０
よりデータを読み出し、セレクタ５１にてバ・ソファ６
２側の出力を選択させ、バッファ６４を介して外部端子
３５に出力させ、データがｂであるかを見ることで試験
をしていた。
アドレスが正しく出力されているかを試験する場合は、
プログラムにより、メモリアドレス生成部ｌよりアドレ
スａを出力させレジスタ４０に蓄積し、データｂをメモ
リ１０に書込み、又メモリアドレス生成部２より同じア
ドレスａを出力させレジスタ４１に蓄積し、メモリ１０
よりデータを読み出し、セレクタ５１にてバ・ソファ６
２側の出力を選択させ、バッファ６４を介して外部端子
３５に出力させ、データがｂであるかを見ることで試験
をしていた。
又プログラムデバッグを行う場合、プログラムが例えば
、メモリアドレス生成部１よりアドレスを出力させレジ
スタ４０に蓄積し、データをメモリ１０に書込み、又メ
モリアドレス生成部２よりアドレスを出力させレジスタ
４１に蓄積し、メモリ１０よりデータを読み出し、次々
のステップに進み、結果を出力する場合は、結果により
プログラムが正常かを判定していた。
、メモリアドレス生成部１よりアドレスを出力させレジ
スタ４０に蓄積し、データをメモリ１０に書込み、又メ
モリアドレス生成部２よりアドレスを出力させレジスタ
４１に蓄積し、メモリ１０よりデータを読み出し、次々
のステップに進み、結果を出力する場合は、結果により
プログラムが正常かを判定していた。
次に、第５図におけるプログラムデバッグについて説明
する。
する。
例えば外部端子３７より入力したデータがバッファ６８
，３ステートバツフア９３を介して、データバス５に入
力し、プログラムにより、バ・ツファ６９．セレクタ５
２を介してレジスタ４３に入力蓄積され、ランダム回路
８０に入力して処理され、セレクタ５２を介してレジス
タ４３に人力蓄積され、セレクタ５５，３ステートバツ
フア９０を介して、データバス６に入力し、バッファ７
０、セレクタ５６を介してレジスタ４６に入力蓄積され
、ランダム回路８１に入力して処理され、レジスタ４７
に蓄積され、３ステートバツフア９２を介してデータバ
ス５に入力し、バッファ６６゜セレクタ５７．バッファ
６５を介して外部端子３７にデータが出力されるような
場合の、プログラムデバッグは、外部端子３７の出力デ
ータにより正しいかを判定していた。
，３ステートバツフア９３を介して、データバス５に入
力し、プログラムにより、バ・ツファ６９．セレクタ５
２を介してレジスタ４３に入力蓄積され、ランダム回路
８０に入力して処理され、セレクタ５２を介してレジス
タ４３に人力蓄積され、セレクタ５５，３ステートバツ
フア９０を介して、データバス６に入力し、バッファ７
０、セレクタ５６を介してレジスタ４６に入力蓄積され
、ランダム回路８１に入力して処理され、レジスタ４７
に蓄積され、３ステートバツフア９２を介してデータバ
ス５に入力し、バッファ６６゜セレクタ５７．バッファ
６５を介して外部端子３７にデータが出力されるような
場合の、プログラムデバッグは、外部端子３７の出力デ
ータにより正しいかを判定していた。
しかしながら、第４図のメモリアドレス生成部ｌのアド
レスが正しいかを試験する場合は間接的な試験であり、
手間と時間がかかり、又第４図。
レスが正しいかを試験する場合は間接的な試験であり、
手間と時間がかかり、又第４図。
第５図の場合の、プログラムデバッグも、途中のデータ
が判明せず、結果により正しいかどうかを判定している
為にバグを調べるのに時間がかかり、試験効率が悪い問
題点がある。
が判明せず、結果により正しいかどうかを判定している
為にバグを調べるのに時間がかかり、試験効率が悪い問
題点がある。
本発明は、メモリアドレス生成部の出力とか、データバ
スの中継データを直接モニタすることが出来る大規模集
積回路の提供を目的としている。
スの中継データを直接モニタすることが出来る大規模集
積回路の提供を目的としている。
第１図（Ａ）に示す如き、メモリ１０ヘアドレスを与え
るメモリアドレス生成部を複数有するプロセッサの大規
模集積回路の場合は、 第１図（Ａ）に示す如く、該複数のメモリアドレス生成
部１，２．３の出力を夫々バス２１，２２゜２３にて外
部端子３１，３２．３３に接続し、該外部端子３１，３
２．３３にてモニタ出来るようにする。
るメモリアドレス生成部を複数有するプロセッサの大規
模集積回路の場合は、 第１図（Ａ）に示す如く、該複数のメモリアドレス生成
部１，２．３の出力を夫々バス２１，２２゜２３にて外
部端子３１，３２．３３に接続し、該外部端子３１，３
２．３３にてモニタ出来るようにする。
第１図（Ｂ）に示す如き、データ中継用のデータバス５
を有するプロセンサの大規模集積回路の場合は、 該データバス５をバス２０にて外部端子３０に接続し、
該外部端子３０にてモニタ出来るようにする。
を有するプロセンサの大規模集積回路の場合は、 該データバス５をバス２０にて外部端子３０に接続し、
該外部端子３０にてモニタ出来るようにする。
〔作 用］
第１図（Ａ）の場合は、メモリｌＯへアドレスを与える
メモリアドレス生成部１，２．３の出力は、バス２１，
２２．２３にて外部端子３１．３２．３３に接続し、外
部端子３１，３２．３３にてモニタ出来るようにしであ
るので、メモリアドレス生成部１，２．３の出力を試験
する場合は、外部端子３１．３２．３３にてモニタすれ
ば、正しいかどうかが直接判るので試験効率は向上する
。
メモリアドレス生成部１，２．３の出力は、バス２１，
２２．２３にて外部端子３１．３２．３３に接続し、外
部端子３１，３２．３３にてモニタ出来るようにしであ
るので、メモリアドレス生成部１，２．３の出力を試験
する場合は、外部端子３１．３２．３３にてモニタすれ
ば、正しいかどうかが直接判るので試験効率は向上する
。
又プログラムとして例えば、メモリアドレス生成部１よ
りアドレスを出力させデータをメモリ１０に書込み、又
メモリアドレス生成部２よりアドレスを出力させメモリ
１０よりデータを読み出し、次々のステップに進み、結
果を出力する場合のデバッグを行う場合、プログラムの
進行途中の、メモリアドレス生成部１．２の出力を直接
外部端子３１．３２でモニタすることが出来るので、バ
グを調べる場合発見し易く、試験効率が向上する。
りアドレスを出力させデータをメモリ１０に書込み、又
メモリアドレス生成部２よりアドレスを出力させメモリ
１０よりデータを読み出し、次々のステップに進み、結
果を出力する場合のデバッグを行う場合、プログラムの
進行途中の、メモリアドレス生成部１．２の出力を直接
外部端子３１．３２でモニタすることが出来るので、バ
グを調べる場合発見し易く、試験効率が向上する。
又第１図（Ｂ）のデータバス５にてデータの中継を行い
結果を出力するプログラムのデバッグの場合は、プログ
ラム進行途中のデータバス５のデータを外部端子３０に
て直接モニタすることが出来るので、バグを調べる場合
発見し易く、試験効率が向上する。
結果を出力するプログラムのデバッグの場合は、プログ
ラム進行途中のデータバス５のデータを外部端子３０に
て直接モニタすることが出来るので、バグを調べる場合
発見し易く、試験効率が向上する。
第２図は本発明の実施例の大規模集積回路の回路図、第
３図は本発明の他の実施例の大規模集積回路の回路図で
ある。
３図は本発明の他の実施例の大規模集積回路の回路図で
ある。
第２図で第４図の従来例と異なる点は、メモリアドレス
生成部１，２．３のアドレスを蓄積するレジスタ４０，
４１．４２の出力を、バス２１゜２２．２３にてセレク
タ５０に入力し、外部端子のセレクト信号端子３９より
のセレクト信号により、バス２１〜２３の何れかを選択
し、バッファ６０を介して外部端子３４に出力出来るよ
うにした点である。
生成部１，２．３のアドレスを蓄積するレジスタ４０，
４１．４２の出力を、バス２１゜２２．２３にてセレク
タ５０に入力し、外部端子のセレクト信号端子３９より
のセレクト信号により、バス２１〜２３の何れかを選択
し、バッファ６０を介して外部端子３４に出力出来るよ
うにした点である。
このようにすれば、レジスタ４０，４１．４２の出力を
外部端子３４にて直接モニタすることが出来る。
外部端子３４にて直接モニタすることが出来る。
従って、例えばメモリアドレス生成部１の出力アドレス
を試験する場合は、メモリアドレス生成部１よりアドレ
スａを出力させレジスタ４０に蓄積したアドレスを、外
部端子３４にてモニタすればよく、直接アドレスが判る
ので、試験効率が向上する。
を試験する場合は、メモリアドレス生成部１よりアドレ
スａを出力させレジスタ４０に蓄積したアドレスを、外
部端子３４にてモニタすればよく、直接アドレスが判る
ので、試験効率が向上する。
又例えば、プログラムが第５図の従来例で説明したと同
じく、メモリアドレス生成部１よりアドレスを出力させ
レジスタ４０に蓄積し、データをメモリ１０に書込み、
又メモリアドレス生成部２よりアドレスを出力させレジ
スタ４１に蓄積し、メモリ１０よりデータを読み出し、
次々の°ステップに進み、結果を出力する場合の、プロ
グラムデバッグでは、プログラム進行途中の、メモリア
ドレス生成部１，２のアドレスを蓄積するレジスタ４０
．４１の出力を、外部端子３４にてモニタすることが出
来るので、バグを調べ易くなり、試験効率が向上する。
じく、メモリアドレス生成部１よりアドレスを出力させ
レジスタ４０に蓄積し、データをメモリ１０に書込み、
又メモリアドレス生成部２よりアドレスを出力させレジ
スタ４１に蓄積し、メモリ１０よりデータを読み出し、
次々の°ステップに進み、結果を出力する場合の、プロ
グラムデバッグでは、プログラム進行途中の、メモリア
ドレス生成部１，２のアドレスを蓄積するレジスタ４０
．４１の出力を、外部端子３４にてモニタすることが出
来るので、バグを調べ易くなり、試験効率が向上する。
第３図で第５図の従来例と異なる点は、データバス５，
６のデータを、バス２０，２４、バッファ７３．７４を
介してセレクタ５８に入力し、外部端子であるセレクト
信号端子３８よりのセレクト信号により、バッファ７３
．７４の何れかを選択し、バッファ７２を介して外部端
子３６に出力するようにした点である。
６のデータを、バス２０，２４、バッファ７３．７４を
介してセレクタ５８に入力し、外部端子であるセレクト
信号端子３８よりのセレクト信号により、バッファ７３
．７４の何れかを選択し、バッファ７２を介して外部端
子３６に出力するようにした点である。
このようにすれば、例えば、第５図の従来例で説明した
と同じ、外部端子３７より入力したデータがバッファ６
８，３ステートバツフア９３を介して、データバス５に
人力し、プログラムにより、バッファ６９．セレクタ５
２を介してレジスタ４３に人力蓄積され、ランダム回路
８ｏに人力して処理され、セレクタ５２を介してレジス
タ４３に人力蓄積され、セレクタ５５．３ステートバツ
フア９０を介して、データバス６に入力し、バッファ７
０．セレクタ５６を介してレジスタ４６に入力蓄積され
、ランダム回路８１に人力して処理され、レジスタ４７
に蓄積され、３ステートバツフア９２を介してデータバ
ス５に入力し、バッファ６６、セレクタ５７．３ステー
トバツフア６５を介して外部端子３７にデータが出力さ
れるようなプログラムデバッグの場合、レジスタ４３へ
の人力データ、レジスタ４３の出刃データ。レジスタ４
６への入力データ、レジスタ４７の出力データがデータ
バス５，６よりモニタすることが出来るので、バグを調
べ易くなり、試験効率が向上する。
と同じ、外部端子３７より入力したデータがバッファ６
８，３ステートバツフア９３を介して、データバス５に
人力し、プログラムにより、バッファ６９．セレクタ５
２を介してレジスタ４３に人力蓄積され、ランダム回路
８ｏに人力して処理され、セレクタ５２を介してレジス
タ４３に人力蓄積され、セレクタ５５．３ステートバツ
フア９０を介して、データバス６に入力し、バッファ７
０．セレクタ５６を介してレジスタ４６に入力蓄積され
、ランダム回路８１に人力して処理され、レジスタ４７
に蓄積され、３ステートバツフア９２を介してデータバ
ス５に入力し、バッファ６６、セレクタ５７．３ステー
トバツフア６５を介して外部端子３７にデータが出力さ
れるようなプログラムデバッグの場合、レジスタ４３へ
の人力データ、レジスタ４３の出刃データ。レジスタ４
６への入力データ、レジスタ４７の出力データがデータ
バス５，６よりモニタすることが出来るので、バグを調
べ易くなり、試験効率が向上する。
以上詳細に説明せる如く本発明によれば、メモリアドレ
ス生底部を有するプロセッサの場合は、メモリアドレス
生成部の出力を直接外部端子でモニタ出来、又データを
中継するデータバスを有するプロセッサの場合は、デー
タバスのデータを直接外部端子でモニタ出来るので、メ
モリアドレス生底部の試験とかプログラムデバッグの試
験効率を向上出来る効果がある。
ス生底部を有するプロセッサの場合は、メモリアドレス
生成部の出力を直接外部端子でモニタ出来、又データを
中継するデータバスを有するプロセッサの場合は、デー
タバスのデータを直接外部端子でモニタ出来るので、メ
モリアドレス生底部の試験とかプログラムデバッグの試
験効率を向上出来る効果がある。
第１図は本発明の原理ブロック図、
第２図は本発明の実施例の大規模集積回路の回路図、
第３図は本発明の他の実施例の大規模集積回路の回路図
、 第４図は従来例の大規模集積回路の回路図、第５図は他
の従来例の大規模集積回路の回路図である。 図において、 １．２．３はメモリアドレス生成部、 ５．６はデータバス、 １０はメモリ、 ３４〜３７は外部端子、 ３８．３９はセレクト端子、 ４０〜４７はレジスフ、 ５０〜５８はセレクタ、 ６０〜６４．３６〜７４はバッファ、 ８０．８１はランダム回路、 ６５．９０〜９２は３ステートバツフアを示す。 第 図 ′＄青８月の実櫻伊１の大規模集積回路の回踏□□□第
２ 図 従来例の大統模真積回汚の回路図 第４ 図 第 図
、 第４図は従来例の大規模集積回路の回路図、第５図は他
の従来例の大規模集積回路の回路図である。 図において、 １．２．３はメモリアドレス生成部、 ５．６はデータバス、 １０はメモリ、 ３４〜３７は外部端子、 ３８．３９はセレクト端子、 ４０〜４７はレジスフ、 ５０〜５８はセレクタ、 ６０〜６４．３６〜７４はバッファ、 ８０．８１はランダム回路、 ６５．９０〜９２は３ステートバツフアを示す。 第 図 ′＄青８月の実櫻伊１の大規模集積回路の回踏□□□第
２ 図 従来例の大統模真積回汚の回路図 第４ 図 第 図
Claims (2)
- １．）メモリ（１０）へアドレスを与えるメモリアドレ
ス生成部を複数有するプロセッサの大規模集積回路にお
いて、 該複数のメモリアドレス生成部（１、２、３）の出力を
夫々バス（２１、２２、２３）にて外部端子（３１、３
２、３３）に接続し、該外部端子（３１、３２、３３）
にてモニタ出来るようにしたことを特徴とする大規模集
積回路。 - ２．）データ中継用のデータバス（５）を有するプロセ
ッサの大規模集積回路において、該データバス（５）を
バス（２０）にて外部端子（３０）に接続し、該外部端
子（３０）にてモニタ出来るようにしたことを特徴とす
る大規模集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1181004A JPH0344781A (ja) | 1989-07-12 | 1989-07-12 | 大規模集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1181004A JPH0344781A (ja) | 1989-07-12 | 1989-07-12 | 大規模集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0344781A true JPH0344781A (ja) | 1991-02-26 |
Family
ID=16093055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1181004A Pending JPH0344781A (ja) | 1989-07-12 | 1989-07-12 | 大規模集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0344781A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5872961A (en) * | 1991-05-29 | 1999-02-16 | Nec Corporation | Microcomputer allowing external monitoring of internal resources |
| US7157411B2 (en) | 1999-12-13 | 2007-01-02 | Symrise Gmbh & Co. Kg | Odor neutralizers |
| DE102008043586A1 (de) | 2007-11-12 | 2009-05-14 | Symrise Gmbh & Co. Kg | Riechstoffakkorde zur Bekämpfung der Wahrnehmung von Körpergeruch |
-
1989
- 1989-07-12 JP JP1181004A patent/JPH0344781A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5872961A (en) * | 1991-05-29 | 1999-02-16 | Nec Corporation | Microcomputer allowing external monitoring of internal resources |
| US7157411B2 (en) | 1999-12-13 | 2007-01-02 | Symrise Gmbh & Co. Kg | Odor neutralizers |
| DE102008043586A1 (de) | 2007-11-12 | 2009-05-14 | Symrise Gmbh & Co. Kg | Riechstoffakkorde zur Bekämpfung der Wahrnehmung von Körpergeruch |
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