JP2009188734A - レベルシフト回路及びそれを用いたドライバと表示装置 - Google Patents
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Abstract
【解決手段】入力端子1に入力される入力信号(IN)が第1の値の場合、出力端子4を第1電圧レベル(VE1)に設定する第1のレベルシフタ10と、前記出力端子4を第2電圧レベル(VE2)に設定する第2のレベルシフタ20と、入力端子1に入力信号(IN)が入力される直前における出力端子4が第1電圧レベル(VE1)であることが検出されると、入力信号(IN)が入力される時点を含む所定期間、第1のレベルシフタ10を非活性状態とする制御を行う帰還制御部30と、を備え、所定の期間に入力された前記入力信号が出力端子4を前記第2電圧レベル(VE2)とする値の場合、第2のレベルシフタ20は、第1のレベルシフタ10が非活性状態のもとで、出力端子4を第2電圧レベル(VE2)に設定する。
【選択図】図1
Description
このとき、NチャネルMOSトランジスタ28のゲート・ソース間電圧はVCCLで、PチャネルMOSトランジスタ16のゲート・ソース間電圧の絶対値は、(VCCH−VCCL+VTH)とされる。
低位電源VCCLと高位電源VCCHが比較的近い電圧の場合として、例えば、VCCH=5V、VCCL=3V、VTH=1Vとすると、NチャネルMOSトランジスタ28及びPチャネルMOSトランジスタ16のゲート・ソース間電圧(絶対値)は共に3Vとなり、それぞれのチャネル長Lに対するチャネル幅Wの比の調整により、NチャネルMOSトランジスタ28のドレイン電流(放電電流)をPチャネルMOSトランジスタ16のドレイン電流(充電電流)よりも大きくすることは、容易にできる。
しかし、高位電源VCCHが低位電源VCCLよりも十分高い電圧の場合として、例えばVCCH=18V、VCCL=3V、VTH=1Vとすると、NチャネルMOSトランジスタ28及びPチャネルMOSトランジスタ16のゲート・ソース間電圧(絶対値)は、それぞれ3V、16Vとなる。この場合、NチャネルMOSトランジスタ28のドレイン電流(放電電流)を、PチャネルMOSトランジスタ16のドレイン電流(充電電流)より大きくするためには、NチャネルMOSトランジスタ28のチャネル幅Wを十分大きく、PチャネルMOSトランジスタ16のチャネル長Lを十分大きくしなければならない。
同様に、高位電源VCCHが低位電源VCCLよりも十分高い電圧の場合、入力信号IN1のVCCLからGNDへの変化に伴って出力OUT1がVCCHからGNDへ変化するためには、NチャネルMOSトランジスタ22のチャネル幅Wを十分大きく、PチャネルMOSトランジスタ20のチャネル長Lを十分大きくしなければならない。
すなわち、図14のレベルシフト回路においては、低振幅の入力信号を十分高振幅の信号にレベルシフトさせる場合、図13の場合と同様に、回路面積の増加や過渡的な貫通電流の発生による消費電力増加、貫通電流による動作遅延の問題がある。
第2の電圧を与える第2の給電端子と前記出力端子との間に接続され、前記入力信号が前記第1の値の相補値の場合、前記出力端子を前記第2電圧レベルに設定する第2のレベルシフタと、
入力される制御信号に基づき、前記出力端子の出力信号の相補信号と前記出力端子の出力信号の一方を選択するか又はともに非選択とする切替を行い、選択した信号を、前記第1のレベルシフタ、又は、前記第1及び第2のレベルシフタに対して、活性化を制御する信号として供給し、前記第1のレベルシフタと前記第2のレベルシフタの少なくとも一方のレベルシフト作用を非活性化させる制御を行う帰還制御部と、を備えたレベルシフト回路が提供される。
第1の電圧を与える第1の給電端子と出力端子との間に接続され、入力端子に入力される入力信号(振幅は出力信号の振幅よりも小)が第1の値の場合、前記出力端子を前記第1電圧レベルに設定する第1のレベルシフタと、
第2の電圧を与える第2の給電端子と前記出力端子との間に接続され、前記入力信号が前記第1の値の相補値の場合、前記出力端子を前記第2電圧レベルに設定する第2のレベルシフタと、
前記入力端子に入力信号が入力される直前における前記出力端子が前記第1電圧レベルであることが検出されると、前記入力信号が入力される時点を含む所定期間、前記第1のレベルシフタを非活性状態とする制御を行う帰還制御部と、
を備え、前記所定の期間に入力された前記入力信号が前記出力端子を前記第2電圧レベルとする値の場合、前記第2のレベルシフタは、前記第1のレベルシフタのレベルシフト作用が非活性化された状態で、前記出力端子を前記第2電圧レベルに設定する。
第1の電圧を与える第1の給電端子と出力端子との間に接続され、入力端子に入力される入力信号が第1の値の場合、前記出力端子を前記第1電圧レベルに設定する第1のレベルシフタと、
第2の電圧を与える第2の給電端子と前記出力端子との間に接続され、前記入力信号が前記第1の値の相補値の場合、前記出力端子を前記第2電圧レベルに設定する第2のレベルシフタと、
前記入力端子に入力信号が入力される直前における前記出力端子が前記第1電圧レベルであることが検出されると、前記入力信号が入力される時点を含む所定期間、前記第1のレベルシフタを非活性状態とし、
前記入力端子に入力信号が入力される直前における前記出力端子が前記第2電圧レベルであることが検出されると、前記入力信号が入力される時点を含む所定期間、前記第2のレベルシフタを非活性状態とする制御を行う帰還制御部と、
を備え、
前記所定の期間に入力された前記入力信号が前記出力端子を前記第2電圧レベルとする値の場合、前記第2のレベルシフタは、前記第1のレベルシフタのレベルシフト作用が非活性化された状態で、前記出力端子を前記第2電圧レベルに設定し、
前記所定の期間に入力された前記入力信号が前記出力端子を前記第1電圧レベルとする値の場合、前記第1のレベルシフタは、前記第2のレベルシフタのレベルシフト作用が非活性化された状態で、前記出力端子を前記第1電圧レベルに設定する。
前記第1の期間では、前記制御信号に基づき、前記第1のスイッチはオン、前記第2のスイッチはオフとされ、
前記第2の期間では、前記制御信号に基づき、前記第1のスイッチはオフ、前記第2のスイッチはオフとされ、
前記第3の期間では、前記制御信号に基づき、前記第1のスイッチはオフ、前記第2のスイッチはオンとされ、前記第2の期間内に前記入力信号が入力される。
前記第1の給電端子と出力端子との間に接続された第4のトランジスタと、
前記出力端子と前記第2の給電端子との間に接続された第5のトランジスタと、
一端が共通接続され、他端が、前記出力端子の信号の相補値を出力する相補出力端子と前記出力端子とにそれぞれ接続され、制御信号に応答して、それぞれオン・オフ制御される第1及び第2のスイッチと、
を備えている。前記第1、第2、第5のトランジスタは第1導電型とされる。前記第3及び第4のトランジスタは第2導電型とされる。前記第1及び第2のトランジスタの一方の制御端子には、前記出力端子の信号に対して相対的に低振幅の入力信号が入力され、前記第5のトランジスタの制御端子には、前記入力信号の相補信号が入力される。前記第1及び第2のトランジスタの他方の制御端子と前記第3のトランジスタの制御端子は共通接続され、前記第1及び第2のスイッチの共通接続された前記一端に接続される構成としてもよい。本発明に係るレベルシフト回路において、前記入力信号が所定の周期で入力され、前記第1、第2のスイッチの制御期間が、第1乃至第3の期間を有する。前記第1の期間と前記第2の期間と前記第3の期間の時間の合計が、前記入力信号の周期と同じ長さとされる。前記第1の期間では、前記制御信号に基づき、前記第1のスイッチはオン、前記第2のスイッチはオフとされ、前記第2の期間では、前記制御信号に基づき、前記第1のスイッチはオフ、前記第2のスイッチはオフとされ、前記第3の期間では、前記制御信号に基づき、前記第1のスイッチはオフ、前記第2のスイッチはオンとされ、前記第2の期間内に前記入力信号が入力される構成としてもよい。
図1は、本発明のレベルシフト回路の一実施例の構成を示す図である。図1を参照すると、第1のレベルシフタ10と、第2のレベルシフタ20と、帰還制御部30と、制御信号発生回路90とを備えている。図1において、IN、INBは、第3及び第4の電圧レベル(VE3及びVE4)の振幅を有する互いに相補な低振幅の入力信号である。OUT、OUTBは第1及び第2電圧レベル(VE1及びVE2)の振幅を有する互いに相補な高振幅の出力信号である。VE1、VE2は高電位、低電位側の第1、第2の電源電圧である。clkは、第3及び第4の電圧レベル(VE3及びVE4)の振幅を有する低振幅のクロック信号である。ctlは第3及び第4の電圧レベル(VE3及びVE4)の振幅を有する低振幅のタイミング制御信号である。S1、S2、S3は第1及び第2電圧レベル(VE1及びVE2)の振幅を有する高振幅の制御信号である。
図2は、図1のレベルシフタ10及び帰還制御部30の構成例を示す図である。図2を参照すると、本実施例において、帰還制御部30は、相補出力端子5(入力端が出力端子4に接続されたインバータHINVの出力端)に一端が接続され、他端がノード6に接続され、制御信号発生回路90から端子7に入力される高振幅の制御信号S1によってオン・オフ制御されるスイッチSW1と、
出力端子4に一端が接続され、他端がノード6に接続され、制御信号発生回路90から端子8に入力される高振幅の制御信号S2によってオン・オフ制御されるスイッチSW2と、
を備えている。
ソースが第2の電源端子E2に接続され、ゲートがノード6に接続されたNチャネルMOSトランジスタM2と、
ソースがNチャネルMOSトランジスタM2のドレインに接続され、ゲートが端子1に接続されたNチャネルMOSトランジスタM1と、
ソースが第1の電源端子E1に接続され、ゲートがノード6に接続されたPチャネルMOSトランジスタM3と、
ソースが第1の電源端子E1に接続され、ゲートがPチャネルMOSトランジスタM3のドレインとNチャネルMOSトランジスタM1のドレインの接続ノード3に接続され、ドレインが第2のレベルシフタ20に接続されたPチャネルMOSトランジスタM4と、を備えている。
図3は、図2の縦積み(cascode)接続されるNチャネルMOSトランジスタM1、M2の接続を入替えた構成である。図3に示す例では、入力信号INをゲートに受けるNチャネルMOSトランジスタM1のソースが第2の電源端子VE2に接続され、制御信号S3をゲートに受けるNチャネルMOSトランジスタM2のソースがNチャネルMOSトランジスタM1のドレインに接続され、PチャネルMOSトランジスタM3のドレインとNチャネルMOSトランジスタM2のドレインの接続ノード3が、PチャネルMOSトランジスタM4のゲートに接続されている。図3の回路動作は、図2と同じであるため、構成、動作の説明は省略する。
入力信号INのデータ期間TD1の開始時刻td0より前(データ期間TD0の間)の期間(t0−t1)、
入力信号INのデータ期間TD2の開始時刻td1より前(データ期間TD1の間)の期間(t3−t4)、
入力信号INのデータ期間TD3の開始時刻td2より前(データ期間TD2の間)の期間(t6−t7)に設定される。
入力信号INのデータ期間TD1の開始時刻td0を含む期間(t1−t2)、
入力信号INのデータ期間TD2の開始時刻td1を含む期間(t4−t5)、
入力信号INのデータ期間TD3の開始時刻td2を含む期間(t7−t8)に設定される。
入力信号の電圧レベルがLowレベル又はHighレベルに一定に保たれている
期間(t2−t3)、
期間(t5−t6)、
期間(t8−t9)に設定される。
図5は、図2の具体的な構成例を示す図である。第2のレベルシフタ20は、簡易な構成として、NチャネルMOSトランジスタM5で構成することができる。図5において、NチャネルMOSトランジスタM1、M2、M3と、PチャネルMOSトランジスタM4は、第1のレベルシフタ10を構成している。端子1には入力信号IN、端子2には、入力信号INをインバータLINV(電圧VE3、VE4で動作する)で反転した信号INB(INの相補の入力信号)が入力される。第1のレベルシフタ10のNチャネルMOSトランジスタM1、M2、M3は、レベルシフト回路の入力部を構成し、第1のレベルシフタ10のMOSトランジスタM5と第2のレベルシフタ20のMOSトランジスタM4は、レベルシフト回路の出力部を構成している。入力部(M1、M2、M3)は、入力信号INとノード6(制御信号S3)の電位に基づき、ノード3に第1、第2電圧レベルVE1又はVE2を出力する。NチャネルMOSトランジスタM2、M3は、制御信号S3によってオン・オフ制御され、ノードN3を充電する電流経路又は放電する電流経路の一方を遮断する。
図7は、本発明の別の実施例の構成を示す図である。省面積には、前記実施例よりも劣るが、帰還制御部30からの制御信号S3を、第1及び第2のレベルシフタ10、20の両方に入力して活性、非活性を制御する構成としたものであり、高速動作が実現できる。第1のレベルシフタ10及び帰還制御部30の構成は、図3と同様とされるため説明は省略する。
図9は、本発明の表示装置のロウドライバ(走査ドライバ)の構成の一実施例を示す図である。図9は、本発明を多出力ドライバのレベルシフト回路に適用した一例を示している。図9を参照すると、このロウドライバは、クロック信号clkに基づきスタートパルスを次段に転送するシフトレジスタ410と、シフトレジスタ410の各段の出力信号(走査信号)を差動で受けレベルシフトするレベルシフト回路431をシフトレジスタ410の各段に対応して備えたレベルシフト回路群430と、レベルシフト回路431の高振幅の出力信号をシングルエンドで受けそれぞれ対応するスキャンライン(走査線)P1、P2、・・・PMに走査信号をシングルエンドで出力するバッファ群450と、低振幅のclk(クロック)、ctl(タイミング制御信号)を入力しレベルシフト回路431に対して高振幅の制御信号S1、S2(図1等の制御信号S1、S2に対応する)を出力する制御信号発生回路490を備えている。シフトレジスタ410は、電源電圧(VE3、VE4)で駆動され、レベルシフト回路群430とバッファ群450は、電源電圧(VE1、VE2)で駆動される。
図10は、本発明の表示装置のデータドライバの構成の一実施例の構成を示す図である。図10は、本発明を多出力ドライバのレベルシフト回路に適用した一例を示している。図10を参照すると、クロック信号clkを入力しラッチアドレスの選択を行うラッチタイミング信号を生成するシフトレジスタ510と、シフトレジスタ510からの出力(ラッチタイミング信号)に基づき、デジタルデータをラッチするデータレジスタ/ラッチ520と、データレジスタ/ラッチ520の各段の出力データ信号を差動で受けレベルシフトするレベルシフト回路531を複数備えたレベルシフト回路群530と、レベルシフト回路群530の出力信号(映像データ)と、基準電圧発生回路560からの互いにレベルの異なる基準電圧を受け、映像データに対応する階調電圧を出力する複デジタルアナログ変換器(DAC)540と、デジタルアナログ変換器(DAC)540の出力電圧を受けデータ線を駆動する出力バッファ群550と、低振幅のclk(クロック)、ctl(タイミング制御信号)を入力しレベルシフト回路531に対して高振幅の制御信号S1、S2(図1等の制御信号S1、S2に対応する)を供給する制御信号発生回路590を備えている。シフトレジスタ510とデータレジスタ/ラッチ520は、電源電圧(VE3、VE4)で駆動される。レベルシフト回路群530、デジタルアナログ変換器(DAC)、出力バッファ群550は、電源電圧(VE1、VE2)で駆動される。
図11は、本発明の表示装置の構成の一例を示す図である。図11を参照すると、アクティブマトリクス駆動方式の表示装置の場合、表示部960は、複数の画素950をマトリックス状に配置した半導体基板と、面全体に1つの透明な電極を形成した対向基板と、これら2枚の基板を対向させて間に表示素子を封入した構造からなる。半導体基板上には、各画素の電極へ印加する複数のレベル電圧(階調電圧)を送るデータ線(データ電極線)962と、走査信号を送る走査線(走査電極線)961とが格子状に配線され、走査線961及びデータ線962は、互いの交差部に画素950が配置される。パッシブマトリクス駆動方式の表示装置の場合、表示部960は、複数のレベル電圧(階調電圧)を送るデータ線962が配線された基板と、走査信号を送る走査線961が配線された基板を対向させて間に表示素子を封入した構造からなり、データ線962と走査線961とが交差する領域が画素950を構成する。
2 相補入力端子(反転入力端子)
3 ノード
4 出力端子
5 相補出力端子(反転出力端子)
6 ノード
7、8 制御端子
10 第1のレベルシフタ
20 第2のレベルシフタ
30 帰還制御部
41、42、43 ノード
90 制御信号発生回路
410 シフトレジスタ
430 レベルシフト回路群
431 レベルシフタ(LS)
450 バッファ
490 制御信号発生回路
510 シフトレジスタ
520 データレジスタ/ラッチ
530 レベルシフト回路群
531 レベルシフト回路
540 DAC
550 出力バッファ
560 基準電圧発生回路
590 制御信号発生回路
940 表示コントローラー
950 画素
951 画素スイッチ
952 画素電極
953 液晶素子
954 対向電極
955 トランジスタ
956 EL素子
957 容量
958、959 電極
960 表示部
961 走査線
962 データ線
970 ロウドライバ
980 カラムドライバ
E1 第1の電源端子
E2 第2の電源端子
IN 入力信号
INB 相補入力信号
LINV インバータ(低振幅)
HINV、HINV2、HINV3 インバータ(高振幅)
M1、M2、M5、M21、M22、M27 NチャネルMOSトランジスタ
M3、M4、M23 PチャネルMOSトランジスタ
M9 電流源トランジスタ
OUT 出力信号
OUTB 相補出力信号
S1、S1B、S2 制御信号
S3 制御信号
SW1、SW2 スイッチ
Claims (20)
- 第1の電圧を与える第1の給電端子と出力端子との間に接続され、入力端子に入力される相対的に低振幅の入力信号が第1の値の場合、前記出力端子を第1電圧レベルに設定する第1のレベルシフタと、
第2の電圧を与える第2の給電端子と前記出力端子との間に接続され、前記入力信号が前記第1の値の相補値の場合、前記出力端子を第2電圧レベルに設定する第2のレベルシフタと、
入力される制御信号に基づき、前記出力端子の出力信号の相補信号と前記出力端子の出力信号の一方を選択するか又はともに非選択とする切替を行い、選択した信号を、前記第1のレベルシフタ、又は、前記第1及び第2のレベルシフタに対して、活性化を制御する信号として供給し、前記第1のレベルシフタと前記第2のレベルシフタの少なくとも一方のレベルシフト作用を非活性化させる制御を行う帰還制御部と、
を備えている、ことを特徴とするレベルシフト回路。 - 第1の電圧を与える第1の給電端子と出力端子との間に接続され、入力端子に入力される相対的に低振幅の入力信号が第1の値の場合、前記出力端子を前記第1電圧レベルに設定する第1のレベルシフタと、
第2の電圧を与える第2の給電端子と前記出力端子との間に接続され、前記入力信号が前記第1の値の相補値の場合、前記出力端子を前記第2電圧レベルに設定する第2のレベルシフタと、
前記入力端子に入力信号が入力される直前における前記出力端子が前記第1電圧レベルであることが検出されると、前記入力信号が入力される時点を含む所定期間、前記第1のレベルシフタを非活性状態とする制御を行う帰還制御部と、
を備え、前記所定の期間に入力された前記入力信号が前記出力端子を前記第2電圧レベルとする値の場合、前記第2のレベルシフタは、前記第1のレベルシフタのレベルシフト作用が非活性化された状態で、前記出力端子を前記第2電圧レベルに設定する、ことを特徴とするレベルシフト回路。 - 前記帰還制御部は、前記入力端子に入力信号が入力される直前における前記出力端子が前記第2電圧レベルであることが検出されると、前記入力信号が入力される時点を含む所定期間、前記第2のレベルシフタを非活性状態とする制御をさらに行い、
前記所定の期間に入力された前記入力信号が前記出力端子を前記第1電圧レベルとする値の場合、前記第1のレベルシフタは、前記第2のレベルシフタのレベルシフト作用が非活性化された状態で、前記出力端子を前記第1電圧レベルに設定する、ことを特徴とする請求項2記載のレベルシフト回路。 - 前記第2のレベルシフタには、前記第1のレベルシフタに入力される前記入力信号の相補信号が入力される、ことを特徴とする請求項1乃至3のいずれか一に記載のレベルシフト回路。
- 前記第1のレベルシフタは、
前記第1の給電端子と前記第2の給電端子との間に、前記第2の給電端子側から順に直列接続された第1乃至第3のトランジスタと、
前記第1の給電端子と前記出力端子との間に接続された第4のトランジスタと、
を備え、
前記第1のトランジスタは、制御端子に前記入力信号が入力され、前記入力信号が前記第1の値のときオン、前記第1の値の相補値のときオフする第1導電型とされ、
前記第2のトランジスタは、制御端子が前記第1電圧レベルに対応する第2の値のときオン、前記第2の値の相補値のときオフする第1導電型とされ、
前記第3及び第4のトランジスタはそれぞれ、制御端子が前記第2の値の相補値のときオン、前記第2の値のときオフする第2導電型とされ、
前記第4のトランジスタの制御端子は、前記第2及び第3のトランジスタの接続点に接続され、
前記帰還制御部は、
一端が共通接続され、他端が、前記出力端子の信号の相補値を出力する相補出力端子と前記出力端子とにそれぞれ接続され、制御信号に応答して、それぞれオン・オフ制御される第1及び第2のスイッチを備え、
前記第1のレベルシフタの前記第2及び第3のトランジスタの制御端子は共通接続され、前記帰還制御部の前記第1及び第2のスイッチの共通接続された前記一端に接続される、ことを特徴とする請求項1乃至4のいずれか一に記載のレベルシフト回路。 - 前記第1のレベルシフタは、
前記第1の給電端子と前記第2の給電端子との間に、前記第2の給電端子側から順に直列接続された第1乃至第3のトランジスタと、
前記第1の給電端子と前記出力端子との間に接続された第4のトランジスタと、
を備え、
前記第1のトランジスタは、制御端子が前記第1電圧レベルに対応する第2の値のときオン、前記第2の値の相補値のときオフする第1導電型とされ、
前記第2のトランジスタは、制御端子に前記入力信号が入力され、前記入力信号が前記第1の値のときオン、前記第1の値の相補値のときオフする第1導電型とされ、
前記第3及び第4のトランジスタはそれぞれ、制御端子が前記第2の値の相補値のときオン、前記第2の値のときオフする第2導電型とされ、
前記第4のトランジスタの制御端子は、前記第2及び第3のトランジスタの接続点に接続され、
前記帰還制御部は、
一端が共通接続され、他端が、それぞれ、前記出力端子の信号の相補値を出力する相補出力端子と前記出力端子とにそれぞれ接続され、制御信号に応答してそれぞれオン・オフ制御される第1及び第2のスイッチを備え、
前記第1のレベルシフタの前記第1及び第3のトランジスタの制御端子は共通接続され、前記帰還制御部の前記第1及び第2のスイッチの共通接続された前記一端に接続される、ことを特徴とする請求項1乃至4のいずれか一に記載のレベルシフト回路。 - 前記第2のレベルシフタは、
前記出力端子と前記第2の給電端子との間に接続された第5のトランジスタを備え、
前記第5のトランジスタは、制御端子に前記入力信号の相補信号が入力され、前記入力信号の相補信号が前記第1の値のときオン、前記第1の値の相補値のときオフする第1導電型とされる、ことを特徴とする請求項1乃至6のいずれか一に記載のレベルシフト回路。 - 前記第2のレベルシフタは、
前記第1の給電端子と前記第2の給電端子との間に前記第2の給電端子側から順に直列接続された第5乃至第7のトランジスタと、
前記出力端子と前記第2の給電端子との間に接続された第8のトランジスタと、
入力端が前記第6及び第7のトランジスタの接続点に接続され、出力端が前記第8のトランジスタの制御端子に接続された第1のインバータと、
前記帰還制御部の前記第1及び第2のスイッチの共通接続された前記一端に入力端が接続された第2のインバータと、
を備え、
前記第6のトランジスタは、制御端子に前記入力信号の相補信号が入力され、前記入力信号の相補信号が前記第1の値のときオン、前記第1の値の相補値のときオフする第1導電型とされ、
前記第5、第8のトランジスタはそれぞれ、制御端子が前記第2の値のときオン、前記第2の値の相補値のときオフする第1導電型とされ、
前記第7のトランジスタは、制御端子が前記第2の値の相補値のときオン、前記第2の値のときオフする第2導電型とされ、
前記第5及び第7のトランジスタの制御端子は共通接続され、前記第2のインバータの出力端に接続されている、ことを特徴とする請求項5又は6記載のレベルシフト回路。 - 前記第2のレベルシフタは、
前記第1の給電端子と前記第2の給電端子との間に前記第2の給電端子側から順に直列接続された第5乃至第7のトランジスタと、
前記出力端子と前記第2の給電端子との間に接続された第8のトランジスタと、
入力端が前記第6及び第7のトランジスタの接続点に接続され、出力端が前記第8のトランジスタの制御端子に接続された第1のインバータと、
前記帰還制御部の前記第1及び第2のスイッチの前記共通接続された一端に入力端が接続された第2のインバータと、
を備え、
前記第5のトランジスタは、制御端子に前記入力信号の相補信号が入力され、前記入力信号の相補信号が前記第1の値のときオン、前記第1の値の相補値のときオフする第1導電型とされ、
前記第6、第8のトランジスタはそれぞれ、制御端子が前記第2の値のときオン、前記第2の値の相補値のときオフする第1導電型とされ、
前記第7のトランジスタは、制御端子が前記第2の値の相補値のときオン、前記第2の値のときオフする第2導電型とされ、
前記第6及び第7のトランジスタの制御端子は共通接続され、前記第2のインバータの出力端に接続されている、ことを特徴とする請求項5又は6記載のレベルシフト回路。 - 前記入力信号が所定の周期で入力され、
前記第1、第2のスイッチの制御期間が、第1乃至第3の期間を有し、
前記第1の期間と前記第2の期間と前記第3の期間の時間の合計が、前記入力信号の周期と同じ長さとされ、
前記第1の期間では、前記制御信号に基づき、前記第1のスイッチはオン、前記第2のスイッチはオフとされ、
前記第2の期間では、前記制御信号に基づき、前記第1のスイッチはオフ、前記第2のスイッチはオフとされ、
前記第3の期間では、前記制御信号に基づき、前記第1のスイッチはオフ、前記第2のスイッチはオンとされ、
前記第2の期間内に前記入力信号が入力される、ことを特徴とする請求項5乃至9のいずれか一に記載のレベルシフト回路。 - 前記第1の期間と前記第2の期間の合計は、前記第3の期間よりも短い、ことを特徴とする請求項10記載のレベルシフト回路。
- 第1の電圧を与える第1の給電端子と、第2の電圧を与える第2の給電端子との間に前記第2の給電端子側から順に直列接続された第1乃至第3のトランジスタと、
前記第1の給電端子と出力端子との間に接続された第4のトランジスタと、
前記出力端子と前記第2の給電端子との間に接続された第5のトランジスタと、
一端が共通接続され、他端が、前記出力端子の信号の相補値を出力する相補出力端子と前記出力端子とにそれぞれ接続され、制御信号に応答して、それぞれオン・オフ制御される第1及び第2のスイッチと、
を備え、
前記第1、第2、第5のトランジスタは第1導電型とされ、
前記第3及び第4のトランジスタは第2導電型とされ、
前記第1及び第2のトランジスタの一方の制御端子には、前記出力端子の信号に対して相対的に低振幅の入力信号が入力され、
前記第5のトランジスタの制御端子には、前記入力信号の相補信号が入力され、
前記第4のトランジスタの制御端子は、前記第2及び第3のトランジスタの接続点に接続され、
前記第1及び第2のトランジスタの他方の制御端子と前記第3のトランジスタの制御端子は共通接続され、前記第1及び第2のスイッチの共通接続された前記一端に接続される、ことを特徴とするレベルシフト回路。 - 前記入力信号が所定の周期で入力され、
前記第1、第2のスイッチの制御期間が、第1乃至第3の期間を備え、
前記第1の期間と前記第2の期間と前記第3の期間の時間の合計が、前記入力信号の周期と同じ長さとされ、
前記第1の期間では、前記制御信号に基づき、前記第1のスイッチはオン、前記第2のスイッチはオフとされ、
前記第2の期間では、前記制御信号に基づき、前記第1のスイッチはオフ、前記第2のスイッチはオフとされ、
前記第3の期間では、前記制御信号に基づき、前記第1のスイッチはオフ、前記第2のスイッチはオンとされ、
前記第2の期間内に前記入力信号が入力される、ことを特徴とする請求項12に記載のレベルシフト回路。 - 転送信号を転送するシフトレジスタの対応する段からの相対的に低振幅の信号を受け相対的に高振幅の信号にレベルシフトして出力するレベルシフト回路群と、
前記レベルシフト回路群の出力を受け、表示パネルの走査線を駆動するバッファと、
を備え、
前記レベルシフト回路として請求項1乃至13のいずれか一に記載のレベルシフト回路を備えた走査ドライバ。 - 基準信号とタイミング制御信号を受け、前記第1電圧レベルと前記第2電圧レベルで規定される振幅の前記制御信号を生成し、前記レベルシフト回路に供給する制御信号生成回路を備えた請求項14記載の走査ドライバ。
- デジタルデータをラッチするラッチ回路からの相対的に低振幅の信号を受け相対的に高振幅の信号にレベルシフトして出力するレベルシフト回路と、
前記レベルシフト回路からのデジタル信号を受け、アナログ信号に変換するデジタルアナログ変換器と、
前記デジタルアナログ変換器の出力を受け表示パネルのデータ線を駆動するバッファとを備え、
前記レベルシフト回路として請求項1乃至13のいずれか一に記載のレベルシフト回路を備えたデータドライバ。 - 基準信号とタイミング制御信号を受け、前記第1電圧レベルと前記第2電圧レベルで規定される振幅の前記制御信号を生成し、前記レベルシフト回路に供給する制御信号生成回路を備えた請求項16記載のデータドライバ。
- 請求項14又は15記載の走査ドライバを備えた表示装置。
- 請求項16又は17記載のデータドライバを備えた表示装置。
- 請求項1乃至13のいずれか一に記載のレベルシフト回路を含む半導体装置。
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