[第1の実施の形態]
以下、図面を参照して、本発明の実施の形態について説明する。始めに、本発明の第1の実施の形態に係る高周波モジュールについて説明する。本実施の形態に係る高周波モジュールは、無線LAN用の通信装置に用いられ、第1の周波数帯域における受信信号および送信信号と、第1の周波数帯域よりも高周波側の第2の周波数帯域における受信信号および送信信号とを処理するものである。第1の周波数帯域は、例えばIEEE802.11bやIEEE802.11gにおいて使用される2.4GHz帯である。第2の周波数帯域は、例えばIEEE802.11aにおいて使用される5GHz帯である。また、本実施の形態に係る高周波モジュールは、ダイバシティに対応可能なものである。
図3は、本実施の形態に係る高周波モジュールを示す回路図である。本実施の形態に係る高周波モジュール1は、それぞれ異なるアンテナ101,102に接続される第1および第2のアンテナ端子ANT1,ANT2と、第1の周波数帯域における受信信号(以下、第1の受信信号という。)を出力する第1の受信信号端子RX1と、第2の周波数帯域における受信信号(以下、第2の受信信号という。)を出力する第2の受信信号端子RX2と、第1の周波数帯域における送信信号(以下、第1の送信信号という。)が入力される第1の送信信号端子TX1と、第2の周波数帯域における送信信号(以下、第2の送信信号という。)が入力される第2の送信信号端子TX2と、第1の制御信号VC1が入力される第1の制御端子CT1と、第2の制御信号VC2が入力される第2の制御端子CT2とを備えている。受信信号端子RX1,RX2、送信信号端子TX2,TX2および制御端子CT1,CT2は、外部回路に接続される。
高周波モジュール1は、更に、アンテナ端子ANT1,ANT2に接続されたスイッチ回路10と、受信信号端子RX1,RX2およびスイッチ回路10に接続された第1のダイプレクサ11と、送信信号端子TX1,TX2およびスイッチ回路10に接続された第2のダイプレクサ12とを備えている。
高周波モジュール1は、更に、キャパシタ13〜18を備えている。キャパシタ13は、スイッチ回路10とアンテナ端子ANT1との間の信号経路に直列に挿入されている。キャパシタ14は、スイッチ回路10とアンテナ端子ANT2との間の信号経路に直列に挿入されている。キャパシタ15は、スイッチ回路10とダイプレクサ11との間の信号経路に直列に挿入されている。キャパシタ16は、スイッチ回路10とダイプレクサ12との間の信号経路に直列に挿入されている。キャパシタ13,14,15,16は、いずれも、制御信号VC1,VC2に起因する直流の通過を阻止するものである。キャパシタ17の一端は制御端子CT1に接続され、キャパシタ17の他端は接地されている。キャパシタ18の一端は制御端子CT2に接続され、キャパシタ18の他端は接地されている。
スイッチ回路10は、6つのポートP1〜P6を有している。ポートP1は、キャパシタ13を介してアンテナ端子ANT1に接続されている。ポートP2は、キャパシタ14を介してアンテナ端子ANT2に接続されている。ポートP3は、キャパシタ15を介してダイプレクサ11に接続されている。ポートP4は、キャパシタ16を介してダイプレクサ12に接続されている。ポートP5,P6は、それぞれ、制御端子CT1,CT2に接続されている。
スイッチ回路10は、更に、それぞれ導通状態と非導通状態が選択される4つのスイッチSW1〜SW4を有している。各スイッチSW1〜SW4は、それぞれ、例えばGaAs化合物半導体による電界効果トランジスタを用いて構成されている。スイッチSW1の一端はポートP1に接続され、スイッチSW1の他端はポートP3に接続されている。スイッチSW2の一端はポートP2に接続され、スイッチSW2の他端はポートP3に接続されている。スイッチSW3の一端はポートP2に接続され、スイッチSW3の他端はポートP4に接続されている。スイッチSW4の一端はポートP1に接続され、スイッチSW4の他端はポートP4に接続されている。
スイッチSW1とスイッチSW3は、ポートP5に入力される制御信号VC1がハイレベルのときに導通状態となり、制御信号VC1がローレベルのときに非導通状態となる。スイッチSW2とスイッチSW4は、ポートP6に入力される制御信号VC2がハイレベルのときに導通状態となり、制御信号VC2がローレベルのときに非導通状態となる。従って、制御信号VC1がハイレベルで、制御信号VC2がローレベルのときには、ポートP1とポートP3が接続され、ポートP2とポートP4が接続される。このとき、ダイプレクサ11はアンテナ端子ANT1に接続され、ダイプレクサ12はアンテナ端子ANT2に接続される。一方、制御信号VC1がローレベルで、制御信号VC2がハイレベルのときには、ポートP1とポートP4が接続され、ポートP2とポートP3が接続される。このとき、ダイプレクサ11はアンテナ端子ANT2に接続され、ダイプレクサ12はアンテナ端子ANT1に接続される。このように、スイッチ回路10は、ダイプレクサ11,12のいずれかを、アンテナ端子ANT1,ANT2のいずれかに接続する。
ダイプレクサ11は、3つのポートP11〜P13を有している。ポートP11は、キャパシタ15を介してスイッチ回路10のポートP3に接続されている。ポートP12は、受信信号端子RX1に接続されている。ポートP13は、受信信号端子RX2に接続されている。
ダイプレクサ11は、更に、2つのバンドパスフィルタ(以下、BPFと記す。)20,30と、ローパスフィルタ(以下、LPFとも記す。)40を有している。BPF20の一端はポートP11に接続されている。BPF20の他端はポートP12に接続されている。BPF30の一端はポートP11に接続されている。BPF30の他端はLPF40の一端に接続されている。LPF40の他端はポートP13に接続されている。
BPF20は、インダクタ81と、インダクタンスを有する伝送線路21,24と、キャパシタ22,23,25,82とを有している。伝送線路21およびキャパシタ22,23の各一端は、インダクタ81を介してポートP11に接続されている。伝送線路21およびキャパシタ22の各他端は接地されている。伝送線路24およびキャパシタ25の各一端は、キャパシタ23の他端に接続されていると共に、キャパシタ82を介してポートP12に接続されている。伝送線路24およびキャパシタ25の各他端は接地されている。伝送線路21とキャパシタ22は、並列共振回路を構成している。伝送線路24とキャパシタ25は、他の並列共振回路を構成している。このように、BPF20は、2つの並列共振回路を用いて構成されている。
BPF30は、インダクタンスを有する伝送線路31,34と、キャパシタ32,33,35,83,84とを有している。伝送線路31およびキャパシタ32,33の各一端は、キャパシタ83を介してポートP11に接続されている。伝送線路31およびキャパシタ32の各他端は接地されている。伝送線路34およびキャパシタ35の各一端は、キャパシタ33の他端に接続されていると共に、キャパシタ84を介してLPF40に接続されている。伝送線路34およびキャパシタ35の各他端は接地されている。伝送線路31とキャパシタ32は、並列共振回路を構成している。伝送線路34とキャパシタ35は、他の並列共振回路を構成している。このように、BPF30は、2つの並列共振回路を用いて構成されている。
LPF40は、インダクタ41と、キャパシタ42,43,44とを有している。インダクタ41およびキャパシタ42,43の各一端は、BPF30に接続されている。インダクタ41およびキャパシタ43の各他端は、ポートP13に接続されている。キャパシタ42の他端は接地されている。キャパシタ44の一端はポートP13に接続され、キャパシタ44の他端は接地されている。
BPF20は、第1の周波数帯域内の周波数の信号を通過させ、第1の周波数帯域外の周波数の信号を遮断する。これにより、BPF20は、アンテナ端子ANT1またはアンテナ端子ANT2に入力されスイッチ回路10を通過した第1の受信信号を通過させて受信信号端子RX1に送る。インダクタ81およびキャパシタ82は、BPF20を含む、第1の受信信号の経路における通過特性を改善する。
BPF30は、第2の周波数帯域内の周波数の信号を通過させ、第2の周波数帯域外の周波数の信号を遮断する。LPF40は、第2の周波数帯域内の周波数の信号および第2の周波数帯域よりも低周波側の周波数の信号を通過させ、第2の周波数帯域よりも高周波側の周波数の信号を遮断する。これにより、BPF30およびLPF40は、アンテナ端子ANT1またはアンテナ端子ANT2に入力されスイッチ回路10を通過した第2の受信信号を通過させて受信信号端子RX2に送る。キャパシタ83,84は、BPF30およびLPF40を含む、第2の受信信号の経路における通過特性を改善する。
ダイプレクサ12は、3つのポートP21〜P23を有している。ポートP21は、キャパシタ16を介してスイッチ回路10のポートP4に接続されている。ポートP22は、送信信号端子TX1に接続されている。ポートP23は、送信信号端子TX2に接続されている。
ダイプレクサ12は、更に、2つのBPF50,60と、LPF70を有している。BPF50の一端はポートP21に接続されている。BPF50の他端はポートP22に接続されている。BPF60の一端はポートP21に接続されている。BPF60の他端はLPF70の一端に接続されている。LPF70の他端はポートP23に接続されている。
BPF50は、インダクタ91と、インダクタンスを有する伝送線路51,54と、キャパシタ52,53,55,92とを有している。伝送線路51およびキャパシタ52,53の各一端は、インダクタ91を介してポートP21に接続されている。伝送線路51およびキャパシタ52の各他端は接地されている。伝送線路54およびキャパシタ55の各一端は、キャパシタ53の他端に接続されていると共に、キャパシタ92を介してポートP22に接続されている。伝送線路54およびキャパシタ55の各他端は接地されている。伝送線路51とキャパシタ52は、並列共振回路を構成している。伝送線路54とキャパシタ55は、他の並列共振回路を構成している。このように、BPF50は、2つの並列共振回路を用いて構成されている。
BPF60は、インダクタンスを有する伝送線路61,64と、キャパシタ62,63,65,93,94とを有している。伝送線路61およびキャパシタ62,63の各一端は、キャパシタ93を介してポートP21に接続されている。伝送線路61およびキャパシタ62の各他端は接地されている。伝送線路64およびキャパシタ65の各一端は、キャパシタ63の他端に接続されていると共に、キャパシタ94を介してLPF70に接続されている。伝送線路64およびキャパシタ65の各他端は接地されている。伝送線路61とキャパシタ62は、並列共振回路を構成している。伝送線路64とキャパシタ65は、他の並列共振回路を構成している。このように、BPF60は、2つの並列共振回路を用いて構成されている。
LPF70は、インダクタ71と、キャパシタ72,73,74とを有している。インダクタ71およびキャパシタ72,73の各一端は、BPF60に接続されている。インダクタ71およびキャパシタ73の各他端は、ポートP23に接続されている。キャパシタ72の他端は接地されている。キャパシタ74の一端はポートP23に接続され、キャパシタ74の他端は接地されている。
BPF50は、第1の周波数帯域内の周波数の信号を通過させ、第1の周波数帯域外の周波数の信号を遮断する。これにより、BPF50は、送信信号端子TX1に入力された第1の送信信号を通過させてスイッチ回路10に送る。インダクタ91およびキャパシタ92は、BPF50を含む、第1の送信信号の経路における通過特性を改善する。
BPF60は、第2の周波数帯域内の周波数の信号を通過させ、第2の周波数帯域外の周波数の信号を遮断する。LPF70は、第2の周波数帯域内の周波数の信号および第2の周波数帯域よりも低周波側の周波数の信号を通過させ、第2の周波数帯域よりも高周波側の周波数の信号を遮断する。これにより、BPF60およびLPF70は、送信信号端子TX2に入力された第2の送信信号を通過させてスイッチ回路10に送る。キャパシタ93,94は、BPF60およびLPF70を含む、第2の送信信号の経路における通過特性を改善する。
高周波モジュール1では、アンテナ端子ANT1またはアンテナ端子ANT2に入力された第1の受信信号は、スイッチ回路10およびBPF20を通過して受信信号端子RX1に送られる。また、アンテナ端子ANT1またはアンテナ端子ANT2に入力された第2の受信信号は、スイッチ回路10、BPF30およびLPF40を通過して受信信号端子RX2に送られる。また、送信信号端子TX1に入力された第1の送信信号は、BPF50およびスイッチ回路10を通過してアンテナ端子ANT1またはアンテナ端子ANT2に送られる。また、送信信号端子TX2に入力された第2の送信信号は、LPF70、BPF60およびスイッチ回路10を通過してアンテナ端子ANT1またはアンテナ端子ANT2に送られる。
次に、図1および図2を参照して、高周波モジュール1の構造について説明する。図1は、高周波モジュール1の平面図である。図2は、高周波モジュール1の外観を示す斜視図である。図1および図2に示したように、高周波モジュール1は、高周波モジュール1の上記各要素を一体化する積層基板200を備えている。積層基板200は、交互に積層された誘電体層と導体層とを有している。高周波モジュール1における回路は、積層基板200の内部または表面上の導体層と、積層基板200の上面に搭載された素子とを用いて構成されている。ここでは、一例として、図3におけるスイッチ回路10およびキャパシタ13〜18が、積層基板200に搭載されているものとする。スイッチ回路10は、1個の部品の形態を有している。積層基板200は、例えば低温同時焼成セラミック多層基板になっている。
積層基板200では、その上面、側面および底面にかけて、前述の各端子ANT1,ANT2,RX1,RX2,TX1,TX2,CT1,CT2と、6つのグランド端子G1〜G6と、端子NC1,NC2が設けられている。グランド端子G1〜G6は、グランドに接続されるようになっている。端子NC1,NC2は、積層基板200の内部の導体層にも外部回路にも接続されない。図1に示したように、積層基板200の平面形状は長方形である。この長方形において、2つの長い辺を第1の辺(図1における上側の辺)および第2の辺(図1における下側の辺)と呼び、2つの短い辺を第3の辺(図1における左側の辺)および第4の辺(図1における右側の辺)と呼ぶ。
第1の辺では、中央に端子G1が配置され、その両側に端子ANT1,ANT2が配置されている。また、第1の辺では、端子ANT1における端子G1とは反対側に端子NC1が配置され、端子ANT2における端子G1とは反対側に端子NC2が配置されている。第2の辺では、中央に端子G4が配置され、その両側に端子RX1,TX1が配置されている。また、第2の辺では、端子RX1における端子G4とは反対側に端子G3が配置され、端子TX1における端子G4とは反対側に端子G5が配置されている。第3の辺では、中央に端子G2が配置され、端子G2と第1の辺との間に端子CT1が配置され、端子G2と第2の辺との間に端子RX2が配置されている。第4の辺では、中央に端子G6が配置され、端子G6と第1の辺との間に端子CT2が配置され、端子G6と第2の辺との間に端子TX2が配置されている。
ダイプレクサ11,12は、積層基板200の内部に設けられている。ダイプレクサ11は、第1の受信信号と第2の受信信号とを分離する処理を行う回路である。ダイプレクサ12は、第1の送信信号と第2の送信信号とを分離する処理を行う回路である。
次に、図4を参照して、本実施の形態に係る高周波モジュール1が利用される無線LAN用の通信装置における高周波回路部の構成の一例について説明する。図4に示した高周波回路部は、高周波モジュール1と、この高周波モジュール1に接続された2つのアンテナ101,102とを備えている。
高周波回路部は、更に、入力端が高周波モジュール1の受信信号端子RX1に接続されたローノイズアンプ111と、一端がローノイズアンプ111の出力端に接続されたBPF112と、不平衡端子がBPF112の他端に接続されたバラン113とを備えている。受信信号端子RX1より出力された第1の受信信号は、ローノイズアンプ111によって増幅された後、BPF112を通過し、バラン113によって、平衡信号に変換されて、バラン113の2つの平衡端子より出力される。
高周波回路部は、更に、入力端が高周波モジュール1の受信信号端子RX2に接続されたローノイズアンプ114と、一端がローノイズアンプ114の出力端に接続されたBPF115と、不平衡端子がBPF115の他端に接続されたバラン116とを備えている。受信信号端子RX2より出力された第2の受信信号は、ローノイズアンプ114によって増幅された後、BPF115を通過し、バラン116によって、平衡信号に変換されて、バラン116の2つの平衡端子より出力される。
高周波回路部は、更に、出力端が高周波モジュール1の送信信号端子TX1に接続されたパワーアンプ121と、一端がパワーアンプ121の入力端に接続されたBPF122と、不平衡端子がBPF122の他端に接続されたバラン123とを備えている。第1の送信信号に対応する平衡信号は、バラン123の2つの平衡端子に入力され、バラン123によって不平衡信号に変換され、BPF122を通過し、パワーアンプ121によって増幅された後、第1の送信信号として送信信号端子TX1に与えられる。
高周波回路部は、更に、出力端が高周波モジュール1の送信信号端子TX2に接続されたパワーアンプ124と、一端がパワーアンプ124の入力端に接続されたBPF125と、不平衡端子がBPF125の他端に接続されたバラン126とを備えている。第2の送信信号に対応する平衡信号は、バラン126の2つの平衡端子に入力され、バラン126によって不平衡信号に変換され、BPF125を通過し、パワーアンプ124によって増幅された後、第2の送信信号として送信信号端子TX2に与えられる。
なお、高周波回路部の構成は、図4に示した構成に限定されず、種々変更が可能である。例えば、高周波回路部は、バラン113,116を含まず、BPF112,115を通過した信号を、不平衡信号のまま出力するものであってもよい。また、ローノイズアンプ111とBPF112の位置関係、およびローノイズアンプ114とBPF115の位置関係は、それぞれ、図4に示した位置関係とは逆であってもよい。また、BPF112,115,122,125の代わりに、ローパスフィルタまたはハイパスフィルタが設けられていてもよい。
次に、図5ないし図25を参照して、積層基板200の構成の一例について説明する。図5ないし図24は、それぞれ、上から1層目ないし20層目(最下層)の誘電体層の上面を示している。図25は、上から20層目の誘電体層およびその下の導体層を、上から見た状態で表したものである。図5ないし図24において、丸印はスルーホールを表している。
図5に示した1層目の誘電体層201の上面には、端子ANT1に接続された導体層301と、端子ANT2に接続された導体層401と、各端子RX1,RX2,TX1,TX2,CT1,CT2,G1〜G6,NC1,NC2を構成する導体層が形成されている。誘電体層201の上面には、更に、スイッチ回路10の各ポートP1〜P6が接続される6つの導体層221〜226と、グランドに接続される導体層230とが形成されている。誘電体層201の上面には、更に、導体層229,303,304,305,403,404,405が形成されている。導体層229は、高周波モジュール1の位置合わせのために用いられる。
キャパシタ13の一端は導体層221に接続され、キャパシタ13の他端は導体層301に接続されている。キャパシタ14の一端は導体層222に接続され、キャパシタ14の他端は導体層401に接続されている。キャパシタ15の一端は導体層223に接続され、キャパシタ15の他端は導体層303に接続されている。キャパシタ16の一端は導体層224に接続され、キャパシタ16の他端は導体層403に接続されている。キャパシタ17の一端は導体層304に接続され、キャパシタ17の他端は導体層305に接続されている。キャパシタ18の一端は導体層404に接続され、キャパシタ18の他端は導体層405に接続されている。
図6に示した2層目の誘電体層202の上面には、導体層231,232,313,413が形成されている。導体層231は端子G1に接続されている。導体層232は端子G4に接続されている。導体層313は端子CT1に接続されている。導体層413は端子CT2に接続されている。導体層313には、誘電体層201に形成されたスルーホールを介して、図5に示した導体層225,304が接続されている。また、導体層413には、誘電体層201に形成されたスルーホールを介して、図5に示した導体層226,404が接続されている。
図7に示した3層目の誘電体層203の上面には、グランド用導体層233〜235が形成されている。導体層233は端子G1に接続されている。導体層233には、誘電体層202に形成されたスルーホールを介して、図6に示した導体層231が接続されている。導体層234は端子G2〜G6に接続されている。導体層234には、誘電体層202に形成されたスルーホールを介して、図6に示した導体層232が接続されている。また、導体層234には、誘電体層201,202に形成されたスルーホールを介して、図5に示した導体層229,305,405が接続されている。導体層235には、誘電体層201,202に形成されたスルーホールを介して、図5に示した導体層230が接続されている。
図8に示した4層目の誘電体層204の上面には、グランド用導体層236およびインダクタ用導体層317,417が形成されている。導体層236は、端子G1および端子G4に接続されている。導体層236には、誘電体層203に形成された複数のスルーホールを介して、図7に示した導体層233〜235が接続されている。導体層317の一端部は、端子RX2に接続されている。導体層317は、図3におけるインダクタ41を構成する。導体層417の一端部は、端子TX2に接続されている。導体層417は、図3におけるインダクタ71を構成する。
図9に示した5層目の誘電体層205の上面には、キャパシタ用導体層319,419が形成されている。導体層319は端子G2に接続されている。導体層319は、図3におけるキャパシタ32,35,42の各一部を構成する。導体層419は端子G6に接続されている。導体層419は、図3におけるキャパシタ62,65,72の各一部を構成する。
図10に示した6層目の誘電体層206の上面には、キャパシタ用導体層321,322,323,421,422,423が形成されている。
導体層321は、図9に示した導体層319と共に図3におけるキャパシタ32を構成すると共に、図3におけるキャパシタ83の一部を構成する。導体層322は、図9に示した導体層319と共に図3におけるキャパシタ35を構成すると共に、図3におけるキャパシタ84の一部を構成する。導体層323は、図9に示した導体層319と共に図3におけるキャパシタ42を構成すると共に、図3におけるキャパシタ43の一部を構成する。導体層323には、誘電体層204,205に形成されたスルーホールを介して、図8に示した導体層317が接続されている。
導体層421は、図9に示した導体層419と共に図3におけるキャパシタ62を構成すると共に、図3におけるキャパシタ93の一部を構成する。導体層422は、図9に示した導体層419と共に図3におけるキャパシタ65を構成すると共に、図3におけるキャパシタ94の一部を構成する。導体層423は、図9に示した導体層419と共に図3におけるキャパシタ72を構成すると共に、図3におけるキャパシタ73の一部を構成する。導体層423には、誘電体層204,205に形成されたスルーホールを介して、図8に示した導体層417が接続されている。
図11に示した7層目の誘電体層207の上面には、グランド用導体層237およびキャパシタ用導体層324,325,326,424,425,426が形成されている。導体層237は、端子G1および端子G4に接続されている。導体層237には、誘電体層204〜206に形成されたスルーホールを介して、図8に示した導体層236が接続されている。
導体層324には、誘電体層201〜206に形成されたスルーホールを介して、図5に示した導体層303が接続されている。導体層325には、誘電体層206に形成されたスルーホールを介して、図10に示した導体層323が接続されている。導体層326は端子RX2に接続されている。導体層324,325は、それぞれ、図3におけるキャパシタ83,84の各一部を構成する。導体層326は、図10に示した導体層323と共に図3におけるキャパシタ43を構成する。
導体層424には、誘電体層201〜206に形成されたスルーホールを介して、図5に示した導体層403が接続されている。導体層425には、誘電体層206に形成されたスルーホールを介して、図10に示した導体層423が接続されている。導体層426は端子TX2に接続されている。導体層424,425は、それぞれ、図3におけるキャパシタ93,94の各一部を構成する。導体層426は、図10に示した導体層423と共に図3におけるキャパシタ73を構成する。
図12に示した8層目の誘電体層208の上面には、キャパシタ用導体層328,329,428,429が形成されている。
導体層328には、誘電体層206,207に形成されたスルーホールを介して、図10に示した導体層321が接続されている。導体層329には、誘電体層206,207に形成されたスルーホールを介して、図10に示した導体層322が接続されている。導体層328は、図11に示した導体層324と共に図3におけるキャパシタ83を構成すると共に、図3におけるキャパシタ33の一部を構成する。導体層329は、図11に示した導体層325と共に図3におけるキャパシタ84を構成すると共に、導体層328と共に図3におけるキャパシタ33を構成する。
導体層428には、誘電体層206,207に形成されたスルーホールを介して、図10に示した導体層421が接続されている。導体層429には、誘電体層206,207に形成されたスルーホールを介して、図10に示した導体層422が接続されている。導体層428は、図11に示した導体層424と共に図3におけるキャパシタ93を構成すると共に、図3におけるキャパシタ63の一部を構成する。導体層429は、図11に示した導体層425と共に図3におけるキャパシタ94を構成すると共に、導体層428と共に図3におけるキャパシタ63を構成する。
図13に示した9層目の誘電体層209の上面には、グランド用導体層238〜242と、キャパシタ用導体層331,332,431,432が形成されている。導体層238〜242には、誘電体層207,208に形成されたスルーホールを介して、図11に示した導体層237が接続されている。
導体層331には、誘電体層208に形成されたスルーホールを介して、図12に示した導体層328が接続されている。導体層332には、誘電体層208に形成されたスルーホールを介して、図12に示した導体層329が接続されている。導体層331,332は、図3におけるキャパシタ33を構成する。
導体層431には、誘電体層208に形成されたスルーホールを介して、図12に示した導体層428が接続されている。導体層432には、誘電体層208に形成されたスルーホールを介して、図12に示した導体層429が接続されている。導体層431,432は、図3におけるキャパシタ63を構成する。
図14に示した10層目の誘電体層210の上面には、グランド用導体層243〜246と、導体層333,433が形成されている。導体層243〜246には、それぞれ誘電体層209に形成されたスルーホールを介して、図13に示した導体層239〜242が接続されている。導体層333,433には、誘電体層203〜209に形成されたスルーホールを介して、図7に示した導体層234が接続されている。
図15に示した11層目の誘電体層211の上面には、導体層334,335,336,337,434,435,436,437が形成されている。
導体層334には、誘電体層208〜210に形成されたスルーホールを介して、図12に示した導体層328が接続されている。導体層335には、誘電体層208〜210に形成されたスルーホールを介して、図12に示した導体層329が接続されている。また、導体層335には、誘電体層203〜210に形成されたスルーホールを介して、図7に示した導体層234が接続されている。導体層337は、端子G3に接続されている。導体層334,335,336,337は、それぞれ、図3における伝送線路31,34,21,24を構成する。また、導体層334,335,336,337を用いて構成された伝送線路31,34,21,24は、分布定数線路になっている。本実施の形態では、BPF20における共振回路に含まれる伝送線路21,24(導体層336,337)の長手方向とBPF30における共振回路に含まれる伝送線路31,34(導体層334,335)の長手方向が直交している。
導体層434には、誘電体層208〜210に形成されたスルーホールを介して、図12に示した導体層428が接続されている。導体層435には、誘電体層208〜210に形成されたスルーホールを介して、図12に示した導体層429が接続されている。また、導体層435には、誘電体層203〜210に形成されたスルーホールを介して、図7に示した導体層234が接続されている。導体層437は、端子G5に接続されている。導体層434,435,436,437は、それぞれ、図3における伝送線路61,64,51,54を構成する。また、導体層434,435,436,437を用いて構成された伝送線路61,64,51,54は、分布定数線路になっている。本実施の形態では、BPF50における共振回路に含まれる伝送線路51,54(導体層436,437)の長手方向とBPF60における共振回路に含まれる伝送線路61,64(導体層434,435)の長手方向が直交している。
図16に示した12層目の誘電体層212の上面には、グランド用導体層252と、インダクタ用導体層339,439が形成されている。導体層252は、端子G1および端子G4に接続されている。導体層252には、誘電体層210,211に形成されたスルーホールを介して、図14に示した導体層243〜246が接続されている。また、導体層252には、誘電体層209〜211に形成されたスルーホールを介して、図13に示した導体層238が接続されている。
導体層339には、誘電体層207〜211に形成されたスルーホールを介して、図11に示した導体層324が接続されている。導体層339は、図3におけるインダクタ81の一部を構成する。導体層439には、誘電体層207〜211に形成されたスルーホールを介して、図11に示した導体層424が接続されている。導体層439は、図3におけるインダクタ91の一部を構成する。
図17に示した13層目の誘電体層213の上面には、インダクタ用導体層340,440が形成されている。導体層340には、誘電体層212に形成されたスルーホールを介して、図16に示した導体層339が接続されている。導体層340は、図3におけるインダクタ81の一部を構成する。導体層440には、誘電体層212に形成されたスルーホールを介して、図16に示した導体層439が接続されている。導体層440は、図3におけるインダクタ91の一部を構成する。
図18に示した14層目の誘電体層214の上面には、インダクタ用導体層341,441が形成されている。導体層341には、誘電体層213に形成されたスルーホールを介して、図17に示した導体層340が接続されている。図3におけるインダクタ81は、導体層339〜341によって構成される。導体層441には、誘電体層213に形成されたスルーホールを介して、図17に示した導体層440が接続されている。図3におけるインダクタ91は、導体層439〜441によって構成される。
図19に示した15層目の誘電体層215の上面には、キャパシタ用導体層343,344,443,444が形成されている。導体層343は端子RX2に接続されている。導体層343は、図3におけるキャパシタ44の一部を構成する。導体層344は端子RX1に接続されている。導体層344は、図3におけるキャパシタ82の一部を構成する。導体層443は端子TX2に接続されている。導体層443は、図3におけるキャパシタ74の一部を構成する。導体層444は端子TX1に接続されている。導体層444は、図3におけるキャパシタ92の一部を構成する。
図20に示した16層目の誘電体層216の上面には、グランド用導体層253、導体層346,446およびキャパシタ用導体層347,447が形成されている。導体層253は、端子G1および端子G4に接続されている。導体層253には、誘電体層212〜215に形成されたスルーホールを介して、図16に示した導体層252が接続されている。
導体層346には、誘電体層214,215に形成されたスルーホールを介して、図18に示した導体層341が接続されている。導体層346は、図3におけるキャパシタ23の一部を構成する。導体層347には、誘電体層211〜215に形成されたスルーホールを介して、図15に示した導体層337が接続されている。導体層347は、図19に示した導体層344と共に図3におけるキャパシタ82を構成すると共に、導体層346と共に図3におけるキャパシタ23を構成する。
導体層446には、誘電体層214,215に形成されたスルーホールを介して、図18に示した導体層441が接続されている。導体層446は、図3におけるキャパシタ53の一部を構成する。導体層447には、誘電体層211〜215に形成されたスルーホールを介して、図15に示した導体層437が接続されている。導体層447は、図19に示した導体層444と共に図3におけるキャパシタ92を構成すると共に、導体層446と共に図3におけるキャパシタ53を構成する。
図21に示した17層目の誘電体層217の上面には、キャパシタ用導体層349,350,351,449,450,451が形成されている。
導体層349は端子G2,G3に接続されている。また、導体層349には、誘電体層211〜216に形成されたスルーホールを介して、図15に示した導体層336が接続されている。導体層349は、図19に示した導体層343と共に図3におけるキャパシタ44を構成する。導体層350には、誘電体層216に形成されたスルーホールを介して、図20に示した導体層346が接続されている。導体層351には、誘電体層216に形成されたスルーホールを介して、図20に示した導体層347が接続されている。導体層350,351は、図3におけるキャパシタ23を構成する。
導体層449は端子G5,G6に接続されている。また、導体層449には、誘電体層211〜216に形成されたスルーホールを介して、図15に示した導体層436が接続されている。導体層449は、図19に示した導体層443と共に図3におけるキャパシタ74を構成する。導体層450には、誘電体層216に形成されたスルーホールを介して、図20に示した導体層446が接続されている。導体層451には、誘電体層216に形成されたスルーホールを介して、図20に示した導体層447が接続されている。導体層450,451は、図3におけるキャパシタ53を構成する。
図22に示した18層目の誘電体層218の上面には、キャパシタ用導体層353,354,453,454が形成されている。
導体層353には、誘電体層217に形成されたスルーホールを介して、図21に示した導体層350が接続されている。導体層353は、図3におけるキャパシタ22の一部を構成する。導体層354には、誘電体層217に形成されたスルーホールを介して、図21に示した導体層351が接続されている。導体層354は、図3におけるキャパシタ25の一部を構成する。また、導体層353,354は、図3におけるキャパシタ23を構成する。
導体層453には、誘電体層217に形成されたスルーホールを介して、図21に示した導体層450が接続されている。導体層453は、図3におけるキャパシタ52の一部を構成する。導体層454には、誘電体層217に形成されたスルーホールを介して、図21に示した導体層451が接続されている。導体層454は、図3におけるキャパシタ55の一部を構成する。また、導体層453,454は、図3におけるキャパシタ53を構成する。
図23に示した19層目の誘電体層219の上面にはグランド用導体層254が形成されている。導体層254は、端子G1〜G6に接続されている。導体層254は、図22に示した導体層353と共に図3におけるキャパシタ22を構成する。また、導体層254は、図22に示した導体層354と共に図3におけるキャパシタ25を構成する。また、導体層254は、図22に示した導体層453と共に図3におけるキャパシタ52を構成する。また、導体層254は、図22に示した導体層454と共に図3におけるキャパシタ55を構成する。
導体層254には、誘電体層216〜218に形成されたスルーホールを介して、図20に示した導体層253が接続されている。また、導体層254には、誘電体層211〜218に形成されたスルーホールを介して、図15に示した導体層334,434が接続されている。また、導体層254には、誘電体層210〜218に形成されたスルーホールを介して、図14に示した導体層333,433が接続されている。誘電体層219には、導体層254に接続された8つのスルーホールが形成されている。
図24に示した20層目の誘電体層220には、誘電体層219に形成された8つのスルーホールに接続された8つのスルーホールが形成されている。
図25に示したように、誘電体層220の下面、すなわち積層基板200の底面には、各端子ANT1,ANT2,RX1,RX2,TX1,TX2,CT1,CT2,G1〜G6,NC1,NC2を構成する導体層と、グランド用導体層255とが形成されている。導体層255には、誘電体層219,220に形成されたスルーホールを介して、図23に示した導体層254が接続されている。導体層255が積層基板200の底面において占める面積は、各端子が積層基板200の底面において占める面積よりも大きい。
次に、本実施の形態に係る高周波モジュール1の特徴について説明する。本実施の形態では、ダイプレクサ11,12は積層基板200の内部に設けられ、スイッチ回路10は積層基板200に搭載されている。各端子ANT1,ANT2,RX1,RX2,TX1,TX2,CT1,CT2,G1〜G6,NC1,NC2は、積層基板200の表面、特に積層基板200の上面、側面および底面にかけて配置されている。
図5および図25に示したように、積層基板200は、積層基板200の底面の中心Cを通り且つ積層基板200の底面に直交する仮想の面PL1によって分離された第1の領域261と第2の領域262とを含んでいる。積層基板200の内部において、ダイプレクサ11は第1の領域261に配置され、ダイプレクサ12は第2の領域262に配置されている。これにより、本実施の形態によれば、ダイプレクサ11とダイプレクサ12との間のアイソレーションを向上させることができる。
また、本実施の形態では、第1のアンテナ端子ANT1、第1の受信信号端子RX1、第2の受信信号端子RX2および第1の制御端子CT1は第1の領域261に配置されている。第2のアンテナ端子ANT2、第1の送信信号端子TX1、第2の送信信号端子TX2および第2の制御端子CT2は第2の領域262に配置されている。これにより、本実施の形態によれば、積層基板200の内部に配置された回路と積層基板200の表面に配置された端子とを接続する線路を短くすることができる。その結果、本実施の形態によれば、高周波モジュール1において発生する損失やノイズを低減することができる。
また、本実施の形態では、第1のアンテナ端子ANT1と第2のアンテナ端子ANT2、第1の受信信号端子RX1と第1の送信信号端子TX1、第2の受信信号端子RX2と第2の送信信号端子TX2、第1の制御端子CT1と第2の制御端子CT2は、それぞれ仮想の面PL1を中心とした対称な位置に配置されている。これにより、本実施の形態によれば、ダイプレクサ11を構成する導体層のパターンとダイプレクサ12を構成する導体層のパターンとを、仮想の面PL1を中心とした対称な形にすることができる。実際、図5ないし図25から分かるように、本実施の形態では、ダイプレクサ11を構成する導体層のパターンとダイプレクサ12を構成する導体層のパターンは、仮想の面PL1を中心とした対称な形になっている。そのため、本実施の形態によれば、積層基板200における導体層のパターンの設計が容易になり、設計に要する時間を短縮することができる。
ところで、グランド端子G1〜G6と端子NC1,NC2は、信号の入出力のために使用されない端子である。ここで、これらの端子G1〜G6,NC1,NC2を非入出力端子と呼ぶ。また、端子ANT1,ANT2,RX1,RX2,TX1,TX2,CT1,CT2を入出力端子と呼ぶ。本実施の形態では、積層基板200の表面において、隣り合う入出力端子間に必ず非入出力端子が配置されている。これにより、本実施の形態によれば、隣り合う入出力端子間における電磁気的な干渉の発生を防止することができる。また、本実施の形態によれば、2つのアンテナ端子ANT1,ANT2間のアイソレーションを向上させることができる。
また、本実施の形態では、各端子のそれぞれにおける少なくとも一部は、積層基板200の底面に配置されている。そして、本実施の形態に係る高周波モジュール1は、積層基板200の底面において各端子によって囲まれた領域に配置されると共にグランドに接続されるグランド用導体層255を備えている。グランド用導体層255が積層基板200の底面において占める面積は、各端子のそれぞれが積層基板200の底面において占める面積よりも大きい。これにより、本実施の形態によれば、各端子が配置された積層基板200の底面の強度を向上させることができると共に、高周波モジュール1を実装用基板に実装する際の高周波モジュール1と実装用基板との接合の強度を向上させることができる。
なお、積層基板200の底面において各端子によって囲まれた領域に配置されるグランド用導体層は、必ずしも、図25に示したグランド用導体層255のように1つである必要はなく、複数であってもよい。図28には、グランド用導体層255の代わりに、2分割されたグランド用導体層255A,255Bを設けた例を示している。導体層255A,255Bの間には隙間が設けられている。また、図29には、グランド用導体層255の代わりに、4分割されたグランド用導体層255C〜255Fを設けた例を示している。導体層255C〜255Fの間には隙間が設けられている。図28、図29は、いずれも、積層基板200における上から20層目の誘電体層およびその下の導体層を、上から見た状態で表したものである。これらの例のように、積層基板200の底面に、複数のグランド用導体層を配置することにより、積層基板200に反り等の変形が発生することを抑制することが可能になる。
また、本実施の形態では、積層基板200の表面において仮想の面PL1と交差する位置には、それぞれグランドに接続される複数のグランド用端子G1,G4が配置されている。また、図26に示したように、本実施の形態に係る高周波モジュール1は、積層基板200の内部において、仮想の面PL1を含む領域に配置されると共にグランドに接続され、ダイプレクサ11とダイプレクサ12とを電磁気的に分離する導体部270を備えている。導体部270は、積層基板200内の複数の誘電体層に形成されると共にグランドに接続される複数のスルーホールを用いて構成されている。この導体部270は、グランド端子G1〜G6を介してグランドに接続され、ダイプレクサ11,12を電磁気的に分離する。
図27は、導体部270を示すための高周波モジュール1の断面図である。なお、図27は、図5および図25に示した仮想の面PL1の位置における断面を表わしている。また、図27に示した積層基板200の内部において、塗り潰された矩形の部分はスルーホールを表わし、水平方向に延びる直線は、導体層を表わしている。積層基板200は、ダイプレクサ11,12が配置された領域よりも積層基板200の底面に近い位置に配置されると共にグランドに接続されるグランド用導体層254を含んでいる。導体部270を構成する複数のスルーホールはグランド用導体層254に接続されている。
本実施の形態によれば、導体部270が設けられていることにより、積層基板200内において、受信信号がダイプレクサ11からダイプレクサ12に漏れたり、送信信号がダイプレクサ12からダイプレクサ11に漏れたりすることを防止することができる。従って、本実施の形態によれば、ダイプレクサ11とダイプレクサ12との間のアイソレーションを向上させることができる。また、これにより、本実施の形態によれば、積層基板200の内部において、ダイプレクサ11,12を高密度に構成することが可能になり、その結果、高周波モジュール1をより小型化することが可能になる。
また、複数のスルーホールを用いて構成された導体部270は、図27に示したように、縞状である。そのため、本実施の形態によれば、ダイプレクサ11,12を、面積の大きな板状の導体部によって電磁気的に分離する場合に比べて、導体部270に起因した浮遊容量を小さくすることができる。また、これにより、本実施の形態によれば、積層基板200の内部において、ダイプレクサ11,12を高密度に構成することが可能になり、その結果、高周波モジュール1をより小型化することが可能になる。
また、本実施の形態では、図5および図25に示したように、積層基板200は、第2の仮想の面PL2によって分離された第3の領域263と第4の領域264とを含んでいる。第2の仮想の面PL2は、積層基板200の底面の中心Cを通り、積層基板200の底面に直交し、且つ第1領域261と第2の領域262を分離する仮想の面PL1に直交する面である。本実施の形態では、アンテナ端子ANT1,ANT2は、第3の領域263に配置されている。一方、受信信号端子RX1,RX2および送信信号端子TX1,TX2は、第4の領域264に配置されている。このような配置によれば、アンテナ端子ANT1,ANT2と、受信信号端子RX1,RX2および送信信号端子TX1,TX2との間の線路において無駄な部分が少なくなる。その結果、本実施の形態によれば、高周波モジュール1において発生する損失やノイズを低減することができる。
また、本実施の形態に係る高周波モジュール1では、ダイプレクサ11はBPF20,30を有し、ダイプレクサ12はBPF50,60を有している。BPFを用いずに、ハイパスフィルタおよびローパスフィルタを用いてダイプレクサ11,12を構成することも可能である。しかし、この場合には、高周波モジュール1に接続される回路において多くのフィルタが必要になったり、高周波モジュール1に接続される回路に設けられるフィルタに要求される条件が厳しくなったりする。これに対し、本実施の形態によれば、BPFを用いてダイプレクサ11,12を構成することにより、高周波モジュール1に接続される回路に設けられるフィルタの数を少なくしたり、高周波モジュール1に接続される回路に設けられるフィルタに要求される条件を緩和したりすることができる。
また、各BPF20,30,50,60は共振回路を用いて構成されている。BPFは、ハイパスフィルタとローパスフィルタとを組み合わせて構成することも可能である。しかし、この場合には、BPFを構成する素子数が多くなったり、BPFの特性の調整が難しくなったりする。これに対し、本実施の形態によれば、各BPF20,30,50,60が共振回路を用いて構成されているので、BPF20,30,50,60を構成する素子数が少なくなり、且つBPF20,30,50,60の特性の調整が容易になる。
また、スイッチ回路10とダイプレクサ11,12は、積層基板200によって一体化されている。これにより、高周波モジュール1の実装面積を小さくすることができる。例えば、縦3.2mm、横1.6mmの大きさの単体のダイプレクサを2個と、縦3.0mm、横3.0mmの大きさの単体のスイッチとを、基板に実装して高周波モジュールを構成した場合には、ランドも含めた高周波モジュールの実装面積は、約23mm2となる。これに対し、本実施の形態によれば、ランドも含めた高周波モジュール1の実装面積は、約16mm2となる。従って、本実施の形態によれば、2個の単体のダイプレクサと単体のスイッチとを基板に実装して高周波モジュールを構成した場合に比べて、実装面積を約30%減らすことができる。
また、本実施の形態によれば、2個の単体のダイプレクサと単体のスイッチとを基板に実装して高周波モジュールを構成する場合に比べて、部品の実装のための工程数が少なくなり、実装に要するコストを低減することができる。
以上のことから、本実施の形態によれば、無線LAN用の通信装置に用いられ、複数の周波数帯域の送信信号および受信信号を処理できると共に、小型化でき、且つ特性を向上させることが可能な高周波モジュール1を実現することができる。
また、本実施の形態に係る無線LAN用の高周波モジュール1は、主に、ノート型パーソナルコンピュータ等、小型化または低背化が必要な機器に搭載される。そのため、高周波モジュール1の大きさは、縦5mm以下、横4mm以下、高さ2mm以下であることが好ましい。
また、高周波モジュール1は、2つのアンテナ端子ANT1,ANT2を備え、スイッチ回路10は、ダイプレクサ11,12のいずれかを、アンテナ端子ANT1,ANT2のいずれかに接続する。従って、本実施の形態によれば、ダイバシティに対応した高周波モジュール1を実現することができる。
また、高周波モジュール1において、構成要素を一体化する基板は、交互に積層された誘電体層と導体層とを含む積層基板200であり、BPF20,30,50,60を構成する共振回路は、誘電体層と導体層を用いて構成されている。これにより、本実施の形態によれば、高周波モジュール1をより小型化することができる。
また、本実施の形態では、各共振回路は、導体層を用いて構成された分布定数線路を含んでいる。これにより、本実施の形態によれば、以下の効果を奏する。無線LAN用の高周波回路部には、各信号の経路における通過特性として、通過帯域外の周波数領域における減衰が大きいことが要求される傾向にある。この要求を満足するためには、BPF20,30,50,60の挿入損失の周波数特性は、通過帯域と通過帯域外の周波数領域との境界近傍において、挿入損失が急峻に変化する特性であることが望まれる。このような特性を、集中定数素子のみによって構成されたBPFによって実現しようとすると、フィルタの次数を多くしなければならない。そのすると、BPFを構成する素子の数が多くなる。その結果、高周波モジュールの小型化が困難になったり、調整する素子の数が多いことからBPFの所望の特性を実現することが難しくなったりする。これに対し、本実施の形態のように、BPF20,30,50,60を構成する共振回路が分布定数線路を含んでいる場合には、BPFを集中定数素子のみによって構成する場合に比べて、素子の数を少なくすることができると共に、所望の特性を実現するための調整が容易になる。従って、本実施の形態によれば、高周波モジュール1をより小型化することが可能になると共に、容易にBPF20,30,50,60の所望の特性を実現することが可能になる。
また、本実施の形態では、各共振回路は、導体層を用いて構成されインダクタンスを有する伝送線路を含んでいる。BPF20における共振回路に含まれる伝送線路21,24(導体層336,337)の長手方向とBPF30における共振回路に含まれる伝送線路31,34(導体層334,335)の長手方向が直交している。これにより、伝送線路21,24(導体層336,337)と伝送線路31,34(導体層334,335)との間における電磁気的な結合の発生を防止でき、その結果、BPF20とBPF30との間における電磁気的な干渉の発生を防止することができる。
同様に、BPF50における共振回路に含まれる伝送線路51,54(導体層436,437)の長手方向とBPF60における共振回路に含まれる伝送線路61,64(導体層434,435)の長手方向が直交している。これにより、伝送線路51,54(導体層436,437)と伝送線路61,64(導体層434,435)との間における電磁気的な結合の発生を防止でき、その結果、BPF50とBPF60との間における電磁気的な干渉の発生を防止することができる。
また、本実施の形態では、スイッチ回路10は積層基板200に搭載され、積層基板200の導体層は、スイッチ回路10と全ての共振回路との間に配置されると共にグランドに接続されるグランド用導体層233〜235(図7参照。)を含んでいる。これにより、本実施の形態によれば、スイッチ回路10とダイプレクサ11,12との間における電磁気的な干渉の発生を防止することができる。
また、本実施の形態では、ダイプレクサ11は、BPF30に直列に接続され、第2の周波数帯域における受信信号を通過させるLPF40を有している。また、ダイプレクサ12は、BPF60に直列に接続され、第2の周波数帯域における送信信号を通過させるLPF70を有している。BPF30,60において、共振回路の段数を多くすれば、第2の周波数帯域外における挿入損失を増加させることができるが、第2の周波数帯域における挿入損失も増加してしまう。これに対し、本実施の形態によれば、第2の周波数帯域における受信信号および送信信号の各経路において、第2の周波数帯域における挿入損失の増加を抑制しながら、第2の周波数帯域よりも高周波側における挿入損失を増加させることができる。
なお、本実施の形態において、積層基板200としては、誘電体層の材料として樹脂、セラミック、あるいは両者を複合した材料を用いたもの等、種々のものを用いることができる。しかし、積層基板200としては、特に、高周波特性に優れた低温同時焼成セラミック多層基板を用いることが好ましい。そして、この低温同時焼成セラミック多層基板を用いた積層基板200には、図5ないし図25を用いて説明したように、少なくとも、ダイプレクサ11,12を構成する複数のインダンタクス素子(インダクタンスを有する伝送線路およびインダクタ)およびキャパシタンス素子(キャパシタ)が内蔵されていることが好ましい。更に、スイッチ回路10は、GaAs化合物半導体による電界効果トランジスタを用いて構成されて、図2に示したように、低温同時焼成セラミック多層基板を用いた積層基板200に搭載されていることが好ましい。また、図2に示したように、低温同時焼成セラミック多層基板を用いた積層基板200の外周面には、スイッチ回路10をアンテナに接続するためのアンテナ端子ANT1,ANT2と、ダイプレクサ11,12を外部回路に接続するための受信信号端子RX1,RX2および送信信号端子TX1,TX2と、制御端子CT1,CT2と、グランドに接続されるグランド端子G1〜G6とを含む複数の端子が設けられていることが好ましい。
[第2の実施の形態]
次に、図30を参照して、本発明の第2の実施の形態に係る高周波モジュールについて説明する。図30は、本実施の形態に係る高周波モジュール1における積層基板200の上から20層目の誘電体層220およびその下の導体層を、上から見た状態で表したものである。
図30に示したように、本実施の形態では、各端子が積層基板200の底面(誘電体層220の下面)にのみ配置されている。本実施の形態における積層基板200の内部の導体層のパターンは、例えば、第1の実施の形態において積層基板200の側面に配置された端子の代わりにスルーホールを用いて、異なる層における複数の導体層を接続するパターンとすることができる。本実施の形態におけるその他の構成、作用および効果は、第1の実施の形態と同様である。
[第3の実施の形態]
次に、図31を参照して、本発明の第3の実施の形態に係る高周波モジュールについて説明する。図31は、本実施の形態に係る高周波モジュール1における積層基板200の上から20層目の誘電体層220Aおよびその下の導体層を、上から見た状態で表したものである。
図25に示したように、第1の実施の形態では、アンテナ端子ANT1,ANT2が配置された辺を上にして見ると、積層基板200の平面形状は、横長の長方形である。これに対して、本実施の形態では、図31に示したように、アンテナ端子ANT1,ANT2が配置された辺を上にして見ると、積層基板200の平面形状は、縦長の長方形である。この長方形において、2つの短い辺を第1の辺(図31における上側の辺)および第2の辺(図31における下側の辺)と呼び、2つの長い辺を第3の辺(図31における左側の辺)および第4の辺(図31における右側の辺)と呼ぶ。
第1の辺では、中央に端子G1が配置され、その両側に端子ANT1,ANT2が配置されている。第2の辺では、中央に端子G4が配置され、その両側に端子RX1,TX1が配置されている。第3の辺では、中央に端子G2が配置され、端子G2と第1の辺との間に、端子G2側から順に端子CT1,NC1が配置され、端子G2と第2の辺との間に、端子G2側から順に端子RX2,G3が配置されている。第4の辺では、中央に端子G6が配置され、端子G6と第1の辺との間に、端子G6側から順に端子CT2,NC2が配置され、端子G6と第2の辺との間に、端子G6側から順に端子TX2,G5が配置されている。
積層基板200の底面において、各端子によって囲まれた領域には、第1の実施の形態におけるグランド用導体層255の代わりに、グランドに接続されるグランド用導体層256が設けられている。グランド用導体層256が積層基板200の底面において占める面積は、各端子のそれぞれが積層基板200の底面において占める面積よりも大きい。なお、グランド用導体層256の代わりに、図28、図29に示した例と同様に、2分割、4分割等に分割されたグランド用導体層を設けてもよい。
本実施の形態では、端子の配置の順番は、第1の実施の形態と同様である。そのため、本実施の形態における積層基板200の内部の導体層のパターンは、形状が第1の実施の形態とは若干異なるものの、基本的には第1の実施の形態と同様である。本実施の形態におけるその他の構成、作用および効果は、第1の実施の形態と同様である。
なお、本発明は、上記各実施の形態に限定されず、種々の変更が可能である。例えば、本発明において、各端子の配置は、実施の形態に示したものに限らない。例えば、端子RX1,RX2の位置を逆にすると共に、端子TX1,TX2の位置を逆にしてもよい。
1…高周波モジュール、10…スイッチ回路、11,12…ダイプレクサ、200…積層基板、270…導体部、ANT1,ANT2,RX1,RX2,TX1,TX2,CT1,CT2,G1〜G6,NC1,NC2…端子。