JP5430507B2 - 電圧レベルシフタ - Google Patents
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Description
入力において、前記入力電圧領域からの前記入力信号を受信すること、
供給電圧の電圧レールとグラウンド電圧の電圧レールとの間にスイッチング回路要素を配列すること、
前記入力と前記スイッチング回路要素との間の経路内にパストランジスタを配置すること、および、
前記シフトデジタル信号を出力するために、前記スイッチング回路要素のノードに出力を接続することを含み、
前記スイッチング回路要素は、前記入力電圧領域が論理ゼロに相当するとき、前記供給電圧レールから前記パストランジスタの出力を絶縁するよう構成される。
309 ワイヤ
310 NMOSパストランジスタ
311 信号経路
312,316 PMOSトランジスタ
314,318 NMOSトランジスタ
320,322 インバータ
350,353 ノード
351 グラウンド電圧レール
352 ポイント
Claims (20)
- 入力電圧領域からの入力信号を受信し、前記信号をシフト電圧領域内のシフト信号に変換する電圧レベルシフタであって、
前記入力電圧領域から前記入力信号を受信する入力と、
供給電圧の電圧レールとグラウンド電圧の電圧レールとの間に配列されるスイッチング回路要素と、
前記入力と前記スイッチング回路要素との間の経路内に配置されるパストランジスタと、
前記シフトデジタル信号を出力するための前記スイッチング回路要素のノードに接続される出力とを備え、
前記スイッチング回路要素は、前記入力電圧領域が論理ゼロに相当するとき、前記供給電圧レールから前記パストランジスタの出力を絶縁するよう構成され、
前記スイッチング回路要素は、前記パストランジスタを介して前記入力に接続される少なくとも1つのプルアップトランジスタを備え、かつ、前記パストランジスタをバイパスする信号経路を介して前記入力に接続されるプルダウントランジスタを備え、前記少なくとも1つのプルアップトランジスタのうちの少なくとも1つの閾値電圧は、前記パストランジスタの閾値電圧より高い、
電圧レベルシフタ。 - 前記スイッチング回路要素は、完全フィードバックを提供するよう構成される請求項1に記載の電圧レベルシフタ。
- 前記スイッチング回路要素は、前記パストランジスタを介して前記入力に接続されるプルアップトランジスタを備え、かつ、前記パストランジスタをバイパスする信号経路を介して前記入力に接続されるプルダウントランジスタを備える請求項1に記載の電圧レベルシフタ。
- 前記スイッチング回路要素は、インバータ回路要素を備える請求項3に記載の電圧レベルシフタ。
- 前記インバータ回路要素は、前記入力電圧領域が論理ゼロに相当するとき、前記供給電圧レールから前記パストランジスタの前記出力の前記絶縁を実施するよう構成される請求項4に記載の電圧レベルシフタ。
- 前記インバータ回路要素は、NMOSトランジスタおよびPMOSトランジスタを備える請求項5に記載の電圧レベルシフタ。
- 前記パストランジスタは、前記インバータ回路要素の前記PMOSトランジスタの閾値電圧に比べて低い閾値電圧を有する請求項6に記載の電圧レベルシフタ。
- 前記インバータ回路要素の前記PMOSトランジスタは、前記入力電圧領域が論理ゼロに相当するとき、前記供給電圧レールから前記パストランジスタの前記出力の前記絶縁を実施する請求項7に記載の電圧レベルシフタ。
- 前記スイッチング回路要素は、前記NMOSトランジスタのドレインと、前記PMOSトランジスタのドレインと、前記パストランジスタのドレインとの間に配置される第1のノードを備える請求項8に記載の電圧レベルシフタ。
- 前記スイッチング回路要素は、前記プルアップトランジスタのドレインと前記プルダウンランジシタのドレインとの間に配置される第2のノードを備え、前記インバータ回路要素の入力は、前記第2のノードに接続される請求項9に記載の電圧レベルシフタ。
- 前記インバータ回路要素の出力は、前記プルアップトランジスタの入力に接続される請求項5に記載の電圧レベルシフタ。
- 前記出力につながる信号経路内で直列に接続される少なくとも1つのインバータを備える請求項1に記載の電圧レベルシフタ。
- 回路設計ツールの標準セルライブラリ内の標準セルコンポーネントである請求項1に記載の電圧レベルシフタ。
- 前記スイッチング回路要素は、少なくとも1つの相補的金属酸化物半導体(CMOS)トランジスタを備える請求項1に記載の電圧レベルシフタ。
- 前記スイッチング回路要素は、少なくとも1つのカーボンナノチューブ電界効果トランジスタを備える請求項1に記載の電圧レベルシフタ。
- 単一電圧領域NWELLを備える請求項1に記載の電圧レベルシフタ。
- シングルハイトを有する請求項1に記載の電圧レベルシフタ。
- 前記パストランジスタのゲートは、前記供給電圧より低い非ゼロ電圧を有するTIEHI標準セルに接続される請求項1に記載の電圧レベルシフタ。
- 入力電圧領域からの入力信号の電圧レベルを、前記入力信号をシフト電圧領域内のシフト信号に変換することによってシフトさせる方法であって、
入力において、前記入力電圧領域からの前記入力信号を受信すること、
供給電圧の電圧レールとグラウンド電圧の電圧レールとの間にスイッチング回路要素を配列すること、
前記入力と前記スイッチング回路要素との間の経路内にパストランジスタを配置すること、および、
前記シフトデジタル信号を出力するために、前記スイッチング回路要素のノードに出力を接続することを含み、
前記スイッチング回路要素は、前記入力電圧領域が論理ゼロに相当するとき、前記供給電圧レールから前記パストランジスタの出力を絶縁するように構成され、
前記スイッチング回路要素は、前記パストランジスタを介して前記入力に接続される少なくとも1つのプルアップトランジスタを備え、かつ、前記パストランジスタをバイパスする信号経路を介して前記入力に接続されるプルダウントランジスタを備え、前記少なくとも1つのプルアップトランジスタのうちの少なくとも1つの閾値電圧は、前記パストランジスタの閾値電圧より高い、
方法。 - 入力電圧領域からの入力信号を受信し、前記信号をシフト電圧領域内のシフト信号に変換する電圧レベルシフタであって、
前記入力電圧領域から前記入力信号を受信する手段と、
供給電圧の電圧レールとグラウンド電圧の電圧レールとの間に配列されるスイッチングする手段と、
前記入力と前記スイッチング回路要素との間の経路内に配置されるパストランジスタ手段と、
前記シフトデジタル信号を出力するための前記スイッチング回路要素のノードに接続される出力する手段とを備え、
前記スイッチングする手段は、前記入力電圧領域が論理ゼロに相当するとき、前記供給電圧レールから前記パストランジスタ手段の出力を絶縁するよう構成され、
前記スイッチングする手段は、前記パストランジスタ手段を介して前記入力に接続される少なくとも1つのプルアップトランジスタを備え、かつ、前記パストランジスタ手段をバイパスする信号経路を介して前記入力に接続されるプルダウントランジスタを備え、前記少なくとも1つのプルアップトランジスタのうちの少なくとも1つの閾値電圧は、前記パストランジスタ手段の閾値電圧より高い、
電圧レベルシフタ。
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