JP2006196509A - 半導体集積回路、半導体集積回路の配置配線方法および半導体集積回路の配置配線装置 - Google Patents
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Abstract
【課題】 電源幹線や標準セルの配置配線の自由度を上げ、すなわち小面積化を実現しながら、エレクトロマイグレーション発生の可能性が高まることの抑制、ならびに電源電圧降下の増大を抑制する。
【解決手段】 電源幹線104と標準セル101のピン105とが重なって配置された場合に、電源幹線104に開口部ではなく、凹部107を設ける。これにより、電源幹線104と標準セル101のピン105とを重ねることを可能としつつ、最小線幅ルールエラーが発生しないようにできる。
【選択図】 図1
【解決手段】 電源幹線104と標準セル101のピン105とが重なって配置された場合に、電源幹線104に開口部ではなく、凹部107を設ける。これにより、電源幹線104と標準セル101のピン105とを重ねることを可能としつつ、最小線幅ルールエラーが発生しないようにできる。
【選択図】 図1
Description
本発明は半導体集積回路、半導体集積回路の配置配線方法および半導体集積回路の配置配線装置に関し、特に電源配線の構造、その作成方法およびその作成装置に関するものである。
近年の半導体集積回路は微細化、大規模化が進んでおり、大規模化に対応するために、標準セルを用いた半導体集積回路の設計が広く採用されている。図10に標準セルのレイアウトの一例を示す。図10において、符号1001は標準セルを示す。標準セル1001内には電源配線1002および接地配線1003が備えられており、これらは第1配線層で構成されている。符号1004は標準セル1001のピンを示す。このピン1004は第2配線層で構成されている。標準セル1001には図示される以外の配線、トランジスタ、ピン等があるが、図10には図示していない。
半導体集積回路内の標準セルの電源配線および接地配線に対して電源を供給するために、半導体集積回路内には標準セル内の電源配線とは別の電源配線(以下、この別の電源配線を電源幹線と記述する)を設けることが広く行われている。この電源幹線が標準セルに重なると、標準セルのピンからの信号がセル外に引き出せない場合がある。
図11にそのような半導体集積回路の一例を示す。図11において、図10と同じものには同じ記号を付している。図11において、符号1101は電源幹線を示す。この電源幹線1101は第2配線層で構成されている。このように標準セル1001上に電源幹線1101が配置されることにより、標準セル1001のピン1004と電源幹線1101とがショートしている。したがって、電源幹線1101を図11に示すように配置することができない。
このように電源幹線と標準セルのピンとがショートしてしまうことを避けるために、電源幹線や標準セルの配置に制約が課される。また、近年の半導体集積回路の微細化による電源電圧の低下によって電源電圧降下が半導体集積回路の動作等へ与える影響が大きくなっている。このため、電源電圧降下をより抑制する必要がある。これに対応するため電源幹線を含む電源配線の面積が大きくなってきており、このため電源幹線や標準セルの配置に対する制約がさらに大きくなる。このように電源幹線や標準セルの配置への制約が大きくなることが小面積化の妨げとなっていた。
この課題を解決した、特許文献1で開示される従来技術による半導体集積回路の例を図12に示す。図12において、図11と同じものには同じ記号を付している。図12において、符号1201は電源幹線を示す。電源幹線1201には開口部1202が設けられている。このように電源幹線1201に開口部1202を設けることにより、標準セル1001のピン1004と電源幹線1201とがショートすることがなくなる。その結果、ピン1004から信号を引き出すことが可能となる。
ピン1004から信号を引き出した半導体集積回路を図13に示す。図13において、図12と同じものには同じ記号を付している。図13において、符号1301はコンタクトを示す。このコンタクト1301は第2配線層と第3配線層とを接続している。符号1302は第3配線層の配線を示す。このように第2配線層のピン1004からコンタクト1301および配線1302によって標準セル1001のピン1004からの信号を電源幹線1201とショートすることなく引き出している。
以上のように特許文献1で開示される技術において、電源幹線や標準セルの配置に対する制約が緩和されていた。
特開昭59−121853号公報
しかしながら、特許文献1で開示される従来技術においては、標準セルのピンと電源幹線とのショートを避けるための開口部を設けた際に、電源幹線の一部にプロセスのデザインルールにより決定される最小配線幅(以後、最小配線幅と記述する)より小さな配線幅の部分が生じる場合がある。
このような半導体集積回路の例を図14に示す。図14において、図13と同じものには同じ記号を付している。図14においては、図13と比べて、標準セル1001の配置が電源幹線1404に対して左方向に移動している。このため、開口部1403は図13の開口部1202に対して電源幹線1404のより左側に設けられる。コンタクト1401および配線1402については、図13のコンタクト1301および配線1302にそれぞれ対応している。この場合、電源幹線1404における開口部1403の左側の配線幅はdであり、これが最小配線幅d1より小さくデザインルールエラーとなっている。このため、図14に示されるような開口部1403を設けることができない。これを回避するためには、電源幹線や標準セルの配置に対する制約を課する必要があり、小面積化を妨げる課題があった。
また、図13に示される従来技術による半導体集積回路においては、電源幹線1201上に開口部1202を設けるため、開口部1202近傍の電源幹線1201の配線幅が小さくなり、電源幹線1201の抵抗値が上がる。このため、開口部1202近傍の電源幹線1201における電源電圧降下が大きくなるという課題が発生し、さらに開口部1202近傍の電源幹線1201の電流密度が上がり、エレクトロマイグレーション発生の可能性が高まるという課題もあった。
したがって、本発明の目的は、電源幹線や標準セルの配置配線の自由度を上げ、すなわち小面積化を実現しながら、エレクトロマイグレーション発生の可能性が高まることの抑制、ならびに電源電圧降下の増大を抑制することができる半導体集積回路、半導体集積回路の配置配線方法および半導体集積回路の配置配線装置を提供することである。
従来の課題を解決するため、請求項1に記載の発明の半導体集積回路は、入力部もしくは出力部を備えた標準セルと、前記標準セルの入力部もしくは出力部への接続を備えた信号配線と、第1の配線とを備え、前記信号配線は第1配線層で構成された部位を備え、前記第1の配線は前記第1配線層で構成され、前記第1の配線はさらに凹部を備え、前記凹部は前記部位の少なくとも一部を含んでいる。
これにより、第1の配線に対するデザインルールエラーを回避しながら、第1の配線に対する制約を課する必要のない配置配線が可能となる。
請求項2に記載の発明の半導体集積回路は、入力部もしくは出力部を備えた標準セルと、前記標準セルの入力部もしくは出力部への接続を備えた信号配線と、第1の配線とを備え、前記信号配線は第1配線層で構成された部位を備え、前記第1の配線は前記第1配線層で構成され、前記第1の配線はさらに開口部もしくは凹部を備え、前記開口部もしくは凹部は前記部位の少なくとも一部を含み、前記第1の配線はさらに前記開口部もしくは凹部近傍の電流密度の増加を抑えた構造を備えている。
これにより、請求項1の効果に加えて、第1の配線における電源電圧降下が大きくなることを抑制し、エレクトロマイグレーション発生の可能性が高まることを抑制することができる。
請求項3に記載の発明の半導体集積回路は、請求項2に記載の半導体集積回路において、前記電流密度の増加を抑えた構造は前記開口部もしくは凹部近傍の前記第1の配線の配線幅を大きくしたことである。
これにより請求項2と同様の効果を得ることができる。
請求項4に記載の発明の半導体集積回路は、請求項2に記載の半導体集積回路において、前記電流密度の増加を抑えた構造は前記開口部もしくは凹部近傍に前記第1の配線の電流の迂回経路を形成していることである。
これにより、請求項2と同様の効果を得ることができる。
請求項5に記載の発明の半導体集積回路は、請求項1から4の何れかに記載の半導体集積回路において、前記第1の配線が電源配線である。
これにより、電源配線を備えた半導体集積回路において、第1の配線が電源配線である場合において、請求項1ないし4と同様の効果を得ることができる。
請求項6に記載の発明の半導体集積回路の配置配線方法は、入力部もしくは出力部を備えた標準セルと、前記標準セルの入力部もしくは出力部への接続を備えた信号配線と、前記信号配線上に第1配線層で構成された部位とを備えた半導体集積回路の配置配線方法であり、前記第1配線層で構成された第1の配線を形成する工程と、前記第1の配線と前記部位の少なくとも一部とが重なる場合に前記第1の配線上に前記部位の少なくとも一部を含む凹部を形成する工程とを含む。
これにより、第1の配線に対するデザインルールエラーを回避しながら、第1の配線に対する制約を課する必要のない配置配線を可能とする。
請求項7に記載の発明の半導体集積回路の配置配線方法は、入力部もしくは出力部を備えた標準セルと、前記標準セルの入力部もしくは出力部への接続を備えた信号配線と、前記信号配線上に第1配線層で構成された部位とを備えた半導体集積回路の配置配線方法であり、前記第1配線層で構成された第1の配線を形成する工程と、前記第1の配線と前記部位の少なくとも一部とが重なる場合に前記第1の配線上に前記部位の少なくとも一部を含む開口部もしくは凹部を形成する工程と、前記開口部もしくは凹部近傍の前記第1の配線の配線幅を大きくする工程とを含む。
これにより、請求項6の効果に加えて、第1の配線における電源電圧降下が大きくなることを抑制し、エレクトロマイグレーション発生の可能性が高まることを抑制する配置配線を可能とする。
請求項8に記載の発明の半導体集積回路の配置配線方法は、入力部もしくは出力部を備えた標準セルと、前記標準セルの入力部もしくは出力部への接続を備えた信号配線と、前記信号配線上に第1配線層で構成された部位とを備えた半導体集積回路の配置配線方法であり、前記第1配線層で構成された第1の配線を形成する工程と、前記第1の配線と前記部位の少なくとも一部とが重なる場合に前記第1の配線上に前記部位の少なくとも一部を含む開口部もしくは凹部を形成する工程と、前記開口部もしくは凹部近傍の前記第1の配線に電流の迂回経路を形成する工程とを含む。
これにより、請求項7と同様の効果を得ることができる。
請求項9に記載の発明の半導体集積回路の配置配線方法は、請求項7に記載の半導体集積回路の配置配線方法において、前記開口部もしくは凹部近傍の前記第1の配線の配線幅を大きくする工程はさらに、前記開口部もしくは凹部近傍の前記第1の配線の配線幅を大きくすることの可否を判断する工程を含んでいる。
これにより、請求項7と同様の効果を得ることができる。
請求項10に記載の発明の半導体集積回路の配置配線方法は、請求項8に記載の半導体集積回路の配置配線方法において、前記開口部もしくは凹部近傍の前記第1の配線に電流の迂回経路を形成する工程はさらに、前記開口部もしくは凹部近傍の前記第1の配線に電流の迂回経路を形成することの可否を判断する工程を含んでいる。
これにより、請求項7と同様の効果を得ることができる。
請求項11に記載の発明の半導体集積回路の配置配線方法は、請求項6から10の何れかに記載の半導体集積回路の配置配線方法において、前記第1の配線が電源配線である。
これにより、電源配線を備えた半導体集積回路の配置配線方法において、第1の配線が電源配線である場合において、請求項6ないし10と同様の効果を得ることができる。
請求項12に記載の発明の半導体集積回路の配置配線装置は、入力部もしくは出力部を備えた標準セルと、前記標準セルの入力部もしくは出力部への接続を備えた信号配線と、前記信号配線上に第1配線層で構成された部位とを備えた半導体集積回路の配置配線装置であり、前記第1配線層で構成された第1の配線を形成する手段と、前記第1の配線と前記部位の少なくとも一部が重なる場合に前記第1の配線上に前記部位の少なくとも一部を含む凹部を形成する手段を備えている。
これにより、第1の配線に対するデザインルールエラーを回避しながら、第1の配線に対する制約を課する必要のない配置配線を可能とする。
請求項13に記載の発明の半導体集積回路の配置配線装置は、入力部もしくは出力部を備えた標準セルと、前記標準セルの入力部もしくは出力部への接続を備えた信号配線と、前記信号配線上に第1配線層で構成された部位とを備えた半導体集積回路の配置配線装置であり、前記第1配線層で構成された第1の配線を形成する手段と、前記第1の配線と前記部位の少なくとも一部とが重なる場合に前記第1の配線上に前記部位の少なくとも一部を含む開口部もしくは凹部を形成する手段と、前記開口部もしくは凹部近傍の前記第1の配線の配線幅を大きくする手段とを備えている。
これにより、請求項12の効果に加えて、第1の配線における電源電圧降下が大きくなることを抑制し、エレクトロマイグレーション発生の可能性が高まることを抑制する配置配線を可能とする。
請求項14に記載の発明の半導体集積回路の配置配線装置は、入力部もしくは出力部を備えた標準セルと、前記標準セルの入力部もしくは出力部への接続を備えた信号配線と、前記信号配線上に第1配線層で構成された部位とを備えた半導体集積回路の配置配線装置であり、前記第1配線層で構成された第1の配線を形成する手段と、前記第1の配線と前記部位の少なくとも一部とが重なる場合に前記第1の配線上に前記部位の少なくとも一部を含む開口部もしくは凹部を形成する手段と、前記開口部もしくは凹部近傍の前記第1の配線に電流の迂回経路を形成する手段とを備えている。
これにより、請求項13と同様の効果を得ることができる。
請求項15に記載の発明の半導体集積回路の配置配線装置は、請求項13に記載の半導体集積回路の配置配線装置において、前記開口部もしくは凹部近傍の前記第1の配線の配線幅を大きくする手段はさらに、前記開口部もしくは凹部近傍の前記第1の配線の配線幅を大きくすることの可否を判断する手段を備えている。
これにより、請求項13と同様の効果を得る。
請求項16に記載の発明の半導体集積回路の配置配線装置は、請求項14に記載の半導体集積回路の配置配線装置において、前記開口部もしくは凹部近傍の前記第1の配線に電流の迂回経路を形成する手段はさらに、前記開口部もしくは凹部近傍の前記第1の配線に電流の迂回経路を形成することの可否を判断する手段を備えている。
これにより、請求項13と同様の効果を得る。
請求項17に記載の発明の半導体集積回路の配置配線装置は、請求項12から16の何れかに記載の半導体集積回路の配置配線装置において、前記第1の配線が電源配線である。
これにより、電源配線を備えた半導体集積回路の配置配線装置において、第1の配線が電源配線である場合において、請求項12ないし16と同様の効果を得ることができる。
本発明により、電源幹線に対するデザインルールエラーを回避しながら、電源幹線や標準セルの配置配線に対する制約を課する必要がなく、小面積化を可能とする。また、電源幹線における電源電圧降下が大きくなることを抑制し、エレクトロマイグレーション発生の可能性が高まることも抑制する。
以下、本発明の実施の形態について図面を参照しながら説明する。
(実施の形態1)
図1は本発明の実施の形態1における半導体集積回路を示す。図1において、符号101は標準セルを示す。符号102は標準セル内の電源配線を示す。符号103は標準セル内の接地配線を示す。電源配線102および接地配線103はともに第1配線層で構成されている。符号104は電源幹線を示す。この電源幹線104は第2配線層で構成されている。符号105はコンタクトを示す。このコンタクト105は第2配線層と第3配線層とを接続している。符号106は第3配線層の配線を示す。コンタクト105の位置には標準セル101のピンが第2配線層で設けられており、コンタクト105および配線106によって標準セル101のピンの信号が引き出されている。標準セル101と電源幹線104の配置は図14で示したものと同じである。電源幹線104には凹部(切欠部)107および補強部分108が設けられている。補強部分108は第2配線層で構成されており、電源幹線104の図1に示す各部分の配線幅L,L1,L2,L3について、L1,L2,L3が全てL以上の幅となるように設けられている。電源幹線104の図1に示す配線幅Laは補強部分108が無い場合の凹部107近傍の配線幅である。
図1は本発明の実施の形態1における半導体集積回路を示す。図1において、符号101は標準セルを示す。符号102は標準セル内の電源配線を示す。符号103は標準セル内の接地配線を示す。電源配線102および接地配線103はともに第1配線層で構成されている。符号104は電源幹線を示す。この電源幹線104は第2配線層で構成されている。符号105はコンタクトを示す。このコンタクト105は第2配線層と第3配線層とを接続している。符号106は第3配線層の配線を示す。コンタクト105の位置には標準セル101のピンが第2配線層で設けられており、コンタクト105および配線106によって標準セル101のピンの信号が引き出されている。標準セル101と電源幹線104の配置は図14で示したものと同じである。電源幹線104には凹部(切欠部)107および補強部分108が設けられている。補強部分108は第2配線層で構成されており、電源幹線104の図1に示す各部分の配線幅L,L1,L2,L3について、L1,L2,L3が全てL以上の幅となるように設けられている。電源幹線104の図1に示す配線幅Laは補強部分108が無い場合の凹部107近傍の配線幅である。
以下、本発明の実施の形態1の半導体集積回路について、図1を使用して説明を行う。図1において、電源幹線104には図14に示す従来技術のように開口部1401を設けるのではなく、凹部107を設けている。このため、従来技術であったようなデザインルールエラーを発生させることなく、標準セル101のピンと電源幹線104とがショートすることなく標準セル101のピンからの信号を引き出せている。また、電源幹線104に補強部分108を設けてあり、補強部分108を合わせた電源幹線104における凹部107近傍の配線幅は凹部107および補強部分108が設けられていない場合の配線幅L以上が確保されている。このため、凹部107を設けたことによっても、電源幹線104の凹部107近傍の抵抗値が上がることが抑制され、電源電圧降下が大きくなることが抑制されている。また電源幹線104の凹部近傍の電流密度が上がることも同時に抑制されており、エレクトロマイグレーション発生の可能性が高まることが抑制されている。
なお、補強部分108を合わせた電源幹線104における凹部107近傍の配線幅は凹部107および補強部分108が設けられていない場合の配線幅L以上が確保されているとしたが、配線幅Lより小さくても補強部分108により凹部107近傍の配線幅がLaより太くなっていれば良い。その時の凹部107近傍の配線幅はL1、L2、L3のうち最小となる配線幅である。その場合にも凹部107を設けることにより電源幹線104の凹部107近傍の抵抗値が上がることを抑制されるという効果は得られる。その時の効果は配線幅がL以上確保されている時よりも小さい。さらには、電源幹線104の凹部近傍の電流密度が上がることを抑制されるという効果も得られるが、配線幅L以上確保されている場合と比べて効果は小さい。
なお、補強部分108を合わせた電源幹線104における凹部107近傍の配線幅は凹部107および補強部分108が設けられていない場合の配線幅L以上が確保されているとしたが、配線幅Lより小さくても補強部分108により凹部107近傍の配線幅がLaより太くなっていれば良い。その時の凹部107近傍の配線幅はL1、L2、L3のうち最小となる配線幅である。その場合にも凹部107を設けることにより電源幹線104の凹部107近傍の抵抗値が上がることを抑制されるという効果は得られる。その時の効果は配線幅がL以上確保されている時よりも小さい。さらには、電源幹線104の凹部近傍の電流密度が上がることを抑制されるという効果も得られるが、配線幅L以上確保されている場合と比べて効果は小さい。
なお、本実施の形態においては、電源幹線の凹部107近傍の配線幅が太くなるように電源幹線104と同一配線層で補強部分108を設けるとしたが、凹部107近傍の電源幹線104に対して迂回経路によって補強部分を設けても良いし、電源幹線104と異なる配線層で補強部分を設けてもよい。
迂回経路を設ける例を図2に示す。図2において、図1と同じものには同じ記号を付している。図2において、符号201は電源幹線104の迂回部分を示す。迂回部分201は一定の配線幅Lbの第2配線層の配線からなっており、電源幹線104における凹部107近傍の配線幅La+LbがL≦La+Lbとなるように設けられている。このように迂回部分を設けた場合にも、電源幹線104における凹部107近傍の配線幅はL以上が確保されており、同様の効果がある。なお、迂回部分201は一定の配線幅Lbであるとしたが、配線幅はLb以上であれば一定の配線幅でなくても良い。その場合にも同様の効果がある。また、電源幹線104における凹部107近傍の配線幅La+LbがL≦La+Lbとなるように設けられているとしたが、電源幹線104における凹部107近傍の配線幅La+LbがLa<La+Lb<Lとなるように設けても良い。その場合にも同様の効果がある。その時の効果は電源幹線104における凹部107近傍の配線幅がL以上確保されている時より小さい。さらには、図1に示す補強部分108に他の第2配線層の配線等がある場合には補強部分108を設けることができないが、迂回配線を設ける場合にはそれらの他の配線等を回避して迂回配線を設けることができる。
電源幹線104と異なる配線層で補強部分を設ける例を図3に示す。図3において、図1と同じものには同じ記号を付している。図3において、符号301は電源幹線104の補強部分を示す。この補強部分301は、第4配線層の一定の配線幅Lcの配線からなっており、電源幹線104の第2配線層の配線部とコンタクト部302,303で接続されており、単位長当たりの抵抗密度は電源幹線104の抵抗密度と等しい。コンタクト部302,303は第2配線層と第3配線層との間のコンタクトおよび第3配線層と第4配線層との間のコンタクトおよび第3配線層の配線からなっている。補強部分301は電源幹線104における凹部107近傍の配線幅La+LcがL≦La+Lcとなるように設けられている。このように異なる配線層で補強部分301を設けた場合にも電源幹線104における凹部107近傍の配線幅はL以上が確保されており、同様の効果がある。
なお、補強部分301は、第4配線層の一定の配線幅Lcの配線としたが、配線幅Lc以上であれば一定の配線幅でなくても良い。その場合にも同様の効果がある。また、電源幹線104における凹部107近傍の配線幅La+LcがL≦La+Lcとなるように設けられているとしたが、電源幹線104における凹部107近傍の配線幅La+LcがLa<La+Lc<Lとなるように設けても良い。その場合にも同様の効果がある。その時の効果は電源幹線104の配線幅がL以上確保された場合より小さい。また、補強部分301の単位長当たりの抵抗密度は電源幹線104の抵抗密度と等しいとしたが、電源幹線104の抵抗密度と異なっても良い。その場合にも同様の効果がある。その時の効果は、補強部分301の単位長当たりの抵抗密度が電源幹線104の抵抗密度よりも大きい場合により小さく、補強部分301の単位長当たりの抵抗密度が電源幹線104の抵抗密度よりも小さい場合により大きくなる。さらには図1に示す補強部分108に他の第2配線層の配線等がある場合には補強部分108を設けることができないが、第4配線層に他の配線等がない場合には図3のようにして補強部分を設けることができる。
さらには補強部分301は、第4配線層の配線からなるとしたが、電源幹線104より上、もしくは下の配線層からなり、電源幹線104の第2配線層の配線部とコンタクト部302、303で接続されているとしても良い。その場合にも同様の効果がある。
なお、電源幹線に対して同一配線層で補強部分を設ける、迂回配線を設ける、異なる配線層で補強部分を設ける、等は単独ではなくこれらを任意に組み合わせてもよい。
また、本実施の形態においては、電源幹線と標準セルのピンが重なる場合について述べたが、電源幹線の代わりにクロック配線など通常より太い配線幅で設けられる配線についても同様に適用できる。
本実施の形態においては、電源幹線104が第2配線層から構成される実施例について説明したが、これに限られるものではなく、電源配線104が第2配線層と異なる配線層に構成されていても構わない。
また、本実施の形態においては、凹部107によって標準セル101のピンと電源幹線104とがショートすることをなくしているとしたが、標準セル101のピンへの信号配線と電源幹線104とがショートすることをなくしているとしても同様に適用できる。さらには、電源幹線と標準セルのピンが同一の配線層にあるとしたが、標準セルのピンが電源幹線と異なる配線層にある場合にも同様に適用できる。さらには、標準セル101のピンと電源幹線104が離れた位置であっても同様に適用できる。このことにより、信号配線についての電源幹線に対する制約をなくすことを可能とする。
また、本実施の形態においては、電源幹線と標準セルのピンが同一の配線層にあるとしたが、標準セルのピンが電源幹線より下層の配線層にある場合にも同様に適用できる。
また、本実施の形態においては、補強配線を設けなくても良い。その場合にも従来技術であったようなデザインルールエラーを発生させることなく、標準セルのピンと電源幹線がショートすることなく標準セルのピンからの信号を引き出せる。
(実施の形態2)
図4は本発明の実施の形態2における半導体集積回路を示す。図4において、図1と同じものには同じ記号を付している。図4において、符号401は電源幹線を示す。この電源幹線401は第2配線層で構成されている。符号402はコンタクトを示す。このコンタクト402は第2配線層と第3配線層とを接続している。符号403は第3配線層の配線を示す。コンタクト402の位置には標準セル101のピンが第2配線層で設けられており、コンタクト402および配線403によって標準セル101のピンの信号が引き出されている。標準セル101と電源幹線401の配置は図13で示したものと同じである。電源幹線401には開口部404および補強部分405が設けられている。補強部分405は第2配線層で構成されており、電源幹線401の図4に示す各部分の配線幅L,L1,L2,L3,L4についてL2,L3,L4が全て(L−L1)以上の幅となるように設けられている。そして、電源幹線401の図4に示す配線幅L5について説明すると、補強部分405が無い場合の電源幹線401における開口部404近傍の配線幅はL1+L5である。
図4は本発明の実施の形態2における半導体集積回路を示す。図4において、図1と同じものには同じ記号を付している。図4において、符号401は電源幹線を示す。この電源幹線401は第2配線層で構成されている。符号402はコンタクトを示す。このコンタクト402は第2配線層と第3配線層とを接続している。符号403は第3配線層の配線を示す。コンタクト402の位置には標準セル101のピンが第2配線層で設けられており、コンタクト402および配線403によって標準セル101のピンの信号が引き出されている。標準セル101と電源幹線401の配置は図13で示したものと同じである。電源幹線401には開口部404および補強部分405が設けられている。補強部分405は第2配線層で構成されており、電源幹線401の図4に示す各部分の配線幅L,L1,L2,L3,L4についてL2,L3,L4が全て(L−L1)以上の幅となるように設けられている。そして、電源幹線401の図4に示す配線幅L5について説明すると、補強部分405が無い場合の電源幹線401における開口部404近傍の配線幅はL1+L5である。
以下、本発明の実施の形態2の半導体集積回路について、図4を使用して説明を行う。図4において、電源幹線401には従来技術と同様に開口部404を設けている。このため、標準セルのピンからコンタクト402および配線403によって信号を引き出せる。また、電源幹線401に補強部分405を設けており、補強部分405を合わせた電源幹線401における開口部404近傍の配線幅は開口部404および補強部分405が設けられていない場合の配線幅L以上が確保されている。この時の開口部404近傍の配線幅はL1+L6、L6={L2,L3、L4の最小となる値}である。このため、開口部404を設けたことによっても、電源幹線401の開口部404近傍の抵抗値が上がることが抑制されており、電源電圧降下が大きくなることが抑制されている。また電源幹線401の開口部404近傍の電流密度が上がることも同時に抑制されており、エレクトロマイグレーション発生の可能性が高まることが抑制されている。
なお、本実施の形態の図4における補強部分405を合わせた電源幹線401と、実施の形態1の図2における補強配線201を合わせた電源幹線104は、どちらも開口部を備えた電源幹線として同様の効果がある。
また、本実施の形態においては、補強部分405を合わせた電源幹線401における開口部404近傍の配線幅L1+L6は開口部404および補強部分405が設けられていない場合の配線幅L以上としたが、配線幅がLより小さくてもL1+L5より大きければ良い。その場合にも同様の効果がある。その時の効果は配線幅がL以上であるとした時より小さい。
また、本実施の形態においては、電源幹線401の開口部404近傍の配線幅が太くなるように、電源幹線401と同一配線層で補強部分405を設けるとしたが、実施の形態1と同様に開口部404近傍の電源幹線401に対して迂回経路によって補強部分を設けても良いし、電源幹線401と異なる配線層で補強部分を設けてもよい。
また、本実施の形態においては、電源幹線と標準セルのピンが重なる場合について述べたが、電源幹線の代わりにクロック配線など通常より太い配線幅で設けられる配線についても同様に適用できる。
また、本実施の形態においては、電源幹線と標準セルのピンが同一の配線層にあるとしたが、標準セルのピンが電源幹線より下層の配線層にある場合にも同様に適用できる。
また、本実施の形態においては、開口部404によって標準セル101のピンと電源幹線401とがショートすることをなくしているとしたが、標準セル101のピンへの信号配線と電源幹線401とがショートすることをなくしているとしても同様に適用できる。さらには、電源幹線と標準セルのピンが同一の配線層にあるとしたが、標準セルのピンが電源幹線と異なる配線層にある場合にも同様に適用できる。さらには、標準セル101のピンと電源幹線401が離れた位置であっても同様に適用できる。
さらには、本実施の形態においては第2配線層からなる電源幹線401について述べたが、電源配線102および接地配線103を構成する第1配線層以外の配線層からなる電源幹線についても同様である。
このことにより、信号配線についての電源幹線に対する制約をなくすことを可能とする。
(実施の形態3)
図5は本発明の実施の形態3における半導体集積回路の設計方法のフロー図を示す。図5において、符号501は電源幹線作成と標準セル配置工程と信号配線工程を示す。符号502は開口部、凹部作成工程を示す。符号503は電源幹線補強工程を示す。
図5は本発明の実施の形態3における半導体集積回路の設計方法のフロー図を示す。図5において、符号501は電源幹線作成と標準セル配置工程と信号配線工程を示す。符号502は開口部、凹部作成工程を示す。符号503は電源幹線補強工程を示す。
図6は図5の半導体集積回路の設計方法における電源幹線作成と標準セル配置工程と信号配線工程501後の半導体集積回路を示す。図6において、符号601は標準セルを示す。この半導体集積回路では、左右に標準セルが並んで標準セル列を形成している。符号602は標準セル列における電源配線を示し、符号603は接地配線を示す。電源配線602および接地配線603は、ともに第1配線層で構成されている。符号604は標準セル601のピンを示す。このピン604は第2配線層で構成されている。符号605は標準セル601と隣接する他の標準セル606のピンを示す。このピン605は第2配線層で構成されている。符号607は電源幹線を示す。この電源幹線607は第2配線層で構成されている。符号611,612はコンタクトを示す。コンタクト611,612は第2配線層と第3配線層とを接続している。符号613,614は第3配線層の配線を示す。コンタクト611および配線613によって標準セル601のピン604の信号が引き出されており、コンタクト612および配線614によって標準セル606のピン605の信号が引き出されている。
図7は図5の半導体集積回路の設計方法における開口部、凹部作成工程502途中の半導体集積回路を示す。図7において、図6と同じものには同じ記号を付している。図7において、符号701は電源幹線607の開口部を示す。
図8は図5の半導体集積回路の設計方法における開口部、凹部作成工程502後の半導体集積回路を示す。図8において、図7と同じものには同じ記号を付している。図8において、符号801は電源幹線607の凹部を示す。
図9は図5の半導体集積回路の設計方法における電源配線補強工程503後の半導体集積回路を示す。図9において、図8と同じものには同じ記号を付している。図9において、符号901は電源幹線607の迂回部分を示し、符号902は凹部801により電源幹線607上に形成された電源幹線のつなぎの部分を示す。この迂回部分901は第2配線層で構成されており、電源幹線607から距離S1離れた位置を経由し、つなぎの部分902を補完し、電源幹線607の図9に示す各部分の配線幅L2、L3についてL2、L3が全てLと等しくなっている。
なお、図6から図9の半導体集積回路の図に示される以外にも標準セル内には配線、トランジスタ、ピン等があり、半導体集積回路内には他の標準セル、標準セル列、その他機能ブロック等が含まれるが図示していない。
以下、本発明の実施の形態3の半導体集積回路の設計方法について、図5から図9を使用して説明を行う。図5の電源幹線作成と標準セル配置工程と信号配線工程501によって、電源幹線607の配線が行われ、その後標準セル601,606の配置が行われる。その後、コンタクト611および配線613によって標準セル601のピン604の信号が引き出され、コンタクト612および配線614によって標準セル606のピン605の信号が引き出される。従来技術においては、標準セルを配置する際には電源幹線の位置を考慮し、標準セルのピンと電源幹線とがショートしないようにしている。本実施の形態の標準セルの配置においては、標準セル601のピン604と電源幹線607がショートすることも許容して標準セル601の配置を行う。また、従来技術においては、標準セル601のピン604への信号配線と電源幹線とがショートしないようにしている。本実施の形態のピン604への信号配線の作成においては、標準セル601のピン604への信号配線となる配線614ならびコンタクト611が電源幹線607とショートすることも許容しての信号配線の作成を行う。
図6においては、配線幅Lの電源幹線607が配線され、標準セル601のピン604と電源幹線607がショートしているが、これを許容している。次に、標準セル601のピン604と電源幹線607とに重なりがあるかどうかがチェックされる。重なりがある場合には開口部、凹部作成工程502へと移り、なければ終了となる。
図6の場合では前述したように標準セル601のピン604と電源幹線607とがショートしているため、開口部、凹部作成工程502へと移る。開口部、凹部作成工程502では、まず標準セル601のピン604と電源幹線607とに重なりがある部分について、標準セル601のピン604と電源幹線607との間の配線間隔ルールを満たすような開口部を電源幹線607に対して発生させる。
図6のピン604と電源幹線607とにこれを適用した結果が図7である。図7において、電源幹線607にはピン604に対して配線間隔ルールを満たす間隔sを四方に持った開口部701が設けられている。さらに、開口部、凹部作成工程502では開口部701を電源幹線607に対して設けた後に、開口部701を設けたことによって電源幹線607に生じた最小配線幅を満たさない部分を削除する。
図7の電源幹線607にこれを適用した結果が図8である。図7の電源幹線607では、開口部701の左側の配線幅がdであるが、これがデザインルールの最小配線幅d1より小さくデザインルールエラーとなっている。このため、この部分を削除し、図8に示されるような凹部(切欠部)801が電源幹線607に対して得られる。
さらに、電源幹線補強工程503では電源幹線607の補強を行う配線が作成可能であるかどうかを判定し、可能であるならば補強を行う配線を行う。電源幹線補強工程503で行う電源幹線607の補強は開口部701もしくは凹部801の近傍の電源幹線607を、開口部701もしくは凹部801を設けたことにより減少した電源幹線の配線幅を補完する補強配線を設けることにより行う。
補強配線はまず、減少した電源幹線の配線幅と同一の幅以上となる幅として決定したd−maxを持つ配線について検討し、不可能であれば、順次幅を小さくしていき、それぞれの幅を持つ配線について検討を行う。検討する補強配線の幅が最小配線幅d1を下回るまで設けることが不可能であれば補強配線を設ける事を中止する。各幅の補強配線の検討はまず、電源幹線に対して右側に設けることを検討し、右側に設けることが不可能であれば左側に設けることを検討し、ともに不可能であればその幅の補強配線を設けることは不可能であると判断する。電源幹線に対して補強配線を右側もしくは左側に設けることの検討としては、補強配線がまず電源幹線と接して配線できるかを検討し、不可能であれば、順次電源幹線と離して配線できるかを検討する。電源配線と離す距離の最大値S−max−Li{i=1…n}は補強配線の幅毎に決定し、距離がそれよりも長くなる場合は不可能であると判断する。
図8の電源幹線607では、電源幹線607の配線幅はL1だけ減少しているため、まず配線幅L1の補強配線が電源幹線607の右側に設けられるかを検討する。電源幹線607に対して電源幹線607と接して電源幅L1の補強配線を設けた場合、標準セル606のピン605とショートしてしまい、補強配線を設けることができない。
そのため、次に電源幹線607と離して配線できるかを検討する。結果として、図9に示すように、ピン605から配線間隔ルールを満たす間隔sだけ離れた位置まで補強配線を迂回させて迂回部分901を設けることにより、つなぎの部分902とは独立に補強配線の配線が可能である。その時の迂回部分901と電源幹線607の距離S1は距離の最大値S−max−L1より小さい。そのため、図9に示すような迂回部分901を含んだ電源幹線607を得る。電源幹線607は迂回部分901によって、凹部801が設けられる前の電源幹線607の配線幅であるLと同等の配線幅を確保できており、電源幹線607の凹部801近傍の抵抗値が上がることを抑制しており、電源電圧降下が大きくなることを抑制している。また、電源幹線607の凹部801近傍の電流密度が上がることも同時に抑制しており、エレクトロマイグレーション発生の可能性が高まることを抑制している。さらには、開口部、凹部作成工程502において、開口部701を設けた場合に、電源幹線607に生じた最小配線幅を満たさない部分を削除するため、従来技術であったようなデザインルールエラーを発生することもない。
なお、本実施の形態においては第2配線層からなる電源幹線607について述べたが、電源配線602および接地配線603を構成する第1配線層以外の配線層からなる電源幹線についても同様である。
また、電源配線と離す距離の最大値S−max−Li{i=1…n}は補強配線の幅毎に決定するとしたが、最大値S−max−Li−Mj{i=1…n、j=1…m}として配線層と補強配線の幅毎に決定するとしても良い。その場合にも同様に適応できる。
また、本実施の形態においては、凹部801が設けられる前の電源幹線607の配線幅であるLと同等の配線幅を確保できているとしたが、L2、L3の配線幅をL以上確保できないといった理由や迂回部分901の幅をL1以上確保できないといった理由によりLより小さい配線幅となっても良い。その場合にも同様に適用できる。さらには、Lと同等の配線幅を確保した場合ほどではないが、電源幹線607の凹部801近傍の抵抗値が上がることを抑制しており、電源電圧降下が大きくなることを抑制している。また、電源幹線607の凹部801近傍の電流密度が上がることも同時に抑制しており、エレクトロマイグレーション発生の可能性が高まることを抑制している。また、L2、L3の配線幅をL以上確保すると同時に、迂回部分901の幅をL1以上確保することでLより大きい配線幅となった場合は、Lと同等の配線幅を確保した場合以上の同様の効果を得る。
また、本実施の形態においては、電源幹線607の凹部801近傍の配線幅が太くなるように、電源幹線607と同一配線層で補強部分を設けるとしたが、電源幹線607と異なる配線層で補強部分を設けてもよい。
また、本実施の形態においては、電源幹線607と標準セル601のピン604とが重なる場合について述べたが、電源幹線の代わりにクロック配線など通常より太い配線幅で設けられる配線についても同様に適用できる。
また、本実施の形態においては、開口部701は標準セル601のピン604に対して配線間隔ルールを満たす間隔sを四方に持つとしたが、デザインルールを満たすため、ピン604とピン604への信号配線の両方もしくはどちらか片方に対して配線間隔ルールを満たす間隔sを四方に持つとしても良い。その場合も同様に適用できる。さらには、標準セル601のピン604と電源幹線607がショートしているとしたが、電源幹線607とのショートがピン604への信号配線である場合にも同様に適用できる。さらには、電源幹線607と標準セル601のピン604とが同一の配線層にあるとしたが、標準セル601のピン604が電源幹線607と異なる配線層である場合にも同様に適用できる。さらには、電源607と標準セル601のピン604が離れた位置であっても同様に適用できる。このことにより、信号配線について電源幹線に対する制約をなくすことを可能とする。
また、本実施の形態においては、電源幹線607と標準セル601のピン604とが同一の配線層にあるとしたが、標準セル601のピン604が電源幹線607より下層の配線層にある場合にも同様に適用できる。
本発明における半導体集積回路ならびに半導体集積回路の配置配線方法ならびに半導体集積回路の配置配線装置は、電源配線の構造、その作成方法およびその作成装置に関して、電源幹線や標準セルの配置や信号配線の配線の自由度を上げ、すなわち小面積化を実現しながら、エレクトロマイグレーション発生の可能性が高まることの抑制、ならびに電源電圧降下の増大を抑制するのに有用である。
101,601,606,1001 標準セル
102,602,1002 電源配線
103,603,1003 接地配線
104,401,607,1101,1201,1404 電源幹線
105,402,611,612,1301,1401 コンタクト
106,403,613,614,1302,1402 配線
107,801 凹部
108,301,405 補強部分
201,901 迂回部分
902 つなぎの部分
302,303 コンタクト部
404,701,1202,1403 開口部
501 電源幹線作成と標準セル配置工程と信号配線工程
502 開口部、凹部作成工程
503 電源幹線補強工程
604,605,1004 ピン
102,602,1002 電源配線
103,603,1003 接地配線
104,401,607,1101,1201,1404 電源幹線
105,402,611,612,1301,1401 コンタクト
106,403,613,614,1302,1402 配線
107,801 凹部
108,301,405 補強部分
201,901 迂回部分
902 つなぎの部分
302,303 コンタクト部
404,701,1202,1403 開口部
501 電源幹線作成と標準セル配置工程と信号配線工程
502 開口部、凹部作成工程
503 電源幹線補強工程
604,605,1004 ピン
Claims (17)
- 入力部もしくは出力部を備えた標準セルと、前記標準セルの入力部もしくは出力部への接続を備えた信号配線と、第1の配線とを備えた半導体集積回路であって、前記信号配線は第1配線層で構成された部位を備え、前記第1の配線は前記第1配線層で構成され、前記第1の配線はさらに凹部を備え、前記凹部は前記部位の少なくとも一部を含んでいる半導体集積回路。
- 入力部もしくは出力部を備えた標準セルと、前記標準セルの入力部もしくは出力部への接続を備えた信号配線と、第1の配線とを備えた半導体集積回路であって、前記信号配線は第1配線層で構成された部位を備え、前記第1の配線は前記第1配線層で構成され、前記第1の配線はさらに開口部もしくは凹部を備え、前記開口部もしくは凹部は前記部位の少なくとも一部を含み、前記第1の配線はさらに前記開口部もしくは凹部近傍の電流密度の増加を抑えた構造を備えている半導体集積回路。
- 前記電流密度の増加を抑えた構造は前記開口部もしくは凹部近傍の前記第1の配線の配線幅を大きくしたことである請求項2に記載の半導体集積回路。
- 前記電流密度の増加を抑えた構造は前記開口部もしくは凹部近傍に前記第1の配線の電流の迂回経路を形成したことである請求項2に記載の半導体集積回路。
- 前記第1の配線が電源配線である請求項1〜4の何れかに記載の半導体集積回路。
- 入力部もしくは出力部を備えた標準セルと、前記標準セルの入力部もしくは出力部への接続を備えた信号配線と、前記信号配線上に第1配線層で構成された部位とを備えた半導体集積回路の配置配線方法であって、前記第1配線層で構成された第1の配線を形成する工程と、前記第1の配線と前記部位の少なくとも一部が重なる場合に前記第1の配線上に前記部位の少なくとも一部を含む凹部を形成する工程とを含む半導体集積回路の配置配線方法。
- 入力部もしくは出力部を備えた標準セルと、前記標準セルの入力部もしくは出力部への接続を備えた信号配線と、前記信号配線上に第1配線層で構成された部位とを備えた半導体集積回路の配置配線方法であって、前記第1配線層で構成された第1の配線を形成する工程と、前記第1の配線と前記部位の少なくとも一部とが重なる場合に前記第1の配線上に前記部位の少なくとも一部を含む開口部もしくは凹部を形成する工程と、前記開口部もしくは凹部近傍の前記第1の配線の配線幅を大きくする工程とを含む半導体集積回路の配置配線方法。
- 入力部もしくは出力部を備えた標準セルと、前記標準セルの入力部もしくは出力部への接続を備えた信号配線と、前記信号配線上に第1配線層で構成された部位とを備えた半導体集積回路の配置配線方法であって、前記第1配線層で構成された第1の配線を形成する工程と、前記第1の配線と前記部位の少なくとも一部とが重なる場合に前記第1の配線上に前記部位の少なくとも一部を含む開口部もしくは凹部を形成する工程と、前記開口部もしくは凹部近傍の前記第1の配線に電流の迂回経路を形成する工程とを含む半導体集積回路の配置配線方法。
- 前記開口部もしくは凹部近傍の前記第1の配線の配線幅を大きくする工程はさらに、前記開口部もしくは凹部近傍の前記第1の配線の配線幅を大きくすることの可否を判断する工程を含んでいる請求項7に記載の半導体集積回路の配置配線方法。
- 前記開口部もしくは凹部近傍の前記第1の配線に電流の迂回経路を形成する工程はさらに、前記開口部もしくは凹部近傍の前記第1の配線に電流の迂回経路を形成することの可否を判断する工程を含んでいる請求項8に記載の半導体集積回路の配置配線方法。
- 前記第1の配線が電源配線である請求項6〜10の何れかに記載の半導体集積回路の配置配線方法。
- 入力部もしくは出力部を備えた標準セルと、前記標準セルの入力部もしくは出力部への接続を備えた信号配線と、前記信号配線上に第1配線層で構成された部位とを備えた半導体集積回路の配置配線装置であって、前記第1配線層で構成された第1の配線を形成する手段と、前記第1の配線と前記部位の少なくとも一部とが重なる場合に前記第1の配線上に前記部位の少なくとも一部を含む凹部を形成する手段とを備えている半導体集積回路の配置配線装置。
- 入力部もしくは出力部を備えた標準セルと、前記標準セルの入力部もしくは出力部への接続を備えた信号配線と、前記信号配線上に第1配線層で構成された部位とを備えた半導体集積回路の配置配線装置であって、前記第1配線層で構成された第1の配線を形成する手段と、前記第1の配線と前記部位の少なくとも一部とが重なる場合に前記第1の配線上に前記部位の少なくとも一部を含む開口部もしくは凹部を形成する手段と、前記開口部もしくは凹部近傍の前記第1の配線の配線幅を大きくする手段とを備えている半導体集積回路の配置配線装置。
- 入力部もしくは出力部を備えた標準セルと、前記標準セルの入力部もしくは出力部への接続を備えた信号配線と、前記信号配線上に第1配線層で構成された部位とを備えた半導体集積回路の配置配線装置であって、前記第1配線層で構成された第1の配線を形成する手段と、前記第1の配線と前記部位の少なくとも一部とが重なる場合に前記第1の配線上に前記部位の少なくとも一部を含む開口部もしくは凹部を形成する手段と、前記開口部もしくは凹部近傍の前記第1の配線に電流の迂回経路を形成する手段とを備えている半導体集積回路の配置配線装置。
- 前記開口部もしくは凹部近傍の前記第1の配線の配線幅を大きくする手段はさらに、前記開口部もしくは凹部近傍の前記第1の配線の配線幅を大きくすることの可否を判断する手段を備えている請求項13に記載の半導体集積回路の配置配線装置。
- 前記開口部もしくは凹部近傍の前記第1の配線に電流の迂回経路を形成する手段はさらに、前記開口部もしくは凹部近傍の前記第1の配線に電流の迂回経路を形成することの可否を判断する手段を備えている請求項14に記載の半導体集積回路の配置配線装置。
- 前記第1の配線が電源配線である請求項12〜16の何れかに半導体集積回路の配置配線装置。
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