JP2006196509A

JP2006196509A - 半導体集積回路、半導体集積回路の配置配線方法および半導体集積回路の配置配線装置

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Publication number: JP2006196509A
Application number: JP2005003751A
Authority: JP
Inventors: Sei Yoshinaga; 生吉永
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2005-01-11
Filing date: 2005-01-11
Publication date: 2006-07-27

Abstract

【課題】電源幹線や標準セルの配置配線の自由度を上げ、すなわち小面積化を実現しながら、エレクトロマイグレーション発生の可能性が高まることの抑制、ならびに電源電圧降下の増大を抑制する。
【解決手段】電源幹線１０４と標準セル１０１のピン１０５とが重なって配置された場合に、電源幹線１０４に開口部ではなく、凹部１０７を設ける。これにより、電源幹線１０４と標準セル１０１のピン１０５とを重ねることを可能としつつ、最小線幅ルールエラーが発生しないようにできる。
【選択図】図１

Description

本発明は半導体集積回路、半導体集積回路の配置配線方法および半導体集積回路の配置配線装置に関し、特に電源配線の構造、その作成方法およびその作成装置に関するものである。

近年の半導体集積回路は微細化、大規模化が進んでおり、大規模化に対応するために、標準セルを用いた半導体集積回路の設計が広く採用されている。図１０に標準セルのレイアウトの一例を示す。図１０において、符号１００１は標準セルを示す。標準セル１００１内には電源配線１００２および接地配線１００３が備えられており、これらは第１配線層で構成されている。符号１００４は標準セル１００１のピンを示す。このピン１００４は第２配線層で構成されている。標準セル１００１には図示される以外の配線、トランジスタ、ピン等があるが、図１０には図示していない。

半導体集積回路内の標準セルの電源配線および接地配線に対して電源を供給するために、半導体集積回路内には標準セル内の電源配線とは別の電源配線（以下、この別の電源配線を電源幹線と記述する）を設けることが広く行われている。この電源幹線が標準セルに重なると、標準セルのピンからの信号がセル外に引き出せない場合がある。

図１１にそのような半導体集積回路の一例を示す。図１１において、図１０と同じものには同じ記号を付している。図１１において、符号１１０１は電源幹線を示す。この電源幹線１１０１は第２配線層で構成されている。このように標準セル１００１上に電源幹線１１０１が配置されることにより、標準セル１００１のピン１００４と電源幹線１１０１とがショートしている。したがって、電源幹線１１０１を図１１に示すように配置することができない。

このように電源幹線と標準セルのピンとがショートしてしまうことを避けるために、電源幹線や標準セルの配置に制約が課される。また、近年の半導体集積回路の微細化による電源電圧の低下によって電源電圧降下が半導体集積回路の動作等へ与える影響が大きくなっている。このため、電源電圧降下をより抑制する必要がある。これに対応するため電源幹線を含む電源配線の面積が大きくなってきており、このため電源幹線や標準セルの配置に対する制約がさらに大きくなる。このように電源幹線や標準セルの配置への制約が大きくなることが小面積化の妨げとなっていた。

この課題を解決した、特許文献１で開示される従来技術による半導体集積回路の例を図１２に示す。図１２において、図１１と同じものには同じ記号を付している。図１２において、符号１２０１は電源幹線を示す。電源幹線１２０１には開口部１２０２が設けられている。このように電源幹線１２０１に開口部１２０２を設けることにより、標準セル１００１のピン１００４と電源幹線１２０１とがショートすることがなくなる。その結果、ピン１００４から信号を引き出すことが可能となる。

ピン１００４から信号を引き出した半導体集積回路を図１３に示す。図１３において、図１２と同じものには同じ記号を付している。図１３において、符号１３０１はコンタクトを示す。このコンタクト１３０１は第２配線層と第３配線層とを接続している。符号１３０２は第３配線層の配線を示す。このように第２配線層のピン１００４からコンタクト１３０１および配線１３０２によって標準セル１００１のピン１００４からの信号を電源幹線１２０１とショートすることなく引き出している。

以上のように特許文献１で開示される技術において、電源幹線や標準セルの配置に対する制約が緩和されていた。
特開昭５９−１２１８５３号公報

しかしながら、特許文献1で開示される従来技術においては、標準セルのピンと電源幹線とのショートを避けるための開口部を設けた際に、電源幹線の一部にプロセスのデザインルールにより決定される最小配線幅（以後、最小配線幅と記述する）より小さな配線幅の部分が生じる場合がある。

このような半導体集積回路の例を図１４に示す。図１４において、図１３と同じものには同じ記号を付している。図１４においては、図１３と比べて、標準セル１００１の配置が電源幹線１４０４に対して左方向に移動している。このため、開口部１４０３は図１３の開口部１２０２に対して電源幹線１４０４のより左側に設けられる。コンタクト１４０１および配線１４０２については、図１３のコンタクト１３０１および配線１３０２にそれぞれ対応している。この場合、電源幹線１４０４における開口部１４０３の左側の配線幅はｄであり、これが最小配線幅ｄ１より小さくデザインルールエラーとなっている。このため、図１４に示されるような開口部１４０３を設けることができない。これを回避するためには、電源幹線や標準セルの配置に対する制約を課する必要があり、小面積化を妨げる課題があった。

また、図１３に示される従来技術による半導体集積回路においては、電源幹線１２０１上に開口部１２０２を設けるため、開口部１２０２近傍の電源幹線１２０１の配線幅が小さくなり、電源幹線１２０１の抵抗値が上がる。このため、開口部１２０２近傍の電源幹線１２０１における電源電圧降下が大きくなるという課題が発生し、さらに開口部１２０２近傍の電源幹線１２０１の電流密度が上がり、エレクトロマイグレーション発生の可能性が高まるという課題もあった。

したがって、本発明の目的は、電源幹線や標準セルの配置配線の自由度を上げ、すなわち小面積化を実現しながら、エレクトロマイグレーション発生の可能性が高まることの抑制、ならびに電源電圧降下の増大を抑制することができる半導体集積回路、半導体集積回路の配置配線方法および半導体集積回路の配置配線装置を提供することである。

従来の課題を解決するため、請求項１に記載の発明の半導体集積回路は、入力部もしくは出力部を備えた標準セルと、前記標準セルの入力部もしくは出力部への接続を備えた信号配線と、第１の配線とを備え、前記信号配線は第１配線層で構成された部位を備え、前記第１の配線は前記第１配線層で構成され、前記第１の配線はさらに凹部を備え、前記凹部は前記部位の少なくとも一部を含んでいる。

これにより、第１の配線に対するデザインルールエラーを回避しながら、第１の配線に対する制約を課する必要のない配置配線が可能となる。

請求項２に記載の発明の半導体集積回路は、入力部もしくは出力部を備えた標準セルと、前記標準セルの入力部もしくは出力部への接続を備えた信号配線と、第１の配線とを備え、前記信号配線は第１配線層で構成された部位を備え、前記第１の配線は前記第１配線層で構成され、前記第１の配線はさらに開口部もしくは凹部を備え、前記開口部もしくは凹部は前記部位の少なくとも一部を含み、前記第１の配線はさらに前記開口部もしくは凹部近傍の電流密度の増加を抑えた構造を備えている。

これにより、請求項１の効果に加えて、第１の配線における電源電圧降下が大きくなることを抑制し、エレクトロマイグレーション発生の可能性が高まることを抑制することができる。

請求項３に記載の発明の半導体集積回路は、請求項２に記載の半導体集積回路において、前記電流密度の増加を抑えた構造は前記開口部もしくは凹部近傍の前記第１の配線の配線幅を大きくしたことである。

これにより請求項２と同様の効果を得ることができる。

請求項４に記載の発明の半導体集積回路は、請求項２に記載の半導体集積回路において、前記電流密度の増加を抑えた構造は前記開口部もしくは凹部近傍に前記第１の配線の電流の迂回経路を形成していることである。

これにより、請求項２と同様の効果を得ることができる。

請求項５に記載の発明の半導体集積回路は、請求項１から４の何れかに記載の半導体集積回路において、前記第１の配線が電源配線である。

これにより、電源配線を備えた半導体集積回路において、第１の配線が電源配線である場合において、請求項１ないし４と同様の効果を得ることができる。

請求項６に記載の発明の半導体集積回路の配置配線方法は、入力部もしくは出力部を備えた標準セルと、前記標準セルの入力部もしくは出力部への接続を備えた信号配線と、前記信号配線上に第１配線層で構成された部位とを備えた半導体集積回路の配置配線方法であり、前記第１配線層で構成された第１の配線を形成する工程と、前記第１の配線と前記部位の少なくとも一部とが重なる場合に前記第１の配線上に前記部位の少なくとも一部を含む凹部を形成する工程とを含む。

これにより、第１の配線に対するデザインルールエラーを回避しながら、第１の配線に対する制約を課する必要のない配置配線を可能とする。

請求項７に記載の発明の半導体集積回路の配置配線方法は、入力部もしくは出力部を備えた標準セルと、前記標準セルの入力部もしくは出力部への接続を備えた信号配線と、前記信号配線上に第１配線層で構成された部位とを備えた半導体集積回路の配置配線方法であり、前記第１配線層で構成された第１の配線を形成する工程と、前記第１の配線と前記部位の少なくとも一部とが重なる場合に前記第１の配線上に前記部位の少なくとも一部を含む開口部もしくは凹部を形成する工程と、前記開口部もしくは凹部近傍の前記第１の配線の配線幅を大きくする工程とを含む。

これにより、請求項６の効果に加えて、第１の配線における電源電圧降下が大きくなることを抑制し、エレクトロマイグレーション発生の可能性が高まることを抑制する配置配線を可能とする。

請求項８に記載の発明の半導体集積回路の配置配線方法は、入力部もしくは出力部を備えた標準セルと、前記標準セルの入力部もしくは出力部への接続を備えた信号配線と、前記信号配線上に第１配線層で構成された部位とを備えた半導体集積回路の配置配線方法であり、前記第１配線層で構成された第１の配線を形成する工程と、前記第１の配線と前記部位の少なくとも一部とが重なる場合に前記第１の配線上に前記部位の少なくとも一部を含む開口部もしくは凹部を形成する工程と、前記開口部もしくは凹部近傍の前記第１の配線に電流の迂回経路を形成する工程とを含む。

これにより、請求項７と同様の効果を得ることができる。

請求項９に記載の発明の半導体集積回路の配置配線方法は、請求項７に記載の半導体集積回路の配置配線方法において、前記開口部もしくは凹部近傍の前記第１の配線の配線幅を大きくする工程はさらに、前記開口部もしくは凹部近傍の前記第１の配線の配線幅を大きくすることの可否を判断する工程を含んでいる。

これにより、請求項７と同様の効果を得ることができる。

請求項１０に記載の発明の半導体集積回路の配置配線方法は、請求項８に記載の半導体集積回路の配置配線方法において、前記開口部もしくは凹部近傍の前記第１の配線に電流の迂回経路を形成する工程はさらに、前記開口部もしくは凹部近傍の前記第１の配線に電流の迂回経路を形成することの可否を判断する工程を含んでいる。

これにより、請求項７と同様の効果を得ることができる。

請求項１１に記載の発明の半導体集積回路の配置配線方法は、請求項６から１０の何れかに記載の半導体集積回路の配置配線方法において、前記第１の配線が電源配線である。

これにより、電源配線を備えた半導体集積回路の配置配線方法において、第１の配線が電源配線である場合において、請求項６ないし１０と同様の効果を得ることができる。

請求項１２に記載の発明の半導体集積回路の配置配線装置は、入力部もしくは出力部を備えた標準セルと、前記標準セルの入力部もしくは出力部への接続を備えた信号配線と、前記信号配線上に第１配線層で構成された部位とを備えた半導体集積回路の配置配線装置であり、前記第１配線層で構成された第１の配線を形成する手段と、前記第１の配線と前記部位の少なくとも一部が重なる場合に前記第１の配線上に前記部位の少なくとも一部を含む凹部を形成する手段を備えている。

請求項１３に記載の発明の半導体集積回路の配置配線装置は、入力部もしくは出力部を備えた標準セルと、前記標準セルの入力部もしくは出力部への接続を備えた信号配線と、前記信号配線上に第１配線層で構成された部位とを備えた半導体集積回路の配置配線装置であり、前記第１配線層で構成された第１の配線を形成する手段と、前記第１の配線と前記部位の少なくとも一部とが重なる場合に前記第１の配線上に前記部位の少なくとも一部を含む開口部もしくは凹部を形成する手段と、前記開口部もしくは凹部近傍の前記第１の配線の配線幅を大きくする手段とを備えている。

これにより、請求項１２の効果に加えて、第１の配線における電源電圧降下が大きくなることを抑制し、エレクトロマイグレーション発生の可能性が高まることを抑制する配置配線を可能とする。

請求項１４に記載の発明の半導体集積回路の配置配線装置は、入力部もしくは出力部を備えた標準セルと、前記標準セルの入力部もしくは出力部への接続を備えた信号配線と、前記信号配線上に第１配線層で構成された部位とを備えた半導体集積回路の配置配線装置であり、前記第１配線層で構成された第１の配線を形成する手段と、前記第１の配線と前記部位の少なくとも一部とが重なる場合に前記第１の配線上に前記部位の少なくとも一部を含む開口部もしくは凹部を形成する手段と、前記開口部もしくは凹部近傍の前記第１の配線に電流の迂回経路を形成する手段とを備えている。

これにより、請求項１３と同様の効果を得ることができる。

請求項１５に記載の発明の半導体集積回路の配置配線装置は、請求項１３に記載の半導体集積回路の配置配線装置において、前記開口部もしくは凹部近傍の前記第１の配線の配線幅を大きくする手段はさらに、前記開口部もしくは凹部近傍の前記第１の配線の配線幅を大きくすることの可否を判断する手段を備えている。

これにより、請求項１３と同様の効果を得る。

請求項１６に記載の発明の半導体集積回路の配置配線装置は、請求項１４に記載の半導体集積回路の配置配線装置において、前記開口部もしくは凹部近傍の前記第１の配線に電流の迂回経路を形成する手段はさらに、前記開口部もしくは凹部近傍の前記第１の配線に電流の迂回経路を形成することの可否を判断する手段を備えている。

これにより、請求項１３と同様の効果を得る。

請求項１７に記載の発明の半導体集積回路の配置配線装置は、請求項１２から１６の何れかに記載の半導体集積回路の配置配線装置において、前記第１の配線が電源配線である。

これにより、電源配線を備えた半導体集積回路の配置配線装置において、第１の配線が電源配線である場合において、請求項１２ないし１６と同様の効果を得ることができる。

本発明により、電源幹線に対するデザインルールエラーを回避しながら、電源幹線や標準セルの配置配線に対する制約を課する必要がなく、小面積化を可能とする。また、電源幹線における電源電圧降下が大きくなることを抑制し、エレクトロマイグレーション発生の可能性が高まることも抑制する。

以下、本発明の実施の形態について図面を参照しながら説明する。

（実施の形態１）
図１は本発明の実施の形態１における半導体集積回路を示す。図１において、符号１０１は標準セルを示す。符号１０２は標準セル内の電源配線を示す。符号１０３は標準セル内の接地配線を示す。電源配線１０２および接地配線１０３はともに第１配線層で構成されている。符号１０４は電源幹線を示す。この電源幹線１０４は第２配線層で構成されている。符号１０５はコンタクトを示す。このコンタクト１０５は第２配線層と第３配線層とを接続している。符号１０６は第３配線層の配線を示す。コンタクト１０５の位置には標準セル１０１のピンが第２配線層で設けられており、コンタクト１０５および配線１０６によって標準セル１０１のピンの信号が引き出されている。標準セル１０１と電源幹線１０４の配置は図１４で示したものと同じである。電源幹線１０４には凹部（切欠部）１０７および補強部分１０８が設けられている。補強部分１０８は第２配線層で構成されており、電源幹線１０４の図１に示す各部分の配線幅Ｌ，Ｌ１，Ｌ２，Ｌ３について、Ｌ１，Ｌ２，Ｌ３が全てＬ以上の幅となるように設けられている。電源幹線１０４の図１に示す配線幅Ｌａは補強部分１０８が無い場合の凹部１０７近傍の配線幅である。

以下、本発明の実施の形態１の半導体集積回路について、図１を使用して説明を行う。図１において、電源幹線１０４には図１４に示す従来技術のように開口部１４０１を設けるのではなく、凹部１０７を設けている。このため、従来技術であったようなデザインルールエラーを発生させることなく、標準セル１０１のピンと電源幹線１０４とがショートすることなく標準セル１０１のピンからの信号を引き出せている。また、電源幹線１０４に補強部分１０８を設けてあり、補強部分１０８を合わせた電源幹線１０４における凹部１０７近傍の配線幅は凹部１０７および補強部分１０８が設けられていない場合の配線幅Ｌ以上が確保されている。このため、凹部１０７を設けたことによっても、電源幹線１０４の凹部１０７近傍の抵抗値が上がることが抑制され、電源電圧降下が大きくなることが抑制されている。また電源幹線１０４の凹部近傍の電流密度が上がることも同時に抑制されており、エレクトロマイグレーション発生の可能性が高まることが抑制されている。
なお、補強部分１０８を合わせた電源幹線１０４における凹部１０７近傍の配線幅は凹部１０７および補強部分１０８が設けられていない場合の配線幅Ｌ以上が確保されているとしたが、配線幅Ｌより小さくても補強部分１０８により凹部１０７近傍の配線幅がＬａより太くなっていれば良い。その時の凹部１０７近傍の配線幅はＬ１、Ｌ２、Ｌ３のうち最小となる配線幅である。その場合にも凹部１０７を設けることにより電源幹線１０４の凹部１０７近傍の抵抗値が上がることを抑制されるという効果は得られる。その時の効果は配線幅がＬ以上確保されている時よりも小さい。さらには、電源幹線１０４の凹部近傍の電流密度が上がることを抑制されるという効果も得られるが、配線幅Ｌ以上確保されている場合と比べて効果は小さい。

なお、本実施の形態においては、電源幹線の凹部１０７近傍の配線幅が太くなるように電源幹線１０４と同一配線層で補強部分１０８を設けるとしたが、凹部１０７近傍の電源幹線１０４に対して迂回経路によって補強部分を設けても良いし、電源幹線１０４と異なる配線層で補強部分を設けてもよい。

迂回経路を設ける例を図２に示す。図２において、図１と同じものには同じ記号を付している。図２において、符号２０１は電源幹線１０４の迂回部分を示す。迂回部分２０１は一定の配線幅Ｌｂの第２配線層の配線からなっており、電源幹線１０４における凹部１０７近傍の配線幅Ｌａ＋ＬｂがＬ≦Ｌａ＋Ｌｂとなるように設けられている。このように迂回部分を設けた場合にも、電源幹線１０４における凹部１０７近傍の配線幅はＬ以上が確保されており、同様の効果がある。なお、迂回部分２０１は一定の配線幅Ｌｂであるとしたが、配線幅はＬｂ以上であれば一定の配線幅でなくても良い。その場合にも同様の効果がある。また、電源幹線１０４における凹部１０７近傍の配線幅Ｌａ＋ＬｂがＬ≦Ｌａ＋Ｌｂとなるように設けられているとしたが、電源幹線１０４における凹部１０７近傍の配線幅Ｌａ＋ＬｂがＬａ＜Ｌａ＋Ｌｂ＜Ｌとなるように設けても良い。その場合にも同様の効果がある。その時の効果は電源幹線１０４における凹部１０７近傍の配線幅がＬ以上確保されている時より小さい。さらには、図１に示す補強部分１０８に他の第２配線層の配線等がある場合には補強部分１０８を設けることができないが、迂回配線を設ける場合にはそれらの他の配線等を回避して迂回配線を設けることができる。

電源幹線１０４と異なる配線層で補強部分を設ける例を図３に示す。図３において、図１と同じものには同じ記号を付している。図３において、符号３０１は電源幹線１０４の補強部分を示す。この補強部分３０１は、第４配線層の一定の配線幅Ｌｃの配線からなっており、電源幹線１０４の第２配線層の配線部とコンタクト部３０２，３０３で接続されており、単位長当たりの抵抗密度は電源幹線１０４の抵抗密度と等しい。コンタクト部３０２，３０３は第２配線層と第３配線層との間のコンタクトおよび第３配線層と第４配線層との間のコンタクトおよび第３配線層の配線からなっている。補強部分３０１は電源幹線１０４における凹部１０７近傍の配線幅Ｌａ＋ＬｃがＬ≦Ｌａ＋Ｌｃとなるように設けられている。このように異なる配線層で補強部分３０１を設けた場合にも電源幹線１０４における凹部１０７近傍の配線幅はＬ以上が確保されており、同様の効果がある。

なお、補強部分３０１は、第４配線層の一定の配線幅Ｌｃの配線としたが、配線幅Ｌｃ以上であれば一定の配線幅でなくても良い。その場合にも同様の効果がある。また、電源幹線１０４における凹部１０７近傍の配線幅Ｌａ＋ＬｃがＬ≦Ｌａ＋Ｌｃとなるように設けられているとしたが、電源幹線１０４における凹部１０７近傍の配線幅Ｌａ＋ＬｃがＬａ＜Ｌａ＋Ｌｃ＜Ｌとなるように設けても良い。その場合にも同様の効果がある。その時の効果は電源幹線１０４の配線幅がＬ以上確保された場合より小さい。また、補強部分３０１の単位長当たりの抵抗密度は電源幹線１０４の抵抗密度と等しいとしたが、電源幹線１０４の抵抗密度と異なっても良い。その場合にも同様の効果がある。その時の効果は、補強部分３０１の単位長当たりの抵抗密度が電源幹線１０４の抵抗密度よりも大きい場合により小さく、補強部分３０１の単位長当たりの抵抗密度が電源幹線１０４の抵抗密度よりも小さい場合により大きくなる。さらには図１に示す補強部分１０８に他の第２配線層の配線等がある場合には補強部分１０８を設けることができないが、第４配線層に他の配線等がない場合には図３のようにして補強部分を設けることができる。

さらには補強部分３０１は、第４配線層の配線からなるとしたが、電源幹線１０４より上、もしくは下の配線層からなり、電源幹線１０４の第２配線層の配線部とコンタクト部３０２、３０３で接続されているとしても良い。その場合にも同様の効果がある。

なお、電源幹線に対して同一配線層で補強部分を設ける、迂回配線を設ける、異なる配線層で補強部分を設ける、等は単独ではなくこれらを任意に組み合わせてもよい。

また、本実施の形態においては、電源幹線と標準セルのピンが重なる場合について述べたが、電源幹線の代わりにクロック配線など通常より太い配線幅で設けられる配線についても同様に適用できる。

本実施の形態においては、電源幹線１０４が第２配線層から構成される実施例について説明したが、これに限られるものではなく、電源配線１０４が第２配線層と異なる配線層に構成されていても構わない。

また、本実施の形態においては、凹部１０７によって標準セル１０１のピンと電源幹線１０４とがショートすることをなくしているとしたが、標準セル１０１のピンへの信号配線と電源幹線１０４とがショートすることをなくしているとしても同様に適用できる。さらには、電源幹線と標準セルのピンが同一の配線層にあるとしたが、標準セルのピンが電源幹線と異なる配線層にある場合にも同様に適用できる。さらには、標準セル１０１のピンと電源幹線１０４が離れた位置であっても同様に適用できる。このことにより、信号配線についての電源幹線に対する制約をなくすことを可能とする。

また、本実施の形態においては、電源幹線と標準セルのピンが同一の配線層にあるとしたが、標準セルのピンが電源幹線より下層の配線層にある場合にも同様に適用できる。

また、本実施の形態においては、補強配線を設けなくても良い。その場合にも従来技術であったようなデザインルールエラーを発生させることなく、標準セルのピンと電源幹線がショートすることなく標準セルのピンからの信号を引き出せる。

（実施の形態２）
図４は本発明の実施の形態２における半導体集積回路を示す。図４において、図１と同じものには同じ記号を付している。図４において、符号４０１は電源幹線を示す。この電源幹線４０１は第２配線層で構成されている。符号４０２はコンタクトを示す。このコンタクト４０２は第２配線層と第３配線層とを接続している。符号４０３は第３配線層の配線を示す。コンタクト４０２の位置には標準セル１０１のピンが第２配線層で設けられており、コンタクト４０２および配線４０３によって標準セル１０１のピンの信号が引き出されている。標準セル１０１と電源幹線４０１の配置は図１３で示したものと同じである。電源幹線４０１には開口部４０４および補強部分４０５が設けられている。補強部分４０５は第２配線層で構成されており、電源幹線４０１の図４に示す各部分の配線幅Ｌ，Ｌ１，Ｌ２，Ｌ３，Ｌ４についてＬ２，Ｌ３，Ｌ４が全て（Ｌ−Ｌ１）以上の幅となるように設けられている。そして、電源幹線４０１の図４に示す配線幅Ｌ５について説明すると、補強部分４０５が無い場合の電源幹線４０１における開口部４０４近傍の配線幅はＬ１＋Ｌ５である。

以下、本発明の実施の形態２の半導体集積回路について、図４を使用して説明を行う。図４において、電源幹線４０１には従来技術と同様に開口部４０４を設けている。このため、標準セルのピンからコンタクト４０２および配線４０３によって信号を引き出せる。また、電源幹線４０１に補強部分４０５を設けており、補強部分４０５を合わせた電源幹線４０１における開口部４０４近傍の配線幅は開口部４０４および補強部分４０５が設けられていない場合の配線幅Ｌ以上が確保されている。この時の開口部４０４近傍の配線幅はＬ１＋Ｌ６、Ｌ６＝｛Ｌ２，Ｌ３、Ｌ４の最小となる値｝である。このため、開口部４０４を設けたことによっても、電源幹線４０１の開口部４０４近傍の抵抗値が上がることが抑制されており、電源電圧降下が大きくなることが抑制されている。また電源幹線４０１の開口部４０４近傍の電流密度が上がることも同時に抑制されており、エレクトロマイグレーション発生の可能性が高まることが抑制されている。

なお、本実施の形態の図４における補強部分４０５を合わせた電源幹線４０１と、実施の形態１の図２における補強配線２０１を合わせた電源幹線１０４は、どちらも開口部を備えた電源幹線として同様の効果がある。

また、本実施の形態においては、補強部分４０５を合わせた電源幹線４０１における開口部４０４近傍の配線幅Ｌ１＋Ｌ６は開口部４０４および補強部分４０５が設けられていない場合の配線幅Ｌ以上としたが、配線幅がＬより小さくてもＬ１＋Ｌ５より大きければ良い。その場合にも同様の効果がある。その時の効果は配線幅がＬ以上であるとした時より小さい。

また、本実施の形態においては、電源幹線４０１の開口部４０４近傍の配線幅が太くなるように、電源幹線４０１と同一配線層で補強部分４０５を設けるとしたが、実施の形態１と同様に開口部４０４近傍の電源幹線４０１に対して迂回経路によって補強部分を設けても良いし、電源幹線４０１と異なる配線層で補強部分を設けてもよい。

また、本実施の形態においては、開口部４０４によって標準セル１０１のピンと電源幹線４０１とがショートすることをなくしているとしたが、標準セル１０１のピンへの信号配線と電源幹線４０１とがショートすることをなくしているとしても同様に適用できる。さらには、電源幹線と標準セルのピンが同一の配線層にあるとしたが、標準セルのピンが電源幹線と異なる配線層にある場合にも同様に適用できる。さらには、標準セル１０１のピンと電源幹線４０１が離れた位置であっても同様に適用できる。

さらには、本実施の形態においては第２配線層からなる電源幹線４０１について述べたが、電源配線１０２および接地配線１０３を構成する第１配線層以外の配線層からなる電源幹線についても同様である。

このことにより、信号配線についての電源幹線に対する制約をなくすことを可能とする。

（実施の形態３）
図５は本発明の実施の形態３における半導体集積回路の設計方法のフロー図を示す。図５において、符号５０１は電源幹線作成と標準セル配置工程と信号配線工程を示す。符号５０２は開口部、凹部作成工程を示す。符号５０３は電源幹線補強工程を示す。

図６は図５の半導体集積回路の設計方法における電源幹線作成と標準セル配置工程と信号配線工程５０１後の半導体集積回路を示す。図６において、符号６０１は標準セルを示す。この半導体集積回路では、左右に標準セルが並んで標準セル列を形成している。符号６０２は標準セル列における電源配線を示し、符号６０３は接地配線を示す。電源配線６０２および接地配線６０３は、ともに第１配線層で構成されている。符号６０４は標準セル６０１のピンを示す。このピン６０４は第２配線層で構成されている。符号６０５は標準セル６０１と隣接する他の標準セル６０６のピンを示す。このピン６０５は第２配線層で構成されている。符号６０７は電源幹線を示す。この電源幹線６０７は第２配線層で構成されている。符号６１１，６１２はコンタクトを示す。コンタクト６１１，６１２は第２配線層と第３配線層とを接続している。符号６１３，６１４は第３配線層の配線を示す。コンタクト６１１および配線６１３によって標準セル６０１のピン６０４の信号が引き出されており、コンタクト６１２および配線６１４によって標準セル６０６のピン６０５の信号が引き出されている。

図７は図５の半導体集積回路の設計方法における開口部、凹部作成工程５０２途中の半導体集積回路を示す。図７において、図６と同じものには同じ記号を付している。図７において、符号７０１は電源幹線６０７の開口部を示す。

図８は図５の半導体集積回路の設計方法における開口部、凹部作成工程５０２後の半導体集積回路を示す。図８において、図７と同じものには同じ記号を付している。図８において、符号８０１は電源幹線６０７の凹部を示す。

図９は図５の半導体集積回路の設計方法における電源配線補強工程５０３後の半導体集積回路を示す。図９において、図８と同じものには同じ記号を付している。図９において、符号９０１は電源幹線６０７の迂回部分を示し、符号９０２は凹部８０１により電源幹線６０７上に形成された電源幹線のつなぎの部分を示す。この迂回部分９０１は第２配線層で構成されており、電源幹線６０７から距離Ｓ１離れた位置を経由し、つなぎの部分９０２を補完し、電源幹線６０７の図９に示す各部分の配線幅Ｌ２、Ｌ３についてＬ２、Ｌ３が全てＬと等しくなっている。

なお、図６から図９の半導体集積回路の図に示される以外にも標準セル内には配線、トランジスタ、ピン等があり、半導体集積回路内には他の標準セル、標準セル列、その他機能ブロック等が含まれるが図示していない。

以下、本発明の実施の形態３の半導体集積回路の設計方法について、図５から図９を使用して説明を行う。図５の電源幹線作成と標準セル配置工程と信号配線工程５０１によって、電源幹線６０７の配線が行われ、その後標準セル６０１，６０６の配置が行われる。その後、コンタクト６１１および配線６１３によって標準セル６０１のピン６０４の信号が引き出され、コンタクト６１２および配線６１４によって標準セル６０６のピン６０５の信号が引き出される。従来技術においては、標準セルを配置する際には電源幹線の位置を考慮し、標準セルのピンと電源幹線とがショートしないようにしている。本実施の形態の標準セルの配置においては、標準セル６０１のピン６０４と電源幹線６０７がショートすることも許容して標準セル６０１の配置を行う。また、従来技術においては、標準セル６０１のピン６０４への信号配線と電源幹線とがショートしないようにしている。本実施の形態のピン６０４への信号配線の作成においては、標準セル６０１のピン６０４への信号配線となる配線６１４ならびコンタクト６１１が電源幹線６０７とショートすることも許容しての信号配線の作成を行う。

図６においては、配線幅Ｌの電源幹線６０７が配線され、標準セル６０１のピン６０４と電源幹線６０７がショートしているが、これを許容している。次に、標準セル６０１のピン６０４と電源幹線６０７とに重なりがあるかどうかがチェックされる。重なりがある場合には開口部、凹部作成工程５０２へと移り、なければ終了となる。

図６の場合では前述したように標準セル６０１のピン６０４と電源幹線６０７とがショートしているため、開口部、凹部作成工程５０２へと移る。開口部、凹部作成工程５０２では、まず標準セル６０１のピン６０４と電源幹線６０７とに重なりがある部分について、標準セル６０１のピン６０４と電源幹線６０７との間の配線間隔ルールを満たすような開口部を電源幹線６０７に対して発生させる。

図６のピン６０４と電源幹線６０７とにこれを適用した結果が図７である。図７において、電源幹線６０７にはピン６０４に対して配線間隔ルールを満たす間隔ｓを四方に持った開口部７０１が設けられている。さらに、開口部、凹部作成工程５０２では開口部７０１を電源幹線６０７に対して設けた後に、開口部７０１を設けたことによって電源幹線６０７に生じた最小配線幅を満たさない部分を削除する。

図７の電源幹線６０７にこれを適用した結果が図８である。図７の電源幹線６０７では、開口部７０１の左側の配線幅がｄであるが、これがデザインルールの最小配線幅ｄ１より小さくデザインルールエラーとなっている。このため、この部分を削除し、図８に示されるような凹部（切欠部）８０１が電源幹線６０７に対して得られる。

さらに、電源幹線補強工程５０３では電源幹線６０７の補強を行う配線が作成可能であるかどうかを判定し、可能であるならば補強を行う配線を行う。電源幹線補強工程５０３で行う電源幹線６０７の補強は開口部７０１もしくは凹部８０１の近傍の電源幹線６０７を、開口部７０１もしくは凹部８０１を設けたことにより減少した電源幹線の配線幅を補完する補強配線を設けることにより行う。

補強配線はまず、減少した電源幹線の配線幅と同一の幅以上となる幅として決定したｄ−maxを持つ配線について検討し、不可能であれば、順次幅を小さくしていき、それぞれの幅を持つ配線について検討を行う。検討する補強配線の幅が最小配線幅ｄ１を下回るまで設けることが不可能であれば補強配線を設ける事を中止する。各幅の補強配線の検討はまず、電源幹線に対して右側に設けることを検討し、右側に設けることが不可能であれば左側に設けることを検討し、ともに不可能であればその幅の補強配線を設けることは不可能であると判断する。電源幹線に対して補強配線を右側もしくは左側に設けることの検討としては、補強配線がまず電源幹線と接して配線できるかを検討し、不可能であれば、順次電源幹線と離して配線できるかを検討する。電源配線と離す距離の最大値Ｓ−ｍａｘ−Ｌｉ｛ｉ＝１…ｎ｝は補強配線の幅毎に決定し、距離がそれよりも長くなる場合は不可能であると判断する。

図８の電源幹線６０７では、電源幹線６０７の配線幅はＬ１だけ減少しているため、まず配線幅Ｌ１の補強配線が電源幹線６０７の右側に設けられるかを検討する。電源幹線６０７に対して電源幹線６０７と接して電源幅Ｌ１の補強配線を設けた場合、標準セル６０６のピン６０５とショートしてしまい、補強配線を設けることができない。

そのため、次に電源幹線６０７と離して配線できるかを検討する。結果として、図９に示すように、ピン６０５から配線間隔ルールを満たす間隔ｓだけ離れた位置まで補強配線を迂回させて迂回部分９０１を設けることにより、つなぎの部分９０２とは独立に補強配線の配線が可能である。その時の迂回部分９０１と電源幹線６０７の距離Ｓ１は距離の最大値Ｓ−ｍａｘ−Ｌ１より小さい。そのため、図９に示すような迂回部分９０１を含んだ電源幹線６０７を得る。電源幹線６０７は迂回部分９０１によって、凹部８０１が設けられる前の電源幹線６０７の配線幅であるＬと同等の配線幅を確保できており、電源幹線６０７の凹部８０１近傍の抵抗値が上がることを抑制しており、電源電圧降下が大きくなることを抑制している。また、電源幹線６０７の凹部８０１近傍の電流密度が上がることも同時に抑制しており、エレクトロマイグレーション発生の可能性が高まることを抑制している。さらには、開口部、凹部作成工程５０２において、開口部７０１を設けた場合に、電源幹線６０７に生じた最小配線幅を満たさない部分を削除するため、従来技術であったようなデザインルールエラーを発生することもない。

なお、本実施の形態においては第２配線層からなる電源幹線６０７について述べたが、電源配線６０２および接地配線６０３を構成する第１配線層以外の配線層からなる電源幹線についても同様である。

また、電源配線と離す距離の最大値Ｓ−ｍａｘ−Ｌｉ｛ｉ＝１…ｎ｝は補強配線の幅毎に決定するとしたが、最大値Ｓ−ｍａｘ−Ｌｉ−Mｊ｛ｉ＝１…ｎ、ｊ＝１…ｍ｝として配線層と補強配線の幅毎に決定するとしても良い。その場合にも同様に適応できる。

また、本実施の形態においては、凹部８０１が設けられる前の電源幹線６０７の配線幅であるＬと同等の配線幅を確保できているとしたが、Ｌ２、Ｌ３の配線幅をＬ以上確保できないといった理由や迂回部分９０１の幅をＬ１以上確保できないといった理由によりＬより小さい配線幅となっても良い。その場合にも同様に適用できる。さらには、Ｌと同等の配線幅を確保した場合ほどではないが、電源幹線６０７の凹部８０１近傍の抵抗値が上がることを抑制しており、電源電圧降下が大きくなることを抑制している。また、電源幹線６０７の凹部８０１近傍の電流密度が上がることも同時に抑制しており、エレクトロマイグレーション発生の可能性が高まることを抑制している。また、Ｌ２、Ｌ３の配線幅をＬ以上確保すると同時に、迂回部分９０１の幅をＬ１以上確保することでＬより大きい配線幅となった場合は、Ｌと同等の配線幅を確保した場合以上の同様の効果を得る。

また、本実施の形態においては、電源幹線６０７の凹部８０１近傍の配線幅が太くなるように、電源幹線６０７と同一配線層で補強部分を設けるとしたが、電源幹線６０７と異なる配線層で補強部分を設けてもよい。

また、本実施の形態においては、電源幹線６０７と標準セル６０１のピン６０４とが重なる場合について述べたが、電源幹線の代わりにクロック配線など通常より太い配線幅で設けられる配線についても同様に適用できる。

また、本実施の形態においては、開口部７０１は標準セル６０１のピン６０４に対して配線間隔ルールを満たす間隔ｓを四方に持つとしたが、デザインルールを満たすため、ピン６０４とピン６０４への信号配線の両方もしくはどちらか片方に対して配線間隔ルールを満たす間隔ｓを四方に持つとしても良い。その場合も同様に適用できる。さらには、標準セル６０１のピン６０４と電源幹線６０７がショートしているとしたが、電源幹線６０７とのショートがピン６０４への信号配線である場合にも同様に適用できる。さらには、電源幹線６０７と標準セル６０１のピン６０４とが同一の配線層にあるとしたが、標準セル６０１のピン６０４が電源幹線６０７と異なる配線層である場合にも同様に適用できる。さらには、電源６０７と標準セル６０１のピン６０４が離れた位置であっても同様に適用できる。このことにより、信号配線について電源幹線に対する制約をなくすことを可能とする。

また、本実施の形態においては、電源幹線６０７と標準セル６０１のピン６０４とが同一の配線層にあるとしたが、標準セル６０１のピン６０４が電源幹線６０７より下層の配線層にある場合にも同様に適用できる。

本発明における半導体集積回路ならびに半導体集積回路の配置配線方法ならびに半導体集積回路の配置配線装置は、電源配線の構造、その作成方法およびその作成装置に関して、電源幹線や標準セルの配置や信号配線の配線の自由度を上げ、すなわち小面積化を実現しながら、エレクトロマイグレーション発生の可能性が高まることの抑制、ならびに電源電圧降下の増大を抑制するのに有用である。

本発明の実施の形態１の半導体集積回路の構成を示す平面図である。本発明の実施の形態１の凹部近傍の電源配線に迂回経路を形成した半導体集積回路の構成を示す平面図である。本発明の実施の形態１の凹部近傍の電源配線に異なる配線層で補強部分を設けた半導体集積回路の構成を示す平面図である。本発明の実施の形態２の半導体集積回路の構成を示す平面図である。本発明の実施の形態３の半導体集積回路の設計方法のフロー図である。本発明の実施の形態３の半導体集積回路の設計方法の電源幹線作成と標準セル配置工程と信号配線工程後の半導体集積回路の構成を示す平面図である。本発明の実施の形態３の半導体集積回路の設計方法の開口部、凹部作成工程途中の半導体集積回路の構成を示す平面図である。本発明の実施の形態３の半導体集積回路の設計方法の開口部、凹部作成工程後の半導体集積回路の構成を示す平面図である。本発明の実施の形態３の半導体集積回路の設計方法の電源配線補強工程後の半導体集積回路の構成を示す平面図である。従来技術における標準セルの構成を示す平面図である。従来技術における半導体集積回路の構成を示す平面図である。従来技術における半導体集積回路の別の例の構成を示す平面図である。図１２の半導体集積回路の標準セルから信号を引き出した構成を示す平面図である。従来技術においてデザインルールエラーを起こす半導体集積回路の構成を示す平面図である。

符号の説明

１０１，６０１，６０６，１００１標準セル
１０２，６０２，１００２電源配線
１０３，６０３，１００３接地配線
１０４，４０１，６０７，１１０１，１２０１，１４０４電源幹線
１０５，４０２，６１１，６１２，１３０１，１４０１コンタクト
１０６，４０３，６１３，６１４，１３０２，１４０２配線
１０７，８０１凹部
１０８，３０１，４０５補強部分
２０１，９０１迂回部分
９０２つなぎの部分
３０２，３０３コンタクト部
４０４，７０１，１２０２，１４０３開口部
５０１電源幹線作成と標準セル配置工程と信号配線工程
５０２開口部、凹部作成工程
５０３電源幹線補強工程
６０４，６０５，１００４ピン

Claims

入力部もしくは出力部を備えた標準セルと、前記標準セルの入力部もしくは出力部への接続を備えた信号配線と、第１の配線とを備えた半導体集積回路であって、前記信号配線は第１配線層で構成された部位を備え、前記第１の配線は前記第１配線層で構成され、前記第１の配線はさらに凹部を備え、前記凹部は前記部位の少なくとも一部を含んでいる半導体集積回路。
入力部もしくは出力部を備えた標準セルと、前記標準セルの入力部もしくは出力部への接続を備えた信号配線と、第１の配線とを備えた半導体集積回路であって、前記信号配線は第１配線層で構成された部位を備え、前記第１の配線は前記第１配線層で構成され、前記第１の配線はさらに開口部もしくは凹部を備え、前記開口部もしくは凹部は前記部位の少なくとも一部を含み、前記第１の配線はさらに前記開口部もしくは凹部近傍の電流密度の増加を抑えた構造を備えている半導体集積回路。
前記電流密度の増加を抑えた構造は前記開口部もしくは凹部近傍の前記第１の配線の配線幅を大きくしたことである請求項２に記載の半導体集積回路。
前記電流密度の増加を抑えた構造は前記開口部もしくは凹部近傍に前記第１の配線の電流の迂回経路を形成したことである請求項２に記載の半導体集積回路。
前記第１の配線が電源配線である請求項１〜４の何れかに記載の半導体集積回路。
入力部もしくは出力部を備えた標準セルと、前記標準セルの入力部もしくは出力部への接続を備えた信号配線と、前記信号配線上に第１配線層で構成された部位とを備えた半導体集積回路の配置配線方法であって、前記第１配線層で構成された第１の配線を形成する工程と、前記第１の配線と前記部位の少なくとも一部が重なる場合に前記第１の配線上に前記部位の少なくとも一部を含む凹部を形成する工程とを含む半導体集積回路の配置配線方法。
入力部もしくは出力部を備えた標準セルと、前記標準セルの入力部もしくは出力部への接続を備えた信号配線と、前記信号配線上に第１配線層で構成された部位とを備えた半導体集積回路の配置配線方法であって、前記第１配線層で構成された第１の配線を形成する工程と、前記第１の配線と前記部位の少なくとも一部とが重なる場合に前記第１の配線上に前記部位の少なくとも一部を含む開口部もしくは凹部を形成する工程と、前記開口部もしくは凹部近傍の前記第１の配線の配線幅を大きくする工程とを含む半導体集積回路の配置配線方法。
入力部もしくは出力部を備えた標準セルと、前記標準セルの入力部もしくは出力部への接続を備えた信号配線と、前記信号配線上に第１配線層で構成された部位とを備えた半導体集積回路の配置配線方法であって、前記第１配線層で構成された第１の配線を形成する工程と、前記第１の配線と前記部位の少なくとも一部とが重なる場合に前記第１の配線上に前記部位の少なくとも一部を含む開口部もしくは凹部を形成する工程と、前記開口部もしくは凹部近傍の前記第１の配線に電流の迂回経路を形成する工程とを含む半導体集積回路の配置配線方法。
前記開口部もしくは凹部近傍の前記第１の配線の配線幅を大きくする工程はさらに、前記開口部もしくは凹部近傍の前記第１の配線の配線幅を大きくすることの可否を判断する工程を含んでいる請求項７に記載の半導体集積回路の配置配線方法。
前記開口部もしくは凹部近傍の前記第１の配線に電流の迂回経路を形成する工程はさらに、前記開口部もしくは凹部近傍の前記第１の配線に電流の迂回経路を形成することの可否を判断する工程を含んでいる請求項８に記載の半導体集積回路の配置配線方法。
前記第１の配線が電源配線である請求項６〜１０の何れかに記載の半導体集積回路の配置配線方法。
入力部もしくは出力部を備えた標準セルと、前記標準セルの入力部もしくは出力部への接続を備えた信号配線と、前記信号配線上に第１配線層で構成された部位とを備えた半導体集積回路の配置配線装置であって、前記第１配線層で構成された第１の配線を形成する手段と、前記第１の配線と前記部位の少なくとも一部とが重なる場合に前記第１の配線上に前記部位の少なくとも一部を含む凹部を形成する手段とを備えている半導体集積回路の配置配線装置。
入力部もしくは出力部を備えた標準セルと、前記標準セルの入力部もしくは出力部への接続を備えた信号配線と、前記信号配線上に第１配線層で構成された部位とを備えた半導体集積回路の配置配線装置であって、前記第１配線層で構成された第１の配線を形成する手段と、前記第１の配線と前記部位の少なくとも一部とが重なる場合に前記第１の配線上に前記部位の少なくとも一部を含む開口部もしくは凹部を形成する手段と、前記開口部もしくは凹部近傍の前記第１の配線の配線幅を大きくする手段とを備えている半導体集積回路の配置配線装置。
入力部もしくは出力部を備えた標準セルと、前記標準セルの入力部もしくは出力部への接続を備えた信号配線と、前記信号配線上に第１配線層で構成された部位とを備えた半導体集積回路の配置配線装置であって、前記第１配線層で構成された第１の配線を形成する手段と、前記第１の配線と前記部位の少なくとも一部とが重なる場合に前記第１の配線上に前記部位の少なくとも一部を含む開口部もしくは凹部を形成する手段と、前記開口部もしくは凹部近傍の前記第１の配線に電流の迂回経路を形成する手段とを備えている半導体集積回路の配置配線装置。
前記開口部もしくは凹部近傍の前記第１の配線の配線幅を大きくする手段はさらに、前記開口部もしくは凹部近傍の前記第１の配線の配線幅を大きくすることの可否を判断する手段を備えている請求項１３に記載の半導体集積回路の配置配線装置。
前記開口部もしくは凹部近傍の前記第１の配線に電流の迂回経路を形成する手段はさらに、前記開口部もしくは凹部近傍の前記第１の配線に電流の迂回経路を形成することの可否を判断する手段を備えている請求項１４に記載の半導体集積回路の配置配線装置。
前記第１の配線が電源配線である請求項１２〜１６の何れかに半導体集積回路の配置配線装置。