JP4282245B2 - 容量素子及びその製造方法並びに半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、容量素子及びその製造方法並びに半導体装置及びその製造方法に係り、特に、電界印加方向と分極軸とが平行な強誘電体膜を有する強誘電体容量素子及びその製造方法、並びに、このような容量素子を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
ＳｒＴｉＯ3、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3などの強誘電体材料は、その高い誘電率や分極反転特性を生かして様々な分野に応用されている。例えば、高い誘電率を利用したものとしては、強誘電体膜を誘電体膜とした容量素子（強誘電体容量素子）を構成し、記憶情報をこのキャパシタに電荷として蓄えるＤＲＡＭ型の半導体記憶装置がある。また、分極反転特性を利用したものとしては、強誘電体容量素子を構成し、強誘電体膜の分極方向に応じた情報をこのキャパシタに記憶する不揮発性メモリがある。強誘電体容量素子は、単位面積あたりの容量値を増加してキャパシタ面積を減少することができ、また、不揮発性メモリを構成することも可能であり、更なる微細化が図られている半導体記憶装置に適用するにおいてきわめて有用である。
【０００３】
強誘電体膜を用いた従来の容量素子について、図１９を用いて説明する。図１９は従来の容量素子の構造を示す概略断面図である。
【０００４】
従来の容量素子は、例えば図１９（ａ）に示すように、例えばプラチナよりなる下部電極１００と、例えばＰｂ（Ｚｒ，Ｔｉ）Ｏ3（以下、ＰＺＴという）よりなる強誘電体膜１０２と、例えばプラチナよりなる上部電極１０４とを順次積層することにより構成されていた。
【０００５】
通常、下部電極１００としてのプラチナ膜は、多結晶からなり、結晶方位が（１１１）方向に強く配向している（例えば、ジャーナル・オブ・アプライド・フィジックス、１９９１年、第７０巻、第１号、３８２〜３８８頁を参照）。この場合、強誘電体膜１０２としてＺｒ／Ｔｉの組成比が０．５２／０．４８以下である正方晶系の結晶構造を有するＰＺＴを適用すると、格子構造の類似したプラチナ膜の影響を受け、ＰＺＴ膜の結晶方位も（１１１）方向に強く配向する。
【０００６】
このような強誘電体容量素子を不揮発性記憶装置に適用する場合、情報の書込みは強誘電体膜の分極方向を制御することにより行う。正方晶系のＰＺＴの分極方向は、プラスイオンとマイナスイオンとの平均位置が相互に＜００１＞方向にずれるため、＜００１＞方向となる。したがって、上述のような（１１１）配向したＰＺＴ膜よりなる強誘電体容量素子の場合、図１９（ｂ）に示すように、ＰＺＴ膜の分極方向（図中、矢印で示す）は電圧の印加方向に対して斜めの方向となる。このため、容量素子の電圧印加方向にみると、ＰＺＴのもつ本来の分極の大きさよりも小さな分極しか得ることができない。
【０００７】
分極が同方向にそろっている領域を分域と呼ぶ。（１１１）配向のＰＺＴにおいては、図１９（ｂ）に示すように、分極方向が１８０°異なる分域が隣り合った分域壁（１８０°分域壁１０６）と、分極方向が９０°異なる分域が隣り合った分域壁（９０°分域壁１０８）とが存在する。この場合、電圧を印加した際の分極反転時に、１８０°分域壁１０６では歪みを生じないが、９０°分域壁１０８では歪みを生じるため、強誘電体容量素子の特性、特に不揮発性記憶装置においてはデータ保持特性を著しく悪化させることになる。したがって、良好な特性を有する不揮発性記憶装置を作成するには、９０°分極壁１０８が存在せず、１８０°分極壁１０６のみで構成される強誘電体膜を適用することが望ましい。
【０００８】
１８０°分極壁のみで構成される強誘電体膜としては、例えば、（００１）配向した正方晶のＰＺＴ膜や、（１１１）配向した菱面体晶のＰＺＴ膜が存在する。図１９（ｃ）に示すように、（００１）配向した正方晶のＰＺＴ膜や（１１１）配向した菱面体晶のＰＺＴ膜では、９０°分域壁は存在せず１８０°分域壁１０６のみであり、且つ、容量素子の電圧印加方向と分極方向（図中、矢印で示す）とが平行となるため、物質本来の分極の大きさを強誘電体容量素子にそのまま活用することができる。
【０００９】
（００１）配向のＰＺＴ膜を形成する場合には、下地の基板としてＭｇＯ（１００）単結晶基板や、ＳｒＴｉＯ3（１００）単結晶基板が用いられていた。図２０に示すように、例えばＭｇＯ（１００）単結晶基板１１０上にプラチナ膜を高温下でスパッタ法により堆積すると、ＭｇＯ基板１１０の面方位の影響を受け、ＭｇＯ基板１１０上には（１００）配向したプラチナ膜１１２を形成することができる。（１００）配向したプラチナ膜１１２上にＰＺＴ膜を堆積すると、プラチナ膜の配向方向の影響を受け、（００１）配向したＰＺＴ膜１１４を形成することができる（例えば、ジャーナル・オブ・アプライド・フィジックス、１９９１年、第６９巻、第１２号、８３５２〜８３５７頁を参照）。
【００１０】
図２１は、（１１１）配向したＰＺＴ膜を有する強誘電体容量素子を用いた不揮発性記憶装置と、（００１）配向したＰＺＴ膜を有する強誘電体容量素子を用いた不揮発性記憶装置とにおけるデータ保持特性を示すグラフである。（１１１）配向したＰＺＴ膜を有する強誘電体容量素子は、シリコン酸化膜を堆積したシリコン基板上に（１１１）配向したプラチナ膜よりなる下部電極を形成し、その上に（１１１）配向したＰＺＴ膜を形成したものである。（００１）配向したＰＺＴ膜を有する強誘電体容量素子は、（１００）ＭｇＯ基板上に（１００）配向したプラチナ膜よりなる下部電極を形成し、その上に（００１）配向したＰＺＴ膜を形成したものである。図中、横軸はデータ書込後の保持時間、縦軸は規格化した分極の大きさを示す。
【００１１】
図示するように、（１１１）配向したＰＺＴ膜を用いた場合には保持時間とともに分極量が減少していくが、（００１）配向したＰＺＴ膜を用いた場合には、分極量の減少を抑えることができる。
【００１２】
【発明が解決しようとする課題】
ところで、強誘電体容量素子を用いた不揮発性半導体記憶装置では、強誘電体容量素子は、能動素子が形成されたシリコン基板上に非晶質絶縁膜を介して形成される。非晶質絶縁膜上には、例えばＴｉＯ2膜などよりなる密着層を介して下部電極としてのプラチナ膜が形成されるが、このように形成されたプラチナ膜は（１１１）配向膜となる。このため、従来の不揮発性記憶装置では、その上層に形成されるＰＺＴ膜も（１１１）配向膜となってしまい、データ保持特性に優れた（００１）配向のＰＺＴ膜を有する強誘電体容量素子を形成することはできなかった。
【００１３】
また、シリコン基板上の非晶質絶縁膜上に、ＡｒガスとＯ2ガスとを用いたスパッタ法により（１００）配向したプラチナ膜を形成する方法が、例えば、ジャーナル・オブ・マテリアル・リサーチ、１９９９年、第１４巻、第３号、６３４〜６３７頁に記載されている。しかしながら、この（１００）配向したプラチナ膜上にＰＺＴ膜を堆積するとＰＺＴ膜は（１００）配向となってしまい、（００１）配向のＰＺＴ膜を得ることはできなかった。（１００）配向のＰＺＴ膜は分極方向が容量素子の電界印加方向と垂直であるため、得られる分極の大きさは極めて小さくなる。
【００１４】
このように、強誘電体を用いた従来の容量素子、特に、シリコン基板上に非晶質絶縁膜を介して形成される場合にあっては、電界印加方向と分極軸とが平行なＰＺＴ膜を得ることはできず、このような容量素子を用いた不揮発性記憶装置では十分なデータ保持特性を得ることはできなかった。
【００１５】
本発明の目的は、電界印加方向と分極軸とが平行な強誘電体膜を有する強誘電体容量素子及びその製造方法、並びに、このような容量素子を有し、データ保持特性に優れた半導体装置及びその製造方法を提供することにある。
【００１６】
【課題を解決するための手段】
上述のように、（１００）配向したプラチナ膜上にＰＺＴ膜を形成する場合でも、その下地構造が（１００）ＭｇＯ基板であるか、シリコン基板上に形成された非晶質絶縁膜であるかによって、プラチナ膜上に形成されたＰＺＴ膜の配向方向は異なる。
【００１７】
そこで、本願発明者等がプラチナ膜の下地構造によってＰＺＴ膜の配向方向が異なる原因について鋭意検討を行った結果、強誘電体膜と下地基板との熱膨張係数の違いがＰＺＴ膜の配向方向に大きく影響していることを初めて見出した。本願発明者等は、検討結果に基づき、ＰＺＴ膜の配向方向と熱膨張係数との関係について以下のようであると推察している。
【００１８】
ＰＺＴ膜の結晶化には高温が必要なため、ＰＺＴ膜はキュリー点（Ｔc）以上の高い成膜温度によって堆積される。或いは、堆積後にキュリー点以上の高い温度による熱処理が行われる。このため、ＰＺＴの堆積後の基板の冷却中に、ＰＺＴ膜と下地基板との間の熱膨張係数の違いに基づく応力が加わる。ここで、ＭｇＯの熱膨張係数はＰＺＴの熱膨張係数よりも大きく、シリコンの熱膨張係数はＰＺＴの熱膨張係数よりも小さい。したがって、ＭｇＯ基板上に形成されたプラチナ膜上にＰＺＴ膜を形成した場合、ＰＺＴ膜には圧縮応力が働き、逆に、シリコン基板上に形成された非晶質絶縁膜上にＰＺＴ膜を形成した場合、ＰＺＴ膜には引っ張り応力が働くこととなる。本願発明者等は、この応力の違いが冷却後のＰＺＴ膜の配向方向に影響を与えていると推察しており、ＰＺＴ膜に引っ張り応力が働く場合には立方晶の（１００）配向膜から正方晶の（１００）配向膜に相転移し、ＰＺＴ膜に圧縮応力が働く場合には立方晶の（１００）配向膜から正方晶の（００１）配向膜に相転移するものと考えている。つまり、（００１）配向のＰＺＴ膜を得るためには、ＰＺＴよりも熱膨張係数の大きな下地基板を用いることが必要であると考えられる。
【００１９】
ただし、例えば図２２に示すように、シリコン基板１２０上に形成した非晶質絶縁膜１２２上に、ＭｇＯなどの熱膨張係数の大きな材料により（１００）配向したバッファ層１２４を作成し、バッファ層１２４上に下部電極としての（１００）配向したプラチナ膜１２６を形成しても、プラチナ膜１２６上に形成されるＰＺＴ膜膜１２８は（１００）配向膜となり、（００１）配向したＰＺＴ膜を形成することはできない。これは、熱膨張係数による応力の影響は、その系における最も膜厚の厚い材料の熱膨張係数に支配されるからである。図２２に示す系では、基板であるシリコンの熱膨張係数とＰＺＴの熱膨張係数とによってＰＺＴに働く応力が決定される。
【００２０】
このようなことから、本願発明者等は、基板と強誘電体膜との熱膨張係数差に基づく応力を強誘電体膜に伝えることを防止する観点から、強誘電体膜よりも下層に、バッファ層として、強誘電体よりも熱膨張係数が大きい材料よりなり、その高さが下地と接する幅よりも高い構造体を設けることに想到し、電界印加方向と分極軸とが平行な強誘電体膜を有する容量素子を形成することに成功した。
【００２１】
すなわち、本発明による容量素子は、図１（ａ）に示すように、基板６０上に形成されたバッファ層としての構造体（バッファ体とも表す）６２と、構造体６２上に形成された下部電極６４と、下部電極６４上に形成され、構造体６２の熱膨張係数よりも小さい熱膨張係数を有し、下部電極６４の面と実質的に垂直な方向に結晶が配向したペロブスカイト型強誘電体材料よりなるキャパシタ誘電体膜６６と、キャパシタ誘電体膜６６上に形成された上部電極６８とを有することを特徴としている。
【００２２】
或いは、図１（ｂ）に示すように、基板６０上に形成された下部電極６４と、下部電極６４上に形成され、基板６０の熱膨張係数よりも大きい熱膨張係数を有し、下部電極６４の面と実質的に垂直な方向に結晶が配向したペロブスカイト型強誘電体材料よりなるキャパシタ誘電体膜６６と、キャパシタ誘電体膜６６上に形成された上部電極６８とを有することを特徴としている。
【００２３】
強誘電体膜を、バッファ層としての構造体上或いはバッファ層を兼ねる下部電極上に形成することにより、強誘電体膜と下地基板との熱膨張係数の違いに伴う応力を、構造体或いは下部電極によって吸収することができる。これにより、強誘電体膜の堆積後や結晶化熱処理後の冷却過程において、引張り応力に起因する強誘電体膜の配向方向の転移を防止することができる。したがって、バッファ層としての構造体或いは下部電極の配向方向に依存した配向方向を有する強誘電体膜を形成することで、下部電極の面と実質的に垂直な方向に配向した強誘電体膜、すなわち、電界印加方向と分極軸とが平行な強誘電体膜を有する容量素子を形成することが可能となる。
【００２４】
バッファ層としての構造体は、基板と強誘電体膜との熱膨張係数差に基づく応力を強誘電体膜に伝えることを防止するに適した形状とする必要がある。基板と強誘電体膜との熱膨張係数差に基づく応力を強誘電体膜に伝えることを防止する観点からは、下地との接触面積が相対的に小さい柱状体が好ましいと考えられ、構造体の高さは少なくとも下地に接する幅よりも高い必要があると考えられる。本願発明者等は構造体の形状に関して臨界的な値を見出してはいないが、下地に接する幅に対する高さの比が大きいほどに、応力を強誘電体膜に伝えることを防止する効果が高いことが推測される。構造体の下地に接する幅に対する高さの比は、基板と強誘電体膜との熱膨張係数差に応じて適宜選択することが望ましい。
【００２５】
バッファ層となる構造体は、図１（ａ）のように下部電極の下地膜として設けてもよいし、図１（ｂ）に示すように下部電極自体によって形成してもよい。
【００２６】
ここで、バッファ層を構成する膜の配向方向は、形成すべき強誘電体膜の配向方向に応じて適宜選択する。
【００２７】
ペロブスカイト構造の強誘電体の場合、正方晶又は菱面体晶の結晶構造となる。例えば、ＰＺＴ系の強誘電体の場合、その組成をＰｂ（Ｚｒ1-xＴｉx）Ｏ2として、組成比ｘがｘ≧０．４８のときに正方晶となり、組成比ｘがｘ≦０．４８のときに菱面体晶となる。正方晶の場合には（００１）配向膜が強誘電体キャパシタとして好適であり、菱面体晶の場合には（１１１）配向膜が強誘電体キャパシタとして好適である。
【００２８】
正方晶の強誘電体を用いる場合、下地膜を（１００）配向膜により構成する。これにより、キュリー温度以上における堆積過程或いはキュリー温度以上の温度における結晶化熱処理時に、強誘電体薄膜は立方晶系で（１００）方向に配向しやすくなる。（１００）配向した強誘電体薄膜は、キュリー温度以上の温度から室温への冷却中に立方晶から正方晶に相転移する。その際、バッファ層による圧縮応力を受け、（００１）配向した正方晶の強誘電体薄膜が形成される。
【００２９】
菱面体晶の強誘電体を用いる場合、下地膜を（１１１）配向膜により構成する。これにより、キュリー温度以上における堆積過程或いはキュリー温度以上の温度における結晶化熱処理時に、強誘電体薄膜は立方晶系で（１１１）方向に配向しやすくなる。（１１１）配向した強誘電体薄膜は、キュリー温度以上の温度から室温への冷却中に立方晶から菱面体晶に相転移する。菱面体晶の場合には、１８０°分域の他に、分極方向が下地表面に対して斜めの方向となる７０°分域と１１０°分域が存在するが、相転移の際、バッファ層による均一な圧縮応力を受け、分極軸方向つまり（１１１）配向した菱面体晶の強誘電体薄膜が形成される。
【００３０】
下部電極をプラチナにより構成する場合、その上に（００１）配向した正方晶の強誘電体薄膜を形成するためには、（１００）配向したプラチナ膜を形成する必要がある。また、（１１１）配向した菱面体晶の強誘電体膜を形成するためには、（１１１）配向したプラチナ膜を形成する必要がある。
【００３１】
バッファ層としての構造体は、絶縁性材料であれば、例えば、ＭｇＯ、ＭｇＡｌ2Ｏ4、ＣａＯ、ＺｒＯ2、Ｙ2Ｏ3などを適用することができる。これら絶縁性材料は、立方晶系の材料であり、成膜時の全圧を制御することで配向方向を制御することが可能である。導電性材料であれば、例えば、プラチナ、銀（Ａｇ）、金（Ａｕ）、クロム（Ｃｒ）、銅（Ｃｕ）、イリジウム（Ｉｒ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、チタン（Ｔｉ）などを適用することができる。これら導電性材料は、成膜時のアルゴン（Ａｒ）ガス中に酸素（Ｏ2）ガスを導入し、酸素ガス分圧を制御することで配向方向を制御することが可能である。これら材料のうち、強誘電体膜と相性のよい材料、例えば貴金属材料に関しては、バッファ層としての構造体と下部電極とを共用することもできる。
【００３２】
また、構造体は、図１に示すような柱状体に限られるものではなく、例えば後述する第３及び第４実施形態に示すように、筒状体としてもよい。
【００３３】
また、本発明は、ペロブスカイト構造を有する強誘電体材料に広く適用することが可能であり、ＰＺＴ膜のほか、ＳｒＴｉＯ3膜、Ｂｉ2ＳｒＴａＯ9膜などにおいても同様の効果を得ることができる。
【００３４】
【発明の実施の形態】
［第１実施形態］
本発明の第１実施形態による半導体装置及びその製造方法について図２乃至図６を用いて説明する。
【００３５】
図２は本実施形態による半導体装置の構造を示す概略断面図、図３乃至図５は本実施形態による半導体装置の製造方法を示す工程断面図、図６は本実施形態による半導体装置におけるデータ保持特性を示すグラフである。
【００３６】
はじめに、本実施形態による半導体装置の構造について図２を用いて説明する。
【００３７】
シリコン基板１０上には、ゲート絶縁膜１４を介して形成されたゲート電極１６と、ゲート電極１６の両側のシリコン基板１０内に形成されたソース／ドレイン拡散層１８、２０とを有するメモリセルトランジスタが形成されている。メモリセルトランジスタが形成されたシリコン基板１０上には、層間絶縁膜２２が形成されている。層間絶縁膜２２には、ソース／ドレイン拡散層１８に電気的に接続されたプラグ２６が埋め込まれている。層間絶縁膜２２上には、プラグ２６を介してソース／ドレイン拡散層１８に電気的に接続されたビット線２８が形成されている。ビット線２８が形成された層間絶縁膜２２上には、層間絶縁膜３０が形成されている。層間絶縁膜３０、２２には、ソース／ドレイン拡散層２０に電気的に接続されたプラグ３４が埋め込まれている。
【００３８】
プラグ３４が埋め込まれた層間絶縁膜３０上には、バリアメタル層３６が形成されている。バリアメタル層３６上には、（１００）配向したＭｇＯ膜よりなるバッファ層としての構造体４０が形成されている。バリアメタル層３６上並びに構造体４０の上面上及び側面上には、（１００）配向したプラチナ膜よりなり、バリアメタル層３６及びプラグ３４を介してソース／ドレイン拡散層２０に電気的に接続された下部電極４２が形成されている。下部電極４２上には、（００１）配向した正方晶系のＰＺＴ膜よりなるキャパシタ誘電体膜４４が形成されている。キャパシタ誘電体膜４４上には、プラチナ膜よりなる上部電極４６が形成されている。これにより、下部電極４２、キャパシタ誘電体膜４４、上部電極４６よりなる強誘電体キャパシタが構成されている。
【００３９】
こうして、１トランジスタ、１キャパシタを有する強誘電体メモリが構成されている。
【００４０】
ここで、本実施形態による半導体装置は、基板としてキャパシタ誘電体膜４４よりも熱膨張係数の小さいシリコンを用いているにも関わらず、キャパシタ誘電体膜４４が（００１）配向膜により構成されていることに主たる特徴がある。キャパシタ誘電体膜４４として正方晶系のＰＺＴ膜を用いた場合、（００１）配向膜の分極方向は上部電極４６と下部電極４２との間に印加される電界の方向と並行となる。したがって、ＰＺＴの有する本来の分極の大きさをそのまま利用することができる。
【００４１】
本実施形態による半導体装置では、（００１）配向の正方晶系ＰＺＴ膜をシリコン基板１０上に形成するために、下部電極４２の下層に、キャパシタ誘電体膜よりも熱膨張係数が大きいＭｇＯ膜よりなる構造体４０を設けている。このような構造体４０を設けることにより、シリコン基板１０とＰＺＴ膜膜との間の熱膨張係数差に基づく引張り応力がＰＺＴ膜に加わるのを防止し、逆に、構造体４０とＰＺＴ膜との間の熱膨張係数差に基づく圧縮応力をＰＺＴ膜に加えることが可能となり、下部電極４２上に（００１）配向の正方晶系ＰＺＴ膜を形成することができる。
【００４２】
次に、本実施形態による半導体装置の製造方法について図３乃至図５を用いて説明する。
【００４３】
まず、シリコン基板１０に、例えばシャロートレンチ法により、素子分離膜１２を形成する。
【００４４】
次いで、素子分離膜１２により画定された素子領域上に、通常のＭＯＳトランジスタの形成方法と同様にして、ゲート絶縁膜１４を介して形成されたゲート電極１６と、ゲート電極１６の両側のシリコン基板１０内に形成されたソース／ドレイン拡散層１８、２０とを有するメモリセルトランジスタを形成する（図３（ａ））。
【００４５】
次いで、メモリセルトランジスタが形成されたシリコン基板１０上に、例えばＣＶＤ法によりシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜２２を形成する。
【００４６】
次いで、例えばＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により層間絶縁膜２２の表面を研磨し、層間絶縁膜２２の表面を平坦化する。
【００４７】
次いで、リソグラフィー技術及びエッチング技術により、層間絶縁膜２２に、ソース／ドレイン拡散層１８に達するコンタクトホール２４を形成する（図３（ｂ））。
【００４８】
次いで、例えばスパッタ法により、窒化チタン（ＴｉＮ）／チタン（Ｔｉ）の積層構造よりなる密着層とタングステン（Ｗ）膜とを堆積した後、層間絶縁膜２２の表面が露出するまでＣＭＰ法により研磨する。こうして、コンタクトホール２４内に埋め込まれ、ソース／ドレイン拡散層１８に電気的に接続されたプラグ２６を形成する。
【００４９】
次いで、例えばスパッタ法によりタングステン膜を堆積した後、リソグラフィー技術及びエッチング技術によりこのタングステン膜をパターニングし、タングステン膜よりなり、プラグ２６を介してソース／ドレイン拡散層１８に接続されたビット線２８を形成する（図３（ｃ））。
【００５０】
次いで、ビット線２８が形成された層間絶縁膜２２上に、例えばＣＶＤ法によりシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜３０を形成する。
【００５１】
次いで、リソグラフィー技術及びエッチング技術により、層間絶縁膜３０、２２に、ソース／ドレイン拡散層２０に達するコンタクトホール３２を形成する（図３（ｄ））。
【００５２】
次いで、例えばスパッタ法により、窒化チタン／チタンの積層構造よりなる密着層とタングステン膜とを堆積した後、層間絶縁膜３０の表面が露出するまでＣＭＰ法により研磨する。こうして、コンタクトホール３２内に埋め込まれ、ソース／ドレイン拡散層２０に電気的に接続されたプラグ３４を形成する。
【００５３】
次いで、プラグ３４が埋め込まれた層間絶縁膜３０上に、例えばスパッタ法により窒化チタン膜を堆積し、窒化チタン膜よりなるバリアメタル層３６を形成する。
【００５４】
次いで、バリアメタル層３６上に、例えば反応性スパッタ法により、膜厚６００ｎｍの（１００）配向したＭｇＯ膜３８を堆積する（図４（ａ））。例えば、ターゲットにマグネシウム（Ｍｇ）を用い、基板温度を５００℃、アルゴン（Ａｒ）ガス流量を３０ｓｃｃｍ、酸素（Ｏ2）ガス流量を２０ｓｃｃｍ、圧力を３０ｍＴｏｒｒとしてＭｇＯ膜を成膜することにより、（１００）配向のＭｇＯ膜を形成することができる。
【００５５】
次いで、リソグラフィー技術及びイオンミリング技術によりＭｇＯ膜３８をパターニングし、高さが約６００ｎｍ、幅が約５００ｎｍの（１００）配向したＭｇＯ膜３８よりなるバッファ層としての構造体４０を形成する（図４（ｂ））。
【００５６】
構造体４０は、シリコン基板１０からの応力をキャパシタ誘電体膜４４に伝えるのを防止するためのものであり、少なくともその高さを下地と接する幅よりも高く設定する。また、構造体４０は、キャパシタ誘電体膜４４に圧縮応力を加える役割をも有しており、下部電極４２を構成する材料としては、キャパシタ誘電体膜４４を構成する材料の熱膨張係数よりも大きい材料を選択する必要がある。
【００５７】
次いで、全面に、例えば段差被覆性に優れたＣＶＤ法により、膜厚６０ｎｍの（１００）配向したプラチナ膜を堆積する。例えば、溶液気化型のＣＶＤ法において、酸素ガスを導入し、酸素分圧を適宜制御することにより、（１００）配向のプラチナ膜を堆積することができる。
【００５８】
次いで、リソグラフィー技術及びエッチング技術により、プラチナ膜及びバリアメタル層３６をパターニングし、プラチナ膜よりなり、バリアメタル層３６及びプラグ３４を介してソース／ドレイン拡散層２０に接続された下部電極４２を形成する（図５（ａ））。
【００５９】
次いで、下部電極４２上に、例えば溶液気化型のＣＶＤ法により、キュリー点（Ｔｃ）以上の温度で、膜厚が１２０ｎｍ、Ｚｒ／Ｔｉ比が４５／５５であるＰＺＴ膜を堆積し、（１００）配向の立方晶系ＰＺＴ膜よりなるキャパシタ誘電体膜４４を形成する。（１００）配向の立方晶系ＰＺＴ膜は、堆積温度から室温へ冷却する過程において、構造体３６からの圧縮応力を受け、（００１）配向の正方晶系ＰＺＴ膜に相転移する。
【００６０】
なお、冷却過程においてはシリコン基板１０とＰＺＴ膜との間の熱膨張係数差に基づく引張り応力が問題となるが、ＰＺＴ膜の下層にバッファ層としての構造体４０が形成されているので、この引張り応力は構造体４０により緩和され、逆に、ＰＺＴ膜には構造体４０による圧縮応力が加わることとなる。したがって、堆積したＰＺＴ膜は、正方晶系の（１００）配向膜とはならず、正方晶系の（００１）配向膜となる。
【００６１】
次いで、全面に、例えば溶液気化型のＣＶＤ法により、膜厚１００ｎｍのプラチナ膜を堆積し、プラチナ膜よりなる上部電極４６を形成する。
【００６２】
こうして、１トランジスタ、１キャパシタを有し、キャパシタ誘電体膜の分極方向が電界印加方向と平行である強誘電体メモリを形成することができる。
【００６３】
図６は、（１１１）配向膜を用いた従来の半導体装置と（００１）配向膜を用いた本実施形態による半導体装置とにおけるデータ保持特性を示すグラフである。なお、図６の測定結果は、１５０℃、１６０時間のデータ保持特性の加速試験を行った結果である。
【００６４】
図６に示すように、（１１１）配向膜を用いた従来の半導体装置では約２５％の分極量の減少が見られるが、（００１）配向膜を用いた本実施形態による半導体装置では約５％の分極量の減少に抑えることができた。
【００６５】
また、（００１）配向膜を用いた場合、初期の分極量は電圧印加方向と分極方向とが平行であるため、（１１１）配向膜を用いた場合と比較して、分極量は約１．５倍と大きい。このことは、（００１）配向膜を用いた場合には容量素子面積を１／１．５倍に縮小しても（１１１）配向膜を用いた場合と同等の特性を得られることを意味しており、強誘電体メモリの更なる微細化が可能となる。
【００６６】
このように、本実施形態によれば、下部電極４２の下層に、シリコン基板１０からの応力の影響を緩和するバッファ層としての構造体４０を設けるので、基板としてキャパシタ誘電体膜４４よりも熱膨張係数の小さいシリコンを用いていた場合であっても、（００１）配向したキャパシタ誘電体膜を形成することができる。したがって、キャパシタ誘電体膜の分極方向を、上部電極４６と下部電極４２との間に印加される電界の方向と並行にすることができ、強誘電体膜の有する本来の分極の大きさをそのまま利用することができる。
【００６７】
なお、上記実施形態では、下部電極４２と下地構造との密着性を高め、また、コンタクト特性を向上するために、下部電極４２とプラグ３４との間にバリアメタル層３６を設けているが、バリアメタル層３６の配置方法は、上記実施例に記載の態様のほか、様々な態様が考えられる。例えば図７（ａ）に示すように、構造体４０の下部に延在しないようにプラグ３４上に選択的にバリアメタル層３６を設けるようにしてもよいし、例えば図７（ｂ）に示すように、構造体４０の下部においてバリアメタル層３６とプラグ３４とのコンタクトをとるようにしてもよい。
【００６８】
［第２実施形態］
本発明の第２実施形態による半導体装置及びその製造方法について図８及び図９を用いて説明する。なお、図２乃至図５に示す第１実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し、説明を省略し或いは簡略にする。
【００６９】
図８は本実施形態による半導体装置の構造を示す概略断面図、図９は本実施形態による半導体装置の製造方法を示す工程断面図である。
【００７０】
はじめに、本実施形態による半導体装置の構造について図８を用いて説明する。
【００７１】
シリコン基板１０上には、ゲート絶縁膜１４を介して形成されたゲート電極１６と、ゲート電極１６の両側のシリコン基板１０内に形成されたソース／ドレイン拡散層１８、２０とを有するメモリセルトランジスタが形成されている。メモリセルトランジスタが形成されたシリコン基板１０上には、層間絶縁膜２２が形成されている。層間絶縁膜２２には、ソース／ドレイン拡散層１８に電気的に接続されたプラグ２６が埋め込まれている。層間絶縁膜２２上には、プラグ２６を介してソース／ドレイン拡散層１８に電気的に接続されたビット線２８が形成されている。ビット線２８が形成された層間絶縁膜２２上には、層間絶縁膜３０が形成されている。層間絶縁膜３０、２２には、ソース／ドレイン拡散層２０に電気的に接続されたプラグ３４が埋め込まれている。
【００７２】
プラグ３４が埋め込まれた層間絶縁膜３０上には、バリアメタル層３６が形成されている。バリアメタル層３６上には、（１００）配向したプラチナ膜よりなり、バリアメタル層３６及びプラグ３４を介してソース／ドレイン拡散層２０に電気的に接続された下部電極４２が形成されている。下部電極４２は、バッファ層としての構造体を兼ねるものであり、その高さが幅よりも高くなっている。下部電極４２上には、（００１）配向した正方晶系のＰＺＴ膜よりなるキャパシタ誘電体膜４４が形成されている。キャパシタ誘電体膜４４上には、プラチナ膜よりなる上部電極４６が形成されている。これにより、下部電極４２、キャパシタ誘電体膜４４、上部電極４６よりなる強誘電体キャパシタが構成されている。
【００７３】
こうして、１トランジスタ、１キャパシタを有する強誘電体メモリが構成されている。
【００７４】
ここで、本実施形態による半導体装置は、基板としてキャパシタ誘電体膜４４よりも熱膨張係数の小さいシリコンを用いているにも関わらず、キャパシタ誘電体膜４４が（００１）配向膜により構成されていることに主たる特徴がある。キャパシタ誘電体膜４４として正方晶系のＰＺＴ膜を用いた場合、（００１）配向膜の分極方向は上部電極４６と下部電極４２との間に印加される電界の方向と並行となる。したがって、ＰＺＴの有する本来の分極の大きさをそのまま利用することができる。
【００７５】
本実施形態による半導体装置では、（００１）配向の正方晶系ＰＺＴ膜をシリコン基板１０上に形成するために、（１００）配向のプラチナ膜よりなる下部電極４２により、バッファ層となる構造体を構成している。このような構造体を設けることにより、シリコン基板１０とＰＺＴ膜膜との間の熱膨張係数差に基づく引張り応力がＰＺＴ膜に加わるのを防止し、逆に、下部電極４２とＰＺＴ膜との間の熱膨張係数差に基づく圧縮応力をＰＺＴ膜に加えることが可能となり、下部電極４２上に（００１）配向の正方晶系ＰＺＴ膜を形成することができる。
【００７６】
次に、本実施形態による半導体装置の製造方法について図９を用いて説明する。
【００７７】
まず、例えば図３（ａ）乃至図３（ｄ）に示す第１実施形態による半導体装置の製造方法と同様にして、メモリセルトランジスタ、層間絶縁膜２２、３０、コンタクトホール３２等を形成する。
【００７８】
次いで、例えばスパッタ法により、窒化チタン／チタンの積層構造よりなる密着層とタングステン膜とを堆積した後、層間絶縁膜３０の表面が露出するまでＣＭＰ法により研磨する。こうして、コンタクトホール３２内に埋め込まれ、ソース／ドレイン拡散層２０に電気的に接続されたプラグ３４を形成する。
【００７９】
次いで、プラグ３４が埋め込まれた層間絶縁膜３０上に、例えばスパッタ法により窒化チタン膜を堆積し、窒化チタン膜よりなるバリアメタル層３６を形成する。
【００８０】
次いで、バリアメタル層３６上に、例えばＣＶＤ法により、膜厚６００ｎｍの（１００）配向したプラチナ膜を堆積する。例えば、溶液気化型のＣＶＤ法において、酸素分圧を制御することにより、（１００）配向のプラチナ膜を堆積することができる。
【００８１】
次いで、リソグラフィー技術及びエッチング技術によりプラチナ膜及びバリアメタル層３６をパターニングし、このプラチナ膜よりなり、バリアメタル層３６及びプラグ３４を介してソース／ドレイン拡散層２０に接続された下部電極４２を形成する（図９（ａ））。下部電極４２は、バッファ層としての構造体を兼ねるものであり、例えば、高さを約６００ｎｍ、幅を約５００ｎｍとする。
【００８２】
本実施形態における下部電極４２は、下部電極としての通常の機能のほか、シリコン基板１０からの応力をキャパシタ誘電体膜４４に伝えるのを防止するためのものであり、少なくともその高さを下地と接する幅よりも高く設定する。また、キャパシタ誘電体膜４４に圧縮応力を加える役割をも有しており、下部電極４２を構成する材料としては、キャパシタ誘電体膜４４を構成する材料の熱膨張係数よりも大きい材料を選択する必要がある。
【００８３】
次いで、下部電極４２上に、例えばＣＶＤ法により、キュリー点（Ｔｃ）以上の温度で膜厚１２０ｎｍのＰＺＴ膜を堆積し、（００１）配向の正方晶系ＰＺＴ膜膜よりなるキャパシタ誘電体膜４４を形成する。
【００８４】
次いで、全面に、例えばＣＶＤ法により、膜厚１００ｎｍのプラチナ膜を堆積し、プラチナ膜よりなる上部電極４６を形成する。
【００８５】
こうして、１トランジスタ、１キャパシタを有し、キャパシタ誘電体膜の分極方向が電界印加方向と平行である強誘電体メモリを形成することができる。
【００８６】
このように、本実施形態によれば、下部電極４２により、シリコン基板１０からの応力の影響を緩和するバッファ層を兼ねる構造体を構成するので、基板としてキャパシタ誘電体膜４４よりも熱膨張係数の小さいシリコンを用いていた場合であっても、（００１）配向したキャパシタ誘電体膜を形成することができる。したがって、キャパシタ誘電体膜の分極方向を、上部電極４６と下部電極４２との間に印加される電界の方向と並行にすることができ、強誘電体膜の有する本来の分極の大きさをそのまま利用することができる。
【００８７】
なお、上記実施形態では、図９（ａ）に示す工程において下部電極４２となるプラチナ膜とバリアメタル層３６とを同一形状にパターニングし、その後にキャパシタ誘電体膜４４を形成しているが、パターニング後、キャパシタ誘電体膜４４前に、バリアメタル層３６を所定量だけ水平方向にエッチングするようにしてもよい。
【００８８】
図９（ａ）に示す工程の後、例えば硫酸と過酸化水素とを含む水溶液によりバリアメタル層３６を等方的に選択エッチングし、図１０（ａ）に示すように下部電極４２と層間絶縁膜３０との間に間隙を設ければ、下部電極４２と下地構造との接触面積を大幅に減少することができるので、キャパシタ誘電体膜４４堆積後の冷却過程においてキャパシタ誘電体膜４４が受けるシリコン基板１０からの引張り応力を更に緩和することができる。なお、バリアメタル層３６を水平方向にエッチングした場合、キャパシタ誘電体膜４４及び上部電極４６を形成した後の装置構造は、例えば図１０（ｂ）に示すようになる。
【００８９】
また、バリアメタル層３６を構成する材料によってはキャパシタ誘電体膜４４の特性を劣化するものもあり、バリアメタル層３６によるキャパシタ誘電体膜４４の特性劣化を防止する観点からも、バリアメタル層３６を水平方向にエッチングする意義がある。
【００９０】
［第３実施形態］
本発明の第３実施形態による半導体装置及びその製造方法について図１１乃至図１４を用いて説明する。なお、図２乃至図１０に示す第１及び第２実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し、説明を省略し或いは簡略にする。
【００９１】
図１１は本実施形態による半導体装置の構造を示す概略断面図、図１２乃至１４は本実施形態による半導体装置の製造方法を示す工程断面図である。
【００９２】
はじめに、本実施形態による半導体装置について図１１を用いて説明する。
【００９３】
本実施形態による半導体装置は、図１１に示すように、下部電極４２の下層にバッファ層としての構造体４０を設けている点は、第１実施形態による半導体装置と同様である。本実施形態による半導体装置は、構造体４０が図２に示すような柱状体ではなく筒状体である点に主たる特徴がある。このようにして半導体装置を構成することにより、第１実施形態による半導体装置と同様の効果を得ることができるとともに、キャパシタ面積を容易に増加することができる。
【００９４】
次に、本実施形態による半導体装置の構造について図１２乃至図１４を用いて説明する。
【００９５】
まず、例えば図３（ａ）乃至図３（ｄ）に示す第１実施形態による半導体装置の製造方法と同様にして、メモリセルトランジスタ、層間絶縁膜２２、３０、コンタクトホール３２等を形成する。
【００９６】
次いで、例えばスパッタ法により、窒化チタン／チタンの積層構造よりなる密着層とタングステン膜とを堆積した後、層間絶縁膜３０の表面が露出するまでＣＭＰ法により研磨する。こうして、コンタクトホール３２内に埋め込まれ、ソース／ドレイン拡散層２０に電気的に接続されたプラグ３４を形成する。
【００９７】
次いで、プラグ３４が埋め込まれた層間絶縁膜３０上に、例えばスパッタ法により窒化チタン膜を堆積し、窒化チタン膜よりなるバリアメタル層３６を形成する。
【００９８】
次いで、バリアメタル層上に、例えばＣＶＤ法により、膜厚６００ｎｍのシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜４８を形成する（図１２（ａ））。
【００９９】
次いで、リソグラフィー技術及びエッチング技術により層間絶縁膜４８をパターニングし、層間絶縁膜４８に、バリアメタル層３６に達する開口部５０を形成する（図１２（ｂ））。
【０１００】
次いで、例えば反応性スパッタ法により、膜厚１００ｎｍの（１００）配向したＭｇＯ膜を堆積する。
【０１０１】
次いで、例えばＣＭＰ法により、層間絶縁膜４８の表面が露出するまでＭｇＯ膜を平坦に研磨し、ＭｇＯ膜を開口部５０内に選択的に残存させる。こうして、ＭｇＯ膜よりなり、開口部５０の内壁及び底部に沿って形成されたバッファ層としての構造体４０を形成する（図１３（ａ））。
【０１０２】
次いで、例えば弗酸系の水溶液を用いたウェットエッチングにより、バリアメタル層３６をストッパとして、層間絶縁膜４８を選択的に除去する（図１３（ｂ））。
【０１０３】
次いで、全面に、例えば段差被覆性に優れたＣＶＤ法により、膜厚６０ｎｍの（１００）配向したプラチナ膜を堆積する。
【０１０４】
次いで、リソグラフィー技術及びエッチング技術によりプラチナ膜及びバリアメタル層３６をパターニングし、プラチナ膜よりなり、バリアメタル層３６及びプラグ３４を介してソース／ドレイン拡散層２０に接続された下部電極４２を形成する（図１４（ａ））。
【０１０５】
次いで、下部電極４２上に、例えばＣＶＤ法により、キュリー点（Ｔｃ）以上の温度で膜厚１２０ｎｍのＰＺＴ膜を堆積し、（００１）配向の正方晶系ＰＺＴ膜膜よりなるキャパシタ誘電体膜４４を形成する。
【０１０６】
次いで、全面に、例えばＣＶＤ法により、膜厚１００ｎｍのプラチナ膜を堆積し、プラチナ膜よりなる上部電極４６を形成する（図１４（ｂ））。
【０１０７】
こうして、１トランジスタ、１キャパシタを有し、キャパシタ誘電体膜の分極方向が電界印加方向と平行である強誘電体メモリを形成することができる。
【０１０８】
このように、本実施形態によれば、下部電極４２の下層に、シリコン基板１０からの応力の影響を緩和するバッファ層としての構造体４０を設けるので、基板としてキャパシタ誘電体膜４４よりも熱膨張係数の小さいシリコンを用いていた場合であっても、（００１）配向したキャパシタ誘電体膜を形成することができる。したがって、キャパシタ誘電体膜の分極方向を、上部電極４６と下部電極４２との間に印加される電界の方向と並行にすることができ、強誘電体膜の有する本来の分極の大きさをそのまま利用することができる。
【０１０９】
また、構造体４０を筒状体とするので、下部電極４２の表面積を大幅に増加することができる。したがって、同一の床面積及び高さを有する下部電極により、より大きなキャパシタ面積を確保することができ、素子の高集積化が容易となる。
【０１１０】
［第４実施形態］
本発明の第４実施形態による半導体装置及びその製造方法について図１５乃至図１８を用いて説明する。なお、図２乃至図１４に示す第１乃至第３実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し、説明を省略し或いは簡略にする。
【０１１１】
図１５は本実施形態による半導体装置の構造を示す概略断面図、図１６乃至図１８は本実施形態による半導体装置の製造方法を示す工程断面図である。
【０１１２】
はじめに、本実施形態による半導体装置について図１５を用いて説明する。
【０１１３】
本実施形態による半導体装置は、図１５に示すように、下部電極４２がバッファ層としての構造体を兼ねる点は、第２実施形態による半導体装置と同様である。本実施形態による半導体装置は、下部電極４２が図８に示すような柱状体ではなく筒状体である点に主たる特徴がある。このようにして半導体装置を構成することにより、第２実施形態による半導体装置と同様の効果を得ることができるとともに、キャパシタ面積を容易に増加することができる。
【０１１４】
次に、本実施形態による半導体装置の製造方法について図１６乃至図１８を用いて説明する。
【０１１５】
まず、例えば図３（ａ）乃至図３（ｃ）に示す第１実施形態による半導体装置の製造方法と同様にして、メモリセルトランジスタ、層間絶縁膜２２等を形成する。
【０１１６】
次いで、層間絶縁膜２２上に、例えばＣＶＤ法によりシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜３０を形成する。
【０１１７】
次いで、層間絶縁膜３０上に、例えばＣＶＤ法によりシリコン窒化膜を堆積し、シリコン窒化膜よりなるエッチングストッパ膜５２を形成する。
【０１１８】
次いで、リソグラフィー技術及びエッチング技術により、エッチングストッパ膜５２、層間絶縁膜３０、２２に、ソース／ドレイン拡散層２０に達するコンタクトホール３２を形成する（図１６（ａ））。
【０１１９】
次いで、例えばスパッタ法により、窒化チタン／チタンの積層構造よりなる密着層とタングステン膜とを堆積した後、層間絶縁膜３０の表面が露出するまでＣＭＰ法により研磨する。こうして、コンタクトホール３２内に埋め込まれ、ソース／ドレイン拡散層２０に電気的に接続されたプラグ３４を形成する。
【０１２０】
次いで、エッチングストッパ膜５２上に、例えばＣＶＤ法により、膜厚６００ｎｍのシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜４８を形成する（図１６（ｂ））。
【０１２１】
次いで、リソグラフィー技術及びエッチング技術により層間絶縁膜４８をパターニングし、層間絶縁膜４８に、エッチングストッパ膜５２に達し、プラグ３４を露出する開口部５０を形成する（図１６（ｃ））。
【０１２２】
次いで、例えばスパッタ法により窒化チタン膜を堆積し、窒化チタン膜よりなるバリアメタル層３６を形成する。
【０１２３】
次いで、バリアメタル層３６上に、例えば段差被覆性に優れたＣＶＤ法により、膜厚１００ｎｍの（１００）配向したプラチナ膜を堆積する。
【０１２４】
次いで、例えばＣＭＰ法により、層間絶縁膜４８の表面が露出するまでプラチナ膜及びバリアメタル層３６を平坦に研磨し、プラチナ膜及びバリアメタル層３６を開口部５０内に選択的に残存させる。こうして、プラチナ膜よりなり、開口部５０の内壁及び底部に沿って形成され、バリアメタル層３６及びプラグ３４を介してソース／ドレイン拡散層２０に電気的に接続された下部電極４２を形成する（図１７（ａ））。
【０１２５】
次いで、例えば弗酸系の水溶液を用いたウェットエッチングにより、エッチングストッパ膜５２をストッパとして、層間絶縁膜４８を選択的に除去する（図１７（ｂ））。
【０１２６】
次いで、例えば硫酸と過酸化水素とを含む水溶液を用いたウェットエッチングにより、エッチングストッパ膜５２をストッパとして、バリアメタル層３６を選択的にエッチングする（図１８（ａ））。なお、このエッチングにおいて、下部電極４２と層間絶縁膜３０との間に間隙が形成されるまでバリアメタル層３６をエッチングすれば、下部電極４２と下地構造との接触面積を大幅に減少することができるので、キャパシタ誘電体膜４４堆積後の冷却過程においてキャパシタ誘電体膜４４が受けるシリコン基板１０からの引張り応力を更に緩和することができる。
【０１２７】
次いで、下部電極４２上に、例えばＣＶＤ法により、キュリー点（Ｔｃ）以上の温度で膜厚１２０ｎｍのＰＺＴ膜を堆積し、（００１）配向の正方晶系ＰＺＴ膜膜よりなるキャパシタ誘電体膜４４を形成する。
【０１２８】
次いで、全面に、例えばＣＶＤ法により、膜厚１００ｎｍのプラチナ膜を堆積し、プラチナ膜よりなる上部電極４６を形成する（図１８（ｂ））。
【０１２９】
こうして、１トランジスタ、１キャパシタを有し、キャパシタ誘電体膜の分極方向が電界印加方向と平行である強誘電体メモリを形成することができる。
【０１３０】
このように、本実施形態によれば、下部電極４２により、シリコン基板１０からの応力の影響を緩和するバッファ層を兼ねる構造体を構成するので、基板としてキャパシタ誘電体膜４４よりも熱膨張係数の小さいシリコンを用いていた場合であっても、（００１）配向したキャパシタ誘電体膜を形成することができる。したがって、キャパシタ誘電体膜の分極方向を、上部電極４６と下部電極４２との間に印加される電界の方向と並行にすることができ、強誘電体膜の有する本来の分極の大きさをそのまま利用することができる。
【０１３１】
また、下部電極４２を筒状体とするので、下部電極４２の表面積を大幅に増加することができる。したがって、同一の床面積及び高さを有する下部電極により、より大きなキャパシタ面積を確保することができ、素子の高集積化が容易となる。
【０１３２】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
【０１３３】
例えば、上記実施形態では、下部電極４２として（１００）配向のプラチナ膜を用い、キャパシタ誘電体膜４４として（００１）配向の正方晶系ＰＺＴ膜を用いたが、下部電極４２として（１１１）配向のプラチナ膜を用い、キャパシタ誘電体膜４４として（１１１）配向の菱面体晶系ＰＺＴ膜を用いてもよい。（１１１）配向の菱面体晶系ＰＺＴ膜を用いた場合においても、キャパシタ誘電体膜４４の分極方向は上部電極４６と下部電極４２との間に印加される電界の方向と並行となり、強誘電体膜の有する本来の分極の大きさをそのまま利用することができる。
【０１３４】
（１１１）配向したプラチナ膜は、例えば、溶液気化型のＣＶＤ法において、酸素を導入しないことにより、（１１１）配向のプラチナ膜を堆積することができる。
【０１３５】
また、（１１１）配向した菱面体晶系ＰＺＴ膜は、例えば溶液気化型のＣＶＤ法において、Ｚｒ／Ｔｉ比が例えば６０／４０となるように原料流量比を制御することにより形成することができる。この組成のＰＺＴ膜を堆積した場合、ＰＺＴ膜は立方晶系で（１１１）方向に配向しやすくなる。（１１１）配向したＰＺＴ膜は、キュリー温度以上の温度から室温への冷却中に立方晶から菱面体晶に相転移する。この相転移の際、バッファ層による均一な圧縮応力を受け（１１１）配向した菱面体晶のＰＺＴ膜が形成されることとなる。
【０１３６】
また、下部電極４２を構成する材料及びキャパシタ誘電体膜４４を構成する材料は、プラチナ膜やＰＺＴ膜に限定されるものではない。
【０１３７】
本発明は、ペロブスカイト構造を有する強誘電体膜をキャパシタ誘電体膜に用いる場合に広く適用することができ、ＰＺＴ膜のほか、ＳｒＴｉＯ3膜やＢｉ2ＳｒＴａＯ9膜などにおいても同様の効果を得ることができる。
【０１３８】
また、下部電極４２及び上部電極４６を構成する材料は、キャパシタ誘電体膜４４との相性によって適宜選択することが望ましい。キャパシタ誘電体４４としてＳｒＴｉＯ3膜やＢｉ2ＳｒＴａＯ9膜を用いる場合には、電極材料としては、プラチナ、ルテニウム、酸化ルテニウム、タングステン、ＳＲＯ（ＳｒＲｕＯ3）などを用いることができる。
【０１３９】
また、下部電極４２をバッファ層としての構造体と兼用する場合には、キャパシタ誘電体膜４４よりも熱膨張係数の大きな導電性材料、例えば、プラチナ、銀（Ａｇ）、金（Ａｕ）、クロム（Ｃｒ）、銅（Ｃｕ）、イリジウム（Ｉｒ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、チタン（Ｔｉ）などを用いることができる。
【０１４０】
また、上記第１及び第３実施形態では、構造体４０としてＭｇＯ膜を適用したが、キャパシタ誘電体膜４４よりも熱膨張係数が大きな材料であればＭｇＯ膜に限定されるものではなく、例えば、ＭｇＡｌ2Ｏ4、ＣａＯ、ＺｒＯ2、Ｙ2Ｏ3などを適用することができる。
【０１４１】
また、これら絶縁材料に限らず、上述のプラチナ、銀、金、クロム、銅、イリジウム、ニッケル、タンタル、チタンなどの材料によって構造体４０を構成してもよい。この場合、構造体４０により下部電極４２とバリアメタル層３６とのコンタクトをとることができるので、例えば図２や図１１のように必ずしも下部電極４２とバリアメタル層３６とを直接接続させる必要はない。
【０１４２】
また、上記実施形態では、強誘電体容量素子を半導体記憶装置に適用する場合を想定し、強誘電体容量素子をシリコン基板上に形成する場合を示したが、本発明は強誘電体容量素子を強誘電体膜よりも熱膨張係数の小さな基板上に形成する場合に顕著な効果を得ることができる。また、強誘電体膜よりも熱膨張係数の大きな基板上に強誘電体膜を形成する場合であっても、本発明の効果を達成するうえで妨げとなることはない。したがって、基板はシリコンに限られるものではなく、例えば、ＧａＡｓなどの二元化合物基板や、ＭｇＯ基板、ＳｒＴｉＯ3基板、ＬａＡｌＯ3基板などの酸化物基板上に強誘電体容量素子を形成する場合においても、本発明を適用することができる。
【０１４３】
以上詳述したように、本発明による半導体装置及びその製造方法の特徴をまとめると以下の通りとなる。
【０１４４】
（付記１） 基板上に形成されたバッファ体と、前記バッファ体上に形成された下部電極と、前記下部電極上に形成され、前記バッファ体の熱膨張係数よりも小さい熱膨張係数を有し、前記下部電極の面と実質的に垂直な方向に結晶が配向したペロブスカイト型強誘電体材料よりなるキャパシタ誘電体膜と、前記キャパシタ誘電体膜上に形成された上部電極とを有することを特徴とする容量素子。
【０１４５】
（付記２） 付記１記載の容量素子において、前記キャパシタ誘電体膜の熱膨張係数は、前記基板の熱膨張係数よりも大きいことを特徴とする容量素子。
【０１４６】
（付記３） 基板上に形成された下部電極と、前記下部電極上に形成され、前記基板の熱膨張係数よりも大きい熱膨張係数を有し、前記下部電極の面と実質的に垂直な方向に結晶が配向したペロブスカイト型強誘電体材料よりなるキャパシタ誘電体膜と、前記キャパシタ誘電体膜上に形成された上部電極とを有することを特徴とする容量素子。
【０１４７】
（付記４） 付記３記載の容量素子において、前記下部電極の熱膨張係数は、前記キャパシタ誘電体膜の熱膨張係数よりも大きいことを特徴とする容量素子。
【０１４８】
（付記５） 付記１乃至４のいずれか１項に記載の容量素子において、前記キャパシタ誘電体膜は、結晶構造が正方晶であり（００１）方向に配向していることを特徴とする容量素子。
【０１４９】
（付記６） 付記５記載の量素子において、前記下部電極は、結晶構造が立方晶であり（１００）方向に配向していることを特徴とする容量素子。
【０１５０】
（付記７） 付記１乃至４のいずれか１項に記載の容量素子において、前記キャパシタ誘電体膜は、結晶構造が菱面体晶であり（１１１）方向に配向していることを特徴とする容量素子。
【０１５１】
（付記８） 付記７記載の容量素子において、前記下部電極は、結晶構造が立方晶であり（１１１）方向に配向していることを特徴とする容量素子。
【０１５２】
（付記９） 半導体基板上に形成され、ゲート電極と、前記ゲート電極の両側の前記半導体基板中にそれぞれ設けられたソース／ドレイン拡散層とを有するメモリセルトランジスタと、前記メモリセルトランジスタが形成された前記半導体基板上を覆う絶縁膜と、前記絶縁膜上に形成されたバッファ体と、前記バッファ体上に形成され、前記ソース／ドレイン拡散層に電気的に接続された下部電極と、前記下部電極上に形成され、前記バッファ体の熱膨張係数よりも小さい熱膨張係数を有し、前記下部電極の面と実質的に垂直な方向に結晶が配向したペロブスカイト型強誘電体材料よりなるキャパシタ誘電体膜と、前記キャパシタ誘電体膜上に形成された上部電極とを有する容量素子とを有することを特徴とする半導体装置。
【０１５３】
（付記１０） 半導体基板上に形成され、ゲート電極と、前記ゲート電極の両側の前記半導体基板中にそれぞれ設けられたソース／ドレイン拡散層とを有するメモリセルトランジスタと、前記メモリセルトランジスタが形成された前記半導体基板上を覆う絶縁膜と、前記絶縁膜上に形成され、前記ソース／ドレイン拡散層に電気的に接続された下部電極と、前記下部電極上に形成され、前記半導体基板の熱膨張係数よりも大きい熱膨張係数を有し、前記下部電極の面と実質的に垂直な方向に結晶が配向したするペロブスカイト型強誘電体材料よりなるキャパシタ誘電体膜と、前記キャパシタ誘電体膜上に形成された上部電極とを有する容量素子とを有することを特徴とする半導体装置。
【０１５４】
（付記１１） 基板上に、バッファ体を形成する工程と、前記バッファ体上に、下部電極を形成する工程と、前記下部電極上に、前記バッファ体の熱膨張係数よりも小さい熱膨張係数を有し、前記下部電極の面と実質的に垂直な方向に結晶が配向したペロブスカイト型強誘電体材料よりなるキャパシタ誘電体膜を形成する工程と、前記キャパシタ誘電体膜上に、上部電極を形成する工程とを有することを特徴とする容量素子の製造方法。
【０１５５】
（付記１２） 付記１１記載の容量素子の製造方法において、前記バッファ体を形成する工程では、前記キャパシタ誘電体膜を形成する工程において前記基板と前記キャパシタ誘電体膜との熱膨張係数差に基づく引張り応力が前記キャパシタ誘電体膜に加わらないように、前記バッファ体の形状を設定することを特徴とする容量素子の製造方法。
【０１５６】
（付記１３） 基板上に、下部電極を形成する工程と、前記下部電極上に、前記基板の熱膨張係数よりも大きい熱膨張係数を有し、前記下部電極の面と実質的に垂直な方向に結晶が配向したペロブスカイト型強誘電体材料よりなるキャパシタ誘電体膜を形成する工程と、前記キャパシタ誘電体膜上に、上部電極を形成する工程とを有することを特徴とする容量素子の製造方法。
【０１５７】
（付記１４） 付記１３記載の容量素子の製造方法において、前記下部電極を形成する工程では、前記キャパシタ誘電体膜を形成する工程において前記基板と前記キャパシタ誘電体膜との熱膨張係数差に基づく引張り応力が前記キャパシタ誘電体膜に加わらないように、前記下部電極の形状を設定することを特徴とする容量素子の製造方法。
【０１５８】
（付記１５） 付記１１乃至１４のいずれか１項に記載の容量素子の製造方法において、前記キャパシタ誘電体膜を形成する工程では、結晶構造が正方晶であり（００１）方向に配向した前記キャパシタ誘電体膜を形成することを特徴とする容量素子の製造方法。
【０１５９】
（付記１６） 付記１１記載の量素子の製造方法において、前記下部電極を形成する工程では、結晶構造が立方晶であり（１００）方向に配向した前記下部電極を形成することを特徴とする容量素子の製造方法。
【０１６０】
（付記１７） 付記１１乃至１４のいずれか１項に記載の容量素子の製造方法において、前記キャパシタ誘電体膜を形成する工程では、結晶構造が菱面体晶であり（１１１）方向に配向した前記キャパシタ誘電体膜を形成することを特徴とする容量素子の製造方法。
【０１６１】
（付記１８） 付記２７記載の容量素子の製造方法において、前記下部電極を形成する工程では、結晶構造が立方晶であり（１１１）方向に配向した前記下部電極を形成することを特徴とする容量素子の製造方法。
【０１６２】
（付記１９） 半導体基板上に、ゲート電極と、前記ゲート電極の両側の前記半導体基板中にそれぞれ設けられたソース／ドレイン拡散層とを有するメモリセルトランジスタを形成する工程と、前記メモリセルトランジスタが形成された前記半導体基板上に、絶縁膜を形成する工程と、前記絶縁膜上に、バッファ体を形成する工程と、前記バッファ体上に、前記ソース／ドレイン拡散層に電気的に接続された下部電極を形成する工程と、前記下部電極上に、前記バッファ体の熱膨張係数よりも小さい熱膨張係数を有し、前記下部電極の面と実質的に垂直な方向に結晶が配向したペロブスカイト型強誘電体材料よりなるキャパシタ誘電体膜を形成する工程と、前記キャパシタ誘電体膜上に、上部電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
【０１６３】
（付記２０） 半導体基板上に、ゲート電極と、前記ゲート電極の両側の前記半導体基板中にそれぞれ設けられたソース／ドレイン拡散層とを有するメモリセルトランジスタを形成する工程と、前記メモリセルトランジスタが形成された前記半導体基板上に、絶縁膜を形成する工程と、前記絶縁膜上に、前記ソース／ドレイン拡散層に電気的に接続された下部電極を形成する工程と、前記下部電極上に、前記基板の熱膨張係数よりも大きい熱膨張係数を有し、前記下部電極の面と実質的に垂直な方向に結晶が配向したペロブスカイト型強誘電体材料よりなるキャパシタ誘電体膜を形成する工程と、前記キャパシタ誘電体膜上に、上部電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
【０１６４】
【発明の効果】
以上の通り、本発明によれば、下部電極の下層に、基板からの応力の影響を緩和するバッファ層としての構造体を設けるので、基板としてキャパシタ誘電体膜よりも熱膨張係数の小さい材料を用いていた場合であっても、下部電極の面と垂直な方向に結晶が配向したキャパシタ誘電体膜を形成することができる。したがって、キャパシタ誘電体膜の分極方向を、上部電極と下部電極との間に印加される電界の方向と並行にすることができ、強誘電体膜の有する本来の分極の大きさをそのまま利用することができる。
【０１６５】
また、下部電極によって基板からの応力の影響を緩和するバッファ層を兼ねる構造体を構成するので、基板としてキャパシタ誘電体膜よりも熱膨張係数の小さい材料を用いていた場合であっても、下部電極の面と垂直な方向に結晶が配向したキャパシタ誘電体膜を形成することができる。したがって、キャパシタ誘電体膜の分極方向を、上部電極と下部電極との間に印加される電界の方向と並行にすることができ、強誘電体膜の有する本来の分極の大きさをそのまま利用することができる。
【図面の簡単な説明】
【図１】本発明による半導体装置及びその製造方法の原理を示す概略断面図である。
【図２】本発明の第１実施形態による半導体装置の構造を示す概略断面図である。
【図３】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図４】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図５】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図６】本発明の第１実施形態による半導体装置と従来の半導体装置とにおけるデータ保持特性を示すグラフである。
【図７】本発明の第１実施形態の変形例による半導体装置の構造を示す概略断面図である。
【図８】本発明の第２実施形態による半導体装置の構造を示す概略断面図である。
【図９】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図である。
【図１０】本発明の第２実施形態の変形例による半導体装置の構造を示す概略断面図である。
【図１１】本発明の第３実施形態による半導体装置の構造を示す概略断面図である。
【図１２】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図１３】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図１４】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図１５】本発明の第４実施形態による半導体装置の構造を示す概略断面図である。
【図１６】本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図１７】本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図１８】本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図１９】従来の半導体装置の構造及び課題を説明する概略断面図である。
【図２０】（００１）配向したＰＺＴ膜を形成する従来の方法を示す概略断面図である。
【図２１】（００１）配向したＰＺＴ膜を用いた不揮発性記憶装置と（１１１）配向したＰＺＴ膜を用いた不揮発性記憶装置とにおけるデータ保持時間を示すグラフである。
【図２２】下部電極下に強誘電体膜よりも熱膨張係数の大きなバッファ層を設けた場合を示す概略断面図である。
【符号の説明】
１０…シリコン基板
１２…素子分離膜
１４…ゲート絶縁膜
１６…ゲート電極
１８、２０…ソース／ドレイン拡散層
２２、３０、４８…層間絶縁膜
２４、３２…コンタクトホール
２６、３４…プラグ
２８…ビット線
３６…バリアメタル層
３８…ＭｇＯ膜
４０…構造体
４２…下部電極
４４…キャパシタ誘電体膜
４６…上部電極
５０…開口部
５２…エッチングストッパ膜
６０…基板
６２…構造体
６４…下部電極
６６…キャパシタ誘電体膜
６８…上部電極
１００…下部電極
１０２…強誘電体膜
１０４…上部電極
１０６…１８０°分域壁
１０８…９０°分域壁
１１０…ＭｇＯ基板
１１２…（１００）配向したプラチナ膜
１１４…（００１）配向したＰＺＴ膜
１２０…シリコン基板
１２２…非晶質絶縁膜
１２４…バッファ層
１２６…（１００）配向したプラチナ膜
１２８…（１００）配向したＰＺＴ膜
【発明の属する技術分野】
本発明は、容量素子及びその製造方法並びに半導体装置及びその製造方法に係り、特に、電界印加方向と分極軸とが平行な強誘電体膜を有する強誘電体容量素子及びその製造方法、並びに、このような容量素子を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
ＳｒＴｉＯ3、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3などの強誘電体材料は、その高い誘電率や分極反転特性を生かして様々な分野に応用されている。例えば、高い誘電率を利用したものとしては、強誘電体膜を誘電体膜とした容量素子（強誘電体容量素子）を構成し、記憶情報をこのキャパシタに電荷として蓄えるＤＲＡＭ型の半導体記憶装置がある。また、分極反転特性を利用したものとしては、強誘電体容量素子を構成し、強誘電体膜の分極方向に応じた情報をこのキャパシタに記憶する不揮発性メモリがある。強誘電体容量素子は、単位面積あたりの容量値を増加してキャパシタ面積を減少することができ、また、不揮発性メモリを構成することも可能であり、更なる微細化が図られている半導体記憶装置に適用するにおいてきわめて有用である。
【０００３】
強誘電体膜を用いた従来の容量素子について、図１９を用いて説明する。図１９は従来の容量素子の構造を示す概略断面図である。
【０００４】
従来の容量素子は、例えば図１９（ａ）に示すように、例えばプラチナよりなる下部電極１００と、例えばＰｂ（Ｚｒ，Ｔｉ）Ｏ3（以下、ＰＺＴという）よりなる強誘電体膜１０２と、例えばプラチナよりなる上部電極１０４とを順次積層することにより構成されていた。
【０００５】
通常、下部電極１００としてのプラチナ膜は、多結晶からなり、結晶方位が（１１１）方向に強く配向している（例えば、ジャーナル・オブ・アプライド・フィジックス、１９９１年、第７０巻、第１号、３８２〜３８８頁を参照）。この場合、強誘電体膜１０２としてＺｒ／Ｔｉの組成比が０．５２／０．４８以下である正方晶系の結晶構造を有するＰＺＴを適用すると、格子構造の類似したプラチナ膜の影響を受け、ＰＺＴ膜の結晶方位も（１１１）方向に強く配向する。
【０００６】
このような強誘電体容量素子を不揮発性記憶装置に適用する場合、情報の書込みは強誘電体膜の分極方向を制御することにより行う。正方晶系のＰＺＴの分極方向は、プラスイオンとマイナスイオンとの平均位置が相互に＜００１＞方向にずれるため、＜００１＞方向となる。したがって、上述のような（１１１）配向したＰＺＴ膜よりなる強誘電体容量素子の場合、図１９（ｂ）に示すように、ＰＺＴ膜の分極方向（図中、矢印で示す）は電圧の印加方向に対して斜めの方向となる。このため、容量素子の電圧印加方向にみると、ＰＺＴのもつ本来の分極の大きさよりも小さな分極しか得ることができない。
【０００７】
分極が同方向にそろっている領域を分域と呼ぶ。（１１１）配向のＰＺＴにおいては、図１９（ｂ）に示すように、分極方向が１８０°異なる分域が隣り合った分域壁（１８０°分域壁１０６）と、分極方向が９０°異なる分域が隣り合った分域壁（９０°分域壁１０８）とが存在する。この場合、電圧を印加した際の分極反転時に、１８０°分域壁１０６では歪みを生じないが、９０°分域壁１０８では歪みを生じるため、強誘電体容量素子の特性、特に不揮発性記憶装置においてはデータ保持特性を著しく悪化させることになる。したがって、良好な特性を有する不揮発性記憶装置を作成するには、９０°分極壁１０８が存在せず、１８０°分極壁１０６のみで構成される強誘電体膜を適用することが望ましい。
【０００８】
１８０°分極壁のみで構成される強誘電体膜としては、例えば、（００１）配向した正方晶のＰＺＴ膜や、（１１１）配向した菱面体晶のＰＺＴ膜が存在する。図１９（ｃ）に示すように、（００１）配向した正方晶のＰＺＴ膜や（１１１）配向した菱面体晶のＰＺＴ膜では、９０°分域壁は存在せず１８０°分域壁１０６のみであり、且つ、容量素子の電圧印加方向と分極方向（図中、矢印で示す）とが平行となるため、物質本来の分極の大きさを強誘電体容量素子にそのまま活用することができる。
【０００９】
（００１）配向のＰＺＴ膜を形成する場合には、下地の基板としてＭｇＯ（１００）単結晶基板や、ＳｒＴｉＯ3（１００）単結晶基板が用いられていた。図２０に示すように、例えばＭｇＯ（１００）単結晶基板１１０上にプラチナ膜を高温下でスパッタ法により堆積すると、ＭｇＯ基板１１０の面方位の影響を受け、ＭｇＯ基板１１０上には（１００）配向したプラチナ膜１１２を形成することができる。（１００）配向したプラチナ膜１１２上にＰＺＴ膜を堆積すると、プラチナ膜の配向方向の影響を受け、（００１）配向したＰＺＴ膜１１４を形成することができる（例えば、ジャーナル・オブ・アプライド・フィジックス、１９９１年、第６９巻、第１２号、８３５２〜８３５７頁を参照）。
【００１０】
図２１は、（１１１）配向したＰＺＴ膜を有する強誘電体容量素子を用いた不揮発性記憶装置と、（００１）配向したＰＺＴ膜を有する強誘電体容量素子を用いた不揮発性記憶装置とにおけるデータ保持特性を示すグラフである。（１１１）配向したＰＺＴ膜を有する強誘電体容量素子は、シリコン酸化膜を堆積したシリコン基板上に（１１１）配向したプラチナ膜よりなる下部電極を形成し、その上に（１１１）配向したＰＺＴ膜を形成したものである。（００１）配向したＰＺＴ膜を有する強誘電体容量素子は、（１００）ＭｇＯ基板上に（１００）配向したプラチナ膜よりなる下部電極を形成し、その上に（００１）配向したＰＺＴ膜を形成したものである。図中、横軸はデータ書込後の保持時間、縦軸は規格化した分極の大きさを示す。
【００１１】
図示するように、（１１１）配向したＰＺＴ膜を用いた場合には保持時間とともに分極量が減少していくが、（００１）配向したＰＺＴ膜を用いた場合には、分極量の減少を抑えることができる。
【００１２】
【発明が解決しようとする課題】
ところで、強誘電体容量素子を用いた不揮発性半導体記憶装置では、強誘電体容量素子は、能動素子が形成されたシリコン基板上に非晶質絶縁膜を介して形成される。非晶質絶縁膜上には、例えばＴｉＯ2膜などよりなる密着層を介して下部電極としてのプラチナ膜が形成されるが、このように形成されたプラチナ膜は（１１１）配向膜となる。このため、従来の不揮発性記憶装置では、その上層に形成されるＰＺＴ膜も（１１１）配向膜となってしまい、データ保持特性に優れた（００１）配向のＰＺＴ膜を有する強誘電体容量素子を形成することはできなかった。
【００１３】
また、シリコン基板上の非晶質絶縁膜上に、ＡｒガスとＯ2ガスとを用いたスパッタ法により（１００）配向したプラチナ膜を形成する方法が、例えば、ジャーナル・オブ・マテリアル・リサーチ、１９９９年、第１４巻、第３号、６３４〜６３７頁に記載されている。しかしながら、この（１００）配向したプラチナ膜上にＰＺＴ膜を堆積するとＰＺＴ膜は（１００）配向となってしまい、（００１）配向のＰＺＴ膜を得ることはできなかった。（１００）配向のＰＺＴ膜は分極方向が容量素子の電界印加方向と垂直であるため、得られる分極の大きさは極めて小さくなる。
【００１４】
このように、強誘電体を用いた従来の容量素子、特に、シリコン基板上に非晶質絶縁膜を介して形成される場合にあっては、電界印加方向と分極軸とが平行なＰＺＴ膜を得ることはできず、このような容量素子を用いた不揮発性記憶装置では十分なデータ保持特性を得ることはできなかった。
【００１５】
本発明の目的は、電界印加方向と分極軸とが平行な強誘電体膜を有する強誘電体容量素子及びその製造方法、並びに、このような容量素子を有し、データ保持特性に優れた半導体装置及びその製造方法を提供することにある。
【００１６】
【課題を解決するための手段】
上述のように、（１００）配向したプラチナ膜上にＰＺＴ膜を形成する場合でも、その下地構造が（１００）ＭｇＯ基板であるか、シリコン基板上に形成された非晶質絶縁膜であるかによって、プラチナ膜上に形成されたＰＺＴ膜の配向方向は異なる。
【００１７】
そこで、本願発明者等がプラチナ膜の下地構造によってＰＺＴ膜の配向方向が異なる原因について鋭意検討を行った結果、強誘電体膜と下地基板との熱膨張係数の違いがＰＺＴ膜の配向方向に大きく影響していることを初めて見出した。本願発明者等は、検討結果に基づき、ＰＺＴ膜の配向方向と熱膨張係数との関係について以下のようであると推察している。
【００１８】
ＰＺＴ膜の結晶化には高温が必要なため、ＰＺＴ膜はキュリー点（Ｔc）以上の高い成膜温度によって堆積される。或いは、堆積後にキュリー点以上の高い温度による熱処理が行われる。このため、ＰＺＴの堆積後の基板の冷却中に、ＰＺＴ膜と下地基板との間の熱膨張係数の違いに基づく応力が加わる。ここで、ＭｇＯの熱膨張係数はＰＺＴの熱膨張係数よりも大きく、シリコンの熱膨張係数はＰＺＴの熱膨張係数よりも小さい。したがって、ＭｇＯ基板上に形成されたプラチナ膜上にＰＺＴ膜を形成した場合、ＰＺＴ膜には圧縮応力が働き、逆に、シリコン基板上に形成された非晶質絶縁膜上にＰＺＴ膜を形成した場合、ＰＺＴ膜には引っ張り応力が働くこととなる。本願発明者等は、この応力の違いが冷却後のＰＺＴ膜の配向方向に影響を与えていると推察しており、ＰＺＴ膜に引っ張り応力が働く場合には立方晶の（１００）配向膜から正方晶の（１００）配向膜に相転移し、ＰＺＴ膜に圧縮応力が働く場合には立方晶の（１００）配向膜から正方晶の（００１）配向膜に相転移するものと考えている。つまり、（００１）配向のＰＺＴ膜を得るためには、ＰＺＴよりも熱膨張係数の大きな下地基板を用いることが必要であると考えられる。
【００１９】
ただし、例えば図２２に示すように、シリコン基板１２０上に形成した非晶質絶縁膜１２２上に、ＭｇＯなどの熱膨張係数の大きな材料により（１００）配向したバッファ層１２４を作成し、バッファ層１２４上に下部電極としての（１００）配向したプラチナ膜１２６を形成しても、プラチナ膜１２６上に形成されるＰＺＴ膜膜１２８は（１００）配向膜となり、（００１）配向したＰＺＴ膜を形成することはできない。これは、熱膨張係数による応力の影響は、その系における最も膜厚の厚い材料の熱膨張係数に支配されるからである。図２２に示す系では、基板であるシリコンの熱膨張係数とＰＺＴの熱膨張係数とによってＰＺＴに働く応力が決定される。
【００２０】
このようなことから、本願発明者等は、基板と強誘電体膜との熱膨張係数差に基づく応力を強誘電体膜に伝えることを防止する観点から、強誘電体膜よりも下層に、バッファ層として、強誘電体よりも熱膨張係数が大きい材料よりなり、その高さが下地と接する幅よりも高い構造体を設けることに想到し、電界印加方向と分極軸とが平行な強誘電体膜を有する容量素子を形成することに成功した。
【００２１】
すなわち、本発明による容量素子は、図１（ａ）に示すように、基板６０上に形成されたバッファ層としての構造体（バッファ体とも表す）６２と、構造体６２上に形成された下部電極６４と、下部電極６４上に形成され、構造体６２の熱膨張係数よりも小さい熱膨張係数を有し、下部電極６４の面と実質的に垂直な方向に結晶が配向したペロブスカイト型強誘電体材料よりなるキャパシタ誘電体膜６６と、キャパシタ誘電体膜６６上に形成された上部電極６８とを有することを特徴としている。
【００２２】
或いは、図１（ｂ）に示すように、基板６０上に形成された下部電極６４と、下部電極６４上に形成され、基板６０の熱膨張係数よりも大きい熱膨張係数を有し、下部電極６４の面と実質的に垂直な方向に結晶が配向したペロブスカイト型強誘電体材料よりなるキャパシタ誘電体膜６６と、キャパシタ誘電体膜６６上に形成された上部電極６８とを有することを特徴としている。
【００２３】
強誘電体膜を、バッファ層としての構造体上或いはバッファ層を兼ねる下部電極上に形成することにより、強誘電体膜と下地基板との熱膨張係数の違いに伴う応力を、構造体或いは下部電極によって吸収することができる。これにより、強誘電体膜の堆積後や結晶化熱処理後の冷却過程において、引張り応力に起因する強誘電体膜の配向方向の転移を防止することができる。したがって、バッファ層としての構造体或いは下部電極の配向方向に依存した配向方向を有する強誘電体膜を形成することで、下部電極の面と実質的に垂直な方向に配向した強誘電体膜、すなわち、電界印加方向と分極軸とが平行な強誘電体膜を有する容量素子を形成することが可能となる。
【００２４】
バッファ層としての構造体は、基板と強誘電体膜との熱膨張係数差に基づく応力を強誘電体膜に伝えることを防止するに適した形状とする必要がある。基板と強誘電体膜との熱膨張係数差に基づく応力を強誘電体膜に伝えることを防止する観点からは、下地との接触面積が相対的に小さい柱状体が好ましいと考えられ、構造体の高さは少なくとも下地に接する幅よりも高い必要があると考えられる。本願発明者等は構造体の形状に関して臨界的な値を見出してはいないが、下地に接する幅に対する高さの比が大きいほどに、応力を強誘電体膜に伝えることを防止する効果が高いことが推測される。構造体の下地に接する幅に対する高さの比は、基板と強誘電体膜との熱膨張係数差に応じて適宜選択することが望ましい。
【００２５】
バッファ層となる構造体は、図１（ａ）のように下部電極の下地膜として設けてもよいし、図１（ｂ）に示すように下部電極自体によって形成してもよい。
【００２６】
ここで、バッファ層を構成する膜の配向方向は、形成すべき強誘電体膜の配向方向に応じて適宜選択する。
【００２７】
ペロブスカイト構造の強誘電体の場合、正方晶又は菱面体晶の結晶構造となる。例えば、ＰＺＴ系の強誘電体の場合、その組成をＰｂ（Ｚｒ1-xＴｉx）Ｏ2として、組成比ｘがｘ≧０．４８のときに正方晶となり、組成比ｘがｘ≦０．４８のときに菱面体晶となる。正方晶の場合には（００１）配向膜が強誘電体キャパシタとして好適であり、菱面体晶の場合には（１１１）配向膜が強誘電体キャパシタとして好適である。
【００２８】
正方晶の強誘電体を用いる場合、下地膜を（１００）配向膜により構成する。これにより、キュリー温度以上における堆積過程或いはキュリー温度以上の温度における結晶化熱処理時に、強誘電体薄膜は立方晶系で（１００）方向に配向しやすくなる。（１００）配向した強誘電体薄膜は、キュリー温度以上の温度から室温への冷却中に立方晶から正方晶に相転移する。その際、バッファ層による圧縮応力を受け、（００１）配向した正方晶の強誘電体薄膜が形成される。
【００２９】
菱面体晶の強誘電体を用いる場合、下地膜を（１１１）配向膜により構成する。これにより、キュリー温度以上における堆積過程或いはキュリー温度以上の温度における結晶化熱処理時に、強誘電体薄膜は立方晶系で（１１１）方向に配向しやすくなる。（１１１）配向した強誘電体薄膜は、キュリー温度以上の温度から室温への冷却中に立方晶から菱面体晶に相転移する。菱面体晶の場合には、１８０°分域の他に、分極方向が下地表面に対して斜めの方向となる７０°分域と１１０°分域が存在するが、相転移の際、バッファ層による均一な圧縮応力を受け、分極軸方向つまり（１１１）配向した菱面体晶の強誘電体薄膜が形成される。
【００３０】
下部電極をプラチナにより構成する場合、その上に（００１）配向した正方晶の強誘電体薄膜を形成するためには、（１００）配向したプラチナ膜を形成する必要がある。また、（１１１）配向した菱面体晶の強誘電体膜を形成するためには、（１１１）配向したプラチナ膜を形成する必要がある。
【００３１】
バッファ層としての構造体は、絶縁性材料であれば、例えば、ＭｇＯ、ＭｇＡｌ2Ｏ4、ＣａＯ、ＺｒＯ2、Ｙ2Ｏ3などを適用することができる。これら絶縁性材料は、立方晶系の材料であり、成膜時の全圧を制御することで配向方向を制御することが可能である。導電性材料であれば、例えば、プラチナ、銀（Ａｇ）、金（Ａｕ）、クロム（Ｃｒ）、銅（Ｃｕ）、イリジウム（Ｉｒ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、チタン（Ｔｉ）などを適用することができる。これら導電性材料は、成膜時のアルゴン（Ａｒ）ガス中に酸素（Ｏ2）ガスを導入し、酸素ガス分圧を制御することで配向方向を制御することが可能である。これら材料のうち、強誘電体膜と相性のよい材料、例えば貴金属材料に関しては、バッファ層としての構造体と下部電極とを共用することもできる。
【００３２】
また、構造体は、図１に示すような柱状体に限られるものではなく、例えば後述する第３及び第４実施形態に示すように、筒状体としてもよい。
【００３３】
また、本発明は、ペロブスカイト構造を有する強誘電体材料に広く適用することが可能であり、ＰＺＴ膜のほか、ＳｒＴｉＯ3膜、Ｂｉ2ＳｒＴａＯ9膜などにおいても同様の効果を得ることができる。
【００３４】
【発明の実施の形態】
［第１実施形態］
本発明の第１実施形態による半導体装置及びその製造方法について図２乃至図６を用いて説明する。
【００３５】
図２は本実施形態による半導体装置の構造を示す概略断面図、図３乃至図５は本実施形態による半導体装置の製造方法を示す工程断面図、図６は本実施形態による半導体装置におけるデータ保持特性を示すグラフである。
【００３６】
はじめに、本実施形態による半導体装置の構造について図２を用いて説明する。
【００３７】
シリコン基板１０上には、ゲート絶縁膜１４を介して形成されたゲート電極１６と、ゲート電極１６の両側のシリコン基板１０内に形成されたソース／ドレイン拡散層１８、２０とを有するメモリセルトランジスタが形成されている。メモリセルトランジスタが形成されたシリコン基板１０上には、層間絶縁膜２２が形成されている。層間絶縁膜２２には、ソース／ドレイン拡散層１８に電気的に接続されたプラグ２６が埋め込まれている。層間絶縁膜２２上には、プラグ２６を介してソース／ドレイン拡散層１８に電気的に接続されたビット線２８が形成されている。ビット線２８が形成された層間絶縁膜２２上には、層間絶縁膜３０が形成されている。層間絶縁膜３０、２２には、ソース／ドレイン拡散層２０に電気的に接続されたプラグ３４が埋め込まれている。
【００３８】
プラグ３４が埋め込まれた層間絶縁膜３０上には、バリアメタル層３６が形成されている。バリアメタル層３６上には、（１００）配向したＭｇＯ膜よりなるバッファ層としての構造体４０が形成されている。バリアメタル層３６上並びに構造体４０の上面上及び側面上には、（１００）配向したプラチナ膜よりなり、バリアメタル層３６及びプラグ３４を介してソース／ドレイン拡散層２０に電気的に接続された下部電極４２が形成されている。下部電極４２上には、（００１）配向した正方晶系のＰＺＴ膜よりなるキャパシタ誘電体膜４４が形成されている。キャパシタ誘電体膜４４上には、プラチナ膜よりなる上部電極４６が形成されている。これにより、下部電極４２、キャパシタ誘電体膜４４、上部電極４６よりなる強誘電体キャパシタが構成されている。
【００３９】
こうして、１トランジスタ、１キャパシタを有する強誘電体メモリが構成されている。
【００４０】
ここで、本実施形態による半導体装置は、基板としてキャパシタ誘電体膜４４よりも熱膨張係数の小さいシリコンを用いているにも関わらず、キャパシタ誘電体膜４４が（００１）配向膜により構成されていることに主たる特徴がある。キャパシタ誘電体膜４４として正方晶系のＰＺＴ膜を用いた場合、（００１）配向膜の分極方向は上部電極４６と下部電極４２との間に印加される電界の方向と並行となる。したがって、ＰＺＴの有する本来の分極の大きさをそのまま利用することができる。
【００４１】
本実施形態による半導体装置では、（００１）配向の正方晶系ＰＺＴ膜をシリコン基板１０上に形成するために、下部電極４２の下層に、キャパシタ誘電体膜よりも熱膨張係数が大きいＭｇＯ膜よりなる構造体４０を設けている。このような構造体４０を設けることにより、シリコン基板１０とＰＺＴ膜膜との間の熱膨張係数差に基づく引張り応力がＰＺＴ膜に加わるのを防止し、逆に、構造体４０とＰＺＴ膜との間の熱膨張係数差に基づく圧縮応力をＰＺＴ膜に加えることが可能となり、下部電極４２上に（００１）配向の正方晶系ＰＺＴ膜を形成することができる。
【００４２】
次に、本実施形態による半導体装置の製造方法について図３乃至図５を用いて説明する。
【００４３】
まず、シリコン基板１０に、例えばシャロートレンチ法により、素子分離膜１２を形成する。
【００４４】
次いで、素子分離膜１２により画定された素子領域上に、通常のＭＯＳトランジスタの形成方法と同様にして、ゲート絶縁膜１４を介して形成されたゲート電極１６と、ゲート電極１６の両側のシリコン基板１０内に形成されたソース／ドレイン拡散層１８、２０とを有するメモリセルトランジスタを形成する（図３（ａ））。
【００４５】
次いで、メモリセルトランジスタが形成されたシリコン基板１０上に、例えばＣＶＤ法によりシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜２２を形成する。
【００４６】
次いで、例えばＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により層間絶縁膜２２の表面を研磨し、層間絶縁膜２２の表面を平坦化する。
【００４７】
次いで、リソグラフィー技術及びエッチング技術により、層間絶縁膜２２に、ソース／ドレイン拡散層１８に達するコンタクトホール２４を形成する（図３（ｂ））。
【００４８】
次いで、例えばスパッタ法により、窒化チタン（ＴｉＮ）／チタン（Ｔｉ）の積層構造よりなる密着層とタングステン（Ｗ）膜とを堆積した後、層間絶縁膜２２の表面が露出するまでＣＭＰ法により研磨する。こうして、コンタクトホール２４内に埋め込まれ、ソース／ドレイン拡散層１８に電気的に接続されたプラグ２６を形成する。
【００４９】
次いで、例えばスパッタ法によりタングステン膜を堆積した後、リソグラフィー技術及びエッチング技術によりこのタングステン膜をパターニングし、タングステン膜よりなり、プラグ２６を介してソース／ドレイン拡散層１８に接続されたビット線２８を形成する（図３（ｃ））。
【００５０】
次いで、ビット線２８が形成された層間絶縁膜２２上に、例えばＣＶＤ法によりシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜３０を形成する。
【００５１】
次いで、リソグラフィー技術及びエッチング技術により、層間絶縁膜３０、２２に、ソース／ドレイン拡散層２０に達するコンタクトホール３２を形成する（図３（ｄ））。
【００５２】
次いで、例えばスパッタ法により、窒化チタン／チタンの積層構造よりなる密着層とタングステン膜とを堆積した後、層間絶縁膜３０の表面が露出するまでＣＭＰ法により研磨する。こうして、コンタクトホール３２内に埋め込まれ、ソース／ドレイン拡散層２０に電気的に接続されたプラグ３４を形成する。
【００５３】
次いで、プラグ３４が埋め込まれた層間絶縁膜３０上に、例えばスパッタ法により窒化チタン膜を堆積し、窒化チタン膜よりなるバリアメタル層３６を形成する。
【００５４】
次いで、バリアメタル層３６上に、例えば反応性スパッタ法により、膜厚６００ｎｍの（１００）配向したＭｇＯ膜３８を堆積する（図４（ａ））。例えば、ターゲットにマグネシウム（Ｍｇ）を用い、基板温度を５００℃、アルゴン（Ａｒ）ガス流量を３０ｓｃｃｍ、酸素（Ｏ2）ガス流量を２０ｓｃｃｍ、圧力を３０ｍＴｏｒｒとしてＭｇＯ膜を成膜することにより、（１００）配向のＭｇＯ膜を形成することができる。
【００５５】
次いで、リソグラフィー技術及びイオンミリング技術によりＭｇＯ膜３８をパターニングし、高さが約６００ｎｍ、幅が約５００ｎｍの（１００）配向したＭｇＯ膜３８よりなるバッファ層としての構造体４０を形成する（図４（ｂ））。
【００５６】
構造体４０は、シリコン基板１０からの応力をキャパシタ誘電体膜４４に伝えるのを防止するためのものであり、少なくともその高さを下地と接する幅よりも高く設定する。また、構造体４０は、キャパシタ誘電体膜４４に圧縮応力を加える役割をも有しており、下部電極４２を構成する材料としては、キャパシタ誘電体膜４４を構成する材料の熱膨張係数よりも大きい材料を選択する必要がある。
【００５７】
次いで、全面に、例えば段差被覆性に優れたＣＶＤ法により、膜厚６０ｎｍの（１００）配向したプラチナ膜を堆積する。例えば、溶液気化型のＣＶＤ法において、酸素ガスを導入し、酸素分圧を適宜制御することにより、（１００）配向のプラチナ膜を堆積することができる。
【００５８】
次いで、リソグラフィー技術及びエッチング技術により、プラチナ膜及びバリアメタル層３６をパターニングし、プラチナ膜よりなり、バリアメタル層３６及びプラグ３４を介してソース／ドレイン拡散層２０に接続された下部電極４２を形成する（図５（ａ））。
【００５９】
次いで、下部電極４２上に、例えば溶液気化型のＣＶＤ法により、キュリー点（Ｔｃ）以上の温度で、膜厚が１２０ｎｍ、Ｚｒ／Ｔｉ比が４５／５５であるＰＺＴ膜を堆積し、（１００）配向の立方晶系ＰＺＴ膜よりなるキャパシタ誘電体膜４４を形成する。（１００）配向の立方晶系ＰＺＴ膜は、堆積温度から室温へ冷却する過程において、構造体３６からの圧縮応力を受け、（００１）配向の正方晶系ＰＺＴ膜に相転移する。
【００６０】
なお、冷却過程においてはシリコン基板１０とＰＺＴ膜との間の熱膨張係数差に基づく引張り応力が問題となるが、ＰＺＴ膜の下層にバッファ層としての構造体４０が形成されているので、この引張り応力は構造体４０により緩和され、逆に、ＰＺＴ膜には構造体４０による圧縮応力が加わることとなる。したがって、堆積したＰＺＴ膜は、正方晶系の（１００）配向膜とはならず、正方晶系の（００１）配向膜となる。
【００６１】
次いで、全面に、例えば溶液気化型のＣＶＤ法により、膜厚１００ｎｍのプラチナ膜を堆積し、プラチナ膜よりなる上部電極４６を形成する。
【００６２】
こうして、１トランジスタ、１キャパシタを有し、キャパシタ誘電体膜の分極方向が電界印加方向と平行である強誘電体メモリを形成することができる。
【００６３】
図６は、（１１１）配向膜を用いた従来の半導体装置と（００１）配向膜を用いた本実施形態による半導体装置とにおけるデータ保持特性を示すグラフである。なお、図６の測定結果は、１５０℃、１６０時間のデータ保持特性の加速試験を行った結果である。
【００６４】
図６に示すように、（１１１）配向膜を用いた従来の半導体装置では約２５％の分極量の減少が見られるが、（００１）配向膜を用いた本実施形態による半導体装置では約５％の分極量の減少に抑えることができた。
【００６５】
また、（００１）配向膜を用いた場合、初期の分極量は電圧印加方向と分極方向とが平行であるため、（１１１）配向膜を用いた場合と比較して、分極量は約１．５倍と大きい。このことは、（００１）配向膜を用いた場合には容量素子面積を１／１．５倍に縮小しても（１１１）配向膜を用いた場合と同等の特性を得られることを意味しており、強誘電体メモリの更なる微細化が可能となる。
【００６６】
このように、本実施形態によれば、下部電極４２の下層に、シリコン基板１０からの応力の影響を緩和するバッファ層としての構造体４０を設けるので、基板としてキャパシタ誘電体膜４４よりも熱膨張係数の小さいシリコンを用いていた場合であっても、（００１）配向したキャパシタ誘電体膜を形成することができる。したがって、キャパシタ誘電体膜の分極方向を、上部電極４６と下部電極４２との間に印加される電界の方向と並行にすることができ、強誘電体膜の有する本来の分極の大きさをそのまま利用することができる。
【００６７】
なお、上記実施形態では、下部電極４２と下地構造との密着性を高め、また、コンタクト特性を向上するために、下部電極４２とプラグ３４との間にバリアメタル層３６を設けているが、バリアメタル層３６の配置方法は、上記実施例に記載の態様のほか、様々な態様が考えられる。例えば図７（ａ）に示すように、構造体４０の下部に延在しないようにプラグ３４上に選択的にバリアメタル層３６を設けるようにしてもよいし、例えば図７（ｂ）に示すように、構造体４０の下部においてバリアメタル層３６とプラグ３４とのコンタクトをとるようにしてもよい。
【００６８】
［第２実施形態］
本発明の第２実施形態による半導体装置及びその製造方法について図８及び図９を用いて説明する。なお、図２乃至図５に示す第１実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し、説明を省略し或いは簡略にする。
【００６９】
図８は本実施形態による半導体装置の構造を示す概略断面図、図９は本実施形態による半導体装置の製造方法を示す工程断面図である。
【００７０】
はじめに、本実施形態による半導体装置の構造について図８を用いて説明する。
【００７１】
シリコン基板１０上には、ゲート絶縁膜１４を介して形成されたゲート電極１６と、ゲート電極１６の両側のシリコン基板１０内に形成されたソース／ドレイン拡散層１８、２０とを有するメモリセルトランジスタが形成されている。メモリセルトランジスタが形成されたシリコン基板１０上には、層間絶縁膜２２が形成されている。層間絶縁膜２２には、ソース／ドレイン拡散層１８に電気的に接続されたプラグ２６が埋め込まれている。層間絶縁膜２２上には、プラグ２６を介してソース／ドレイン拡散層１８に電気的に接続されたビット線２８が形成されている。ビット線２８が形成された層間絶縁膜２２上には、層間絶縁膜３０が形成されている。層間絶縁膜３０、２２には、ソース／ドレイン拡散層２０に電気的に接続されたプラグ３４が埋め込まれている。
【００７２】
プラグ３４が埋め込まれた層間絶縁膜３０上には、バリアメタル層３６が形成されている。バリアメタル層３６上には、（１００）配向したプラチナ膜よりなり、バリアメタル層３６及びプラグ３４を介してソース／ドレイン拡散層２０に電気的に接続された下部電極４２が形成されている。下部電極４２は、バッファ層としての構造体を兼ねるものであり、その高さが幅よりも高くなっている。下部電極４２上には、（００１）配向した正方晶系のＰＺＴ膜よりなるキャパシタ誘電体膜４４が形成されている。キャパシタ誘電体膜４４上には、プラチナ膜よりなる上部電極４６が形成されている。これにより、下部電極４２、キャパシタ誘電体膜４４、上部電極４６よりなる強誘電体キャパシタが構成されている。
【００７３】
こうして、１トランジスタ、１キャパシタを有する強誘電体メモリが構成されている。
【００７４】
ここで、本実施形態による半導体装置は、基板としてキャパシタ誘電体膜４４よりも熱膨張係数の小さいシリコンを用いているにも関わらず、キャパシタ誘電体膜４４が（００１）配向膜により構成されていることに主たる特徴がある。キャパシタ誘電体膜４４として正方晶系のＰＺＴ膜を用いた場合、（００１）配向膜の分極方向は上部電極４６と下部電極４２との間に印加される電界の方向と並行となる。したがって、ＰＺＴの有する本来の分極の大きさをそのまま利用することができる。
【００７５】
本実施形態による半導体装置では、（００１）配向の正方晶系ＰＺＴ膜をシリコン基板１０上に形成するために、（１００）配向のプラチナ膜よりなる下部電極４２により、バッファ層となる構造体を構成している。このような構造体を設けることにより、シリコン基板１０とＰＺＴ膜膜との間の熱膨張係数差に基づく引張り応力がＰＺＴ膜に加わるのを防止し、逆に、下部電極４２とＰＺＴ膜との間の熱膨張係数差に基づく圧縮応力をＰＺＴ膜に加えることが可能となり、下部電極４２上に（００１）配向の正方晶系ＰＺＴ膜を形成することができる。
【００７６】
次に、本実施形態による半導体装置の製造方法について図９を用いて説明する。
【００７７】
まず、例えば図３（ａ）乃至図３（ｄ）に示す第１実施形態による半導体装置の製造方法と同様にして、メモリセルトランジスタ、層間絶縁膜２２、３０、コンタクトホール３２等を形成する。
【００７８】
次いで、例えばスパッタ法により、窒化チタン／チタンの積層構造よりなる密着層とタングステン膜とを堆積した後、層間絶縁膜３０の表面が露出するまでＣＭＰ法により研磨する。こうして、コンタクトホール３２内に埋め込まれ、ソース／ドレイン拡散層２０に電気的に接続されたプラグ３４を形成する。
【００７９】
次いで、プラグ３４が埋め込まれた層間絶縁膜３０上に、例えばスパッタ法により窒化チタン膜を堆積し、窒化チタン膜よりなるバリアメタル層３６を形成する。
【００８０】
次いで、バリアメタル層３６上に、例えばＣＶＤ法により、膜厚６００ｎｍの（１００）配向したプラチナ膜を堆積する。例えば、溶液気化型のＣＶＤ法において、酸素分圧を制御することにより、（１００）配向のプラチナ膜を堆積することができる。
【００８１】
次いで、リソグラフィー技術及びエッチング技術によりプラチナ膜及びバリアメタル層３６をパターニングし、このプラチナ膜よりなり、バリアメタル層３６及びプラグ３４を介してソース／ドレイン拡散層２０に接続された下部電極４２を形成する（図９（ａ））。下部電極４２は、バッファ層としての構造体を兼ねるものであり、例えば、高さを約６００ｎｍ、幅を約５００ｎｍとする。
【００８２】
本実施形態における下部電極４２は、下部電極としての通常の機能のほか、シリコン基板１０からの応力をキャパシタ誘電体膜４４に伝えるのを防止するためのものであり、少なくともその高さを下地と接する幅よりも高く設定する。また、キャパシタ誘電体膜４４に圧縮応力を加える役割をも有しており、下部電極４２を構成する材料としては、キャパシタ誘電体膜４４を構成する材料の熱膨張係数よりも大きい材料を選択する必要がある。
【００８３】
次いで、下部電極４２上に、例えばＣＶＤ法により、キュリー点（Ｔｃ）以上の温度で膜厚１２０ｎｍのＰＺＴ膜を堆積し、（００１）配向の正方晶系ＰＺＴ膜膜よりなるキャパシタ誘電体膜４４を形成する。
【００８４】
次いで、全面に、例えばＣＶＤ法により、膜厚１００ｎｍのプラチナ膜を堆積し、プラチナ膜よりなる上部電極４６を形成する。
【００８５】
こうして、１トランジスタ、１キャパシタを有し、キャパシタ誘電体膜の分極方向が電界印加方向と平行である強誘電体メモリを形成することができる。
【００８６】
このように、本実施形態によれば、下部電極４２により、シリコン基板１０からの応力の影響を緩和するバッファ層を兼ねる構造体を構成するので、基板としてキャパシタ誘電体膜４４よりも熱膨張係数の小さいシリコンを用いていた場合であっても、（００１）配向したキャパシタ誘電体膜を形成することができる。したがって、キャパシタ誘電体膜の分極方向を、上部電極４６と下部電極４２との間に印加される電界の方向と並行にすることができ、強誘電体膜の有する本来の分極の大きさをそのまま利用することができる。
【００８７】
なお、上記実施形態では、図９（ａ）に示す工程において下部電極４２となるプラチナ膜とバリアメタル層３６とを同一形状にパターニングし、その後にキャパシタ誘電体膜４４を形成しているが、パターニング後、キャパシタ誘電体膜４４前に、バリアメタル層３６を所定量だけ水平方向にエッチングするようにしてもよい。
【００８８】
図９（ａ）に示す工程の後、例えば硫酸と過酸化水素とを含む水溶液によりバリアメタル層３６を等方的に選択エッチングし、図１０（ａ）に示すように下部電極４２と層間絶縁膜３０との間に間隙を設ければ、下部電極４２と下地構造との接触面積を大幅に減少することができるので、キャパシタ誘電体膜４４堆積後の冷却過程においてキャパシタ誘電体膜４４が受けるシリコン基板１０からの引張り応力を更に緩和することができる。なお、バリアメタル層３６を水平方向にエッチングした場合、キャパシタ誘電体膜４４及び上部電極４６を形成した後の装置構造は、例えば図１０（ｂ）に示すようになる。
【００８９】
また、バリアメタル層３６を構成する材料によってはキャパシタ誘電体膜４４の特性を劣化するものもあり、バリアメタル層３６によるキャパシタ誘電体膜４４の特性劣化を防止する観点からも、バリアメタル層３６を水平方向にエッチングする意義がある。
【００９０】
［第３実施形態］
本発明の第３実施形態による半導体装置及びその製造方法について図１１乃至図１４を用いて説明する。なお、図２乃至図１０に示す第１及び第２実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し、説明を省略し或いは簡略にする。
【００９１】
図１１は本実施形態による半導体装置の構造を示す概略断面図、図１２乃至１４は本実施形態による半導体装置の製造方法を示す工程断面図である。
【００９２】
はじめに、本実施形態による半導体装置について図１１を用いて説明する。
【００９３】
本実施形態による半導体装置は、図１１に示すように、下部電極４２の下層にバッファ層としての構造体４０を設けている点は、第１実施形態による半導体装置と同様である。本実施形態による半導体装置は、構造体４０が図２に示すような柱状体ではなく筒状体である点に主たる特徴がある。このようにして半導体装置を構成することにより、第１実施形態による半導体装置と同様の効果を得ることができるとともに、キャパシタ面積を容易に増加することができる。
【００９４】
次に、本実施形態による半導体装置の構造について図１２乃至図１４を用いて説明する。
【００９５】
まず、例えば図３（ａ）乃至図３（ｄ）に示す第１実施形態による半導体装置の製造方法と同様にして、メモリセルトランジスタ、層間絶縁膜２２、３０、コンタクトホール３２等を形成する。
【００９６】
次いで、例えばスパッタ法により、窒化チタン／チタンの積層構造よりなる密着層とタングステン膜とを堆積した後、層間絶縁膜３０の表面が露出するまでＣＭＰ法により研磨する。こうして、コンタクトホール３２内に埋め込まれ、ソース／ドレイン拡散層２０に電気的に接続されたプラグ３４を形成する。
【００９７】
次いで、プラグ３４が埋め込まれた層間絶縁膜３０上に、例えばスパッタ法により窒化チタン膜を堆積し、窒化チタン膜よりなるバリアメタル層３６を形成する。
【００９８】
次いで、バリアメタル層上に、例えばＣＶＤ法により、膜厚６００ｎｍのシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜４８を形成する（図１２（ａ））。
【００９９】
次いで、リソグラフィー技術及びエッチング技術により層間絶縁膜４８をパターニングし、層間絶縁膜４８に、バリアメタル層３６に達する開口部５０を形成する（図１２（ｂ））。
【０１００】
次いで、例えば反応性スパッタ法により、膜厚１００ｎｍの（１００）配向したＭｇＯ膜を堆積する。
【０１０１】
次いで、例えばＣＭＰ法により、層間絶縁膜４８の表面が露出するまでＭｇＯ膜を平坦に研磨し、ＭｇＯ膜を開口部５０内に選択的に残存させる。こうして、ＭｇＯ膜よりなり、開口部５０の内壁及び底部に沿って形成されたバッファ層としての構造体４０を形成する（図１３（ａ））。
【０１０２】
次いで、例えば弗酸系の水溶液を用いたウェットエッチングにより、バリアメタル層３６をストッパとして、層間絶縁膜４８を選択的に除去する（図１３（ｂ））。
【０１０３】
次いで、全面に、例えば段差被覆性に優れたＣＶＤ法により、膜厚６０ｎｍの（１００）配向したプラチナ膜を堆積する。
【０１０４】
次いで、リソグラフィー技術及びエッチング技術によりプラチナ膜及びバリアメタル層３６をパターニングし、プラチナ膜よりなり、バリアメタル層３６及びプラグ３４を介してソース／ドレイン拡散層２０に接続された下部電極４２を形成する（図１４（ａ））。
【０１０５】
次いで、下部電極４２上に、例えばＣＶＤ法により、キュリー点（Ｔｃ）以上の温度で膜厚１２０ｎｍのＰＺＴ膜を堆積し、（００１）配向の正方晶系ＰＺＴ膜膜よりなるキャパシタ誘電体膜４４を形成する。
【０１０６】
次いで、全面に、例えばＣＶＤ法により、膜厚１００ｎｍのプラチナ膜を堆積し、プラチナ膜よりなる上部電極４６を形成する（図１４（ｂ））。
【０１０７】
こうして、１トランジスタ、１キャパシタを有し、キャパシタ誘電体膜の分極方向が電界印加方向と平行である強誘電体メモリを形成することができる。
【０１０８】
このように、本実施形態によれば、下部電極４２の下層に、シリコン基板１０からの応力の影響を緩和するバッファ層としての構造体４０を設けるので、基板としてキャパシタ誘電体膜４４よりも熱膨張係数の小さいシリコンを用いていた場合であっても、（００１）配向したキャパシタ誘電体膜を形成することができる。したがって、キャパシタ誘電体膜の分極方向を、上部電極４６と下部電極４２との間に印加される電界の方向と並行にすることができ、強誘電体膜の有する本来の分極の大きさをそのまま利用することができる。
【０１０９】
また、構造体４０を筒状体とするので、下部電極４２の表面積を大幅に増加することができる。したがって、同一の床面積及び高さを有する下部電極により、より大きなキャパシタ面積を確保することができ、素子の高集積化が容易となる。
【０１１０】
［第４実施形態］
本発明の第４実施形態による半導体装置及びその製造方法について図１５乃至図１８を用いて説明する。なお、図２乃至図１４に示す第１乃至第３実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し、説明を省略し或いは簡略にする。
【０１１１】
図１５は本実施形態による半導体装置の構造を示す概略断面図、図１６乃至図１８は本実施形態による半導体装置の製造方法を示す工程断面図である。
【０１１２】
はじめに、本実施形態による半導体装置について図１５を用いて説明する。
【０１１３】
本実施形態による半導体装置は、図１５に示すように、下部電極４２がバッファ層としての構造体を兼ねる点は、第２実施形態による半導体装置と同様である。本実施形態による半導体装置は、下部電極４２が図８に示すような柱状体ではなく筒状体である点に主たる特徴がある。このようにして半導体装置を構成することにより、第２実施形態による半導体装置と同様の効果を得ることができるとともに、キャパシタ面積を容易に増加することができる。
【０１１４】
次に、本実施形態による半導体装置の製造方法について図１６乃至図１８を用いて説明する。
【０１１５】
まず、例えば図３（ａ）乃至図３（ｃ）に示す第１実施形態による半導体装置の製造方法と同様にして、メモリセルトランジスタ、層間絶縁膜２２等を形成する。
【０１１６】
次いで、層間絶縁膜２２上に、例えばＣＶＤ法によりシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜３０を形成する。
【０１１７】
次いで、層間絶縁膜３０上に、例えばＣＶＤ法によりシリコン窒化膜を堆積し、シリコン窒化膜よりなるエッチングストッパ膜５２を形成する。
【０１１８】
次いで、リソグラフィー技術及びエッチング技術により、エッチングストッパ膜５２、層間絶縁膜３０、２２に、ソース／ドレイン拡散層２０に達するコンタクトホール３２を形成する（図１６（ａ））。
【０１１９】
次いで、例えばスパッタ法により、窒化チタン／チタンの積層構造よりなる密着層とタングステン膜とを堆積した後、層間絶縁膜３０の表面が露出するまでＣＭＰ法により研磨する。こうして、コンタクトホール３２内に埋め込まれ、ソース／ドレイン拡散層２０に電気的に接続されたプラグ３４を形成する。
【０１２０】
次いで、エッチングストッパ膜５２上に、例えばＣＶＤ法により、膜厚６００ｎｍのシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜４８を形成する（図１６（ｂ））。
【０１２１】
次いで、リソグラフィー技術及びエッチング技術により層間絶縁膜４８をパターニングし、層間絶縁膜４８に、エッチングストッパ膜５２に達し、プラグ３４を露出する開口部５０を形成する（図１６（ｃ））。
【０１２２】
次いで、例えばスパッタ法により窒化チタン膜を堆積し、窒化チタン膜よりなるバリアメタル層３６を形成する。
【０１２３】
次いで、バリアメタル層３６上に、例えば段差被覆性に優れたＣＶＤ法により、膜厚１００ｎｍの（１００）配向したプラチナ膜を堆積する。
【０１２４】
次いで、例えばＣＭＰ法により、層間絶縁膜４８の表面が露出するまでプラチナ膜及びバリアメタル層３６を平坦に研磨し、プラチナ膜及びバリアメタル層３６を開口部５０内に選択的に残存させる。こうして、プラチナ膜よりなり、開口部５０の内壁及び底部に沿って形成され、バリアメタル層３６及びプラグ３４を介してソース／ドレイン拡散層２０に電気的に接続された下部電極４２を形成する（図１７（ａ））。
【０１２５】
次いで、例えば弗酸系の水溶液を用いたウェットエッチングにより、エッチングストッパ膜５２をストッパとして、層間絶縁膜４８を選択的に除去する（図１７（ｂ））。
【０１２６】
次いで、例えば硫酸と過酸化水素とを含む水溶液を用いたウェットエッチングにより、エッチングストッパ膜５２をストッパとして、バリアメタル層３６を選択的にエッチングする（図１８（ａ））。なお、このエッチングにおいて、下部電極４２と層間絶縁膜３０との間に間隙が形成されるまでバリアメタル層３６をエッチングすれば、下部電極４２と下地構造との接触面積を大幅に減少することができるので、キャパシタ誘電体膜４４堆積後の冷却過程においてキャパシタ誘電体膜４４が受けるシリコン基板１０からの引張り応力を更に緩和することができる。
【０１２７】
次いで、下部電極４２上に、例えばＣＶＤ法により、キュリー点（Ｔｃ）以上の温度で膜厚１２０ｎｍのＰＺＴ膜を堆積し、（００１）配向の正方晶系ＰＺＴ膜膜よりなるキャパシタ誘電体膜４４を形成する。
【０１２８】
次いで、全面に、例えばＣＶＤ法により、膜厚１００ｎｍのプラチナ膜を堆積し、プラチナ膜よりなる上部電極４６を形成する（図１８（ｂ））。
【０１２９】
こうして、１トランジスタ、１キャパシタを有し、キャパシタ誘電体膜の分極方向が電界印加方向と平行である強誘電体メモリを形成することができる。
【０１３０】
このように、本実施形態によれば、下部電極４２により、シリコン基板１０からの応力の影響を緩和するバッファ層を兼ねる構造体を構成するので、基板としてキャパシタ誘電体膜４４よりも熱膨張係数の小さいシリコンを用いていた場合であっても、（００１）配向したキャパシタ誘電体膜を形成することができる。したがって、キャパシタ誘電体膜の分極方向を、上部電極４６と下部電極４２との間に印加される電界の方向と並行にすることができ、強誘電体膜の有する本来の分極の大きさをそのまま利用することができる。
【０１３１】
また、下部電極４２を筒状体とするので、下部電極４２の表面積を大幅に増加することができる。したがって、同一の床面積及び高さを有する下部電極により、より大きなキャパシタ面積を確保することができ、素子の高集積化が容易となる。
【０１３２】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
【０１３３】
例えば、上記実施形態では、下部電極４２として（１００）配向のプラチナ膜を用い、キャパシタ誘電体膜４４として（００１）配向の正方晶系ＰＺＴ膜を用いたが、下部電極４２として（１１１）配向のプラチナ膜を用い、キャパシタ誘電体膜４４として（１１１）配向の菱面体晶系ＰＺＴ膜を用いてもよい。（１１１）配向の菱面体晶系ＰＺＴ膜を用いた場合においても、キャパシタ誘電体膜４４の分極方向は上部電極４６と下部電極４２との間に印加される電界の方向と並行となり、強誘電体膜の有する本来の分極の大きさをそのまま利用することができる。
【０１３４】
（１１１）配向したプラチナ膜は、例えば、溶液気化型のＣＶＤ法において、酸素を導入しないことにより、（１１１）配向のプラチナ膜を堆積することができる。
【０１３５】
また、（１１１）配向した菱面体晶系ＰＺＴ膜は、例えば溶液気化型のＣＶＤ法において、Ｚｒ／Ｔｉ比が例えば６０／４０となるように原料流量比を制御することにより形成することができる。この組成のＰＺＴ膜を堆積した場合、ＰＺＴ膜は立方晶系で（１１１）方向に配向しやすくなる。（１１１）配向したＰＺＴ膜は、キュリー温度以上の温度から室温への冷却中に立方晶から菱面体晶に相転移する。この相転移の際、バッファ層による均一な圧縮応力を受け（１１１）配向した菱面体晶のＰＺＴ膜が形成されることとなる。
【０１３６】
また、下部電極４２を構成する材料及びキャパシタ誘電体膜４４を構成する材料は、プラチナ膜やＰＺＴ膜に限定されるものではない。
【０１３７】
本発明は、ペロブスカイト構造を有する強誘電体膜をキャパシタ誘電体膜に用いる場合に広く適用することができ、ＰＺＴ膜のほか、ＳｒＴｉＯ3膜やＢｉ2ＳｒＴａＯ9膜などにおいても同様の効果を得ることができる。
【０１３８】
また、下部電極４２及び上部電極４６を構成する材料は、キャパシタ誘電体膜４４との相性によって適宜選択することが望ましい。キャパシタ誘電体４４としてＳｒＴｉＯ3膜やＢｉ2ＳｒＴａＯ9膜を用いる場合には、電極材料としては、プラチナ、ルテニウム、酸化ルテニウム、タングステン、ＳＲＯ（ＳｒＲｕＯ3）などを用いることができる。
【０１３９】
また、下部電極４２をバッファ層としての構造体と兼用する場合には、キャパシタ誘電体膜４４よりも熱膨張係数の大きな導電性材料、例えば、プラチナ、銀（Ａｇ）、金（Ａｕ）、クロム（Ｃｒ）、銅（Ｃｕ）、イリジウム（Ｉｒ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、チタン（Ｔｉ）などを用いることができる。
【０１４０】
また、上記第１及び第３実施形態では、構造体４０としてＭｇＯ膜を適用したが、キャパシタ誘電体膜４４よりも熱膨張係数が大きな材料であればＭｇＯ膜に限定されるものではなく、例えば、ＭｇＡｌ2Ｏ4、ＣａＯ、ＺｒＯ2、Ｙ2Ｏ3などを適用することができる。
【０１４１】
また、これら絶縁材料に限らず、上述のプラチナ、銀、金、クロム、銅、イリジウム、ニッケル、タンタル、チタンなどの材料によって構造体４０を構成してもよい。この場合、構造体４０により下部電極４２とバリアメタル層３６とのコンタクトをとることができるので、例えば図２や図１１のように必ずしも下部電極４２とバリアメタル層３６とを直接接続させる必要はない。
【０１４２】
また、上記実施形態では、強誘電体容量素子を半導体記憶装置に適用する場合を想定し、強誘電体容量素子をシリコン基板上に形成する場合を示したが、本発明は強誘電体容量素子を強誘電体膜よりも熱膨張係数の小さな基板上に形成する場合に顕著な効果を得ることができる。また、強誘電体膜よりも熱膨張係数の大きな基板上に強誘電体膜を形成する場合であっても、本発明の効果を達成するうえで妨げとなることはない。したがって、基板はシリコンに限られるものではなく、例えば、ＧａＡｓなどの二元化合物基板や、ＭｇＯ基板、ＳｒＴｉＯ3基板、ＬａＡｌＯ3基板などの酸化物基板上に強誘電体容量素子を形成する場合においても、本発明を適用することができる。
【０１４３】
以上詳述したように、本発明による半導体装置及びその製造方法の特徴をまとめると以下の通りとなる。
【０１４４】
（付記１） 基板上に形成されたバッファ体と、前記バッファ体上に形成された下部電極と、前記下部電極上に形成され、前記バッファ体の熱膨張係数よりも小さい熱膨張係数を有し、前記下部電極の面と実質的に垂直な方向に結晶が配向したペロブスカイト型強誘電体材料よりなるキャパシタ誘電体膜と、前記キャパシタ誘電体膜上に形成された上部電極とを有することを特徴とする容量素子。
【０１４５】
（付記２） 付記１記載の容量素子において、前記キャパシタ誘電体膜の熱膨張係数は、前記基板の熱膨張係数よりも大きいことを特徴とする容量素子。
【０１４６】
（付記３） 基板上に形成された下部電極と、前記下部電極上に形成され、前記基板の熱膨張係数よりも大きい熱膨張係数を有し、前記下部電極の面と実質的に垂直な方向に結晶が配向したペロブスカイト型強誘電体材料よりなるキャパシタ誘電体膜と、前記キャパシタ誘電体膜上に形成された上部電極とを有することを特徴とする容量素子。
【０１４７】
（付記４） 付記３記載の容量素子において、前記下部電極の熱膨張係数は、前記キャパシタ誘電体膜の熱膨張係数よりも大きいことを特徴とする容量素子。
【０１４８】
（付記５） 付記１乃至４のいずれか１項に記載の容量素子において、前記キャパシタ誘電体膜は、結晶構造が正方晶であり（００１）方向に配向していることを特徴とする容量素子。
【０１４９】
（付記６） 付記５記載の量素子において、前記下部電極は、結晶構造が立方晶であり（１００）方向に配向していることを特徴とする容量素子。
【０１５０】
（付記７） 付記１乃至４のいずれか１項に記載の容量素子において、前記キャパシタ誘電体膜は、結晶構造が菱面体晶であり（１１１）方向に配向していることを特徴とする容量素子。
【０１５１】
（付記８） 付記７記載の容量素子において、前記下部電極は、結晶構造が立方晶であり（１１１）方向に配向していることを特徴とする容量素子。
【０１５２】
（付記９） 半導体基板上に形成され、ゲート電極と、前記ゲート電極の両側の前記半導体基板中にそれぞれ設けられたソース／ドレイン拡散層とを有するメモリセルトランジスタと、前記メモリセルトランジスタが形成された前記半導体基板上を覆う絶縁膜と、前記絶縁膜上に形成されたバッファ体と、前記バッファ体上に形成され、前記ソース／ドレイン拡散層に電気的に接続された下部電極と、前記下部電極上に形成され、前記バッファ体の熱膨張係数よりも小さい熱膨張係数を有し、前記下部電極の面と実質的に垂直な方向に結晶が配向したペロブスカイト型強誘電体材料よりなるキャパシタ誘電体膜と、前記キャパシタ誘電体膜上に形成された上部電極とを有する容量素子とを有することを特徴とする半導体装置。
【０１５３】
（付記１０） 半導体基板上に形成され、ゲート電極と、前記ゲート電極の両側の前記半導体基板中にそれぞれ設けられたソース／ドレイン拡散層とを有するメモリセルトランジスタと、前記メモリセルトランジスタが形成された前記半導体基板上を覆う絶縁膜と、前記絶縁膜上に形成され、前記ソース／ドレイン拡散層に電気的に接続された下部電極と、前記下部電極上に形成され、前記半導体基板の熱膨張係数よりも大きい熱膨張係数を有し、前記下部電極の面と実質的に垂直な方向に結晶が配向したするペロブスカイト型強誘電体材料よりなるキャパシタ誘電体膜と、前記キャパシタ誘電体膜上に形成された上部電極とを有する容量素子とを有することを特徴とする半導体装置。
【０１５４】
（付記１１） 基板上に、バッファ体を形成する工程と、前記バッファ体上に、下部電極を形成する工程と、前記下部電極上に、前記バッファ体の熱膨張係数よりも小さい熱膨張係数を有し、前記下部電極の面と実質的に垂直な方向に結晶が配向したペロブスカイト型強誘電体材料よりなるキャパシタ誘電体膜を形成する工程と、前記キャパシタ誘電体膜上に、上部電極を形成する工程とを有することを特徴とする容量素子の製造方法。
【０１５５】
（付記１２） 付記１１記載の容量素子の製造方法において、前記バッファ体を形成する工程では、前記キャパシタ誘電体膜を形成する工程において前記基板と前記キャパシタ誘電体膜との熱膨張係数差に基づく引張り応力が前記キャパシタ誘電体膜に加わらないように、前記バッファ体の形状を設定することを特徴とする容量素子の製造方法。
【０１５６】
（付記１３） 基板上に、下部電極を形成する工程と、前記下部電極上に、前記基板の熱膨張係数よりも大きい熱膨張係数を有し、前記下部電極の面と実質的に垂直な方向に結晶が配向したペロブスカイト型強誘電体材料よりなるキャパシタ誘電体膜を形成する工程と、前記キャパシタ誘電体膜上に、上部電極を形成する工程とを有することを特徴とする容量素子の製造方法。
【０１５７】
（付記１４） 付記１３記載の容量素子の製造方法において、前記下部電極を形成する工程では、前記キャパシタ誘電体膜を形成する工程において前記基板と前記キャパシタ誘電体膜との熱膨張係数差に基づく引張り応力が前記キャパシタ誘電体膜に加わらないように、前記下部電極の形状を設定することを特徴とする容量素子の製造方法。
【０１５８】
（付記１５） 付記１１乃至１４のいずれか１項に記載の容量素子の製造方法において、前記キャパシタ誘電体膜を形成する工程では、結晶構造が正方晶であり（００１）方向に配向した前記キャパシタ誘電体膜を形成することを特徴とする容量素子の製造方法。
【０１５９】
（付記１６） 付記１１記載の量素子の製造方法において、前記下部電極を形成する工程では、結晶構造が立方晶であり（１００）方向に配向した前記下部電極を形成することを特徴とする容量素子の製造方法。
【０１６０】
（付記１７） 付記１１乃至１４のいずれか１項に記載の容量素子の製造方法において、前記キャパシタ誘電体膜を形成する工程では、結晶構造が菱面体晶であり（１１１）方向に配向した前記キャパシタ誘電体膜を形成することを特徴とする容量素子の製造方法。
【０１６１】
（付記１８） 付記２７記載の容量素子の製造方法において、前記下部電極を形成する工程では、結晶構造が立方晶であり（１１１）方向に配向した前記下部電極を形成することを特徴とする容量素子の製造方法。
【０１６２】
（付記１９） 半導体基板上に、ゲート電極と、前記ゲート電極の両側の前記半導体基板中にそれぞれ設けられたソース／ドレイン拡散層とを有するメモリセルトランジスタを形成する工程と、前記メモリセルトランジスタが形成された前記半導体基板上に、絶縁膜を形成する工程と、前記絶縁膜上に、バッファ体を形成する工程と、前記バッファ体上に、前記ソース／ドレイン拡散層に電気的に接続された下部電極を形成する工程と、前記下部電極上に、前記バッファ体の熱膨張係数よりも小さい熱膨張係数を有し、前記下部電極の面と実質的に垂直な方向に結晶が配向したペロブスカイト型強誘電体材料よりなるキャパシタ誘電体膜を形成する工程と、前記キャパシタ誘電体膜上に、上部電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
【０１６３】
（付記２０） 半導体基板上に、ゲート電極と、前記ゲート電極の両側の前記半導体基板中にそれぞれ設けられたソース／ドレイン拡散層とを有するメモリセルトランジスタを形成する工程と、前記メモリセルトランジスタが形成された前記半導体基板上に、絶縁膜を形成する工程と、前記絶縁膜上に、前記ソース／ドレイン拡散層に電気的に接続された下部電極を形成する工程と、前記下部電極上に、前記基板の熱膨張係数よりも大きい熱膨張係数を有し、前記下部電極の面と実質的に垂直な方向に結晶が配向したペロブスカイト型強誘電体材料よりなるキャパシタ誘電体膜を形成する工程と、前記キャパシタ誘電体膜上に、上部電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
【０１６４】
【発明の効果】
以上の通り、本発明によれば、下部電極の下層に、基板からの応力の影響を緩和するバッファ層としての構造体を設けるので、基板としてキャパシタ誘電体膜よりも熱膨張係数の小さい材料を用いていた場合であっても、下部電極の面と垂直な方向に結晶が配向したキャパシタ誘電体膜を形成することができる。したがって、キャパシタ誘電体膜の分極方向を、上部電極と下部電極との間に印加される電界の方向と並行にすることができ、強誘電体膜の有する本来の分極の大きさをそのまま利用することができる。
【０１６５】
また、下部電極によって基板からの応力の影響を緩和するバッファ層を兼ねる構造体を構成するので、基板としてキャパシタ誘電体膜よりも熱膨張係数の小さい材料を用いていた場合であっても、下部電極の面と垂直な方向に結晶が配向したキャパシタ誘電体膜を形成することができる。したがって、キャパシタ誘電体膜の分極方向を、上部電極と下部電極との間に印加される電界の方向と並行にすることができ、強誘電体膜の有する本来の分極の大きさをそのまま利用することができる。
【図面の簡単な説明】
【図１】本発明による半導体装置及びその製造方法の原理を示す概略断面図である。
【図２】本発明の第１実施形態による半導体装置の構造を示す概略断面図である。
【図３】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図４】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図５】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図６】本発明の第１実施形態による半導体装置と従来の半導体装置とにおけるデータ保持特性を示すグラフである。
【図７】本発明の第１実施形態の変形例による半導体装置の構造を示す概略断面図である。
【図８】本発明の第２実施形態による半導体装置の構造を示す概略断面図である。
【図９】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図である。
【図１０】本発明の第２実施形態の変形例による半導体装置の構造を示す概略断面図である。
【図１１】本発明の第３実施形態による半導体装置の構造を示す概略断面図である。
【図１２】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図１３】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図１４】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図１５】本発明の第４実施形態による半導体装置の構造を示す概略断面図である。
【図１６】本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図１７】本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図１８】本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図１９】従来の半導体装置の構造及び課題を説明する概略断面図である。
【図２０】（００１）配向したＰＺＴ膜を形成する従来の方法を示す概略断面図である。
【図２１】（００１）配向したＰＺＴ膜を用いた不揮発性記憶装置と（１１１）配向したＰＺＴ膜を用いた不揮発性記憶装置とにおけるデータ保持時間を示すグラフである。
【図２２】下部電極下に強誘電体膜よりも熱膨張係数の大きなバッファ層を設けた場合を示す概略断面図である。
【符号の説明】
１０…シリコン基板
１２…素子分離膜
１４…ゲート絶縁膜
１６…ゲート電極
１８、２０…ソース／ドレイン拡散層
２２、３０、４８…層間絶縁膜
２４、３２…コンタクトホール
２６、３４…プラグ
２８…ビット線
３６…バリアメタル層
３８…ＭｇＯ膜
４０…構造体
４２…下部電極
４４…キャパシタ誘電体膜
４６…上部電極
５０…開口部
５２…エッチングストッパ膜
６０…基板
６２…構造体
６４…下部電極
６６…キャパシタ誘電体膜
６８…上部電極
１００…下部電極
１０２…強誘電体膜
１０４…上部電極
１０６…１８０°分域壁
１０８…９０°分域壁
１１０…ＭｇＯ基板
１１２…（１００）配向したプラチナ膜
１１４…（００１）配向したＰＺＴ膜
１２０…シリコン基板
１２２…非晶質絶縁膜
１２４…バッファ層
１２６…（１００）配向したプラチナ膜
１２８…（１００）配向したＰＺＴ膜
Claims (9)
- 基板上に形成されたバッファ体と、
前記バッファ体上に形成され、（１００）方向に配向した結晶構造を有する下部電極と、
前記下部電極上に形成され、前記基板の熱膨張係数よりも大きく前記バッファ体の熱膨張係数よりも小さい熱膨張係数を有し、正方晶の結晶構造を有し、前記下部電極の面と実質的に垂直な（００１）方向に結晶が配向したペロブスカイト型強誘電体材料よりなるキャパシタ誘電体膜と、
前記キャパシタ誘電体膜上に形成された上部電極とを有し、
前記バッファ体の高さは、前記バッファ体の下地と接する幅よりも高い
ことを特徴とする容量素子。 - 基板上に形成され、（１００）方向に配向した結晶構造を有する下部電極と、
前記下部電極上に形成され、前記基板の熱膨張係数よりも大きく前記下部電極の熱膨張係数よりも小さい熱膨張係数を有し、正方晶の結晶構造を有し、前記下部電極の面と実質的に垂直な（００１）方向に結晶が配向したペロブスカイト型強誘電体材料よりなるキャパシタ誘電体膜と、
前記キャパシタ誘電体膜上に形成された上部電極とを有し、
前記下部電極の高さは、前記下部電極の下地と接する幅よりも高い
ことを特徴とする容量素子。 - 基板上に形成されたバッファ体と、
前記バッファ体上に形成され、（１１１）方向に配向した結晶構造を有する下部電極と、
前記下部電極上に形成され、前記基板の熱膨張係数よりも大きく前記バッファ体の熱膨張係数よりも小さい熱膨張係数を有し、菱面体晶の結晶構造を有し、前記下部電極の面と実質的に垂直な（１１１）方向に結晶が配向したペロブスカイト型強誘電体材料よりなるキャパシタ誘電体膜と、
前記キャパシタ誘電体膜上に形成された上部電極とを有し、
前記バッファ体の高さは、前記バッファ体の下地と接する幅よりも高い
ことを特徴とする容量素子。 - 基板上に形成され、（１１１）方向に配向した結晶構造を有する下部電極と、
前記下部電極上に形成され、前記基板の熱膨張係数よりも大きく前記下部電極の熱膨張係数よりも小さい熱膨張係数を有し、菱面体晶の結晶構造を有し、前記下部電極の面と実質的に垂直な（１１１）方向に結晶が配向したペロブスカイト型強誘電体材料よりなるキャパシタ誘電体膜と、
前記キャパシタ誘電体膜上に形成された上部電極とを有し、
前記下部電極の高さは、前記下部電極の下地と接する幅よりも高い
ことを特徴とする容量素子。 - 半導体基板上に形成され、ゲート電極と、前記ゲート電極の両側の前記半導体基板中にそれぞれ設けられたソース／ドレイン拡散層とを有するメモリセルトランジスタと、
前記メモリセルトランジスタが形成された前記半導体基板上を覆う絶縁膜と、
前記絶縁膜上に形成された請求項１乃至４のいずれか１項に記載の容量素子と
を有することを特徴とする半導体装置。 - 基板上に、下地と接する幅よりも高いバッファ体を形成する工程と、
前記バッファ体上に、（１００）方向に配向した結晶構造を有する下部電極を形成する工程と、
前記下部電極上に、前記基板の熱膨張係数よりも大きく前記バッファ体の熱膨張係数よりも小さい熱膨張係数を有し、正方晶の結晶構造を有し、前記下部電極の面と実質的に垂直な（００１）方向に結晶が配向したペロブスカイト型強誘電体材料よりなるキャパシタ誘電体膜を形成する工程と、
前記キャパシタ誘電体膜上に、上部電極を形成する工程と
を有することを特徴とする容量素子の製造方法。 - 基板上に、（１００）方向に配向した結晶構造を有し、下地と接する幅よりも高い下部電極を形成する工程と、
前記下部電極上に、前記基板の熱膨張係数よりも大きく前記下部電極の熱膨張係数よりも小さい熱膨張係数を有し、正方晶の結晶構造を有し、前記下部電極の面と実質的に垂直な（００１）方向に結晶が配向したペロブスカイト型強誘電体材料よりなるキャパシタ誘電体膜を形成する工程と、
前記キャパシタ誘電体膜上に、上部電極を形成する工程と
を有することを特徴とする容量素子の製造方法。 - 基板上に、下地と接する幅よりも高いバッファ体を形成する工程と、
前記バッファ体上に、（１１１）方向に配向した結晶構造を有する下部電極を形成する工程と、
前記下部電極上に、前記基板の熱膨張係数よりも大きく前記バッファ体の熱膨張係数よりも小さい熱膨張係数を有し、菱面体晶の結晶構造を有し、前記下部電極の面と実質的に垂直な（１１１）方向に結晶が配向したペロブスカイト型強誘電体材料よりなるキャパシタ誘電体膜を形成する工程と、
前記キャパシタ誘電体膜上に、上部電極を形成する工程と
を有することを特徴とする容量素子の製造方法。 - 基板上に、（１１１）方向に配向した結晶構造を有し、下地と接する幅よりも高い下部電極を形成する工程と、
前記下部電極上に、前記基板の熱膨張係数よりも大きく前記下部電極の熱膨張係数よりも小さい熱膨張係数を有し、菱面体晶の結晶構造を有し、前記下部電極の面と実質的に垂直な（１１１）方向に結晶が配向したペロブスカイト型強誘電体材料よりなるキャパシタ誘電体膜を形成する工程と、
前記キャパシタ誘電体膜上に、上部電極を形成する工程と
を有することを特徴とする容量素子の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001022905A JP4282245B2 (ja) | 2001-01-31 | 2001-01-31 | 容量素子及びその製造方法並びに半導体装置 |
| US09/960,398 US6974985B2 (en) | 2001-01-31 | 2001-09-24 | Capacitor and method for fabricating the same, and semiconductor device and method for fabricating the same |
| TW090123617A TW522550B (en) | 2001-01-31 | 2001-09-25 | Capacitor and method for fabricating the same, and semiconductor device and method for fabricating the same |
| EP01308520A EP1229569B1 (en) | 2001-01-31 | 2001-10-05 | Capacitor, semiconductor device comprising the same and method of fabricating thereof |
| KR10-2001-0062561A KR100509851B1 (ko) | 2001-01-31 | 2001-10-11 | 용량 소자 및 그 제조 방법, 및 반도체 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001022905A JP4282245B2 (ja) | 2001-01-31 | 2001-01-31 | 容量素子及びその製造方法並びに半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002231901A JP2002231901A (ja) | 2002-08-16 |
| JP4282245B2 true JP4282245B2 (ja) | 2009-06-17 |
Family
ID=18888248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001022905A Expired - Fee Related JP4282245B2 (ja) | 2001-01-31 | 2001-01-31 | 容量素子及びその製造方法並びに半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6974985B2 (ja) |
| EP (1) | EP1229569B1 (ja) |
| JP (1) | JP4282245B2 (ja) |
| KR (1) | KR100509851B1 (ja) |
| TW (1) | TW522550B (ja) |
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-
2001
- 2001-01-31 JP JP2001022905A patent/JP4282245B2/ja not_active Expired - Fee Related
- 2001-09-24 US US09/960,398 patent/US6974985B2/en not_active Expired - Lifetime
- 2001-09-25 TW TW090123617A patent/TW522550B/zh not_active IP Right Cessation
- 2001-10-05 EP EP01308520A patent/EP1229569B1/en not_active Expired - Lifetime
- 2001-10-11 KR KR10-2001-0062561A patent/KR100509851B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US9168744B2 (en) | 2013-09-13 | 2015-10-27 | Ricoh Company, Ltd. | Electromechanical transducer element, method of manufacturing the same, liquid droplet discharge head, and liquid droplet discharge device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002231901A (ja) | 2002-08-16 |
| US6974985B2 (en) | 2005-12-13 |
| KR100509851B1 (ko) | 2005-08-23 |
| TW522550B (en) | 2003-03-01 |
| KR20020064135A (ko) | 2002-08-07 |
| EP1229569B1 (en) | 2011-12-14 |
| EP1229569A3 (en) | 2006-11-22 |
| US20020102791A1 (en) | 2002-08-01 |
| EP1229569A2 (en) | 2002-08-07 |
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| A977 | Report on retrieval |
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| A131 | Notification of reasons for refusal |
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| A61 | First payment of annual fees (during grant procedure) |
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| R150 | Certificate of patent or registration of utility model |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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