JP4260525B2 - 半導体装置およびその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、強誘電体メモリ等の強誘電体キャパシタを有する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
電源を切っても情報を記憶することのできる不揮発性メモリとしては、フラッシュメモリや強誘電体メモリが知られている。フラッシュメモリは、絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）のゲート絶縁膜中に埋め込んだフローティングゲートを有し、フローティングゲートに記憶情報を表わす電荷を蓄積することによって情報を記憶する。情報の書き込み、消去には絶縁膜を通過するトンネル電流を流す必要があり、比較的高い電圧を必要とする。
【０００３】
強誘電体メモリは、強誘電体のヒステリシス特性を利用して情報を記憶する。強誘電体膜を１対の電極間の誘電体として有する強誘電体キャパシタは、電極間の印加電圧に応じて分極を生じ、印加電圧を取り去っても自発分極を有する。印加電圧の極性を反転すれば、自発分極の極性も反転する。強誘電体メモリでは、この自発分極を検出して情報を読み出すことができる。強誘電体メモリは、フラッシュメモリに比べ低電圧で動作し、省電力で高速の書き込みができる特徴を有している。
【０００４】
一般的な強誘電体メモリのキャパシタ部分の製造方法を述べると、下部電極がスパッタリング法等により成膜され、続いて、強誘電体膜が成膜される。強誘電体膜としては、ジルコン酸チタン酸鉛（ＰＺＴ：ＰｂＺｒxＴｉ1-xＯ3）、またはＰＺＴにＬａ等をドープしたＰＺＴ系材料（ＰＬＺＴ：Ｐｂ1-yＬａyＺｒxＴｉ1-xＯ3）が用いられることが多い。以下では、ＰＺＴ、ＰＺＴ系材料、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ、Ｙ１）、またはＳＢＴにＮｂ等をドープしたＢｉ層状構造化合物を想定して説明する。強誘電体膜の成膜方法には、スパッタリング法、ゾルゲル法、金属・有機化学気相成長法（ＭＯＣＶＤ）等が用いられている。強誘電体膜の結晶化後に上部電極が成膜される。
【０００５】
電気特性がよく、製品歩留まりの高い強誘電体メモリを作製するためには、強誘電体膜の配向が均一になるように制御することが重要である。この強誘電体膜の配向は下部電極の配向に大きく影響される。即ち、下部電極の配向が均一になるように制御することにより、強誘電体膜の配向を均一にすることができる。従って、電気特性がよく、製品歩留まりの高い強誘電体メモリを作製するためには、下部電極の配向が均一になるように制御することが重要である。
【０００６】
たとえば基板上の層間絶縁膜であるＳｉＯ2膜上の全面に強誘電体キャパシタを設けるプレーナー型の強誘電体メモリにおいては、強誘電体キャパシタが、図１（Ａ）に模式的に示したように、ＳｉＯ2膜１上に下部電極２、強誘電体膜３、上部電極４をこの順に成膜する構造になっている。ＳｉＯ2膜１はアモルファスであるため、その上の下部電極２の配向も均一になる。従って、さらにその上の強誘電体膜３の配向も均一にすることが容易に可能である。
【０００７】
一方、たとえばＳｉＯ2膜１とＳｉＯ2膜１内に配される導電性プラグ５とに跨った領域の上部に強誘電体キャパシタを設ける、スタック型の強誘電体メモリにおいては、図１（Ｂ）に模式的に示したように、下部電極２はＳｉＯ2膜１上だけでなく、導電性プラグ５上にも跨って成膜されることになる。ところが、ＳｉＯ2膜１がアモルファスであるのに対し、導電性プラグ５には一般的にＷ（タングステン）のような結晶性金属が用いられる。そこで、この上に下部電極２を成膜すると、ＳｉＯ2膜１上の部分２ａとプラグ上の部分２ｂとで配向が異なるようになる。このような配向の不均一性は、模式的に３ａと３ｂとで示したように、強誘電体膜の配向も不均一にするため、好ましくない。
【０００８】
下部電極の配向を制御する技術としては、配向性のある半導体膜もしくはアモルファス半導体上に設けられた拡散防止用導電膜とその上に設けられた下部電極との組み合わせが知られている（たとえば特許文献１参照。）。しかしながら、このレベルでは、電気特性がよく、均一な性能を有する強誘電体キャパシタをバラツキなく作製するためには、不十分であると思われる。
【０００９】
【特許文献１】
国際公開第９７／３３３１６号パンフレット（ｐ．５）
【００１０】
【発明が解決しようとする課題】
本発明の目的は、上記問題を解決し、均一な配向を持った強誘電体膜を持ち、電気特性に優れ、均一な性能を有する強誘電体キャパシタを有する半導体装置を提供することを目的としている。
【００１１】
【課題を解決するための手段】
本発明の一態様によれば、強誘電体キャパシタを有する半導体装置において、アモルファス層間絶縁膜とアモルファス層間絶縁膜内に配される導電性プラグとに跨る領域の上部に、アモルファス金属膜と導電性結晶膜と強誘電体キャパシタの下部電極とをこの順に積層してなる半導体装置が提供される。導電性結晶膜の配置後、アモルファス金属膜を結晶化処理してなることが好ましい。このことにより、キャパシタ性能のバラツキを抑制でき、キャパシタを使用する半導体装置の不良率の低減、歩留まりの向上を実現することができる。
【００１２】
本発明の他の一態様によれば、強誘電体キャパシタを有する半導体装置の製造方法において、アモルファス層間絶縁膜とアモルファス層間絶縁膜内に配される導電性プラグとに跨る領域の上部に、アモルファス金属膜と導電性結晶膜と強誘電体キャパシタの下部電極とをこの順に積層し、導電性結晶膜の配置後、アモルファス金属膜を結晶化する処理を含む半導体装置の製造方法が提供される。電気特性に優れた強誘電体キャパシタを有する半導体装置を歩留まり高く作製することが可能となる。
【００１３】
導電性プラグが、金属、合金、塩化金属、ケイ化金属、導電性酸化物およびシリコンからなる群から選ばれたすくなくとも一つの材料からなること、アモルファス金属膜が、Ｃｒ，Ｃｏ，Ｔａ，Ｎｂ，Ａｌ，Ｔｉ，Ｚｒ，ＷおよびＭｏからなる群から選ばれた少なくとも一つの金属を含む合金からなること、アモルファス金属膜の膜厚が、２〜３０ｎｍにあること、導電性結晶膜が、Ｔａ，Ａｌ，Ｔｉ，Ｃｕ，Ｉｒ，Ｐｔ，Ｒｅ，Ｒｕ、それらの金属を含む合金、Ａｌ2Ｏ3，ＴｉＯ2，ＩｒＯ2，ＴｉＮおよびＴａＮからなる群から選ばれたすくなくとも一つの材料からなること、導電性結晶膜の膜厚が、２〜３０ｎｍにあること、下部電極が、ＩｒまたはＰｔよりなること、強誘電体膜が、ジルコン酸チタン酸鉛膜または、ジルコン酸チタン酸鉛にＬａ、Ｃａ、Ｓｒ、Ｉｒ、Ｒｕからなる群の少なくともいずれか一つの元素をドープした膜であること、が好ましい。
【００１４】
【発明の実施の形態】
以下に、本発明の実施の形態を図，実施例等を使用して説明する。なお、これらの図，実施例等および説明は本発明を例示するものであり、本発明の範囲を制限するものではない。本発明の趣旨に合致する限り他の実施の形態も本発明の範疇に属し得ることは言うまでもない。
【００１５】
本発明に係る、強誘電体キャパシタを有する半導体装置は、アモルファス層間絶縁膜と当該アモルファス層間絶縁膜内に配される導電性プラグとに跨る領域の上部に、アモルファス金属膜と導電性結晶膜と強誘電体キャパシタの下部電極とをこの順に積層してなる。アモルファス金属膜は、アモルファス層間絶縁膜およびアモルファス層間絶縁膜内に配される導電性プラグと接して配置されることが多いが、上部であれば必ずしも接していることが必須条件ではない。アモルファス層間絶縁膜や導電性プラグの上部であれば、その配向が影響を与える場合があり得るからである。アモルファス金属膜と導電性結晶膜とはそれぞれ複数の層からなっていてもよい。
【００１６】
アモルファス層間絶縁膜と導電性プラグとに跨る領域上にアモルファス金属膜６と導電性結晶膜７とを形成することにより、アモルファス層間絶縁膜と導電性プラグとが、導電性結晶膜を形成する際に、その配向に影響することを遮断でき、図２に示すように、下部電極２と強誘電体膜３とで均一な配向を実現できる。これにより、均一な配向を持った強誘電体膜を得ることができ、その結果、電気特性に優れた強誘電体キャパシタを有する半導体装置が得られる。この半導体装置は、特に、強誘電体メモリとして有用である。
【００１７】
なお、本発明において、アモルファス金属膜とはアモルファス構造をなす金属材料よりなる膜を意味する。また、導電性結晶膜とは、導電性材料の結晶化した状態の膜を意味する。アモルファスであることは、Ｘ線回折で散漫な回折パターンを示すことで判断することができる。また、結晶化された材料であることは、Ｘ線回折で規則的な回折パターンを示すことで判断することができる。どの程度散漫な回折パターンを示すものをアモルファスとするか、どの程度規則的な回折パターンを示すものを結晶化された材料とするかは、結晶化された材料で必要とする配向のレベルにより、適宜選択することができる。この配向のレベルは、導電性結晶膜の（１１１）配向性を示すロッキングカーブの半値幅から判断することができる。十分均一な配向を持った強誘電体膜を持ち、電気特性に優れた強誘電体キャパシタを有する半導体装置であるためには、この導電性結晶膜のロッキングカーブの半値幅が４．２°以下であることが好ましい。
【００１８】
本発明に係る、強誘電体キャパシタを有する半導体装置は、上記構成においても、均一な配向を持った強誘電体膜を持ち、電気特性に優れた強誘電体キャパシタを有する半導体装置となるが、導電性結晶膜の配置後、当該アモルファス金属膜の電気抵抗を低下させるため結晶化処理することがさらに好ましい。
【００１９】
本発明に係る導電性プラグとしては、特に制限はなく、公知の材料を使用することができる。金属、合金、塩化金属、ケイ化金属、導電性酸化物およびシリコンからなる群から選ばれたすくなくとも一つの材料を使用することが好ましい。タングステン（Ｗ）やポリシリコンを例示することができる。本発明は、導電性プラグがアモルファス層間絶縁膜と異なり結晶状態を示す場合に効果が大きい。この点、Ｗは、極めて迅速に冷却する等の特殊な条件でない限り、結晶状態を避けることが困難である。導電性プラグにＷを使用する場合が、本発明の適用対象として特に好ましい。
【００２０】
本発明に係るアモルファス金属膜としては、特に制限はなく、公知の材料を使用することができるが、アモルファス状態を凍結するために高度の急冷を要する材料は好ましくない場合が多い。この意味で、合金であれば、結晶化速度を制御しやすく、好ましい。具体的には、アモルファス金属膜が、Ｃｒ，Ｃｏ，Ｔａ，Ｎｂ，Ａｌ，Ｔｉ，Ｚｒ，ＷおよびＭｏからなる群から選ばれた少なくとも一つの金属を含む合金からなることが好ましい。たとえば、ＣｒＴａや、ＣｒＴａに他の元素を含有させたＣｒＴａ系合金、ＣｒＳｉ、ＣｒＳｉに他の元素を含有させたＣｒＳｉ系合金、ＣｏＺｒやＣｏＺｒに他の元素を含有させたＣｏＺｒ系合金を挙げることができる。他の元素としては、Ｃｏ、Ｎｂ、Ｓｉ、Ａｌ、Ｔｉ、Ｚｒ、Ｗ、Ｍｏを例示できる。より具体的には、ＣｏＣｒＺｒ系合金、ＣｏＴａＺｒ系合金、ＣｏＳｉＺｒ系合金等である。合金中の各金属の割合はアモルファス状態を実現でき、本発明の趣旨に反しない限り、任意に定めることができるアモルファス金属膜の膜厚は２〜３０ｎｍにあることが好ましい。薄すぎるとその下にある層の配向の影響を十分に遮断しがたくなる。厚すぎるとコスト増を招く。
【００２１】
本発明に係る導電性結晶膜としては、特に制限はなく、公知の材料を使用することができる。導電性結晶膜が、Ｔａ，Ａｌ，Ｔｉ，Ｃｕ，Ｉｒ，Ｐｔ，Ｒｅ，Ｒｕ、それらの金属を含む合金、Ａｌ2Ｏ3，ＴｉＯ2，ＩｒＯ2，ＴｉＮおよびＴａＮからなる群から選ばれたすくなくとも一つの材料からなることが好ましい。均一で安定した配向構造が得られやすいからである。具体的には、Ｐｔ、Ｉｒ、Ｒｕ、Ｒｅなどの金属、このような金属を少なくとも含む合金（たとえば、Ｐｔ−Ｉｒ）、Ｉｒ、ＲｕまたはＲｅなどの酸化物、または、このような金属を少なくとも含む金属酸化物、例えばＳｒＲｕＯ3を挙げることができる。導電性結晶膜の導電性の程度には特に制限はなく、実情に応じて定めることができる。
【００２２】
導電性結晶膜の膜厚は２〜３０ｎｍにあることが好ましい。薄すぎると、均一な配向が得られにくくなる。厚すぎるとコスト増を招く。
【００２３】
本発明に係る下部電極としては、特に制限はなく、公知の材料を使用することができる。ＩｒまたはＰｔを例示できる。
【００２４】
また、本発明に係る強誘電体膜としては、特に制限はなく、公知の強誘電材料を使用することができるが、ジルコン酸チタン酸鉛（ＰＺＴ）膜または、ＰＺＴにＬａ、Ｃａ、Ｓｒ、Ｉｒ、Ｒｕからなる群の少なくともいずれか一つの元素をドープした材料（たとえばＰＬＺＴ（Ｐｂ1-yＬａyＺｒxＴｉ1-xＯ3））や、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ、Ｙ１）、またはＳＢＴにＮｂ等をドープしたＢｉ層状構造化合物を例示することができる。
【００２５】
本発明に係る強誘電体キャパシタを有する半導体装置の製造方法には、アモルファス層間絶縁膜と当該アモルファス層間絶縁膜内に配される導電性プラグとに跨る領域の上部に、アモルファス金属膜と導電性結晶膜と強誘電体キャパシタの下部電極とをこの順に積層する処理が含まれる。更に、導電性結晶膜の配置後、アモルファス金属膜を結晶化する処理を含めてもよい。このような膜形成を経由すると、均一な配向を有する導電性結晶膜を形成でき、従って、その上に形成される下部電極やさらにその上の強誘電体膜の配向も均一にすることが容易に可能になる。このため、電気特性に優れた強誘電体キャパシタを有する半導体装置を歩留まり高く作製することが可能となる。
【００２６】
アモルファス金属膜を結晶化する処理には特に制限はなく、公知の熱処理等を採用することができる。その処理時期や条件も、必要とする結晶化のレベルに応じて任意に定めることができる。時期について一般的に言えば、導電性結晶膜の成膜後であればいつでもよい。なお、導電性結晶膜は、その成膜時にすでに結晶化していることが好ましいが、必須条件ではなく、アモルファス金属膜の結晶化に先立って結晶化できるものであればよい。
【００２７】
この製造方法における導電性プラグ、アモルファス金属膜、導電性結晶膜、下部電極、強誘電体膜の材質や膜厚等については半導体装置に係る本発明に関する態様と同様の態様が好ましい。なお、導電性プラグ、アモルファス金属膜、導電性結晶膜、下部電極、強誘電体膜の形成方法には特に制限はなく、公知の方法を採用することができる。たとえば、スパッタリング法、物理的気相法（ＰＶＤ）、化学的気相法（ＣＶＤ）、ゾルゲル法等の中から適用できる方法を適宜選択することができる。
【００２８】
【実施例】
次に本発明の実施例を詳述する。
【００２９】
［実施例１］
本発明に係る半導体装置の製造工程を、図３〜８のシリコン半導体装置の断面図を使用して説明する。図３に示すように、まずシリコン基板１０上にＭＯＳトランジスタ２０を作製した。その後、ＳｉＯ2膜内に配されるプラグコンタクトホール３１を開口した。このコンタクトホールに、ＴｉＮ（５０ｎｍ厚）／Ｔｉよりなる３０ｎｍ膜厚の密着層３２をスパッタリング法により成膜した後、Ｗをスパッタリング法により堆積し、ついで、ケミカルメカニカルポリシング（ＣＭＰ）処理し、Ｗプラグ３０を形成した。この場合、ＳｉＯ2膜がアモルファス層間絶縁膜に、Ｗプラグがアモルファス層間絶縁膜内に配される導電性プラグに該当する。
【００３０】
ついで、図４に示すように、アモルファス金属膜４０、導電性結晶膜（以下、導電性結晶膜を配向制御層ともいう）５０、下部電極６０、強誘電体膜７０、上部電極８０の順で堆積して、強誘電体キャパシタを形成した。
【００３１】
アモルファス金属膜４０として、アモルファスＣｏ94Ｚｒ6層をスパッタリング法により２０ｎｍ膜厚で成膜した。
【００３２】
ここで、Ｃｏ94Ｚｒ6をアモルファス状態で成膜することが重要である。このため、Ａｒガス圧０．２Ｐａ、ＤＣパワー０．３ｋＷ、温度２００℃の条件を採用し、ＣＶＤによりＣｏ94Ｚｒ6層を作製した。
【００３３】
次に、配向制御層であるＴｉ膜５０を、スパッタリング法により１０ｎｍ膜厚で成膜した。Ｔｉ膜の配向をＸ線回折（ＸＲＤ）測定した結果、ＳｉＯ2膜上と同じ（００１）配向をしていた。これに対し、Ｗプラグ上に直接Ｔｉ膜を成膜すると、その配向は様々な配向成分を持っていた。
【００３４】
ついで、このサンプルを、ファーネスで、Ｎ2雰囲気中、４００℃、１時間の条件でアニールして、Ｃｏ94Ｚｒ6膜４０の結晶化を行った。この状態でＴｉ膜の配向をＸＲＤ測定で再確認したが、アニール前後でＴｉ膜の配向に違いは見られなかった。Ｔｉ膜の（００１）配向性を示すロッキングカーブの半値幅は４．２°であった。
【００３５】
これに対し、Ｃｏ94Ｚｒ6膜を結晶化した後にＴｉ膜を成膜した場合には、ＳｉＯ2膜上とＷプラグ上とでＣｏ94Ｚｒ6膜の配向が異なるために、その上のＴｉ膜の配向も異なり、均一な配向の膜を得ることができなかった。
【００３６】
さらに、下部電極６０としてＩｒ膜をスパッタリング法により、Ａｒガス圧０．１１Ｐａ、ＤＣパワー０．５ｋＷ、温度５００℃の条件下、スパッタリング法により、２００ｎｍ膜厚で成膜した。
【００３７】
その後、ＰＺＴ強誘電体膜７０を、Ａｒガス圧０．７Ｐａ、ＲＦパワー１．０ｋＷ、室温の条件下、スパッタリング法により、２００ｎｍ膜厚で成膜した。
【００３８】
さらに、形成されたＰＺＴ強誘電体膜７０を、酸素ガス流量５０ｍＬ／分、アルゴンガス流量１．９５Ｌ／分で導入されたＡｒとＯ2との混合雰囲気中、６００℃、９０秒、昇温速度１２５℃／秒の条件で急速熱処理した。
【００３９】
この段階で、再度、ＸＲＤ測定を実施し、Ｉｒ下部電極６０やＰＺＴ強誘電体膜７０の配向を確認したところ、（１１１）以外の配向は確認されておらず、高い（１１１）配向性を示した。Ｉｒ下部電極６０の（１１１）配向性を示すロッキングカーブの半値幅は２．０°であり、ＰＺＴ強誘電体膜７０の（１１１）配向性を示すロッキングカーブの半値幅は３．０°であった。
【００４０】
これに対し、アモルファス金属膜を使用せず、Ｗプラグ上に直接Ｔｉ膜を成膜したものでは、Ｉｒ下部電極やＰＺＴ強誘電体膜から、（１１１）以外の多くの配向が観測された。
【００４１】
ＰＺＴ強誘電体膜７０を上記のように急速熱処理した後、強誘電体キャパシタの上部電極８０となる厚さが２０ｎｍのＩｒＯ2膜を、Ａｒガス圧０．８Ｐａ、Ｏ2ガス流量が標準状態で１００ｃｍ3／分、ＤＣパワー１．０ｋＷ、室温の条件下、スパッタリング法により形成した。
【００４２】
ここで、上部電極８０としてＰｔ膜ではなく導電性酸化物であるＩｒＯ2膜を用いたのは、水素劣化耐性を向上させるためである。Ｐｔ膜の場合、水素分子に対して触媒作用があるため、水素ラジカルを発生し、ＰＺＴ強誘電体膜７０を還元させて劣化させやすい。これに対して、ＩｒＯ2電極は触媒作用を持たないため、水素ラジカルを発生しにくく、ＰＺＴ膜の水素劣化耐性が格段に向上する。
【００４３】
その後、上部電極を成膜する際のスパッタリング等による強誘電体膜へのダメージ（結晶の破壊）を回復するために、回復アニールを施した。この例では、ファーネスで６５０℃、Ｏ2雰囲気、６０分の条件を採用した。
【００４４】
次に、図５に示すように、パターニング、エッチング技術を用いて、スタック構造の強誘電体キャパシタを形成した。この例では、プラズマＴＥＯＳ（ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ）／ＴｉＮをハードマスクとして、上部電極８０、強誘電体膜７０、下部電極６０、配向制御層５０、アモルファス金属膜４０を一括してエッチングした。
【００４５】
ついで、図６に示すように、保護膜９０を１０ｎｍ膜厚で成膜した後、６５０℃、Ｏ2の条件でファーネスアニールを６０分間行った。この保護膜９０は、強誘電体からの鉛抜けや水素侵入等のプロセスダメージから強誘電体キャパシタを守るものである。この例では、スパッタリング法によりアルミナを５０ｎｍ膜厚で成膜した。
【００４６】
ついで、図７に示すように、層間絶縁膜１００を成膜した後、ＣＭＰにより平坦化をおこなった。この例では、層間絶縁膜はＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）装置を用いた酸化膜であり、ＣＭＰ後の残し膜厚は、強誘電体キャパシタの上部電極８０上３００ｎｍとした。
【００４７】
ついで、図８に示すように、パターニング、エッチング技術を用いてＷプラグ３０と接続するコンタクトホールを形成した。その後さらに、密着層、Ｗプラグを成膜し、ＣＭＰを行い、Ｗプラグ１１０を形成した。
【００４８】
この例では、密着層ＴｉＮ（５０ｎｍ厚）を用い、ＣＭＰ後は３５０℃Ｎ2プラズマ１２０秒を施した。このＷプラグ１１０とＷプラグ３０との二つでビアツービア（ｖｉａ−ｔｏ−ｖｉａ）コンタクトが実現でき、後に形成するメタル配線からの基板へのコンタクトが達成される。
【００４９】
その後必要な配線等を施し、強誘電体キャパシタを有する半導体装置を製造した。この半導体装置の強誘電体キャパシタは、性能が均一でバラツキが少なく、半導体装置の不良率の低減、歩留まりの向上を実現することができる。
【００５０】
なお、上記に開示した内容から、下記の付記に示した発明が導き出せる。
【００５１】
（付記１） 強誘電体キャパシタを有する半導体装置において、
アモルファス層間絶縁膜と当該アモルファス層間絶縁膜内に配される導電性プラグとに跨る領域の上部に、アモルファス金属膜と導電性結晶膜と強誘電体キャパシタの下部電極とをこの順に積層してなる
半導体装置。
【００５２】
（付記２） 強誘電体キャパシタを有する半導体装置において、
アモルファス層間絶縁膜と当該アモルファス層間絶縁膜内に配される導電性プラグとに跨る領域の上部に、アモルファス金属膜と導電性結晶膜と強誘電体キャパシタの下部電極とをこの順に積層してなり、
当該導電性結晶膜の配置後、当該アモルファス金属膜を結晶化処理してなる
半導体装置。
【００５３】
（付記３） 前記導電性プラグが、金属、合金、塩化金属、ケイ化金属、導電性酸化物およびシリコンからなる群から選ばれたすくなくとも一つの材料からなる、付記１または２に記載の半導体装置。
【００５４】
（付記４） 前記アモルファス金属膜が、Ｃｒ，Ｃｏ，Ｔａ，Ｎｂ，Ａｌ，Ｔｉ，Ｚｒ，ＷおよびＭｏからなる群から選ばれた少なくとも一つの金属を含む合金からなる、付記１〜３のいずれかに記載の半導体装置。
【００５５】
（付記５） 前記アモルファス金属膜の膜厚が２〜３０ｎｍにある、付記１〜４のいずれかに記載の半導体装置。
【００５６】
（付記６） 前記導電性結晶膜が、Ｔａ，Ａｌ，Ｔｉ，Ｃｕ，Ｉｒ，Ｐｔ，Ｒｅ，Ｒｕ、それらの金属を含む合金、Ａｌ2Ｏ3，ＴｉＯ2，ＩｒＯ2，ＴｉＮおよびＴａＮからなる群から選ばれたすくなくとも一つの材料からなる、付記１〜５のいずれかに記載の半導体装置。
【００５７】
（付記７） 前記導電性結晶膜の膜厚が２〜３０ｎｍにある、付記１〜６のいずれかに記載の半導体装置。
【００５８】
（付記８） 前記下部電極が、ＩｒまたはＰｔよりなる、付記１〜７のいずれかに記載の半導体装置。
【００５９】
（付記９） 前記強誘電体膜が、ジルコン酸チタン酸鉛膜または、ジルコン酸チタン酸鉛にＬａ、Ｃａ、Ｓｒ、Ｉｒ、Ｒｕからなる群の少なくともいずれか一つの元素をドープした膜である、付記１〜８のいずれかに記載の半導体装置。
【００６０】
（付記１０） 強誘電体キャパシタを有する半導体装置の製造方法において、
アモルファス層間絶縁膜と当該アモルファス層間絶縁膜内に配される導電性プラグとに跨る領域の上部に、アモルファス金属膜と導電性結晶膜と強誘電体キャパシタの下部電極とをこの順に積層し、
当該導電性結晶膜の配置後、当該アモルファス金属膜を結晶化する処理を含む、
半導体装置の製造方法。
【００６１】
（付記１１） 前記導電性プラグを、金属、合金、塩化金属、ケイ化金属、導電性酸化物およびシリコンからなる群から選ばれた少なくとも一つの材料から作製する処理を含む、付記１０に記載の半導体装置の製造方法。
【００６２】
（付記１２） 前記アモルファス金属膜を、Ｃｒ，Ｃｏ，Ｔａ，Ｎｂ，Ａｌ，Ｔｉ，Ｚｒ，ＷおよびＭｏからなる群から選ばれた少なくとも一つの金属を含む合金から作製する処理を含む、付記１０または１１に記載の半導体装置の製造方法。
【００６３】
（付記１３） 前記アモルファス金属膜を、膜厚が２〜３０ｎｍになるように成膜する処理を含む、付記１０〜１２のいずれかに記載の半導体装置の製造方法。
【００６４】
（付記１４） 前記導電性結晶膜を、Ｔａ，Ａｌ，Ｔｉ，Ｃｕ，Ｉｒ，Ｐｔ，Ｒｅ，Ｒｕ、それらの金属を含む合金、Ａｌ2Ｏ3，ＴｉＯ2，ＩｒＯ2，ＴｉＮおよびＴａＮからなる群から選ばれたいずれか一つの材料から作製する処理を含む、付記１０〜１３のいずれかに記載の半導体装置の製造方法。
【００６５】
（付記１５） 前記導電性結晶膜を、膜厚が２〜３０ｎｍになるように成膜する処理を含む、付記１０〜１４のいずれかに記載の半導体装置の製造方法。
【００６６】
（付記１６） 前記下部電極を、ＩｒまたはＰｔで構成する処理を含む、付記１０〜１５のいずれかに記載の半導体装置の製造方法。
【００６７】
（付記１７） 前記強誘電体膜を、ジルコン酸チタン酸鉛（ＰＺＴ）膜または、ＰＺＴにＬａ、Ｃａ、Ｓｒ、Ｉｒ、Ｒｕからなる群の少なくともいずれか一つの元素をドープした膜として成膜する処理を含む、付記１０〜１６のいずれかに記載の半導体装置の製造方法。
【００６８】
【発明の効果】
本発明の特徴によれば、電気特性に優れ、均一な性能を有する強誘電体キャパシタを有する半導体装置を作製することが可能となる。また、電気特性に優れた強誘電体キャパシタを有する半導体装置を歩留まり高く作製することが可能となる。
【図面の簡単な説明】
【図１】プレーナー型の強誘電体メモリとスタック型の強誘電体メモリの模式的断面図である。
【図２】本発明に係る半導体装置の模式的断面図である。
【図３】本発明の実施例による強誘電体キャパシタを有する半導体装置の製造工程を示す模式的断面図である。
【図４】本発明の実施例による強誘電体キャパシタを有する半導体装置の製造工程を示す他の模式的断面図である。
【図５】本発明の実施例による強誘電体キャパシタを有する半導体装置の製造工程を示す他の模式的断面図である。
【図６】本発明の実施例による強誘電体キャパシタを有する半導体装置の製造工程を示す他の模式的断面図である。
【図７】本発明の実施例による強誘電体キャパシタを有する半導体装置の製造工程を示す他の模式的断面図である。
【図８】本発明の実施例による強誘電体キャパシタを有する半導体装置の製造工程を示す他の模式的断面図である。
【符号の説明】
１ ＳｉＯ2膜
２ 下部電極
３ 強誘電体膜
４ 上部電極
５ 導電性プラグ
６ アモルファス金属膜
７ 導電性結晶膜
１０ シリコン基板
２０ ＭＯＳトランジスタ
３０ Ｗプラグ
４０ アモルファス金属膜
５０ 配向制御層
６０ 下部電極
７０ 強誘電体膜
８０ 上部電極
９０ 保護膜
１００ 層間絶縁膜
１１０ Ｗプラグ
【発明の属する技術分野】
本発明は、強誘電体メモリ等の強誘電体キャパシタを有する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
電源を切っても情報を記憶することのできる不揮発性メモリとしては、フラッシュメモリや強誘電体メモリが知られている。フラッシュメモリは、絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）のゲート絶縁膜中に埋め込んだフローティングゲートを有し、フローティングゲートに記憶情報を表わす電荷を蓄積することによって情報を記憶する。情報の書き込み、消去には絶縁膜を通過するトンネル電流を流す必要があり、比較的高い電圧を必要とする。
【０００３】
強誘電体メモリは、強誘電体のヒステリシス特性を利用して情報を記憶する。強誘電体膜を１対の電極間の誘電体として有する強誘電体キャパシタは、電極間の印加電圧に応じて分極を生じ、印加電圧を取り去っても自発分極を有する。印加電圧の極性を反転すれば、自発分極の極性も反転する。強誘電体メモリでは、この自発分極を検出して情報を読み出すことができる。強誘電体メモリは、フラッシュメモリに比べ低電圧で動作し、省電力で高速の書き込みができる特徴を有している。
【０００４】
一般的な強誘電体メモリのキャパシタ部分の製造方法を述べると、下部電極がスパッタリング法等により成膜され、続いて、強誘電体膜が成膜される。強誘電体膜としては、ジルコン酸チタン酸鉛（ＰＺＴ：ＰｂＺｒxＴｉ1-xＯ3）、またはＰＺＴにＬａ等をドープしたＰＺＴ系材料（ＰＬＺＴ：Ｐｂ1-yＬａyＺｒxＴｉ1-xＯ3）が用いられることが多い。以下では、ＰＺＴ、ＰＺＴ系材料、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ、Ｙ１）、またはＳＢＴにＮｂ等をドープしたＢｉ層状構造化合物を想定して説明する。強誘電体膜の成膜方法には、スパッタリング法、ゾルゲル法、金属・有機化学気相成長法（ＭＯＣＶＤ）等が用いられている。強誘電体膜の結晶化後に上部電極が成膜される。
【０００５】
電気特性がよく、製品歩留まりの高い強誘電体メモリを作製するためには、強誘電体膜の配向が均一になるように制御することが重要である。この強誘電体膜の配向は下部電極の配向に大きく影響される。即ち、下部電極の配向が均一になるように制御することにより、強誘電体膜の配向を均一にすることができる。従って、電気特性がよく、製品歩留まりの高い強誘電体メモリを作製するためには、下部電極の配向が均一になるように制御することが重要である。
【０００６】
たとえば基板上の層間絶縁膜であるＳｉＯ2膜上の全面に強誘電体キャパシタを設けるプレーナー型の強誘電体メモリにおいては、強誘電体キャパシタが、図１（Ａ）に模式的に示したように、ＳｉＯ2膜１上に下部電極２、強誘電体膜３、上部電極４をこの順に成膜する構造になっている。ＳｉＯ2膜１はアモルファスであるため、その上の下部電極２の配向も均一になる。従って、さらにその上の強誘電体膜３の配向も均一にすることが容易に可能である。
【０００７】
一方、たとえばＳｉＯ2膜１とＳｉＯ2膜１内に配される導電性プラグ５とに跨った領域の上部に強誘電体キャパシタを設ける、スタック型の強誘電体メモリにおいては、図１（Ｂ）に模式的に示したように、下部電極２はＳｉＯ2膜１上だけでなく、導電性プラグ５上にも跨って成膜されることになる。ところが、ＳｉＯ2膜１がアモルファスであるのに対し、導電性プラグ５には一般的にＷ（タングステン）のような結晶性金属が用いられる。そこで、この上に下部電極２を成膜すると、ＳｉＯ2膜１上の部分２ａとプラグ上の部分２ｂとで配向が異なるようになる。このような配向の不均一性は、模式的に３ａと３ｂとで示したように、強誘電体膜の配向も不均一にするため、好ましくない。
【０００８】
下部電極の配向を制御する技術としては、配向性のある半導体膜もしくはアモルファス半導体上に設けられた拡散防止用導電膜とその上に設けられた下部電極との組み合わせが知られている（たとえば特許文献１参照。）。しかしながら、このレベルでは、電気特性がよく、均一な性能を有する強誘電体キャパシタをバラツキなく作製するためには、不十分であると思われる。
【０００９】
【特許文献１】
国際公開第９７／３３３１６号パンフレット（ｐ．５）
【００１０】
【発明が解決しようとする課題】
本発明の目的は、上記問題を解決し、均一な配向を持った強誘電体膜を持ち、電気特性に優れ、均一な性能を有する強誘電体キャパシタを有する半導体装置を提供することを目的としている。
【００１１】
【課題を解決するための手段】
本発明の一態様によれば、強誘電体キャパシタを有する半導体装置において、アモルファス層間絶縁膜とアモルファス層間絶縁膜内に配される導電性プラグとに跨る領域の上部に、アモルファス金属膜と導電性結晶膜と強誘電体キャパシタの下部電極とをこの順に積層してなる半導体装置が提供される。導電性結晶膜の配置後、アモルファス金属膜を結晶化処理してなることが好ましい。このことにより、キャパシタ性能のバラツキを抑制でき、キャパシタを使用する半導体装置の不良率の低減、歩留まりの向上を実現することができる。
【００１２】
本発明の他の一態様によれば、強誘電体キャパシタを有する半導体装置の製造方法において、アモルファス層間絶縁膜とアモルファス層間絶縁膜内に配される導電性プラグとに跨る領域の上部に、アモルファス金属膜と導電性結晶膜と強誘電体キャパシタの下部電極とをこの順に積層し、導電性結晶膜の配置後、アモルファス金属膜を結晶化する処理を含む半導体装置の製造方法が提供される。電気特性に優れた強誘電体キャパシタを有する半導体装置を歩留まり高く作製することが可能となる。
【００１３】
導電性プラグが、金属、合金、塩化金属、ケイ化金属、導電性酸化物およびシリコンからなる群から選ばれたすくなくとも一つの材料からなること、アモルファス金属膜が、Ｃｒ，Ｃｏ，Ｔａ，Ｎｂ，Ａｌ，Ｔｉ，Ｚｒ，ＷおよびＭｏからなる群から選ばれた少なくとも一つの金属を含む合金からなること、アモルファス金属膜の膜厚が、２〜３０ｎｍにあること、導電性結晶膜が、Ｔａ，Ａｌ，Ｔｉ，Ｃｕ，Ｉｒ，Ｐｔ，Ｒｅ，Ｒｕ、それらの金属を含む合金、Ａｌ2Ｏ3，ＴｉＯ2，ＩｒＯ2，ＴｉＮおよびＴａＮからなる群から選ばれたすくなくとも一つの材料からなること、導電性結晶膜の膜厚が、２〜３０ｎｍにあること、下部電極が、ＩｒまたはＰｔよりなること、強誘電体膜が、ジルコン酸チタン酸鉛膜または、ジルコン酸チタン酸鉛にＬａ、Ｃａ、Ｓｒ、Ｉｒ、Ｒｕからなる群の少なくともいずれか一つの元素をドープした膜であること、が好ましい。
【００１４】
【発明の実施の形態】
以下に、本発明の実施の形態を図，実施例等を使用して説明する。なお、これらの図，実施例等および説明は本発明を例示するものであり、本発明の範囲を制限するものではない。本発明の趣旨に合致する限り他の実施の形態も本発明の範疇に属し得ることは言うまでもない。
【００１５】
本発明に係る、強誘電体キャパシタを有する半導体装置は、アモルファス層間絶縁膜と当該アモルファス層間絶縁膜内に配される導電性プラグとに跨る領域の上部に、アモルファス金属膜と導電性結晶膜と強誘電体キャパシタの下部電極とをこの順に積層してなる。アモルファス金属膜は、アモルファス層間絶縁膜およびアモルファス層間絶縁膜内に配される導電性プラグと接して配置されることが多いが、上部であれば必ずしも接していることが必須条件ではない。アモルファス層間絶縁膜や導電性プラグの上部であれば、その配向が影響を与える場合があり得るからである。アモルファス金属膜と導電性結晶膜とはそれぞれ複数の層からなっていてもよい。
【００１６】
アモルファス層間絶縁膜と導電性プラグとに跨る領域上にアモルファス金属膜６と導電性結晶膜７とを形成することにより、アモルファス層間絶縁膜と導電性プラグとが、導電性結晶膜を形成する際に、その配向に影響することを遮断でき、図２に示すように、下部電極２と強誘電体膜３とで均一な配向を実現できる。これにより、均一な配向を持った強誘電体膜を得ることができ、その結果、電気特性に優れた強誘電体キャパシタを有する半導体装置が得られる。この半導体装置は、特に、強誘電体メモリとして有用である。
【００１７】
なお、本発明において、アモルファス金属膜とはアモルファス構造をなす金属材料よりなる膜を意味する。また、導電性結晶膜とは、導電性材料の結晶化した状態の膜を意味する。アモルファスであることは、Ｘ線回折で散漫な回折パターンを示すことで判断することができる。また、結晶化された材料であることは、Ｘ線回折で規則的な回折パターンを示すことで判断することができる。どの程度散漫な回折パターンを示すものをアモルファスとするか、どの程度規則的な回折パターンを示すものを結晶化された材料とするかは、結晶化された材料で必要とする配向のレベルにより、適宜選択することができる。この配向のレベルは、導電性結晶膜の（１１１）配向性を示すロッキングカーブの半値幅から判断することができる。十分均一な配向を持った強誘電体膜を持ち、電気特性に優れた強誘電体キャパシタを有する半導体装置であるためには、この導電性結晶膜のロッキングカーブの半値幅が４．２°以下であることが好ましい。
【００１８】
本発明に係る、強誘電体キャパシタを有する半導体装置は、上記構成においても、均一な配向を持った強誘電体膜を持ち、電気特性に優れた強誘電体キャパシタを有する半導体装置となるが、導電性結晶膜の配置後、当該アモルファス金属膜の電気抵抗を低下させるため結晶化処理することがさらに好ましい。
【００１９】
本発明に係る導電性プラグとしては、特に制限はなく、公知の材料を使用することができる。金属、合金、塩化金属、ケイ化金属、導電性酸化物およびシリコンからなる群から選ばれたすくなくとも一つの材料を使用することが好ましい。タングステン（Ｗ）やポリシリコンを例示することができる。本発明は、導電性プラグがアモルファス層間絶縁膜と異なり結晶状態を示す場合に効果が大きい。この点、Ｗは、極めて迅速に冷却する等の特殊な条件でない限り、結晶状態を避けることが困難である。導電性プラグにＷを使用する場合が、本発明の適用対象として特に好ましい。
【００２０】
本発明に係るアモルファス金属膜としては、特に制限はなく、公知の材料を使用することができるが、アモルファス状態を凍結するために高度の急冷を要する材料は好ましくない場合が多い。この意味で、合金であれば、結晶化速度を制御しやすく、好ましい。具体的には、アモルファス金属膜が、Ｃｒ，Ｃｏ，Ｔａ，Ｎｂ，Ａｌ，Ｔｉ，Ｚｒ，ＷおよびＭｏからなる群から選ばれた少なくとも一つの金属を含む合金からなることが好ましい。たとえば、ＣｒＴａや、ＣｒＴａに他の元素を含有させたＣｒＴａ系合金、ＣｒＳｉ、ＣｒＳｉに他の元素を含有させたＣｒＳｉ系合金、ＣｏＺｒやＣｏＺｒに他の元素を含有させたＣｏＺｒ系合金を挙げることができる。他の元素としては、Ｃｏ、Ｎｂ、Ｓｉ、Ａｌ、Ｔｉ、Ｚｒ、Ｗ、Ｍｏを例示できる。より具体的には、ＣｏＣｒＺｒ系合金、ＣｏＴａＺｒ系合金、ＣｏＳｉＺｒ系合金等である。合金中の各金属の割合はアモルファス状態を実現でき、本発明の趣旨に反しない限り、任意に定めることができるアモルファス金属膜の膜厚は２〜３０ｎｍにあることが好ましい。薄すぎるとその下にある層の配向の影響を十分に遮断しがたくなる。厚すぎるとコスト増を招く。
【００２１】
本発明に係る導電性結晶膜としては、特に制限はなく、公知の材料を使用することができる。導電性結晶膜が、Ｔａ，Ａｌ，Ｔｉ，Ｃｕ，Ｉｒ，Ｐｔ，Ｒｅ，Ｒｕ、それらの金属を含む合金、Ａｌ2Ｏ3，ＴｉＯ2，ＩｒＯ2，ＴｉＮおよびＴａＮからなる群から選ばれたすくなくとも一つの材料からなることが好ましい。均一で安定した配向構造が得られやすいからである。具体的には、Ｐｔ、Ｉｒ、Ｒｕ、Ｒｅなどの金属、このような金属を少なくとも含む合金（たとえば、Ｐｔ−Ｉｒ）、Ｉｒ、ＲｕまたはＲｅなどの酸化物、または、このような金属を少なくとも含む金属酸化物、例えばＳｒＲｕＯ3を挙げることができる。導電性結晶膜の導電性の程度には特に制限はなく、実情に応じて定めることができる。
【００２２】
導電性結晶膜の膜厚は２〜３０ｎｍにあることが好ましい。薄すぎると、均一な配向が得られにくくなる。厚すぎるとコスト増を招く。
【００２３】
本発明に係る下部電極としては、特に制限はなく、公知の材料を使用することができる。ＩｒまたはＰｔを例示できる。
【００２４】
また、本発明に係る強誘電体膜としては、特に制限はなく、公知の強誘電材料を使用することができるが、ジルコン酸チタン酸鉛（ＰＺＴ）膜または、ＰＺＴにＬａ、Ｃａ、Ｓｒ、Ｉｒ、Ｒｕからなる群の少なくともいずれか一つの元素をドープした材料（たとえばＰＬＺＴ（Ｐｂ1-yＬａyＺｒxＴｉ1-xＯ3））や、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ、Ｙ１）、またはＳＢＴにＮｂ等をドープしたＢｉ層状構造化合物を例示することができる。
【００２５】
本発明に係る強誘電体キャパシタを有する半導体装置の製造方法には、アモルファス層間絶縁膜と当該アモルファス層間絶縁膜内に配される導電性プラグとに跨る領域の上部に、アモルファス金属膜と導電性結晶膜と強誘電体キャパシタの下部電極とをこの順に積層する処理が含まれる。更に、導電性結晶膜の配置後、アモルファス金属膜を結晶化する処理を含めてもよい。このような膜形成を経由すると、均一な配向を有する導電性結晶膜を形成でき、従って、その上に形成される下部電極やさらにその上の強誘電体膜の配向も均一にすることが容易に可能になる。このため、電気特性に優れた強誘電体キャパシタを有する半導体装置を歩留まり高く作製することが可能となる。
【００２６】
アモルファス金属膜を結晶化する処理には特に制限はなく、公知の熱処理等を採用することができる。その処理時期や条件も、必要とする結晶化のレベルに応じて任意に定めることができる。時期について一般的に言えば、導電性結晶膜の成膜後であればいつでもよい。なお、導電性結晶膜は、その成膜時にすでに結晶化していることが好ましいが、必須条件ではなく、アモルファス金属膜の結晶化に先立って結晶化できるものであればよい。
【００２７】
この製造方法における導電性プラグ、アモルファス金属膜、導電性結晶膜、下部電極、強誘電体膜の材質や膜厚等については半導体装置に係る本発明に関する態様と同様の態様が好ましい。なお、導電性プラグ、アモルファス金属膜、導電性結晶膜、下部電極、強誘電体膜の形成方法には特に制限はなく、公知の方法を採用することができる。たとえば、スパッタリング法、物理的気相法（ＰＶＤ）、化学的気相法（ＣＶＤ）、ゾルゲル法等の中から適用できる方法を適宜選択することができる。
【００２８】
【実施例】
次に本発明の実施例を詳述する。
【００２９】
［実施例１］
本発明に係る半導体装置の製造工程を、図３〜８のシリコン半導体装置の断面図を使用して説明する。図３に示すように、まずシリコン基板１０上にＭＯＳトランジスタ２０を作製した。その後、ＳｉＯ2膜内に配されるプラグコンタクトホール３１を開口した。このコンタクトホールに、ＴｉＮ（５０ｎｍ厚）／Ｔｉよりなる３０ｎｍ膜厚の密着層３２をスパッタリング法により成膜した後、Ｗをスパッタリング法により堆積し、ついで、ケミカルメカニカルポリシング（ＣＭＰ）処理し、Ｗプラグ３０を形成した。この場合、ＳｉＯ2膜がアモルファス層間絶縁膜に、Ｗプラグがアモルファス層間絶縁膜内に配される導電性プラグに該当する。
【００３０】
ついで、図４に示すように、アモルファス金属膜４０、導電性結晶膜（以下、導電性結晶膜を配向制御層ともいう）５０、下部電極６０、強誘電体膜７０、上部電極８０の順で堆積して、強誘電体キャパシタを形成した。
【００３１】
アモルファス金属膜４０として、アモルファスＣｏ94Ｚｒ6層をスパッタリング法により２０ｎｍ膜厚で成膜した。
【００３２】
ここで、Ｃｏ94Ｚｒ6をアモルファス状態で成膜することが重要である。このため、Ａｒガス圧０．２Ｐａ、ＤＣパワー０．３ｋＷ、温度２００℃の条件を採用し、ＣＶＤによりＣｏ94Ｚｒ6層を作製した。
【００３３】
次に、配向制御層であるＴｉ膜５０を、スパッタリング法により１０ｎｍ膜厚で成膜した。Ｔｉ膜の配向をＸ線回折（ＸＲＤ）測定した結果、ＳｉＯ2膜上と同じ（００１）配向をしていた。これに対し、Ｗプラグ上に直接Ｔｉ膜を成膜すると、その配向は様々な配向成分を持っていた。
【００３４】
ついで、このサンプルを、ファーネスで、Ｎ2雰囲気中、４００℃、１時間の条件でアニールして、Ｃｏ94Ｚｒ6膜４０の結晶化を行った。この状態でＴｉ膜の配向をＸＲＤ測定で再確認したが、アニール前後でＴｉ膜の配向に違いは見られなかった。Ｔｉ膜の（００１）配向性を示すロッキングカーブの半値幅は４．２°であった。
【００３５】
これに対し、Ｃｏ94Ｚｒ6膜を結晶化した後にＴｉ膜を成膜した場合には、ＳｉＯ2膜上とＷプラグ上とでＣｏ94Ｚｒ6膜の配向が異なるために、その上のＴｉ膜の配向も異なり、均一な配向の膜を得ることができなかった。
【００３６】
さらに、下部電極６０としてＩｒ膜をスパッタリング法により、Ａｒガス圧０．１１Ｐａ、ＤＣパワー０．５ｋＷ、温度５００℃の条件下、スパッタリング法により、２００ｎｍ膜厚で成膜した。
【００３７】
その後、ＰＺＴ強誘電体膜７０を、Ａｒガス圧０．７Ｐａ、ＲＦパワー１．０ｋＷ、室温の条件下、スパッタリング法により、２００ｎｍ膜厚で成膜した。
【００３８】
さらに、形成されたＰＺＴ強誘電体膜７０を、酸素ガス流量５０ｍＬ／分、アルゴンガス流量１．９５Ｌ／分で導入されたＡｒとＯ2との混合雰囲気中、６００℃、９０秒、昇温速度１２５℃／秒の条件で急速熱処理した。
【００３９】
この段階で、再度、ＸＲＤ測定を実施し、Ｉｒ下部電極６０やＰＺＴ強誘電体膜７０の配向を確認したところ、（１１１）以外の配向は確認されておらず、高い（１１１）配向性を示した。Ｉｒ下部電極６０の（１１１）配向性を示すロッキングカーブの半値幅は２．０°であり、ＰＺＴ強誘電体膜７０の（１１１）配向性を示すロッキングカーブの半値幅は３．０°であった。
【００４０】
これに対し、アモルファス金属膜を使用せず、Ｗプラグ上に直接Ｔｉ膜を成膜したものでは、Ｉｒ下部電極やＰＺＴ強誘電体膜から、（１１１）以外の多くの配向が観測された。
【００４１】
ＰＺＴ強誘電体膜７０を上記のように急速熱処理した後、強誘電体キャパシタの上部電極８０となる厚さが２０ｎｍのＩｒＯ2膜を、Ａｒガス圧０．８Ｐａ、Ｏ2ガス流量が標準状態で１００ｃｍ3／分、ＤＣパワー１．０ｋＷ、室温の条件下、スパッタリング法により形成した。
【００４２】
ここで、上部電極８０としてＰｔ膜ではなく導電性酸化物であるＩｒＯ2膜を用いたのは、水素劣化耐性を向上させるためである。Ｐｔ膜の場合、水素分子に対して触媒作用があるため、水素ラジカルを発生し、ＰＺＴ強誘電体膜７０を還元させて劣化させやすい。これに対して、ＩｒＯ2電極は触媒作用を持たないため、水素ラジカルを発生しにくく、ＰＺＴ膜の水素劣化耐性が格段に向上する。
【００４３】
その後、上部電極を成膜する際のスパッタリング等による強誘電体膜へのダメージ（結晶の破壊）を回復するために、回復アニールを施した。この例では、ファーネスで６５０℃、Ｏ2雰囲気、６０分の条件を採用した。
【００４４】
次に、図５に示すように、パターニング、エッチング技術を用いて、スタック構造の強誘電体キャパシタを形成した。この例では、プラズマＴＥＯＳ（ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ）／ＴｉＮをハードマスクとして、上部電極８０、強誘電体膜７０、下部電極６０、配向制御層５０、アモルファス金属膜４０を一括してエッチングした。
【００４５】
ついで、図６に示すように、保護膜９０を１０ｎｍ膜厚で成膜した後、６５０℃、Ｏ2の条件でファーネスアニールを６０分間行った。この保護膜９０は、強誘電体からの鉛抜けや水素侵入等のプロセスダメージから強誘電体キャパシタを守るものである。この例では、スパッタリング法によりアルミナを５０ｎｍ膜厚で成膜した。
【００４６】
ついで、図７に示すように、層間絶縁膜１００を成膜した後、ＣＭＰにより平坦化をおこなった。この例では、層間絶縁膜はＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）装置を用いた酸化膜であり、ＣＭＰ後の残し膜厚は、強誘電体キャパシタの上部電極８０上３００ｎｍとした。
【００４７】
ついで、図８に示すように、パターニング、エッチング技術を用いてＷプラグ３０と接続するコンタクトホールを形成した。その後さらに、密着層、Ｗプラグを成膜し、ＣＭＰを行い、Ｗプラグ１１０を形成した。
【００４８】
この例では、密着層ＴｉＮ（５０ｎｍ厚）を用い、ＣＭＰ後は３５０℃Ｎ2プラズマ１２０秒を施した。このＷプラグ１１０とＷプラグ３０との二つでビアツービア（ｖｉａ−ｔｏ−ｖｉａ）コンタクトが実現でき、後に形成するメタル配線からの基板へのコンタクトが達成される。
【００４９】
その後必要な配線等を施し、強誘電体キャパシタを有する半導体装置を製造した。この半導体装置の強誘電体キャパシタは、性能が均一でバラツキが少なく、半導体装置の不良率の低減、歩留まりの向上を実現することができる。
【００５０】
なお、上記に開示した内容から、下記の付記に示した発明が導き出せる。
【００５１】
（付記１） 強誘電体キャパシタを有する半導体装置において、
アモルファス層間絶縁膜と当該アモルファス層間絶縁膜内に配される導電性プラグとに跨る領域の上部に、アモルファス金属膜と導電性結晶膜と強誘電体キャパシタの下部電極とをこの順に積層してなる
半導体装置。
【００５２】
（付記２） 強誘電体キャパシタを有する半導体装置において、
アモルファス層間絶縁膜と当該アモルファス層間絶縁膜内に配される導電性プラグとに跨る領域の上部に、アモルファス金属膜と導電性結晶膜と強誘電体キャパシタの下部電極とをこの順に積層してなり、
当該導電性結晶膜の配置後、当該アモルファス金属膜を結晶化処理してなる
半導体装置。
【００５３】
（付記３） 前記導電性プラグが、金属、合金、塩化金属、ケイ化金属、導電性酸化物およびシリコンからなる群から選ばれたすくなくとも一つの材料からなる、付記１または２に記載の半導体装置。
【００５４】
（付記４） 前記アモルファス金属膜が、Ｃｒ，Ｃｏ，Ｔａ，Ｎｂ，Ａｌ，Ｔｉ，Ｚｒ，ＷおよびＭｏからなる群から選ばれた少なくとも一つの金属を含む合金からなる、付記１〜３のいずれかに記載の半導体装置。
【００５５】
（付記５） 前記アモルファス金属膜の膜厚が２〜３０ｎｍにある、付記１〜４のいずれかに記載の半導体装置。
【００５６】
（付記６） 前記導電性結晶膜が、Ｔａ，Ａｌ，Ｔｉ，Ｃｕ，Ｉｒ，Ｐｔ，Ｒｅ，Ｒｕ、それらの金属を含む合金、Ａｌ2Ｏ3，ＴｉＯ2，ＩｒＯ2，ＴｉＮおよびＴａＮからなる群から選ばれたすくなくとも一つの材料からなる、付記１〜５のいずれかに記載の半導体装置。
【００５７】
（付記７） 前記導電性結晶膜の膜厚が２〜３０ｎｍにある、付記１〜６のいずれかに記載の半導体装置。
【００５８】
（付記８） 前記下部電極が、ＩｒまたはＰｔよりなる、付記１〜７のいずれかに記載の半導体装置。
【００５９】
（付記９） 前記強誘電体膜が、ジルコン酸チタン酸鉛膜または、ジルコン酸チタン酸鉛にＬａ、Ｃａ、Ｓｒ、Ｉｒ、Ｒｕからなる群の少なくともいずれか一つの元素をドープした膜である、付記１〜８のいずれかに記載の半導体装置。
【００６０】
（付記１０） 強誘電体キャパシタを有する半導体装置の製造方法において、
アモルファス層間絶縁膜と当該アモルファス層間絶縁膜内に配される導電性プラグとに跨る領域の上部に、アモルファス金属膜と導電性結晶膜と強誘電体キャパシタの下部電極とをこの順に積層し、
当該導電性結晶膜の配置後、当該アモルファス金属膜を結晶化する処理を含む、
半導体装置の製造方法。
【００６１】
（付記１１） 前記導電性プラグを、金属、合金、塩化金属、ケイ化金属、導電性酸化物およびシリコンからなる群から選ばれた少なくとも一つの材料から作製する処理を含む、付記１０に記載の半導体装置の製造方法。
【００６２】
（付記１２） 前記アモルファス金属膜を、Ｃｒ，Ｃｏ，Ｔａ，Ｎｂ，Ａｌ，Ｔｉ，Ｚｒ，ＷおよびＭｏからなる群から選ばれた少なくとも一つの金属を含む合金から作製する処理を含む、付記１０または１１に記載の半導体装置の製造方法。
【００６３】
（付記１３） 前記アモルファス金属膜を、膜厚が２〜３０ｎｍになるように成膜する処理を含む、付記１０〜１２のいずれかに記載の半導体装置の製造方法。
【００６４】
（付記１４） 前記導電性結晶膜を、Ｔａ，Ａｌ，Ｔｉ，Ｃｕ，Ｉｒ，Ｐｔ，Ｒｅ，Ｒｕ、それらの金属を含む合金、Ａｌ2Ｏ3，ＴｉＯ2，ＩｒＯ2，ＴｉＮおよびＴａＮからなる群から選ばれたいずれか一つの材料から作製する処理を含む、付記１０〜１３のいずれかに記載の半導体装置の製造方法。
【００６５】
（付記１５） 前記導電性結晶膜を、膜厚が２〜３０ｎｍになるように成膜する処理を含む、付記１０〜１４のいずれかに記載の半導体装置の製造方法。
【００６６】
（付記１６） 前記下部電極を、ＩｒまたはＰｔで構成する処理を含む、付記１０〜１５のいずれかに記載の半導体装置の製造方法。
【００６７】
（付記１７） 前記強誘電体膜を、ジルコン酸チタン酸鉛（ＰＺＴ）膜または、ＰＺＴにＬａ、Ｃａ、Ｓｒ、Ｉｒ、Ｒｕからなる群の少なくともいずれか一つの元素をドープした膜として成膜する処理を含む、付記１０〜１６のいずれかに記載の半導体装置の製造方法。
【００６８】
【発明の効果】
本発明の特徴によれば、電気特性に優れ、均一な性能を有する強誘電体キャパシタを有する半導体装置を作製することが可能となる。また、電気特性に優れた強誘電体キャパシタを有する半導体装置を歩留まり高く作製することが可能となる。
【図面の簡単な説明】
【図１】プレーナー型の強誘電体メモリとスタック型の強誘電体メモリの模式的断面図である。
【図２】本発明に係る半導体装置の模式的断面図である。
【図３】本発明の実施例による強誘電体キャパシタを有する半導体装置の製造工程を示す模式的断面図である。
【図４】本発明の実施例による強誘電体キャパシタを有する半導体装置の製造工程を示す他の模式的断面図である。
【図５】本発明の実施例による強誘電体キャパシタを有する半導体装置の製造工程を示す他の模式的断面図である。
【図６】本発明の実施例による強誘電体キャパシタを有する半導体装置の製造工程を示す他の模式的断面図である。
【図７】本発明の実施例による強誘電体キャパシタを有する半導体装置の製造工程を示す他の模式的断面図である。
【図８】本発明の実施例による強誘電体キャパシタを有する半導体装置の製造工程を示す他の模式的断面図である。
【符号の説明】
１ ＳｉＯ2膜
２ 下部電極
３ 強誘電体膜
４ 上部電極
５ 導電性プラグ
６ アモルファス金属膜
７ 導電性結晶膜
１０ シリコン基板
２０ ＭＯＳトランジスタ
３０ Ｗプラグ
４０ アモルファス金属膜
５０ 配向制御層
６０ 下部電極
７０ 強誘電体膜
８０ 上部電極
９０ 保護膜
１００ 層間絶縁膜
１１０ Ｗプラグ
Claims (5)
- 強誘電体キャパシタを有する半導体装置において、
アモルファス層間絶縁膜と当該アモルファス層間絶縁膜内に配される導電性プラグとに跨る領域の上部に、アモルファス金属膜と導電性結晶膜と強誘電体キャパシタの下部電極とをこの順に積層してなり、
当該導電性結晶膜の配置後、当該アモルファス金属膜を結晶化処理してなる
半導体装置。 - 前記アモルファス金属膜が、Ｃｒ，Ｃｏ，Ｔａ，Ｎｂ，Ａｌ，Ｔｉ，Ｚｒ，ＷおよびＭｏからなる群から選ばれた少なくとも一つの金属を含む合金からなる、請求項１に記載の半導体装置。
- 前記導電性結晶膜が、Ｔａ，Ａｌ，Ｔｉ，Ｃｕ，Ｉｒ，Ｐｔ，Ｒｅ，Ｒｕ、それらの金属を含む合金、ＩｒＯ 2 ，ＴｉＮおよびＴａＮからなる群から選ばれたすくなくとも一つの材料からなる、請求項１または２に記載の半導体装置。
- 前記強誘電体膜が、ジルコン酸チタン酸鉛膜または、ジルコン酸チタン酸鉛にＬａ、Ｃａ、Ｓｒ、Ｉｒ、Ｒｕからなる群の少なくともいずれか一つの元素をドープした膜である、請求項１〜３のいずれかに記載の半導体装置。
- 基板上方にアモルファス層間絶縁膜と当該アモルファス層間絶縁膜内に導電性プラグとを形成することと、
前記アモルファス層間絶縁膜と前記導電性プラグとに跨る領域の上にアモルファス金属膜を形成することと、
前記アモルファス金属膜の上に導電性結晶膜を形成することと、
前記導電性結晶膜の上に強誘電体キャパシタの下部電極を形成することと、
前記導電性結晶膜の形成後の時点で、加熱により、前記アモルファス金属膜を結晶化することと
を含む、半導体装置の製造方法。
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