JP2008091482A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】下部電極膜を構成する膜として、Ir膜23上に、厚さが5nm〜50nmのIrOX膜24を形成する。このとき、IrOX膜24として結晶化したものを形成する。また、IrOX膜24を構成する結晶は、等軸晶(チル晶)であることが好ましい。次に、IrOX膜24上にPZT膜25をMOCVD法により形成する。このとき、PZT膜25の原料はTHF溶媒中に溶解して用いる。このため、PZT膜25の形成の際に、IrOX膜24は、THF溶媒によってMOCVDチャンバ内で還元され、Ir膜に変化する。このIr膜の結晶性は良好なままであり、その上に形成されるPZT膜の結晶性も良好なものとなる。従って、同一のウェハ内でも、互いに異なるウェハ間でも、低電圧動作時の特性等の安定した特性を得ることが可能となる。
【選択図】図1E
Description
先ず、本発明の第1の実施形態について説明する。図1A乃至図1Qは、本発明の第1の実施形態に係る強誘電体メモリ(半導体装置)の製造方法を工程順に示す断面図である。
次に、本発明の第2の実施形態について説明する。図2A乃至図2Cは、本発明の第2の実施形態に係る強誘電体メモリ(半導体装置)の製造方法を工程順に示す断面図である。
次に、本発明の第3の実施形態について説明する。図3A及び図3Bは、本発明の第3の実施形態に係る強誘電体メモリ(半導体装置)の製造方法を工程順に示す断面図である。
次に、本発明の第4の実施形態について説明する。図4A乃至図4Cは、本発明の第4の実施形態に係る強誘電体メモリ(半導体装置)の製造方法を工程順に示す断面図である。
第1の実験では、PZT膜の表面を観察した。図5A及び図5Bは、第1の実施形態に倣って形成したPZT膜の表面の顕微鏡写真である。ここで、図5Aは、ウェハの中心部における顕微鏡写真であり、図5Bは、ウェハの周辺部における顕微鏡写真である。また、図6A及び図6Bは、IrOX膜を形成せずにIr膜上に形成したPZT膜の表面の顕微鏡写真である。ここで、図6Aは、ウェハの中心部における顕微鏡写真であり、図6Bは、ウェハの周辺部における顕微鏡写真である。
第2の実験では、IrOX膜を形成する際の酸素分圧とPZT膜の配向との関係について調査した。ここでは、IrOX膜を形成する際の基板の温度を300℃に設定し、IrOX膜の厚さを20nmとした。この結果を図7に示す。なお、図7の縦軸は、PZT膜の表面における(111)面の積分強度を示している。また、IrOX膜を形成する際に用いたガスはAr及びO2のみである。
第3の実験では、IrOX膜を形成する際の酸素分圧とIrOX膜の結晶性との関係について調査した。ここでも、IrOX膜を形成する際の基板の温度を300℃に設定し、IrOX膜の厚さを20nmとした。これらの結果を図8A乃至図8Cに示す。
第4の実験では、IrOX膜を形成する際の基板温度とPZT膜の配向との関係について調査した。ここでは、IrOX膜を形成する際の酸素分圧を30%とし、IrOX膜の厚さを20nmとした。この結果を図9に示す。
第5の実験では、IrOX膜の厚さとPZT膜の配向との関係について調査した。ここでは、IrOX膜を形成する際の酸素分圧を30%とし、基板温度を300℃とした。この結果を図10に示す。なお、図10中の中央部は、ウェハの中央部で測定した結果を示し、上端部は、オリエンテーションフラットを基準とした上端部で測定した結果を示し、右端部は、オリエンテーションフラットを基準とした右端部で測定した結果を示している。
第6の実験では、第1の実施形態に倣って形成したPZT膜の配向の再現性について調査した。ここでは、IrOX膜を形成する際の酸素分圧を30%とし、基板温度を300℃とし、IrOX膜の厚さを20nmとした。そして、PZT膜の形成を25枚のウェハに対して行った。この結果を図11Aに示す。また、図11Bは、IrOX膜を形成せずにIr膜上に形成したPZT膜の配向の再現性を示すグラフである。
半導体基板の上方に貴金属膜を形成する工程と、
前記貴金属膜上に、結晶化した貴金属酸化膜を形成する工程と、
前記貴金属酸化膜を還元する工程と、
前記貴金属酸化膜を還元したまま、その上に強誘電体膜を形成する工程と、
前記強誘電体膜上に電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
前記貴金属酸化膜の厚さを40nm以下とすることを特徴とする付記1に記載の半導体装置の製造方法。
前記貴金属酸化膜として、Ir酸化膜、Rh酸化膜、Pd酸化膜及びRu酸化膜からなる群から選択された膜を形成することを特徴とする付記1又は2に記載の半導体装置の製造方法。
前記貴金属膜として、Ir膜、Rh膜、Pd膜及びRu膜からなる群から選択された膜を形成することを特徴とする付記1乃至3のいずれか1項に記載の半導体装置の製造方法。
前記貴金属酸化膜として、前記貴金属膜を構成する元素の酸化膜を形成することを特徴とする付記1乃至4のいずれか1項に記載の半導体装置の製造方法。
前記貴金属酸化膜の厚さを、前記貴金属膜の厚さよりも薄くすることを特徴とする付記1乃至5のいずれか1項に記載の半導体装置の製造方法。
前記貴金属膜を形成する工程の前に、
前記半導体基板上にトランジスタを形成する工程と、
前記半導体基板の上方に層間絶縁膜を形成する工程と、
前記層間絶縁膜内に前記トランジスタに接続される導電プラグを形成する工程と、
を有し、
前記貴金属膜を前記導電プラグに電気的に接続することを特徴とする付記1乃至6のいずれか1項に記載の半導体装置の製造方法。
前記強誘電体膜をMOCVD法により形成することを特徴とする付記1乃至7のいずれか1項に記載の半導体装置の製造方法。
前記貴金属酸化膜を形成する際に、チャンバ内の酸素分圧を20%乃至50%とすることを特徴とする付記1乃至8のいずれか1項に記載の半導体装置の製造方法。
前記強誘電体膜を形成する際に、前記強誘電体膜の原料を還元性の溶媒に溶かして用いることを特徴とする付記1乃至9のいずれか1項に記載の半導体装置の製造方法。
(付記11)
前記貴金属酸化膜の還元を前記還元性の溶媒を用いて実行し、そのまま前記還元性の溶媒の供給を継続しながら前記強誘電体膜を形成することを特徴とする付記10に記載の半導体装置の製造方法。
半導体基板と、
前記半導体基板の上方に、形成された貴金属膜と、
前記貴金属膜上に形成され、結晶化した貴金属酸化膜を還元することにより得られた導電膜と、
前記導電膜上に形成された強誘電体膜と、
前記強誘電体膜上に形成された電極と、
を有することを特徴とする半導体装置。
24:IrOX膜
24a:Ir膜
25:PZT膜
33:上部電極
34:下部電極
Claims (12)
- 半導体基板の上方に貴金属膜を形成する工程と、
前記貴金属膜上に、結晶化した貴金属酸化膜を形成する工程と、
前記貴金属酸化膜を還元する工程と、
前記貴金属酸化膜を還元したまま、その上に強誘電体膜を形成する工程と、
前記強誘電体膜上に電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記貴金属酸化膜の厚さを40nm以下とすることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記貴金属酸化膜として、Ir酸化膜、Rh酸化膜、Pd酸化膜及びRu酸化膜からなる群から選択された膜を形成することを特徴とする請求項1又は2に記載の半導体装置の製造方法。
- 前記貴金属膜として、Ir膜、Rh膜、Pd膜及びRu膜からなる群から選択された膜を形成することを特徴とする請求項1乃至3のいずれか1項に記載の半導体装置の製造方法。
- 前記貴金属酸化膜として、前記貴金属膜を構成する元素の酸化膜を形成することを特徴とする請求項1乃至4のいずれか1項に記載の半導体装置の製造方法。
- 前記貴金属酸化膜の厚さを、前記貴金属膜の厚さよりも薄くすることを特徴とする請求項1乃至5のいずれか1項に記載の半導体装置の製造方法。
- 前記貴金属膜を形成する工程の前に、
前記半導体基板上にトランジスタを形成する工程と、
前記半導体基板の上方に層間絶縁膜を形成する工程と、
前記層間絶縁膜内に前記トランジスタに接続される導電プラグを形成する工程と、
を有し、
前記貴金属膜を前記導電プラグに電気的に接続することを特徴とする請求項1乃至6のいずれか1項に記載の半導体装置の製造方法。 - 前記強誘電体膜をMOCVD法により形成することを特徴とする請求項1乃至7のいずれか1項に記載の半導体装置の製造方法。
- 前記貴金属酸化膜を形成する際に、チャンバ内の酸素分圧を20%乃至50%とすることを特徴とする請求項1乃至8のいずれか1項に記載の半導体装置の製造方法。
- 前記強誘電体膜を形成する際に、前記強誘電体膜の原料を還元性の溶媒に溶かして用いることを特徴とする請求項1乃至9のいずれか1項に記載の半導体装置の製造方法。
- 前記貴金属酸化膜の還元を前記還元性の溶媒を用いて実行し、そのまま前記還元性の溶媒の供給を継続しながら前記強誘電体膜を形成することを特徴とする請求項10に記載の半導体装置の製造方法。
- 半導体基板と、
前記半導体基板の上方に、形成された貴金属膜と、
前記貴金属膜上に形成され、結晶化した貴金属酸化膜を還元することにより得られた導電膜と、
前記導電膜上に形成された強誘電体膜と、
前記強誘電体膜上に形成された電極と、
を有することを特徴とする半導体装置。
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JP2010056275A (ja) * | 2008-08-28 | 2010-03-11 | Fujitsu Microelectronics Ltd | 半導体装置の製造方法 |
JP2010087347A (ja) * | 2008-10-01 | 2010-04-15 | Fujitsu Microelectronics Ltd | 半導体装置の製造方法 |
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---|---|---|---|---|
JP2003124350A (ja) * | 2001-10-18 | 2003-04-25 | Fujitsu Ltd | 容量素子の製造方法 |
JP2005116619A (ja) * | 2003-10-03 | 2005-04-28 | Fujitsu Ltd | 半導体装置およびその製造方法 |
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- 2006-09-29 JP JP2006268641A patent/JP4971740B2/ja active Active
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