JP4259683B2 - 位相比較回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は位相比較回路に係わり、特に、データ信号のデューティが１００％からずれた場合であってもクロック信号とデータ信号の位相差が所定値となるように位相制御ができる位相比較回路に関する。
光受信回路において、伝送されて波形が歪んだり、雑音がのったデータ波形をきれいなディジタル信号に変換するために、データ信号の再生が行われる。この際、データ信号からクロック信号を抽出し、このクロック信号を用いてデータ識別回路でデータ信号を再生する。クロック信号抽出方式の１つとしてＰＬＬ方式がある。ＰＬＬ方式はデータとクロックの位相差を検出する位相比較回路とＶＣＯ(電圧制御発振器)を用いる方式であり、本発明はこのＰＬＬ方式における位相比較回路に関するものである。
受信したデータ波形は、歪みや雑音により識別余裕が非常に小さい状態になっているため、識別回路へ入力するデータ信号とクロック信号の位相関係は、正確に最適識別点に合わせられ、変動のないものにする必要がある。
【０００２】
【従来の技術】
図２９は光通信システムにおける光受信機の構成例であり、１は光電気変換回路で、光信号を電気信号に変換するもの、２は光電気変換回路から出力される例えば10Gbpsのデータ信号を増幅するアンプ、３は所定の等化制御を行う等化回路、４はタイミング抽出回路で、受信したデータ信号からそのビットレートと同じ周波数のクロック信号を取り出すもの、５はタイミング抽出回路から出力されるクロック信号を用いてデータ信号を識別する識別回路である。かかる光受信機において、識別回路５に入力するデータ信号とクロック信号との位相関係を最適点に保つ必要がある。周囲の温度変化や電源電圧等の変動によりこの位相関係がずれると、正常に識別できなくなるという問題が発生する。
【０００３】
クロック信号を生成する光受信器のタイミング抽出回路には、従来、(1) 狭帯域バンドパスフィルタを用いた非線形抽出方式（図３０）と、（2) 位相比較回路とＶＣＯ(電圧制御発振器)を用いるＰＬＬ方式（図３２）がある。
図３０は非線形抽出方式によるタイミング抽出回路の構成図であり、入力したデータ信号の立ち上がり、立ち下がりを検出する非線形抽出回路１１０と、中心周波数がデータのビットレートと同一周波数を有する狭強帯域のバンドパスフィルタ１１１と、狭帯域増幅器であるリミッタアンプ１１２から構成されている。非線形回路１１０は、データ信号を二分岐する二分岐回路１１０ａと、分岐された一方のデータ信号を所定時間（１ビットに相当する時間の１／２）遅延する遅延回路１１０ｂと、データ信号と遅延回路の出力信号の排他的論理和演算を行ってデータ信号の立ち上がり及び立ち下がりでパルスを有するエッジ信号を発生するEXOR回路（イクスクルーシブオア回路）１１０ｃを有している。図３１は動作波形図であり、ＥＸＯＲ回路１１０ｃはデータ信号の立ち上がり、立ち下がりを検出してパルスＰ１を発生し、バンドパスフィルタ１１１はEXOR回路出力よりデータのビットレートと同一周波数を有するクロック成分を抽出し、リミッタアンプ１１２はクロック成分を一定振幅に増幅する。
【０００４】
非線形抽出方式では、狭帯域バンドパスフィルタ１１１としてはSAWフィルタや誘電体フィルタが用いられているが、IC等に対してサイズが大きいという問題点があり、光送受信モジュールの小型化が困難であった。
また、抽出したクロック成分が小さいこと、フィルタの損失を補う必要があること、データの信号のパターン変化等に対するクロックの振幅変動を小さく抑える必要があること、等の対策としてリミッタアンプ１１２を用いているが、この回路の位相変動が大きいという問題があった。
【０００５】
非線形抽出方式に比べてＰＬＬ方式は、ＶＣＯも含め回路のほとんどをIC化することができ、非常に小さくすることが可能である。また、位相変動が生じても、位相比較回路でその変動を検出するため、ＰＬＬにより位相変動が補正される。図３２は、ＰＬＬを用いたタイミング抽出回路の基本的なブロック図である。図中、４はタイミング抽出回路、５は識別回路である。タイミング抽出回路４において、１２１はデータ信号DATAとクロック信号CLKの位相を比較する位相比較回路、１２２は位相比較回路から出力する位相差に応じた電圧信号を平滑化するループフィルタ、１２３はループフィルタ出力に応じた周波数を有するクロック信号CLKを発生する電圧制御発振器（ＶＣＯ回路）である。データ信号とクロック信号との位相差を検出する位相比較回路は、いくつか考案されている。図３３はＤ型フリップフロップ（Ｄ−ＦＦ）１３１とEXOR回路１３２を用いた位相比較回路(IEEE Transactions on Electron Devices VOL.ED-32,No.12 Dec.1985"A Self Correcting Clock Recovery Circuit",Hogge,pp.2704-2706)の基本部分であり、図３４はこの回路のタイムチャートである。
【０００６】
Ｄ−ＦＦ１３１は、クロック信号CLKの立上り時点におけるデータ信号DATAのレベルを示すデータ識別信号DTRNを出力する。すなわち、Ｄ−ＦＦ１３１はクロック入力端子（Ｃ端子）に入力されたクロック信号CLKの立ち上がりで、データ入力端子（Ｄ端子）に入力されたデータ信号DATAのレベル("1"または"0")を記憶して出力すると共に、該レベルを次のクロック信号の立ち上がりまで保持する。EXOR回路１３２は、データ信号DATAとＤ−ＦＦから出力するデータ識別信号DTRNとの排他的論理和（EXOR）を演算し、演算結果をデータ信号とクロック信号の位相差信号PHASEとして出力する
【０００７】
図３４よりわかるように、EXOR回路１３２の出力パルスPHASEの幅は、データDATAの立ち上がりまたは立ち下がりエッジからその後のクロック信号CLKの立ち上がりエッジまでの遅延時間で決まる。このため、信号PHASEの平均値はデータ信号DATAとクロック信号CLKの位相差に応じた値となる。EXOR回路１３２の出力信号PHASEのLOWレベルを0、HIGHレベルを1とした場合、入力データがランダムでマーク率が1/2ならば、位相比較回路の位相比較特性は図３５に示すように、位相差信号PHASEの平均値は0〜0.5の間で位相θに対してのこぎり波特性となる。
【０００８】
ＰＬＬ方式のタイミング抽出回路４（図３２）は、データ信号DATAとクロック信号CLKの位相を所要値φにするため、位相比較回路１２１の出力が一定（＝Ｓ）になるように制御する。位相φでＰＬＬが安定するためには、クロック信号の位相がデータ信号に対してφ以上になれば（位相遅れ）クロック信号の位相を進めるように、つまりVOC回路１２３の周波数を高くするように制御し、クロック信号の位相がデータ信号に対してφ以下になれば（位相進み）クロック信号の位相を遅らせるように、つまりVOC回路１２３の周波数を低くするように制御する。すなわち、図３５に示す位相比較特性を有する位相比較回路１２１を用いて、位相差信号の平均値が設定レベルＳより大きい時（位相遅れ）にＶＣＯ回路１２３の周波数が高くなるように、位相差信号の平均値が設定レベルより小さい時（位相進み）にＶＣＯ回路１２３の周波数が低くなるようにＰＬＬを構成すれば、0〜2πまでの任意の位相φにデータ信号とクロック信号の位相差を設定することができる。
【０００９】
【発明が解決しようとする課題】
従来の位相比較回路において、データ信号のデューティが100%からずれるとＰＬＬが異なる位相にロックする場合がある。デューティとは、ビットレートをｆ（＝１／Ｔ）とすればデータ”１”の期間Ｔ1とＴの比である。
１周期内の０〜２πの位相に対して、位相比較回路の位相比較特性が位相変化に対して同じ方向の傾きを複数持ち、平均値が同じ値となる位相が複数存在するとすれば、複数のどの位相に対してもＰＬＬがロックする可能性があり、位相を確定することができない。
デューティが100%ならば図３５に示すように、１周期内で同じ方向の傾きは１つしか存在しない。このため、平均値が同一値となる位相は１つしか存在しないため、上記の問題は生じない。しかし、デューティが100%からずれると１周期内で同じ方向の傾きが２つ存在するようになり、平均値が同一値となる位相が２つ存在し上記の問題が生じる。
【００１０】
図３６はデューティ75%の場合のタイミングチャートであり、データDATA (a)の立ち下がりの位相を進めることでデューティの変化を表している。また比較のためのデューティが100%の場合の波形を点線で示している。データDATA (a)とクロック信号CLK (b)の位相差が小さいうちはデューティ100%の時とでは位相差信号PHASE (d)のパルス幅が異なるだけだが、データDATA (a)とクロック信号CLK (b′)の位相差が1.5π(1周期の75%)を越えると、データの立ち下がりによって生じていたパルスが消失してしまう。そのため鋸歯状波の位相比較特性は図３７の実線で示すように、1周期（＝２π）内において２段になる。ここで、データとクロックの位相差をφ1に設定するために、位相差信号の平均値がV1になるように制御すると、ＰＬＬはφ１の位相に加えてφ2の位相でも同期する可能性があり、位相を確定することができなくなる。尚、一般に、位相比較特性が不連続になる位相差はデューティをd(%)とすれば、2π・(d/100）である。
【００１１】
以上ではデューティが100%以下になった場合であるが、100%以上になった場合にも鋸歯状波の位相比較特性は図３８の実線で示すように、1周期（＝２π）内において２段になる。図３８はデューティが125%の場合であり、位相比較特性が不連続になる位相差はデューティを(100+d)(%)とすれば、2π・(d/100）であり、125%の場合は不連続点はπ/2である。
以上より本発明の目的は、データ信号のデューティが100%からずれている場合でも、ＰＬＬ回路が誤った位相にロック(誤同期)しないようにすることである。本発明の別の目的は、ＰＬＬ回路が誤った位相にロック(誤同期)しないようにした位相比較回路を提供することである。
本発明の別の目的は、位相比較回路に位相比較機能に加えて周波数比較機能を付加し、ＰＬＬ回路の同期引込みレンジを拡大し、又、同期引込み期間を短縮することである。
本発明の別の目的は対応できるデューティ変動範囲を拡大することである。
【００１２】
【課題を解決するための手段】
上記課題は、第１の発明によれば、(1)データ信号を入力されクロック信号により該データ信号を識別するデータ識別部と、(2)データ信号とデータ識別部から出力するデータ識別信号との位相差を示す信号を出力する位相検出部と、(3)誤同期する可能性のある位相範囲内に、データ信号とクロック信号の位相差が存在するか検出する誤同期位相検出部と、(4)前記位相差が前記位相範囲外に存在する場合には前記位相差信号を出力し、前記位相範囲内に存在する場合には一定値を出力する出力固定部を備え、前記誤同期位相検出部は、データ信号の立上り時におけるクロック信号レベル及びデータ信号の立下がり時におけるクロック信号レベルを検出するクロック信号レベル検出回路、これら２つのクロック信号レベルに基づいて、前記位相差が前記誤同期する可能性のある位相範囲内に存在するか否かを検出する検出部を備えた位相比較回路により達成される。このようにすれば、デューティが100%からずれていても、位相比較特性の１周期内において同じ方向の傾きを１つだけにできる。このため、位相差信号(位相比較信号)の平均値が同一値となる位相を１周期内においてただ１つにでき、ＰＬＬ回路が目標位相以外の位相にロックする誤同期をなくすことができる。
【００１４】
又、上記課題は、第２の発明によれば、(1) データ信号を入力されクロック信号により該データ信号を識別するデータ識別部と、(2) データ信号とデータ識別部から出力するデータ識別信号との位相差を示す信号を出力する位相検出部と、(3) 誤同期する可能性のある位相範囲内に、前記データ信号とクロック信号の位相差が存在するか検出する誤同期位相検出部と、(4) データ信号とクロック信号の位相差が、1) 前記位相範囲外に存在すれば前記位相差信号を出力し、2) 前記位相範囲内に存在し、かつ、増加する方向に変化していれば、第１の設定値を出力し、3) 前記位相範囲内に存在し、かつ、減小する方向に変化していれば第２の設定値を出力する出力固定部、を備えた位相比較回路により達成される。
【００１５】
このようにすれば、第１の発明と同様に、デューティが100%からずれていても、位相比較特性の１周期内において同じ方向の傾きを１つだけにできる。このため、位相差信号の平均値が同一値となる位相を１周期内において１つにでき、ＰＬＬ回路が目標位相以外の位相にロックする誤同期をなくすことができる。また、位相差が増加する方向に変化していれば、すなわち、クロック周波数がデータ周波数より低速であれば、位相差信号を第１の設定値（ハイレベル）に固定し、位相差が減小する方向に変化していれば、すなわち、クロック周波数がデータ周波数より高速であれば、位相差信号を第２の設定値（ローレベル）に固定する。この結果、クロック周波数が低速であれば位相差信号の平均値が大きくなり、クロック周波数が高速であれば、位相差信号の平均値が小さくなるから、ＰＬＬ回路は平均値の大小に応じて同期引込み方向を認識してクロック周波数を所定周波数に短時間で引き込むことが可能になる。すなわち、ＰＬＬ回路の同期引込みレンジを拡大し、又、同期引込み期間を短縮できる。
【００１６】
又、デューティを補償するデューティ補償回路を通過したデータ信号を第１と第２の発明の位相比較回路のデータ信号とする。このようにすれば、位相比較回路が対応できるデューティ変動範囲を拡大でき、しかも、デューティ補償回路の残差分のみ位相比較回路で対応すればよく、誤同期位相範囲を減小して位相制御可能範囲を拡大することができる。
【００１７】
【発明の実施の形態】
（Ａ）本発明の第１の位相比較回路
（ａ）原理構成
図１は本発明の第１の位相比較回路の原理構成図である。図中、１１はデータ信号DATAを入力されクロック信号CLKの立上りに同期して該データ信号のレベルを識別するデータ識別部（Ｄ型フリップフロップ（Ｄ−ＦＦ））、１２はデータ信号DATAとデータ識別部から出力するデータ識別信号DTRNとの排他的論理和（EXOR）を演算し、演算結果を位相差信号PHASEとして出力するEXOR回路であり、Ｄ−ＦＦ１１及びEXOR回路１２は図３３に示した従来の位相比較回路を構成する。１３は誤同期する可能性のある位相範囲内に、データ信号DATAとクロック信号CLKの位相差が存在するか検出し、存在する場合に誤同期位相信号ESPDを出力する誤同期位相検出部、１４は位相検出信号PHDTを出力する出力固定回路であり、(1) 位相差が前記位相範囲外に存在すれば位相差信号PHASEを出力し、(2) 前記位相範囲内に存在すれば一定値を出力する。
【００１８】
データ信号DATAのデューティをd(%)(d<100)とすれば、図３７より誤同期する可能性のある位相範囲は2π・(d/100）〜2πである。又、デューティを(100+d)(%)とすれば、誤同期する可能性のある位相範囲は図３８より0〜2π・(d/100）である。誤同期位相検出回路１３は位相差が上記範囲内に存在することを検出して誤同期位相検出信号ESPDとしてローレベルを出力する。出力固定回路１４は位相差が誤同期位相範囲外であり、誤同期位相検出信号ESPDがハイレベルのとき、EXOR回路１２から出力する位相差信号PHASEを出力し、位相差が誤同期位相範囲内にあり、誤同期位相検出信号ESPDがローレベルのとき、位相差信号PHASEに変えて一定の信号を出力する。図２はデューティ75%の場合において出力固定回路１４から出力する位相検出信号PHDTの平均値の位相特性であり、図２（ａ）は一定値をローレベルとした場合、図２（ｂ）は一定値をハイレベルにした場合である。尚、図２においてd=75%であるため、3π/2〜2πが誤同期する可能性のある位相範囲である。
以上のようにすれば、デューティが100%からずれていても、同じ方向の傾きを２以上持たないため、同じ平均値を持つ位相が１周期内に２か所以上存在せず、誤同期を防ぐことができる。
【００１９】
（ｂ）実施例
図３は第１の発明の実施例である位相比較回路のブロック図であり、図１と同一部分には同一符号を付している。１１は第１のＤ−ＦＦ(Ｄ−ＦＦ1)、１２はEXOR回路、１３はデータ信号DATAのデューティが100%以下になったときの誤同期位相検出回路、１４はアンドゲートANDで構成した出力固定回路である。
誤同期位相検出回路１３において、１３ａ，１３ｂは第２、第３のＤ−ＦＦ(Ｄ−ＦＦ2, Ｄ−ＦＦ3)、１３ｃ，１３ｄは反転回路、１３ｅはナンドゲートである。Ｄ−ＦＦ2はデータ信号DATAの立上り時におけるクロック信号CLKのレベルを識別するもの、Ｄ−ＦＦ3はデータ信号DATAの立下がり時におけるクロック信号CLKのレベルを識別するものである。
【００２０】
データ信号DATAのデューティが100%以下の場合に誤同期が生じるのは、図３６からわかるように、データ信号のパルス幅が狭くなって欠落した"１"の部分にクロックCLK の立ち上がりがある場合である。この「パルス幅が狭くなって欠落した"1"の部分にクロック信号の立ち上がりがある場合」というのは、▲１▼データ信号DATAの立ち上がり時はクロック信号レベルがHIGHで、かつ、▲２▼データ信号の立ち下がり時はクロック信号レベルがLOWの場合と言い換えることができる。
そこで、上記▲１▼，▲２▼の状態をＤ−ＦＦ2およびＤ−ＦＦ3で検出して位相検出信号PHDTの出力レベルを一定値に固定すれば誤同期を防ぐことができる。すなわち、Ｄ−ＦＦ2で▲１▼の状態を検出し、Ｄ−ＦＦ3で▲２▼の状態を検出して両者のアンドをとれば、誤同期の可能性のある状態を検出できる。この時、ナンドゲート１３ｅの出力信号ESPDはLOWになるから、出力固定回路１４のアンドゲートANDで位相差信号PHASEの出力を阻止し、ローレベルに固定した位相検出信号PHDTを出力して誤同期の可能性を無くすことができる。
【００２１】
図４は図３の位相比較回路のタイムチャートであり、図４（ａ）はデューティd(=75%)で位相差が0〜2π(d/100)(=0〜3π/2)の場合のタイムチャートで、出力固定回路１４において出力を一定値に固定しない状態である。図４（ｂ）はデューティd(=75%)で位相差が2π(d/100)〜2π(=3π/2〜2π)の場合のタイムチャートで、出力固定回路１４において出力をLOWレベルに固定した状態である。
以上では、デューティ100%以下の場合であるがデューティが100%以上になった場合も同様に誤同期を防止できる。すなわち、デューティが100%以上になったとき誤同期が生じるのは、デューティ100%以下の場合と逆になり、▲１▼′データの立ち上がり時はクロック信号レベルがLOWで、かつ、▲２▼′データの立ち下がり時はクロック信号レベルがHIGHの場合である。そこで、上記▲１▼′，▲２▼′の両方の状態が検出された時、位相検出信号PHDTを一定値に固定して誤同期を防ぐ。
【００２２】
図５はデューティが100%以上の場合における位相比較回路の構成図であり、図３と同一部分には同一符号を付しており、異なる点は反転回路13d′の位置である。Ｄ−ＦＦ2及び反転回路１３ｄ′で▲１▼′の状態を検出し、Ｄ−ＦＦ3で▲２▼の状態を検出して両者のアンドをとることにより、誤同期の可能性のある状態を検出する。この時、ナンドゲート１３ｅの出力信号ESPDはLOWになるから、出力固定回路１４のアンドゲートANDで位相差信号PHASEの出力を阻止し、ローレベルに固定した位相検出信号PHDTを出力して誤同期の可能性を無くす。
尚、デューティ100%以下、100%以上のそれぞれの実施例を別個に示したが、両方を組み合わせて位相比較回路を構成することもできる。
以上、第１の発明の位相比較回路によれば、デューティが変化してもＰＬＬが誤った位相で同期することはない。
【００２３】
（Ｂ）本発明の第２の位相比較回路
（ａ）原理構成
図６は第２の発明の位相比較回路の原理構成図である。図中、１１はデータ信号DATAを入力されクロック信号CLKの立上りに同期して該データ信号のレベルを識別するデータ識別部（Ｄ型フリップフロップ（Ｄ−ＦＦ））、１２はデータ信号DATAとデータ識別部から出力するデータ識別信号DTRNとの排他的論理和（EXOR）を演算し、演算結果を位相差信号PHASEとして出力するEXOR回路であり、Ｄ−ＦＦ１１及びEXOR回路１２は図３３に示した従来の位相比較回路を構成する。２１はクロック信号の位相を変調する位相変調回路であり、Ｄ−ＦＦ１１は、位相変調回路２１により位相変調されたクロック信号CLK′を用いてデータ信号DATAを識別する。クロック信号に位相変調をかけると、変調の幅に応じて位相比較特性が位相方向に平均化され、図７に示すようになだらかに変化する。すなわち、位相比較特性の急しゅんな不連続部分をなだらかに変化させて１周期内において同じ方向の傾きを１つだけにできる。この結果、位相変調しない場合は位相φに同期しようとしてもφ′の位相に同期する可能性があるが、本発明のように位相変調した場合にはφ′での位相方向に対する傾きがφとは逆になっているため、φ′での誤同期は起きなくなる。
【００２４】
（ｂ）第１実施例の構成
図８は第２の発明の実施例である位相比較回路のブロック図であり、図６と同一部分には同一符号を付している。１１はＤ−ＦＦ、１２はEXOR回路、２１は位相変調回路である。
位相変調回路２１において、２１ａはクロック位相を可変する位相可変回路、２１ｂは位相可変回路の位相制御端子に所定周波数の電圧信号を入力する発振回路である。位相可変回路２１ａは抵抗21a-1及び可変容量ダイオード21a-2で構成され、位相制御端子に入力する制御電圧Ｖcを可変することにより可変容量ダイオード21a-2の容量Ｃを変え、これにより出力端子から出力するクロック信号CLK′の位相を変化する。クロック位相の変調周期は発振回路２１ｂから出力する電圧信号Vcの周波数に等しい。
【００２５】
（ｃ）位相可変回路の別の構成
図９は位相可変回路の別の構成図であり、入力信号(クロック信号CLK)を９０0位相がずれた２つの信号S1,S2に分配し、この２つの信号のベクトル合成比を変えることにより出力信号(クロック信号CLK′)の位相を可変するものである。21a-3は450進み位相のクロック信号Ｓ1と450遅れ位相のクロック信号Ｓ2を発生する信号発生部、 21a-4〜21a-5はゲイン可変アンプ、21a-6〜21a-7はそれぞれ制御電圧Ｖcの正弦値(sin(Vc))、余弦値(cos(Vc))を出力するゲイン制御電圧発生部であり、21a-8は信号合成部である。
【００２６】
（ｄ）第２実施例の構成
図１０は第２の発明の位相比較回路の第２実施例の構成図であり、図６と同一部分には同一符号を付している。１１はＤ−ＦＦ、１２はEXOR回路、２２はＤ−ＦＦのクロックリファレンスレベルＣrefを可変する発振器である。Ｄ−ＦＦ１１のCLKリファレンス端子に微小な低周波信号を重畳して変調すると、クロック入力端子Ｃに入力されるクロック信号CLKの位相に等価的に摂動を与えることができ、位相比較回路から出力する位相差信号PHASEを図７の実線で示すようになだらかに傾斜させることができる。すなわち、図１１に示すようにクロックリファレンスレベルＣrefを可変するとＤ−ＦＦの出力であるデータ識別信号DTRNの位相が変調し(進み/遅れ)、クロック位相を変調したのと等価になる。
【００２７】
（Ｃ）第３の発明の位相比較回路
（ａ）概略説明
第１の発明では、位相差が誤同期する可能性のある位相範囲内に存在すると、位相検出信号をローレベルあるいはハイレベルの一定値に固定し、誤同期を防止するものである。第３の発明は位相比較に加えて周波数比較も行えるようにしている。すなわち、第３の発明では、図１２に示すように、▲１▼データ信号とクロック信号の位相差が誤同期する可能性のある位相範囲内（たとえば0〜π/2, 3π/2〜2πとする)に存在し、かつ、クロック周波数がデータ周波数より低速であれば、位相検出信号PHDTを第１の設定値（例えばハイレベル）に固定し、▲２▼データ信号とクロック信号の位相差が前記位相範囲内に存在し、かつ、クロック周波数がデータ周波数より高速であれば、位相検出信号PHDTを第２の設定値(例えばローレベル)に固定し、▲３▼位相制御範囲内（π/2〜3π/2)に存在すれば位相差信号を出力して位相制御を行い、位相差をたとえばφ(=π)に制御する。
【００２８】
以上のようにすれば、第１の発明と同様に、デューティが100%からずれていても、１周期(0〜2π)内において同じ方向の傾きを１つだけにできる。このため、位相差信号の平均値が同一値となる位相を１周期内において１つにでき、ＰＬＬ回路は目標位相φ以外の位相にロックする誤同期をなくすことができる。又、クロック周波数が低速であれば位相検出信号PHDTの平均値が大きくなり、クロック周波数が高速であれば、位相検出信号の平均値が小さくなるから、平均値の大小に応じて同期引込み方向を認識してクロック周波数を所定周波数に短時間で引き込むことが可能になる。すなわち、ＰＬＬ回路の同期引込みレンジを拡大し、かつ、同期引込み期間を短縮できる。
【００２９】
（ｂ）第１実施例
図１３は第３の発明の第１実施例である位相比較回路のブロック図であり、第１の発明の原理図である図１と同一部分には同一符号を付している。１１は第１のＤ−ＦＦ(Ｄ−ＦＦ1)、１２はデータ信号DATAとクロック信号CLKの位相差に応じた信号を出力するEXOR回路、３１は誤同期する可能性のある位相範囲内（0〜π/2, 3π/2〜2π)に、データ信号DATAとクロック信号CLKの位相差が存在するか検出する誤同期位相検出部、３２は位相検出信号PHDTを出力するラッチ回路、３３はラッチタイミングを決定するラッチタイミング回路である。
データ信号のデューティが(100-d)(%)〜(100+d)(%)であれば、誤同期の可能性のある位相範囲は第１の発明より-2π・(d/100）〜2π・(d/100）である。d=25とすれば、誤動作位相範囲は-π/2〜π/2(=0〜π/2, 3π/2〜2π)である。そこで、位相差が中心位相πとなるようにＰＬＬ制御する場合において、d=25とすれば、π/2〜3π/2で位相差が中心位相πとなるように位相制御を行い、0〜π/2, 3π/2〜2πで位相検出信号を一定値に固定する。
【００３０】
誤同期位相検出部３１は、クロック信号CLKの位相をπ／２シフトする遅延回路３１ａ、データ信号DATAの立上り時における（π／２）位相遅延クロックCLK′のレベルを記憶するＤ型フリップフロップ(Ｄ−ＦＦ2)３１ｂで構成されている。位相差が誤同期位相範囲内(0〜π/2, 3π/2〜2π)に存在すれば、データ信号DATAの立上り時における（π／２）位相遅延クロックCLK′のレベルは必ずローレベルになる、従って、このローレベルをＤ−ＦＦ2に保持することにより位相差が誤同期位相範囲内にあることを識別できる。
ラッチタイミング回路３３は、クロック信号CLKの極性を反転する反転回路３３ａと、クロック信号CLKの立下がりのタイミングでＤ−ＦＦ2の出力レベルを保持してラッチ回路３２に入力するＤ型フリップフロップ（Ｄ−ＦＦ3）を備えている。すなわち、ラッチタイミング回路３３は、クロック信号の立下がりでラッチ回路３２にラッチタイミングを入力する。
【００３１】
ラッチ回路３２は、図１２に示すように、▲１▼データ信号とクロック信号の位相差が位相制御範囲内（π/2〜3π/2)に存在する場合には、位相差信号PHASE (d)を位相検出信号PHDTとして出力し、▲２▼データ信号とクロック信号の位相差が誤同期位相範囲内（0〜π/2, 3π/2〜2π)に存在し、かつ、位相差が増加する方向に変化していれば(データ信号よりクロック信号の周波数の方が低い時)、位相検出信号PHDTを第１の設定値(ハイレベル)に固定し、▲３▼データ信号とクロック信号の位相差が前記誤同期位相範囲内に存在し、かつ、位相差が減小する方向に変化していれば(データ信号よりクロック信号の周波数の方が高い時)、位相検出信号PHDTを第２の設定値(ローレベル)に固定する。尚、ラッチ回路３２は、クロック信号CLKの立下がり時におけるＤ−ＦＦ2の出力レベルがハイレベルであればラッチを解除し、EXOR回路１２から出力する位相差信号PHASE (d)を出力する。
【００３２】
図１４は第３の発明の位相比較回路のタイムチャートであり、データ信号とクロック信号の周波数が一致し、かつ、位相差が位相制御範囲内（π/2〜3π/2)に存在する場合である。かかる場合には、Ｄ−ＦＦ2、 Ｄ−ＦＦ3の出力はローレベルになることはなく、ラッチ回路３２は位相差信号PHASE (d)を位相検出信号PHDT (h)として出力する。
図１５は第３の発明の位相比較回路のタイムチャートであり、データ信号とクロック信号の周波数が一致し、かつ、位相差が誤同期位相範囲内（0〜π/2, 3π/2〜2π)に存在する場合であり、Ｄ−ＦＦ2、 Ｄ−ＦＦ3の出力は常時ローレベルになる。従って、ラッチ回路３２は、Ｄ−ＦＦ3出力がローレベルになった時の位相差信号PHASEのレベルをラッチして出力する。
【００３３】
図１６、図１７は第３の発明の位相比較回路のタイムチャートであり、図１６はクロック周波数がデータ周波数より高い場合、図１７はクロック周波数がデータ周波数より低い場合である。
クロック信号CLKの周波数がデータDATAの周波数より高い場合には（図１６）、クロック信号CLKの位相はデータ信号DATA対して進み続ける。この時、Ｄ−ＦＦ3の出力信号(g)は、HIGH, LOWを繰り返す。このため、位相検出信号PHDT (h)は一部の期間でラッチされることになる。このラッチされるタイミングは、位相差信号PHASE (d)のデューティが25%以下になった後のクロック信号CLKの立ち下がりで決まる。
位相差信号PHASE (d)の立ち下がりはクロック信号CLKの立ち上がりで決まっており、次の位相差信号PHASE (d)の立ち上がりは早くても75%に相当する時間だけ後になる。このため、クロック信号CLKの立ち下がり時(50%後)に、位相差信号PHASE (d)は必ずLOWになっている。従って、クロック信号CLKの周波数のほうが高い場合には位相検出信号PHDT (h)の平均値は、大きくLOW側にずれることになる。これにより周波数ずれを検出することができる。図１８（ａ）はデータ信号よりクロック信号の周波数の方が高い時におけるラッチタイミング説明図である。
【００３４】
逆にクロック信号CLKの周波数がデータ信号DATAの周波数より低い場合には(図１７）、クロック信号CLKの位相はデータ信号DATAに対して遅れ続ける。この時のラッチのタイミングは、位相差信号PHASE (d)のデューティが75%以上になった後のクロック信号CLKの立ち下がりで決まる。
位相差信号PHASE (d)の立ち下がりはクロック信号CLKの立ち上がりで決まっており、次の位相差信号PHASE (d)の立ち上がりは遅くても25%に相当する時間だけ後になる。このため、クロックの立ち下がり時(50%後)に、位相差信号PHASE (d)は既に立ち上がっており必ずHIGHになっている。このように、クロック周波数が低速時にはラッチは必ずHIGHでかかるため、位相検出信号PHDT (h)の平均値は大きくHIGH側にずれることになる。以上により周波数ずれを検出することができる。図１８（ｂ）はデータ信号よりクロック信号の周波数の方が低い時におけるラッチタイミング説明図である。
以上のようにクロック周波数の高低によりラッチレベルが異なるため、位相検出信号の平均値を参照することによりクロック信号とデータ信号の、どちらの周波数が高いかも検出することができる。
【００３５】
（ｃ）第２実施例
図１９は第３の発明の第２実施例である位相比較回路のブロック図であり、図１３の第１実施例と同一部分には同一符号を付している。第１実施例と異なる点は、第１実施例ではクロック信号CLKの立下がりがラッチタイミングであるが、第２実施例ではデータ信号DATAの立上り時刻から位相πに相当する時間経過した時刻がラッチタイミングである。第２実施例におけるその他の動作は第１実施例と同一である。
図１９において、１１は第１のＤ−ＦＦ(Ｄ−ＦＦ1)、１２はデータ信号DATAとクロック信号CLKの位相差に応じた信号を出力するEXOR回路、３１は誤同期する可能性のある位相範囲内（0〜π/2, 3π/2〜2π)に、データ信号DATAとクロック信号CLKの位相差が存在するか検出する誤同期位相検出部、３２は位相検出信号PHDTを出力するラッチ回路、３３はラッチタイミングを決定するラッチタイミング回路である。ラッチタイミング回路３３は、Ｄ−ＦＦ2の出力レベルを位相πに相当する時間遅延する遅延回路３３ｃで構成されている。
【００３６】
図２０は第２実施例のラッチタイミング説明図である。
クロック信号CLKの周波数がデータDATAの周波数より高い場合には（図１６））、クロック信号CLKの位相はデータ信号DATA対して進み続ける。この時ラッチタイミング回路３３の出力信号(g)は、HIGH, LOWを繰り返し、位相検出信号PHDT (h)は一部の期間で一定値にラッチされる。このラッチタイミングは、図２０（ａ）に示すように、位相差信号PHASE (d)のデューティが25%以下になって後、データ信号DATAの立ち上がり後のπ(デューティに換算して50%)に相当する時間経過した時刻である。
位相差信号PHASE (d)の立ち上がりはデータ信号DATAの立ち上がりで決まっており、このため、データ信号DATAの立ち上がり後のπ(デューティ=50%)に相当する時間経過した時刻において、位相差信号PHASE (d)は必ずLOWになっている。従って、クロック信号CLKの周波数のほうが高い場合には位相検出信号PHDT (h)の平均値は、大きくLOW側にずれることになる。これにより周波数ずれを検出することができる。
【００３７】
逆にクロック信号CLKの周波数がデータ信号DATAの周波数より低い場合には(図１７）、クロック信号CLKの位相はデータ信号DATAに対して遅れ続ける。この時のラッチのタイミングは、図２０（ｂ）に示すように、位相差信号PHASE (d)のデューティが75%以上になって後、データ信号DATAの立ち上がり後のπ(デューティ=50%)に相当する時間経過した時刻である。
位相差信号PHASE (d)の立ち上がりはデータ信号DATAの立ち上がりで決まっており、このため、データ信号DATAの立ち上がり後のπ(デューティ=50%)に相当する時間経過した時刻において、位相差信号PHASE (d)は必ずHIGHになっている。このように、クロック周波数が低速時にはラッチは必ずHIGHでかかるため、位相検出信号PHDT (h)の平均値は大きくHIGH側にずれることになる。以上により周波数ずれを検出することができる。又、クロック周波数のほうが高い場合とは逆にずれるため、どちらの周波数が高いかも検出することができる。
【００３８】
（ｄ）第３実施例
図２１は第３の発明における第３実施例の位相比較回路のブロック図であり、図１３の第１実施例と同一部分には同一符号を付している。第３実施例において、第１実施例と異なる点は誤同期位相検出部３１の構成であり、その他の構成は第１実施例と同じである。
誤同期位相検出部３１において、４１は位相πに相当する時間分クロック信号CLKを遅延する第１の遅延回路、４２は位相π／２に相当する時間分データ信号DATAを遅延する第２の遅延回路、４３は遅延クロック信号の極性を反転する反転回路、４４はクロック信号CLK (b)と反転回路から出力する遅延反転クロック信号(f)とのナンド演算を行うナンドゲート、４５は第２の遅延回路出力信号(h)の立上りにおけるナンドゲート４４の出力信号(g)のレベルを保持するＤ型フリップフロップ（Ｄ−ＦＦ2）である。
【００３９】
Ｄ−ＦＦ2のデータ端子に入力するナンドゲート４４の出力信号(g)は図２２のタイムチャートより明らかなようにクロック信号CLKの位相をπ遅延した信号に相当する。又、Ｄ−ＦＦ2のクロック端子に入力する第２遅延回路４２の出力信号はデータ信号DATAをπ/2遅延したものである。従って、Ｄ−ＦＦ2のデータ端子、クロック端子に入力するクロック信号、データ信号の位相関係は、第１実施例と同じである。このため、第３実施例の誤同期位相検出部３１において、第１実施例と同様に位相差が誤同期位相範囲内(0〜π/2, 3π/2〜2π)に存在すれば、Ｄ−ＦＦ2はローレベルを保持する。換言すれば、Ｄ−ＦＦ2の出力レベルがローレベルであるか否かにより位相差が誤同期範囲内に存在しているか否かを識別できる。
【００４０】
ラッチタイミング回路３３は、Ｄ−ＦＦ2の出力がローレベルであればクロック信号CLKの立下がりでラッチ回路３２にラッチタイミングを入力する。ラッチ回路３２は、▲１▼データ信号とクロック信号の位相差が位相制御範囲内（π/2〜3π/2)に存在する場合には、位相差信号PHASE (d)を位相検出信号PHDTとして出力し、▲２▼データ信号とクロック信号の位相差が誤同期位相範囲内（0〜π/2, 3π/2〜2π)に存在し、かつ、位相差が増加する方向に変化していれば(データ信号よりクロック信号の周波数の方が低い時)、位相検出信号PHDTを第１の設定値(ハイレベル)に固定し、▲３▼データ信号とクロック信号の位相差が前記誤同期位相範囲内に存在し、かつ、位相差が減小する方向に変化していれば(データ信号よりクロック信号の周波数の方が高い時)、位相検出信号PHDTを第２の設定値(ローレベル)に固定する。又、、ラッチ回路３２は、クロック信号CLKの立下がり時におけるＤ−ＦＦ2の出力レベルがハイレベルであればラッチを解除し、EXOR回路１２から出力する位相差信号PHASE (d)を出力する。
【００４１】
第３実施例の位相比較回路の特徴は、第１遅延回路４１および第２遅延回路４２を位相ではなく絶対遅延時間(例えば10Gb/sの遅延時間 DELAY(π)=50ps、DELAY(π/2)=25ps)で実現することにより、10Gb/s以外の信号（例えば5Gb/s)に対しても、適用できることである。尚、この場合、ラッチをかけるタイミングはデータとクロックの立上り一致前後の位相にできる。図２３はデータ周波数5Gb/s場合のタイミングチャートである。
【００４２】
（ｅ）第４実施例
図２４は第３の発明における第４実施例の位相比較回路のブロック図であり、図２１の第３実施例と同一部分には同一符号を付している。第４実施例において、第３実施例と異なる点はラッチタイミング回路３３の構成であり、その他の構成は第３実施例と同じである。第３実施例ではクロック信号CLKの立下がりがラッチタイミングであるが、第４実施例ではデータ信号DATAの立上り時刻から位相（π)に相当する時間経過した時刻がラッチタイミングである。
図２４において、１１は第１のＤ−ＦＦ(Ｄ−ＦＦ1)、１２はデータ信号DATAとクロック信号CLKの位相差に応じた信号を出力するEXOR回路、３１は誤同期する可能性のある位相範囲内（0〜π/2, 3π/2〜2π)に、データ信号DATAとクロック信号CLKの位相差が存在するか検出する誤同期位相検出部、３２は位相検出信号PHDTを出力するラッチ回路、３３はラッチタイミングを決定するラッチタイミング回路で、Ｄ−ＦＦ2の出力レベルを位相π/2に相当する時間遅延する遅延回路３３ｃを有している。
【００４３】
（Ｄ）デューティ補償回路を接続した位相比較回路
図２５はデューティ補償回路を位相比較回路の前段に設けた第４の発明の構成図である。図中、５１はデータ信号DATAのデューティを補償するデューティ補償回路、５２は第１〜第３の発明における任意の位相比較回路であり、デューティ補償回路を通過したデータ信号DATAを位相比較回路５２に入力する。
波形の立ち上がりおよび立ち下がり時間を無視できないような高速信号において、デューティずれは図２６(ａ)〜(ｂ)に示すようにクロスポイントずれとして表われる。このような信号に対しては、図２７に示すようにクロスポイントの電圧を中心にしてスライス増幅することにより、デューティを100%に戻すことが可能である。図２８は正転および反転出力を備えたスライス増幅器ＳＡＭＰの例であり、スライスの中心電圧(VO)がクロスポイントからずれている場合、正転と反転出力でデューティが異なり、この時各出力の平均電圧も異なる。
【００４４】
そこで、図２５に示すように、平均値検出回路ＡＶＤ１，ＡＶＤ２でスライス増幅器ＳＡＭＰの正転出力および反転出力の平均値を求め、これら平均値が一致するようにスライスの中心電圧をフィードバック制御することにより、両者からデューティ100%の信号を出力できる。すなわち、差動アンプＤＡＭＰで正転出力および反転出力の平均値の差を求め、該差をスライスアンプＳＡＭＰのスライス電圧として設定すれば、デューティ補償回路５１から出力するデータ信号のデューティを100%に近づけることができる。。
第４の発明によれば、デューティ補償回路５１を用いることにより位相比較回路５２が対応できるデューティ変動範囲を拡大できるとともに、デューティ補償回路の残差分(100%からの偏差分)のみ位相比較回路５２で対応することにより、誤同期位相範囲を減小して位相制御可能範囲を拡大できる。
以上、本発明を実施例により説明したが、本発明は請求の範囲に記載した本発明の主旨に従い種々の変形が可能であり、本発明はこれらを排除するものではない。
【００４５】
【発明の効果】
以上本発明によれば、誤同期する可能性のある位相範囲内に、データ信号とクロック信号の位相差が存在する場合、位相検出信号を一定値に固定するようにしたから、デューティが100%からずれていても、位相比較特性の１周期内において同じ方向の傾きを１つだけにできる。このため、位相検出信号の平均値が同一値となる位相を１周期内において１つにでき、ＰＬＬ回路が目標位相以外の位相にロックする誤同期をなくすことができる。
【００４６】
又、本発明によれば、クロック信号の位相を変調する位相変調回路により位相変調されたクロック信号を用いてデータ信号を識別するようにしたから、デューティが100%からずれていても、位相比較特性の急峻な不連続部分をなだらかに変化させて１周期内において同じ方向の傾きを１つだけにできる。このため、位相検出信号の平均値が同一値となる位相を１周期内において１つにでき、ＰＬＬ回路が目標位相以外の位相にロックする誤同期をなくすことができる。
【００４７】
又、本発明によれば、誤同期する可能性のある位相範囲内に、データ信号とクロック信号の位相差が存在し、かつ、位相差が増加する方向に変化していれば（データ信号よりクロック信号の周波数の方が低い時）、位相検出信号を第１の設定値（ハイレベル）に固定し、データ信号とクロック信号の位相差が前記位相範囲内に存在し、かつ、位相差が減小する方向に変化していれば（データ信号よりクロック信号の周波数の方が高い時）、位相検出信号を第２の設定値（ローレベル）に固定するようにしたから、デューティが100%からずれていても、位相比較特性の１周期内において同じ方向の傾きを１つだけにできる。このため、位相検出信号の平均値が同一値となる位相を１周期内において１つにでき、ＰＬＬ回路が目標位相以外の位相にロックする誤同期をなくすことができる。また、クロック周波数が低速であれば位相検出信号の平均値が大きくなり、クロック周波数が高速であれば、位相検出信号の平均値が小さくなるから、ＰＬＬ回路は平均値の大小に応じて同期引込み方向を認識してクロック周波数を所定周波数に短時間で引き込むことが可能になる。すなわち、ＰＬＬ回路の同期引込みレンジを拡大し、又、同期引込み期間を短縮できる。
【００４８】
又、光通信システムにおいて、光ファイバの非線形性等により、伝送速度が早くなるほど波形歪みの影響が大きくなり、この波形歪みによりデータ信号のデューティが変化する。かかる場合、従来回路では、誤動作する可能性があるが、本発明の位相比較回路によれば、データ信号のデューティが100%からずれた場合にも誤同期するなくＰＬＬ制御を実現することができる。
又、本発明によれば、デューティ補償回路を用いて対応できるデューティ変動範囲を拡大でき、しかも、デューティ補償回路の残差分のみ位相比較回路で対応することにより、誤同期位相範囲を減小して位相制御可能範囲を拡大することができる。
【図面の簡単な説明】
【図１】第１の発明の位相比較回路の原理図である。
【図２】第１発明の位相比較回路の原理図における位相比較特性である。
【図３】第１の発明の位相比較回路のブロック図（d＜100%)である。
【図４】第１の発明の位相比較回路のタイミングチャートである。
【図５】第１の発明の位相比較回路のブロック図（d＞100%)である。
【図６】第２の発明の位相比較回路の原理図である。
【図７】第２の発明の位相比較回路の原理図の位相比較特性である。
【図８】第２の発明の位相比較回路のブロック図である。
【図９】位相可変回路の別の構成例である。
【図１０】第２の発明の位相比較回路の別の構成例(第２実施例）である。
【図１１】第２実施例の動作説明図である。
【図１２】第３の発明の位相周波数比較特性である。
【図１３】第３の発明の位相比較回路のブロック図である。
【図１４】第３の発明の位相比較回路のタイミングチャート（周波数一致、位相差π／２〜３π／２）である。
【図１５】第３の発明の位相比較回路のタイミングチャート（周波数一致、位相差０〜π／２，３π／２〜２π）である。
【図１６】第３の発明の位相比較回路のタイミングチャート（クロック周波数のほうが高い場合）である。
【図１７】第３の発明の位相比較回路のタイミングチャート（クロック周波数のほうが低い場合）である。
【図１８】ラッチタイミングの説明図である。
【図１９】第３の発明の位相比較回路の第２実施例の構成図である。
【図２０】ラッチタイミングの説明図である。
【図２１】第３の発明の位相比較回路第３実施例の構成図である。
【図２２】第３実施例のタイムチャートである。
【図２３】２π＝100ps(10Gb/s)とした時に5Gb/sデータ信号を入力した場合のタイミングチャートである。
【図２４】第３の発明の位相比較回路の第４実施例の構成図である。
【図２５】第４の発明の構成図である。
【図２６】高速信号のデューティずれである。
【図２７】スライス増幅によるデューティ補償である。
【図２８】反転出力を備えたスライス増幅器である。
【図２９】光受信器のブロック図である。
【図３０】非線形抽出方式によるタイミング抽出回路の構成図である。
【図３１】動作波形図である。
【図３２】ＰＬＬを用いた従来のタイミング抽出回路の構成図である。
【図３３】従来の位相比較回路のブロック図である。
【図３４】従来の位相比較回路のタイミングチャートである。
【図３５】従来の位相比較回路の位相比較特性である。
【図３６】従来の位相比較回路のタイミングチャート（デューティが75％の場合）である。
【図３７】従来の位相比較回路の位相比較特性（デューティが75％の場合）である。
【図３８】従来の位相比較回路の位相比較特性（デューティが125％の場合）である。
【符号の説明】
１１・・データ識別部（Ｄ−ＦＦ）
１２・・EXOR回路
１３・・誤同期位相検出部
１４・・出力固定部
DATA・・データ信号
CLK・・クロック信号
PHASE・・位相差信号
PHDT・・位相検出信号
【発明の属する技術分野】
本発明は位相比較回路に係わり、特に、データ信号のデューティが１００％からずれた場合であってもクロック信号とデータ信号の位相差が所定値となるように位相制御ができる位相比較回路に関する。
光受信回路において、伝送されて波形が歪んだり、雑音がのったデータ波形をきれいなディジタル信号に変換するために、データ信号の再生が行われる。この際、データ信号からクロック信号を抽出し、このクロック信号を用いてデータ識別回路でデータ信号を再生する。クロック信号抽出方式の１つとしてＰＬＬ方式がある。ＰＬＬ方式はデータとクロックの位相差を検出する位相比較回路とＶＣＯ(電圧制御発振器)を用いる方式であり、本発明はこのＰＬＬ方式における位相比較回路に関するものである。
受信したデータ波形は、歪みや雑音により識別余裕が非常に小さい状態になっているため、識別回路へ入力するデータ信号とクロック信号の位相関係は、正確に最適識別点に合わせられ、変動のないものにする必要がある。
【０００２】
【従来の技術】
図２９は光通信システムにおける光受信機の構成例であり、１は光電気変換回路で、光信号を電気信号に変換するもの、２は光電気変換回路から出力される例えば10Gbpsのデータ信号を増幅するアンプ、３は所定の等化制御を行う等化回路、４はタイミング抽出回路で、受信したデータ信号からそのビットレートと同じ周波数のクロック信号を取り出すもの、５はタイミング抽出回路から出力されるクロック信号を用いてデータ信号を識別する識別回路である。かかる光受信機において、識別回路５に入力するデータ信号とクロック信号との位相関係を最適点に保つ必要がある。周囲の温度変化や電源電圧等の変動によりこの位相関係がずれると、正常に識別できなくなるという問題が発生する。
【０００３】
クロック信号を生成する光受信器のタイミング抽出回路には、従来、(1) 狭帯域バンドパスフィルタを用いた非線形抽出方式（図３０）と、（2) 位相比較回路とＶＣＯ(電圧制御発振器)を用いるＰＬＬ方式（図３２）がある。
図３０は非線形抽出方式によるタイミング抽出回路の構成図であり、入力したデータ信号の立ち上がり、立ち下がりを検出する非線形抽出回路１１０と、中心周波数がデータのビットレートと同一周波数を有する狭強帯域のバンドパスフィルタ１１１と、狭帯域増幅器であるリミッタアンプ１１２から構成されている。非線形回路１１０は、データ信号を二分岐する二分岐回路１１０ａと、分岐された一方のデータ信号を所定時間（１ビットに相当する時間の１／２）遅延する遅延回路１１０ｂと、データ信号と遅延回路の出力信号の排他的論理和演算を行ってデータ信号の立ち上がり及び立ち下がりでパルスを有するエッジ信号を発生するEXOR回路（イクスクルーシブオア回路）１１０ｃを有している。図３１は動作波形図であり、ＥＸＯＲ回路１１０ｃはデータ信号の立ち上がり、立ち下がりを検出してパルスＰ１を発生し、バンドパスフィルタ１１１はEXOR回路出力よりデータのビットレートと同一周波数を有するクロック成分を抽出し、リミッタアンプ１１２はクロック成分を一定振幅に増幅する。
【０００４】
非線形抽出方式では、狭帯域バンドパスフィルタ１１１としてはSAWフィルタや誘電体フィルタが用いられているが、IC等に対してサイズが大きいという問題点があり、光送受信モジュールの小型化が困難であった。
また、抽出したクロック成分が小さいこと、フィルタの損失を補う必要があること、データの信号のパターン変化等に対するクロックの振幅変動を小さく抑える必要があること、等の対策としてリミッタアンプ１１２を用いているが、この回路の位相変動が大きいという問題があった。
【０００５】
非線形抽出方式に比べてＰＬＬ方式は、ＶＣＯも含め回路のほとんどをIC化することができ、非常に小さくすることが可能である。また、位相変動が生じても、位相比較回路でその変動を検出するため、ＰＬＬにより位相変動が補正される。図３２は、ＰＬＬを用いたタイミング抽出回路の基本的なブロック図である。図中、４はタイミング抽出回路、５は識別回路である。タイミング抽出回路４において、１２１はデータ信号DATAとクロック信号CLKの位相を比較する位相比較回路、１２２は位相比較回路から出力する位相差に応じた電圧信号を平滑化するループフィルタ、１２３はループフィルタ出力に応じた周波数を有するクロック信号CLKを発生する電圧制御発振器（ＶＣＯ回路）である。データ信号とクロック信号との位相差を検出する位相比較回路は、いくつか考案されている。図３３はＤ型フリップフロップ（Ｄ−ＦＦ）１３１とEXOR回路１３２を用いた位相比較回路(IEEE Transactions on Electron Devices VOL.ED-32,No.12 Dec.1985"A Self Correcting Clock Recovery Circuit",Hogge,pp.2704-2706)の基本部分であり、図３４はこの回路のタイムチャートである。
【０００６】
Ｄ−ＦＦ１３１は、クロック信号CLKの立上り時点におけるデータ信号DATAのレベルを示すデータ識別信号DTRNを出力する。すなわち、Ｄ−ＦＦ１３１はクロック入力端子（Ｃ端子）に入力されたクロック信号CLKの立ち上がりで、データ入力端子（Ｄ端子）に入力されたデータ信号DATAのレベル("1"または"0")を記憶して出力すると共に、該レベルを次のクロック信号の立ち上がりまで保持する。EXOR回路１３２は、データ信号DATAとＤ−ＦＦから出力するデータ識別信号DTRNとの排他的論理和（EXOR）を演算し、演算結果をデータ信号とクロック信号の位相差信号PHASEとして出力する
【０００７】
図３４よりわかるように、EXOR回路１３２の出力パルスPHASEの幅は、データDATAの立ち上がりまたは立ち下がりエッジからその後のクロック信号CLKの立ち上がりエッジまでの遅延時間で決まる。このため、信号PHASEの平均値はデータ信号DATAとクロック信号CLKの位相差に応じた値となる。EXOR回路１３２の出力信号PHASEのLOWレベルを0、HIGHレベルを1とした場合、入力データがランダムでマーク率が1/2ならば、位相比較回路の位相比較特性は図３５に示すように、位相差信号PHASEの平均値は0〜0.5の間で位相θに対してのこぎり波特性となる。
【０００８】
ＰＬＬ方式のタイミング抽出回路４（図３２）は、データ信号DATAとクロック信号CLKの位相を所要値φにするため、位相比較回路１２１の出力が一定（＝Ｓ）になるように制御する。位相φでＰＬＬが安定するためには、クロック信号の位相がデータ信号に対してφ以上になれば（位相遅れ）クロック信号の位相を進めるように、つまりVOC回路１２３の周波数を高くするように制御し、クロック信号の位相がデータ信号に対してφ以下になれば（位相進み）クロック信号の位相を遅らせるように、つまりVOC回路１２３の周波数を低くするように制御する。すなわち、図３５に示す位相比較特性を有する位相比較回路１２１を用いて、位相差信号の平均値が設定レベルＳより大きい時（位相遅れ）にＶＣＯ回路１２３の周波数が高くなるように、位相差信号の平均値が設定レベルより小さい時（位相進み）にＶＣＯ回路１２３の周波数が低くなるようにＰＬＬを構成すれば、0〜2πまでの任意の位相φにデータ信号とクロック信号の位相差を設定することができる。
【０００９】
【発明が解決しようとする課題】
従来の位相比較回路において、データ信号のデューティが100%からずれるとＰＬＬが異なる位相にロックする場合がある。デューティとは、ビットレートをｆ（＝１／Ｔ）とすればデータ”１”の期間Ｔ1とＴの比である。
１周期内の０〜２πの位相に対して、位相比較回路の位相比較特性が位相変化に対して同じ方向の傾きを複数持ち、平均値が同じ値となる位相が複数存在するとすれば、複数のどの位相に対してもＰＬＬがロックする可能性があり、位相を確定することができない。
デューティが100%ならば図３５に示すように、１周期内で同じ方向の傾きは１つしか存在しない。このため、平均値が同一値となる位相は１つしか存在しないため、上記の問題は生じない。しかし、デューティが100%からずれると１周期内で同じ方向の傾きが２つ存在するようになり、平均値が同一値となる位相が２つ存在し上記の問題が生じる。
【００１０】
図３６はデューティ75%の場合のタイミングチャートであり、データDATA (a)の立ち下がりの位相を進めることでデューティの変化を表している。また比較のためのデューティが100%の場合の波形を点線で示している。データDATA (a)とクロック信号CLK (b)の位相差が小さいうちはデューティ100%の時とでは位相差信号PHASE (d)のパルス幅が異なるだけだが、データDATA (a)とクロック信号CLK (b′)の位相差が1.5π(1周期の75%)を越えると、データの立ち下がりによって生じていたパルスが消失してしまう。そのため鋸歯状波の位相比較特性は図３７の実線で示すように、1周期（＝２π）内において２段になる。ここで、データとクロックの位相差をφ1に設定するために、位相差信号の平均値がV1になるように制御すると、ＰＬＬはφ１の位相に加えてφ2の位相でも同期する可能性があり、位相を確定することができなくなる。尚、一般に、位相比較特性が不連続になる位相差はデューティをd(%)とすれば、2π・(d/100）である。
【００１１】
以上ではデューティが100%以下になった場合であるが、100%以上になった場合にも鋸歯状波の位相比較特性は図３８の実線で示すように、1周期（＝２π）内において２段になる。図３８はデューティが125%の場合であり、位相比較特性が不連続になる位相差はデューティを(100+d)(%)とすれば、2π・(d/100）であり、125%の場合は不連続点はπ/2である。
以上より本発明の目的は、データ信号のデューティが100%からずれている場合でも、ＰＬＬ回路が誤った位相にロック(誤同期)しないようにすることである。本発明の別の目的は、ＰＬＬ回路が誤った位相にロック(誤同期)しないようにした位相比較回路を提供することである。
本発明の別の目的は、位相比較回路に位相比較機能に加えて周波数比較機能を付加し、ＰＬＬ回路の同期引込みレンジを拡大し、又、同期引込み期間を短縮することである。
本発明の別の目的は対応できるデューティ変動範囲を拡大することである。
【００１２】
【課題を解決するための手段】
上記課題は、第１の発明によれば、(1)データ信号を入力されクロック信号により該データ信号を識別するデータ識別部と、(2)データ信号とデータ識別部から出力するデータ識別信号との位相差を示す信号を出力する位相検出部と、(3)誤同期する可能性のある位相範囲内に、データ信号とクロック信号の位相差が存在するか検出する誤同期位相検出部と、(4)前記位相差が前記位相範囲外に存在する場合には前記位相差信号を出力し、前記位相範囲内に存在する場合には一定値を出力する出力固定部を備え、前記誤同期位相検出部は、データ信号の立上り時におけるクロック信号レベル及びデータ信号の立下がり時におけるクロック信号レベルを検出するクロック信号レベル検出回路、これら２つのクロック信号レベルに基づいて、前記位相差が前記誤同期する可能性のある位相範囲内に存在するか否かを検出する検出部を備えた位相比較回路により達成される。このようにすれば、デューティが100%からずれていても、位相比較特性の１周期内において同じ方向の傾きを１つだけにできる。このため、位相差信号(位相比較信号)の平均値が同一値となる位相を１周期内においてただ１つにでき、ＰＬＬ回路が目標位相以外の位相にロックする誤同期をなくすことができる。
【００１４】
又、上記課題は、第２の発明によれば、(1) データ信号を入力されクロック信号により該データ信号を識別するデータ識別部と、(2) データ信号とデータ識別部から出力するデータ識別信号との位相差を示す信号を出力する位相検出部と、(3) 誤同期する可能性のある位相範囲内に、前記データ信号とクロック信号の位相差が存在するか検出する誤同期位相検出部と、(4) データ信号とクロック信号の位相差が、1) 前記位相範囲外に存在すれば前記位相差信号を出力し、2) 前記位相範囲内に存在し、かつ、増加する方向に変化していれば、第１の設定値を出力し、3) 前記位相範囲内に存在し、かつ、減小する方向に変化していれば第２の設定値を出力する出力固定部、を備えた位相比較回路により達成される。
【００１５】
このようにすれば、第１の発明と同様に、デューティが100%からずれていても、位相比較特性の１周期内において同じ方向の傾きを１つだけにできる。このため、位相差信号の平均値が同一値となる位相を１周期内において１つにでき、ＰＬＬ回路が目標位相以外の位相にロックする誤同期をなくすことができる。また、位相差が増加する方向に変化していれば、すなわち、クロック周波数がデータ周波数より低速であれば、位相差信号を第１の設定値（ハイレベル）に固定し、位相差が減小する方向に変化していれば、すなわち、クロック周波数がデータ周波数より高速であれば、位相差信号を第２の設定値（ローレベル）に固定する。この結果、クロック周波数が低速であれば位相差信号の平均値が大きくなり、クロック周波数が高速であれば、位相差信号の平均値が小さくなるから、ＰＬＬ回路は平均値の大小に応じて同期引込み方向を認識してクロック周波数を所定周波数に短時間で引き込むことが可能になる。すなわち、ＰＬＬ回路の同期引込みレンジを拡大し、又、同期引込み期間を短縮できる。
【００１６】
又、デューティを補償するデューティ補償回路を通過したデータ信号を第１と第２の発明の位相比較回路のデータ信号とする。このようにすれば、位相比較回路が対応できるデューティ変動範囲を拡大でき、しかも、デューティ補償回路の残差分のみ位相比較回路で対応すればよく、誤同期位相範囲を減小して位相制御可能範囲を拡大することができる。
【００１７】
【発明の実施の形態】
（Ａ）本発明の第１の位相比較回路
（ａ）原理構成
図１は本発明の第１の位相比較回路の原理構成図である。図中、１１はデータ信号DATAを入力されクロック信号CLKの立上りに同期して該データ信号のレベルを識別するデータ識別部（Ｄ型フリップフロップ（Ｄ−ＦＦ））、１２はデータ信号DATAとデータ識別部から出力するデータ識別信号DTRNとの排他的論理和（EXOR）を演算し、演算結果を位相差信号PHASEとして出力するEXOR回路であり、Ｄ−ＦＦ１１及びEXOR回路１２は図３３に示した従来の位相比較回路を構成する。１３は誤同期する可能性のある位相範囲内に、データ信号DATAとクロック信号CLKの位相差が存在するか検出し、存在する場合に誤同期位相信号ESPDを出力する誤同期位相検出部、１４は位相検出信号PHDTを出力する出力固定回路であり、(1) 位相差が前記位相範囲外に存在すれば位相差信号PHASEを出力し、(2) 前記位相範囲内に存在すれば一定値を出力する。
【００１８】
データ信号DATAのデューティをd(%)(d<100)とすれば、図３７より誤同期する可能性のある位相範囲は2π・(d/100）〜2πである。又、デューティを(100+d)(%)とすれば、誤同期する可能性のある位相範囲は図３８より0〜2π・(d/100）である。誤同期位相検出回路１３は位相差が上記範囲内に存在することを検出して誤同期位相検出信号ESPDとしてローレベルを出力する。出力固定回路１４は位相差が誤同期位相範囲外であり、誤同期位相検出信号ESPDがハイレベルのとき、EXOR回路１２から出力する位相差信号PHASEを出力し、位相差が誤同期位相範囲内にあり、誤同期位相検出信号ESPDがローレベルのとき、位相差信号PHASEに変えて一定の信号を出力する。図２はデューティ75%の場合において出力固定回路１４から出力する位相検出信号PHDTの平均値の位相特性であり、図２（ａ）は一定値をローレベルとした場合、図２（ｂ）は一定値をハイレベルにした場合である。尚、図２においてd=75%であるため、3π/2〜2πが誤同期する可能性のある位相範囲である。
以上のようにすれば、デューティが100%からずれていても、同じ方向の傾きを２以上持たないため、同じ平均値を持つ位相が１周期内に２か所以上存在せず、誤同期を防ぐことができる。
【００１９】
（ｂ）実施例
図３は第１の発明の実施例である位相比較回路のブロック図であり、図１と同一部分には同一符号を付している。１１は第１のＤ−ＦＦ(Ｄ−ＦＦ1)、１２はEXOR回路、１３はデータ信号DATAのデューティが100%以下になったときの誤同期位相検出回路、１４はアンドゲートANDで構成した出力固定回路である。
誤同期位相検出回路１３において、１３ａ，１３ｂは第２、第３のＤ−ＦＦ(Ｄ−ＦＦ2, Ｄ−ＦＦ3)、１３ｃ，１３ｄは反転回路、１３ｅはナンドゲートである。Ｄ−ＦＦ2はデータ信号DATAの立上り時におけるクロック信号CLKのレベルを識別するもの、Ｄ−ＦＦ3はデータ信号DATAの立下がり時におけるクロック信号CLKのレベルを識別するものである。
【００２０】
データ信号DATAのデューティが100%以下の場合に誤同期が生じるのは、図３６からわかるように、データ信号のパルス幅が狭くなって欠落した"１"の部分にクロックCLK の立ち上がりがある場合である。この「パルス幅が狭くなって欠落した"1"の部分にクロック信号の立ち上がりがある場合」というのは、▲１▼データ信号DATAの立ち上がり時はクロック信号レベルがHIGHで、かつ、▲２▼データ信号の立ち下がり時はクロック信号レベルがLOWの場合と言い換えることができる。
そこで、上記▲１▼，▲２▼の状態をＤ−ＦＦ2およびＤ−ＦＦ3で検出して位相検出信号PHDTの出力レベルを一定値に固定すれば誤同期を防ぐことができる。すなわち、Ｄ−ＦＦ2で▲１▼の状態を検出し、Ｄ−ＦＦ3で▲２▼の状態を検出して両者のアンドをとれば、誤同期の可能性のある状態を検出できる。この時、ナンドゲート１３ｅの出力信号ESPDはLOWになるから、出力固定回路１４のアンドゲートANDで位相差信号PHASEの出力を阻止し、ローレベルに固定した位相検出信号PHDTを出力して誤同期の可能性を無くすことができる。
【００２１】
図４は図３の位相比較回路のタイムチャートであり、図４（ａ）はデューティd(=75%)で位相差が0〜2π(d/100)(=0〜3π/2)の場合のタイムチャートで、出力固定回路１４において出力を一定値に固定しない状態である。図４（ｂ）はデューティd(=75%)で位相差が2π(d/100)〜2π(=3π/2〜2π)の場合のタイムチャートで、出力固定回路１４において出力をLOWレベルに固定した状態である。
以上では、デューティ100%以下の場合であるがデューティが100%以上になった場合も同様に誤同期を防止できる。すなわち、デューティが100%以上になったとき誤同期が生じるのは、デューティ100%以下の場合と逆になり、▲１▼′データの立ち上がり時はクロック信号レベルがLOWで、かつ、▲２▼′データの立ち下がり時はクロック信号レベルがHIGHの場合である。そこで、上記▲１▼′，▲２▼′の両方の状態が検出された時、位相検出信号PHDTを一定値に固定して誤同期を防ぐ。
【００２２】
図５はデューティが100%以上の場合における位相比較回路の構成図であり、図３と同一部分には同一符号を付しており、異なる点は反転回路13d′の位置である。Ｄ−ＦＦ2及び反転回路１３ｄ′で▲１▼′の状態を検出し、Ｄ−ＦＦ3で▲２▼の状態を検出して両者のアンドをとることにより、誤同期の可能性のある状態を検出する。この時、ナンドゲート１３ｅの出力信号ESPDはLOWになるから、出力固定回路１４のアンドゲートANDで位相差信号PHASEの出力を阻止し、ローレベルに固定した位相検出信号PHDTを出力して誤同期の可能性を無くす。
尚、デューティ100%以下、100%以上のそれぞれの実施例を別個に示したが、両方を組み合わせて位相比較回路を構成することもできる。
以上、第１の発明の位相比較回路によれば、デューティが変化してもＰＬＬが誤った位相で同期することはない。
【００２３】
（Ｂ）本発明の第２の位相比較回路
（ａ）原理構成
図６は第２の発明の位相比較回路の原理構成図である。図中、１１はデータ信号DATAを入力されクロック信号CLKの立上りに同期して該データ信号のレベルを識別するデータ識別部（Ｄ型フリップフロップ（Ｄ−ＦＦ））、１２はデータ信号DATAとデータ識別部から出力するデータ識別信号DTRNとの排他的論理和（EXOR）を演算し、演算結果を位相差信号PHASEとして出力するEXOR回路であり、Ｄ−ＦＦ１１及びEXOR回路１２は図３３に示した従来の位相比較回路を構成する。２１はクロック信号の位相を変調する位相変調回路であり、Ｄ−ＦＦ１１は、位相変調回路２１により位相変調されたクロック信号CLK′を用いてデータ信号DATAを識別する。クロック信号に位相変調をかけると、変調の幅に応じて位相比較特性が位相方向に平均化され、図７に示すようになだらかに変化する。すなわち、位相比較特性の急しゅんな不連続部分をなだらかに変化させて１周期内において同じ方向の傾きを１つだけにできる。この結果、位相変調しない場合は位相φに同期しようとしてもφ′の位相に同期する可能性があるが、本発明のように位相変調した場合にはφ′での位相方向に対する傾きがφとは逆になっているため、φ′での誤同期は起きなくなる。
【００２４】
（ｂ）第１実施例の構成
図８は第２の発明の実施例である位相比較回路のブロック図であり、図６と同一部分には同一符号を付している。１１はＤ−ＦＦ、１２はEXOR回路、２１は位相変調回路である。
位相変調回路２１において、２１ａはクロック位相を可変する位相可変回路、２１ｂは位相可変回路の位相制御端子に所定周波数の電圧信号を入力する発振回路である。位相可変回路２１ａは抵抗21a-1及び可変容量ダイオード21a-2で構成され、位相制御端子に入力する制御電圧Ｖcを可変することにより可変容量ダイオード21a-2の容量Ｃを変え、これにより出力端子から出力するクロック信号CLK′の位相を変化する。クロック位相の変調周期は発振回路２１ｂから出力する電圧信号Vcの周波数に等しい。
【００２５】
（ｃ）位相可変回路の別の構成
図９は位相可変回路の別の構成図であり、入力信号(クロック信号CLK)を９０0位相がずれた２つの信号S1,S2に分配し、この２つの信号のベクトル合成比を変えることにより出力信号(クロック信号CLK′)の位相を可変するものである。21a-3は450進み位相のクロック信号Ｓ1と450遅れ位相のクロック信号Ｓ2を発生する信号発生部、 21a-4〜21a-5はゲイン可変アンプ、21a-6〜21a-7はそれぞれ制御電圧Ｖcの正弦値(sin(Vc))、余弦値(cos(Vc))を出力するゲイン制御電圧発生部であり、21a-8は信号合成部である。
【００２６】
（ｄ）第２実施例の構成
図１０は第２の発明の位相比較回路の第２実施例の構成図であり、図６と同一部分には同一符号を付している。１１はＤ−ＦＦ、１２はEXOR回路、２２はＤ−ＦＦのクロックリファレンスレベルＣrefを可変する発振器である。Ｄ−ＦＦ１１のCLKリファレンス端子に微小な低周波信号を重畳して変調すると、クロック入力端子Ｃに入力されるクロック信号CLKの位相に等価的に摂動を与えることができ、位相比較回路から出力する位相差信号PHASEを図７の実線で示すようになだらかに傾斜させることができる。すなわち、図１１に示すようにクロックリファレンスレベルＣrefを可変するとＤ−ＦＦの出力であるデータ識別信号DTRNの位相が変調し(進み/遅れ)、クロック位相を変調したのと等価になる。
【００２７】
（Ｃ）第３の発明の位相比較回路
（ａ）概略説明
第１の発明では、位相差が誤同期する可能性のある位相範囲内に存在すると、位相検出信号をローレベルあるいはハイレベルの一定値に固定し、誤同期を防止するものである。第３の発明は位相比較に加えて周波数比較も行えるようにしている。すなわち、第３の発明では、図１２に示すように、▲１▼データ信号とクロック信号の位相差が誤同期する可能性のある位相範囲内（たとえば0〜π/2, 3π/2〜2πとする)に存在し、かつ、クロック周波数がデータ周波数より低速であれば、位相検出信号PHDTを第１の設定値（例えばハイレベル）に固定し、▲２▼データ信号とクロック信号の位相差が前記位相範囲内に存在し、かつ、クロック周波数がデータ周波数より高速であれば、位相検出信号PHDTを第２の設定値(例えばローレベル)に固定し、▲３▼位相制御範囲内（π/2〜3π/2)に存在すれば位相差信号を出力して位相制御を行い、位相差をたとえばφ(=π)に制御する。
【００２８】
以上のようにすれば、第１の発明と同様に、デューティが100%からずれていても、１周期(0〜2π)内において同じ方向の傾きを１つだけにできる。このため、位相差信号の平均値が同一値となる位相を１周期内において１つにでき、ＰＬＬ回路は目標位相φ以外の位相にロックする誤同期をなくすことができる。又、クロック周波数が低速であれば位相検出信号PHDTの平均値が大きくなり、クロック周波数が高速であれば、位相検出信号の平均値が小さくなるから、平均値の大小に応じて同期引込み方向を認識してクロック周波数を所定周波数に短時間で引き込むことが可能になる。すなわち、ＰＬＬ回路の同期引込みレンジを拡大し、かつ、同期引込み期間を短縮できる。
【００２９】
（ｂ）第１実施例
図１３は第３の発明の第１実施例である位相比較回路のブロック図であり、第１の発明の原理図である図１と同一部分には同一符号を付している。１１は第１のＤ−ＦＦ(Ｄ−ＦＦ1)、１２はデータ信号DATAとクロック信号CLKの位相差に応じた信号を出力するEXOR回路、３１は誤同期する可能性のある位相範囲内（0〜π/2, 3π/2〜2π)に、データ信号DATAとクロック信号CLKの位相差が存在するか検出する誤同期位相検出部、３２は位相検出信号PHDTを出力するラッチ回路、３３はラッチタイミングを決定するラッチタイミング回路である。
データ信号のデューティが(100-d)(%)〜(100+d)(%)であれば、誤同期の可能性のある位相範囲は第１の発明より-2π・(d/100）〜2π・(d/100）である。d=25とすれば、誤動作位相範囲は-π/2〜π/2(=0〜π/2, 3π/2〜2π)である。そこで、位相差が中心位相πとなるようにＰＬＬ制御する場合において、d=25とすれば、π/2〜3π/2で位相差が中心位相πとなるように位相制御を行い、0〜π/2, 3π/2〜2πで位相検出信号を一定値に固定する。
【００３０】
誤同期位相検出部３１は、クロック信号CLKの位相をπ／２シフトする遅延回路３１ａ、データ信号DATAの立上り時における（π／２）位相遅延クロックCLK′のレベルを記憶するＤ型フリップフロップ(Ｄ−ＦＦ2)３１ｂで構成されている。位相差が誤同期位相範囲内(0〜π/2, 3π/2〜2π)に存在すれば、データ信号DATAの立上り時における（π／２）位相遅延クロックCLK′のレベルは必ずローレベルになる、従って、このローレベルをＤ−ＦＦ2に保持することにより位相差が誤同期位相範囲内にあることを識別できる。
ラッチタイミング回路３３は、クロック信号CLKの極性を反転する反転回路３３ａと、クロック信号CLKの立下がりのタイミングでＤ−ＦＦ2の出力レベルを保持してラッチ回路３２に入力するＤ型フリップフロップ（Ｄ−ＦＦ3）を備えている。すなわち、ラッチタイミング回路３３は、クロック信号の立下がりでラッチ回路３２にラッチタイミングを入力する。
【００３１】
ラッチ回路３２は、図１２に示すように、▲１▼データ信号とクロック信号の位相差が位相制御範囲内（π/2〜3π/2)に存在する場合には、位相差信号PHASE (d)を位相検出信号PHDTとして出力し、▲２▼データ信号とクロック信号の位相差が誤同期位相範囲内（0〜π/2, 3π/2〜2π)に存在し、かつ、位相差が増加する方向に変化していれば(データ信号よりクロック信号の周波数の方が低い時)、位相検出信号PHDTを第１の設定値(ハイレベル)に固定し、▲３▼データ信号とクロック信号の位相差が前記誤同期位相範囲内に存在し、かつ、位相差が減小する方向に変化していれば(データ信号よりクロック信号の周波数の方が高い時)、位相検出信号PHDTを第２の設定値(ローレベル)に固定する。尚、ラッチ回路３２は、クロック信号CLKの立下がり時におけるＤ−ＦＦ2の出力レベルがハイレベルであればラッチを解除し、EXOR回路１２から出力する位相差信号PHASE (d)を出力する。
【００３２】
図１４は第３の発明の位相比較回路のタイムチャートであり、データ信号とクロック信号の周波数が一致し、かつ、位相差が位相制御範囲内（π/2〜3π/2)に存在する場合である。かかる場合には、Ｄ−ＦＦ2、 Ｄ−ＦＦ3の出力はローレベルになることはなく、ラッチ回路３２は位相差信号PHASE (d)を位相検出信号PHDT (h)として出力する。
図１５は第３の発明の位相比較回路のタイムチャートであり、データ信号とクロック信号の周波数が一致し、かつ、位相差が誤同期位相範囲内（0〜π/2, 3π/2〜2π)に存在する場合であり、Ｄ−ＦＦ2、 Ｄ−ＦＦ3の出力は常時ローレベルになる。従って、ラッチ回路３２は、Ｄ−ＦＦ3出力がローレベルになった時の位相差信号PHASEのレベルをラッチして出力する。
【００３３】
図１６、図１７は第３の発明の位相比較回路のタイムチャートであり、図１６はクロック周波数がデータ周波数より高い場合、図１７はクロック周波数がデータ周波数より低い場合である。
クロック信号CLKの周波数がデータDATAの周波数より高い場合には（図１６）、クロック信号CLKの位相はデータ信号DATA対して進み続ける。この時、Ｄ−ＦＦ3の出力信号(g)は、HIGH, LOWを繰り返す。このため、位相検出信号PHDT (h)は一部の期間でラッチされることになる。このラッチされるタイミングは、位相差信号PHASE (d)のデューティが25%以下になった後のクロック信号CLKの立ち下がりで決まる。
位相差信号PHASE (d)の立ち下がりはクロック信号CLKの立ち上がりで決まっており、次の位相差信号PHASE (d)の立ち上がりは早くても75%に相当する時間だけ後になる。このため、クロック信号CLKの立ち下がり時(50%後)に、位相差信号PHASE (d)は必ずLOWになっている。従って、クロック信号CLKの周波数のほうが高い場合には位相検出信号PHDT (h)の平均値は、大きくLOW側にずれることになる。これにより周波数ずれを検出することができる。図１８（ａ）はデータ信号よりクロック信号の周波数の方が高い時におけるラッチタイミング説明図である。
【００３４】
逆にクロック信号CLKの周波数がデータ信号DATAの周波数より低い場合には(図１７）、クロック信号CLKの位相はデータ信号DATAに対して遅れ続ける。この時のラッチのタイミングは、位相差信号PHASE (d)のデューティが75%以上になった後のクロック信号CLKの立ち下がりで決まる。
位相差信号PHASE (d)の立ち下がりはクロック信号CLKの立ち上がりで決まっており、次の位相差信号PHASE (d)の立ち上がりは遅くても25%に相当する時間だけ後になる。このため、クロックの立ち下がり時(50%後)に、位相差信号PHASE (d)は既に立ち上がっており必ずHIGHになっている。このように、クロック周波数が低速時にはラッチは必ずHIGHでかかるため、位相検出信号PHDT (h)の平均値は大きくHIGH側にずれることになる。以上により周波数ずれを検出することができる。図１８（ｂ）はデータ信号よりクロック信号の周波数の方が低い時におけるラッチタイミング説明図である。
以上のようにクロック周波数の高低によりラッチレベルが異なるため、位相検出信号の平均値を参照することによりクロック信号とデータ信号の、どちらの周波数が高いかも検出することができる。
【００３５】
（ｃ）第２実施例
図１９は第３の発明の第２実施例である位相比較回路のブロック図であり、図１３の第１実施例と同一部分には同一符号を付している。第１実施例と異なる点は、第１実施例ではクロック信号CLKの立下がりがラッチタイミングであるが、第２実施例ではデータ信号DATAの立上り時刻から位相πに相当する時間経過した時刻がラッチタイミングである。第２実施例におけるその他の動作は第１実施例と同一である。
図１９において、１１は第１のＤ−ＦＦ(Ｄ−ＦＦ1)、１２はデータ信号DATAとクロック信号CLKの位相差に応じた信号を出力するEXOR回路、３１は誤同期する可能性のある位相範囲内（0〜π/2, 3π/2〜2π)に、データ信号DATAとクロック信号CLKの位相差が存在するか検出する誤同期位相検出部、３２は位相検出信号PHDTを出力するラッチ回路、３３はラッチタイミングを決定するラッチタイミング回路である。ラッチタイミング回路３３は、Ｄ−ＦＦ2の出力レベルを位相πに相当する時間遅延する遅延回路３３ｃで構成されている。
【００３６】
図２０は第２実施例のラッチタイミング説明図である。
クロック信号CLKの周波数がデータDATAの周波数より高い場合には（図１６））、クロック信号CLKの位相はデータ信号DATA対して進み続ける。この時ラッチタイミング回路３３の出力信号(g)は、HIGH, LOWを繰り返し、位相検出信号PHDT (h)は一部の期間で一定値にラッチされる。このラッチタイミングは、図２０（ａ）に示すように、位相差信号PHASE (d)のデューティが25%以下になって後、データ信号DATAの立ち上がり後のπ(デューティに換算して50%)に相当する時間経過した時刻である。
位相差信号PHASE (d)の立ち上がりはデータ信号DATAの立ち上がりで決まっており、このため、データ信号DATAの立ち上がり後のπ(デューティ=50%)に相当する時間経過した時刻において、位相差信号PHASE (d)は必ずLOWになっている。従って、クロック信号CLKの周波数のほうが高い場合には位相検出信号PHDT (h)の平均値は、大きくLOW側にずれることになる。これにより周波数ずれを検出することができる。
【００３７】
逆にクロック信号CLKの周波数がデータ信号DATAの周波数より低い場合には(図１７）、クロック信号CLKの位相はデータ信号DATAに対して遅れ続ける。この時のラッチのタイミングは、図２０（ｂ）に示すように、位相差信号PHASE (d)のデューティが75%以上になって後、データ信号DATAの立ち上がり後のπ(デューティ=50%)に相当する時間経過した時刻である。
位相差信号PHASE (d)の立ち上がりはデータ信号DATAの立ち上がりで決まっており、このため、データ信号DATAの立ち上がり後のπ(デューティ=50%)に相当する時間経過した時刻において、位相差信号PHASE (d)は必ずHIGHになっている。このように、クロック周波数が低速時にはラッチは必ずHIGHでかかるため、位相検出信号PHDT (h)の平均値は大きくHIGH側にずれることになる。以上により周波数ずれを検出することができる。又、クロック周波数のほうが高い場合とは逆にずれるため、どちらの周波数が高いかも検出することができる。
【００３８】
（ｄ）第３実施例
図２１は第３の発明における第３実施例の位相比較回路のブロック図であり、図１３の第１実施例と同一部分には同一符号を付している。第３実施例において、第１実施例と異なる点は誤同期位相検出部３１の構成であり、その他の構成は第１実施例と同じである。
誤同期位相検出部３１において、４１は位相πに相当する時間分クロック信号CLKを遅延する第１の遅延回路、４２は位相π／２に相当する時間分データ信号DATAを遅延する第２の遅延回路、４３は遅延クロック信号の極性を反転する反転回路、４４はクロック信号CLK (b)と反転回路から出力する遅延反転クロック信号(f)とのナンド演算を行うナンドゲート、４５は第２の遅延回路出力信号(h)の立上りにおけるナンドゲート４４の出力信号(g)のレベルを保持するＤ型フリップフロップ（Ｄ−ＦＦ2）である。
【００３９】
Ｄ−ＦＦ2のデータ端子に入力するナンドゲート４４の出力信号(g)は図２２のタイムチャートより明らかなようにクロック信号CLKの位相をπ遅延した信号に相当する。又、Ｄ−ＦＦ2のクロック端子に入力する第２遅延回路４２の出力信号はデータ信号DATAをπ/2遅延したものである。従って、Ｄ−ＦＦ2のデータ端子、クロック端子に入力するクロック信号、データ信号の位相関係は、第１実施例と同じである。このため、第３実施例の誤同期位相検出部３１において、第１実施例と同様に位相差が誤同期位相範囲内(0〜π/2, 3π/2〜2π)に存在すれば、Ｄ−ＦＦ2はローレベルを保持する。換言すれば、Ｄ−ＦＦ2の出力レベルがローレベルであるか否かにより位相差が誤同期範囲内に存在しているか否かを識別できる。
【００４０】
ラッチタイミング回路３３は、Ｄ−ＦＦ2の出力がローレベルであればクロック信号CLKの立下がりでラッチ回路３２にラッチタイミングを入力する。ラッチ回路３２は、▲１▼データ信号とクロック信号の位相差が位相制御範囲内（π/2〜3π/2)に存在する場合には、位相差信号PHASE (d)を位相検出信号PHDTとして出力し、▲２▼データ信号とクロック信号の位相差が誤同期位相範囲内（0〜π/2, 3π/2〜2π)に存在し、かつ、位相差が増加する方向に変化していれば(データ信号よりクロック信号の周波数の方が低い時)、位相検出信号PHDTを第１の設定値(ハイレベル)に固定し、▲３▼データ信号とクロック信号の位相差が前記誤同期位相範囲内に存在し、かつ、位相差が減小する方向に変化していれば(データ信号よりクロック信号の周波数の方が高い時)、位相検出信号PHDTを第２の設定値(ローレベル)に固定する。又、、ラッチ回路３２は、クロック信号CLKの立下がり時におけるＤ−ＦＦ2の出力レベルがハイレベルであればラッチを解除し、EXOR回路１２から出力する位相差信号PHASE (d)を出力する。
【００４１】
第３実施例の位相比較回路の特徴は、第１遅延回路４１および第２遅延回路４２を位相ではなく絶対遅延時間(例えば10Gb/sの遅延時間 DELAY(π)=50ps、DELAY(π/2)=25ps)で実現することにより、10Gb/s以外の信号（例えば5Gb/s)に対しても、適用できることである。尚、この場合、ラッチをかけるタイミングはデータとクロックの立上り一致前後の位相にできる。図２３はデータ周波数5Gb/s場合のタイミングチャートである。
【００４２】
（ｅ）第４実施例
図２４は第３の発明における第４実施例の位相比較回路のブロック図であり、図２１の第３実施例と同一部分には同一符号を付している。第４実施例において、第３実施例と異なる点はラッチタイミング回路３３の構成であり、その他の構成は第３実施例と同じである。第３実施例ではクロック信号CLKの立下がりがラッチタイミングであるが、第４実施例ではデータ信号DATAの立上り時刻から位相（π)に相当する時間経過した時刻がラッチタイミングである。
図２４において、１１は第１のＤ−ＦＦ(Ｄ−ＦＦ1)、１２はデータ信号DATAとクロック信号CLKの位相差に応じた信号を出力するEXOR回路、３１は誤同期する可能性のある位相範囲内（0〜π/2, 3π/2〜2π)に、データ信号DATAとクロック信号CLKの位相差が存在するか検出する誤同期位相検出部、３２は位相検出信号PHDTを出力するラッチ回路、３３はラッチタイミングを決定するラッチタイミング回路で、Ｄ−ＦＦ2の出力レベルを位相π/2に相当する時間遅延する遅延回路３３ｃを有している。
【００４３】
（Ｄ）デューティ補償回路を接続した位相比較回路
図２５はデューティ補償回路を位相比較回路の前段に設けた第４の発明の構成図である。図中、５１はデータ信号DATAのデューティを補償するデューティ補償回路、５２は第１〜第３の発明における任意の位相比較回路であり、デューティ補償回路を通過したデータ信号DATAを位相比較回路５２に入力する。
波形の立ち上がりおよび立ち下がり時間を無視できないような高速信号において、デューティずれは図２６(ａ)〜(ｂ)に示すようにクロスポイントずれとして表われる。このような信号に対しては、図２７に示すようにクロスポイントの電圧を中心にしてスライス増幅することにより、デューティを100%に戻すことが可能である。図２８は正転および反転出力を備えたスライス増幅器ＳＡＭＰの例であり、スライスの中心電圧(VO)がクロスポイントからずれている場合、正転と反転出力でデューティが異なり、この時各出力の平均電圧も異なる。
【００４４】
そこで、図２５に示すように、平均値検出回路ＡＶＤ１，ＡＶＤ２でスライス増幅器ＳＡＭＰの正転出力および反転出力の平均値を求め、これら平均値が一致するようにスライスの中心電圧をフィードバック制御することにより、両者からデューティ100%の信号を出力できる。すなわち、差動アンプＤＡＭＰで正転出力および反転出力の平均値の差を求め、該差をスライスアンプＳＡＭＰのスライス電圧として設定すれば、デューティ補償回路５１から出力するデータ信号のデューティを100%に近づけることができる。。
第４の発明によれば、デューティ補償回路５１を用いることにより位相比較回路５２が対応できるデューティ変動範囲を拡大できるとともに、デューティ補償回路の残差分(100%からの偏差分)のみ位相比較回路５２で対応することにより、誤同期位相範囲を減小して位相制御可能範囲を拡大できる。
以上、本発明を実施例により説明したが、本発明は請求の範囲に記載した本発明の主旨に従い種々の変形が可能であり、本発明はこれらを排除するものではない。
【００４５】
【発明の効果】
以上本発明によれば、誤同期する可能性のある位相範囲内に、データ信号とクロック信号の位相差が存在する場合、位相検出信号を一定値に固定するようにしたから、デューティが100%からずれていても、位相比較特性の１周期内において同じ方向の傾きを１つだけにできる。このため、位相検出信号の平均値が同一値となる位相を１周期内において１つにでき、ＰＬＬ回路が目標位相以外の位相にロックする誤同期をなくすことができる。
【００４６】
又、本発明によれば、クロック信号の位相を変調する位相変調回路により位相変調されたクロック信号を用いてデータ信号を識別するようにしたから、デューティが100%からずれていても、位相比較特性の急峻な不連続部分をなだらかに変化させて１周期内において同じ方向の傾きを１つだけにできる。このため、位相検出信号の平均値が同一値となる位相を１周期内において１つにでき、ＰＬＬ回路が目標位相以外の位相にロックする誤同期をなくすことができる。
【００４７】
又、本発明によれば、誤同期する可能性のある位相範囲内に、データ信号とクロック信号の位相差が存在し、かつ、位相差が増加する方向に変化していれば（データ信号よりクロック信号の周波数の方が低い時）、位相検出信号を第１の設定値（ハイレベル）に固定し、データ信号とクロック信号の位相差が前記位相範囲内に存在し、かつ、位相差が減小する方向に変化していれば（データ信号よりクロック信号の周波数の方が高い時）、位相検出信号を第２の設定値（ローレベル）に固定するようにしたから、デューティが100%からずれていても、位相比較特性の１周期内において同じ方向の傾きを１つだけにできる。このため、位相検出信号の平均値が同一値となる位相を１周期内において１つにでき、ＰＬＬ回路が目標位相以外の位相にロックする誤同期をなくすことができる。また、クロック周波数が低速であれば位相検出信号の平均値が大きくなり、クロック周波数が高速であれば、位相検出信号の平均値が小さくなるから、ＰＬＬ回路は平均値の大小に応じて同期引込み方向を認識してクロック周波数を所定周波数に短時間で引き込むことが可能になる。すなわち、ＰＬＬ回路の同期引込みレンジを拡大し、又、同期引込み期間を短縮できる。
【００４８】
又、光通信システムにおいて、光ファイバの非線形性等により、伝送速度が早くなるほど波形歪みの影響が大きくなり、この波形歪みによりデータ信号のデューティが変化する。かかる場合、従来回路では、誤動作する可能性があるが、本発明の位相比較回路によれば、データ信号のデューティが100%からずれた場合にも誤同期するなくＰＬＬ制御を実現することができる。
又、本発明によれば、デューティ補償回路を用いて対応できるデューティ変動範囲を拡大でき、しかも、デューティ補償回路の残差分のみ位相比較回路で対応することにより、誤同期位相範囲を減小して位相制御可能範囲を拡大することができる。
【図面の簡単な説明】
【図１】第１の発明の位相比較回路の原理図である。
【図２】第１発明の位相比較回路の原理図における位相比較特性である。
【図３】第１の発明の位相比較回路のブロック図（d＜100%)である。
【図４】第１の発明の位相比較回路のタイミングチャートである。
【図５】第１の発明の位相比較回路のブロック図（d＞100%)である。
【図６】第２の発明の位相比較回路の原理図である。
【図７】第２の発明の位相比較回路の原理図の位相比較特性である。
【図８】第２の発明の位相比較回路のブロック図である。
【図９】位相可変回路の別の構成例である。
【図１０】第２の発明の位相比較回路の別の構成例(第２実施例）である。
【図１１】第２実施例の動作説明図である。
【図１２】第３の発明の位相周波数比較特性である。
【図１３】第３の発明の位相比較回路のブロック図である。
【図１４】第３の発明の位相比較回路のタイミングチャート（周波数一致、位相差π／２〜３π／２）である。
【図１５】第３の発明の位相比較回路のタイミングチャート（周波数一致、位相差０〜π／２，３π／２〜２π）である。
【図１６】第３の発明の位相比較回路のタイミングチャート（クロック周波数のほうが高い場合）である。
【図１７】第３の発明の位相比較回路のタイミングチャート（クロック周波数のほうが低い場合）である。
【図１８】ラッチタイミングの説明図である。
【図１９】第３の発明の位相比較回路の第２実施例の構成図である。
【図２０】ラッチタイミングの説明図である。
【図２１】第３の発明の位相比較回路第３実施例の構成図である。
【図２２】第３実施例のタイムチャートである。
【図２３】２π＝100ps(10Gb/s)とした時に5Gb/sデータ信号を入力した場合のタイミングチャートである。
【図２４】第３の発明の位相比較回路の第４実施例の構成図である。
【図２５】第４の発明の構成図である。
【図２６】高速信号のデューティずれである。
【図２７】スライス増幅によるデューティ補償である。
【図２８】反転出力を備えたスライス増幅器である。
【図２９】光受信器のブロック図である。
【図３０】非線形抽出方式によるタイミング抽出回路の構成図である。
【図３１】動作波形図である。
【図３２】ＰＬＬを用いた従来のタイミング抽出回路の構成図である。
【図３３】従来の位相比較回路のブロック図である。
【図３４】従来の位相比較回路のタイミングチャートである。
【図３５】従来の位相比較回路の位相比較特性である。
【図３６】従来の位相比較回路のタイミングチャート（デューティが75％の場合）である。
【図３７】従来の位相比較回路の位相比較特性（デューティが75％の場合）である。
【図３８】従来の位相比較回路の位相比較特性（デューティが125％の場合）である。
【符号の説明】
１１・・データ識別部（Ｄ−ＦＦ）
１２・・EXOR回路
１３・・誤同期位相検出部
１４・・出力固定部
DATA・・データ信号
CLK・・クロック信号
PHASE・・位相差信号
PHDT・・位相検出信号
Claims (7)
- データ信号を入力されクロック信号により該データ信号を識別するデータ識別部と、
データ信号とデータ識別部から出力するデータ識別信号との位相差を示す信号を出力する位相差検出部と、
誤同期する可能性のある位相範囲内に、前記データ信号とクロック信号の位相差が存在するか検出する誤同期位相検出部と、
位相差が前記位相範囲外に存在する場合には前記位相差信号を出力し、前記位相範囲内に存在する場合には一定値を出力する出力固定部、
を備え、前記誤同期位相検出部は、
データ信号の立上り時におけるクロック信号レベル及びデータ信号の立下がり時におけるクロック信号レベルを検出するクロック信号レベル検出回路、
これら２つのクロック信号レベルに基づいて、前記位相差が前記誤同期する可能性のある位相範囲内に存在するか否かを検出する検出部、
を備えたことを特徴とする位相比較回路。 - データ信号を入力されクロック信号により該データ信号を識別するデータ識別部と、
データ信号とデータ識別部から出力するデータ識別信号との位相差を示す信号を出力する位相差検出部と、
誤同期する可能性のある位相範囲内に、前記データ信号とクロック信号の位相差が存在するか検出する誤同期位相検出部と、
データ信号とクロック信号の位相差が、(1) 前記位相範囲外に存在すれば、前記位相差信号を出力し、(2) 前記位相範囲内に存在し、かつ、増加する方向に変化していれば、第１の設定値を出力し、(3) データ信号とクロック信号の位相差が前記位相範囲内に存在し、かつ、減小する方向に変化していれば第２の設定値を出力する出力固定部、
を備えたことを特徴とする位相比較回路。 - 前記誤同期位相検出部は、
誤同期する可能性のある位相範囲を０〜π／２及び（３π／２）〜２πとするときクロック信号の位相をπ／２遅延する遅延回路、
データ信号の立上り時における（π／２）位相遅延クロックのレベルを記憶するＤ型フリップフロップ（Ｄ−ＦＦ）を備え、
前記出力固定部は、クロック信号の立下がり時における前記Ｄ−ＦＦの出力レベルがローレベルであれば、その時の前記位相差信号のレベルをラッチして前記第１または第２の設定値として出力する、
ことを特徴とする請求項２記載の位相比較回路。 - 前記誤同期位相検出部は、
誤同期する可能性のある位相範囲を０〜π／２及び（３π／２）〜２πとするときクロック信号の位相をπ／２遅延する遅延回路、
データ信号の立上り時における（π／２）位相遅延クロックのレベルを記憶するＤ型フリップフロップ（Ｄ−ＦＦ）を備え、
前記出力固定部は、前記Ｄ−ＦＦの出力信号を所定時間遅延した時のレベルがローレベルであれば、その時の前記位相差信号レベルをラッチして前記第１または第２の設定値として出力する、
ことを特徴とする請求項２記載の位相比較回路。 - 前記誤同期位相検出部は、
クロック信号の位相をπ遅延する第１の遅延回路、
第１の遅延回路の出力レベルを反転する反転回路、
クロック信号と反転回路出力とのナンド演算を行うナンド回路、
データ信号の位相をπ／２遅延する第２の遅延回路、
第２の遅延回路から出力するデータ信号の立上り時におけるナンド回路の出力レベルを記憶するＤ型フリップフロップ（Ｄ−ＦＦ）を備え、
前記出力固定部は、クロック信号の立下がり時における前記Ｄ−ＦＦの出力レベルがローレベルであれば、その時の前記位相差信号のレベルをラッチして前記第１または第２の設定値として出力する、
ことを特徴とする請求項２記載の位相比較回路。 - 前記誤同期位相検出部は、
クロック信号の位相をπ遅延する第１の遅延回路、
第１の遅延回路の出力レベルを反転する反転回路、
クロック信号と反転回路出力とのナンド演算を行うナンド回路、
データ信号の位相をπ／２遅延する第２の遅延回路、
第２の遅延回路から出力するデータ信号の立上り時におけるナンド回路の出力レベルを記憶するＤ型フリップフロップ（Ｄ−ＦＦ）を備え、
前記出力固定部は、前記Ｄ−ＦＦの出力信号を所定時間遅延した時のレベルがローレベルであれば、その時の前記位相差信号レベルをラッチして前記第１または第２の設定値として出力する、
ことを特徴とする請求項２記載の位相比較回路。 - デューティを補償するデューティ補償回路を通過したデータ信号を前記データ信号とし、
該デューティ補償回路は、データ信号とスライス電圧が第１、第２の入力端子にそれぞれ入力されるスライス増幅器と、該スライス増幅器の正転出力端子と反転出力端子の平均電圧の差を検出し、該差電圧を前記スライス電圧としてフィードバックするフィードバック手段を備える、
ことを特徴とする請求項１及び２記載の位相比較回路。
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