JP5235190B2 - クロックデータリカバリ回路、方法ならびにそれらを利用した試験装置 - Google Patents

Description

本発明は、ビットストリームとして入力されるデータを、ストローブ信号を利用して再生するクロックデータリカバリ技術に関する。

少ないデータ伝送線路を介して半導体回路間でデータを送受信するために、シリアルデータ伝送が利用される。シリアルデータ伝送としては、ＣＤＲ（Clock and Data Recovery）方式や、ソースシンクロナス方式が利用される。ＣＤＲ方式では、８Ｂ１０Ｂ符号化や４Ｂ５Ｂ符号化などを利用して、シリアルデータが、所定期間以上、連続して同一値をとらないように符号化され、同期用のクロック信号は、シリアルデータに埋め込まれる。

シリアルデータを出力する半導体回路を被試験デバイス（Device Under Test：ＤＵＴ）として試験する場合、半導体試験装置（単に試験装置ともいう）の入力段にはＣＤＲ回路が設けられる。ＣＤＲ回路は、シリアルデータから基準となるクロック信号を抽出し、これをもとにストローブ信号を生成してシリアルデータの各ビットデータをラッチする。試験装置は、再生されたデータをそのデータがとるべき期待値と比較し、ＤＵＴの良否を判定する。特許文献１、２には関連技術が開示される。

たとえば、特許文献２には、ＰＬＬ（Phase Locked Loop）回路を利用したＣＤＲ回路が開示される。この回路では、シリアルデータに付随するクロック信号の位相と、それにもとづいて生成したストローブ信号の位相が一致するように、フィードバックにより電圧制御発振器の発振周波数が制御される。その結果、ストローブ信号の位相を、シリアルデータのジッタに追従して調節することができる。
特開平２−６２９８３号公報 特開２００７−１７２５７号公報

本出願人は、シリアルデータのジッタ量を測定、トラッキングする機能を実現することを目的として、ＣＤＲ回路について検討を行った。ところが、ＰＬＬ回路を利用したＣＤＲ回路を用いると、ストローブ信号の周波数が調節されるため、その位相情報を正確に取得することができず、シリアルデータが有するジッタ量を見積もることができないという問題を認識するに至った。

本発明はかかる課題に鑑みてなされたものであり、その包括的な目的は、入力されたビットストリームデータのジッタ量を測定可能なクロックデータリカバリ技術の提供にある。

本発明のある態様は、入力データに付随するクロック信号にもとづき、ストローブ信号を生成して、入力データを受信するクロックデータリカバリ回路に関する。このクロックデータリカバリ回路は、所定の周波数を有する基準信号に、初期遅延および遅延制御信号に応じたシフト遅延を与え、基準信号の位相を、初期遅延を基準としてシフトさせる可変遅延回路と、可変遅延回路の出力信号をストローブ信号として入力データに含まれる各ビットデータをラッチするラッチ回路と、クロック信号と可変遅延回路の出力信号の周波数を一致させ、周波数が一致した２つの信号の位相差に応じた位相差データを生成する位相比較器と、位相比較器により生成された位相差データをフィルタリングし、可変遅延回路に遅延制御信号として出力するループフィルタと、可変遅延回路が基準信号に与えたシフト遅延を、遅延制御信号を累積的に監視することにより取得する位相シフト量取得部と、を備える。

基準信号に与えられるシフト遅延の量は遅延制御信号に依存するから、遅延制御信号を累積的に監視すれば、初期状態からの位相のシフト量を取得することができる。ここで、シフト遅延は、フィードバックによって入力データに追従して調節される。したがって、この態様によれば、シフト遅延を取得することにより、入力データのジッタ量（以下、ドリフト量ともいう）を見積もることができる。

可変遅延回路は、シフト遅延の絶対値がシリアルデータのユニットインターバルの整数倍に達したことを契機として、シフト遅延の絶対値をユニットインターバルの整数倍分、減少させてもよい。

入力されるデータのジッタが大きくなると、基準信号に与えられる位相のシフト量が大きくなり、可変遅延回路により付加できる遅延量の上限を超える状況が発生しうる。シフト遅延の絶対値を減少させることは、基準信号に与える位相のシフト量を初期遅延に近づくように変化させることと等価であるから、この態様によれば、可変遅延回路の遅延量の上限値によって制限されずに、大きなジッタに追従することができる。

遅延制御信号は、位相比較の結果、クロック信号の位相が進んでいることを示す第１状態と、クロック信号の位相が遅れていることを示す第２状態をとってもよい。可変遅延回路は、遅延制御信号が第１状態のとき、シフト遅延をユニットインターバルの整数分の１で規定される単位時間分だけ減少させ、遅延制御信号が第２状態のとき、シフト遅延を単位時間分だけ増加させてもよい。このとき、位相シフト量取得部は、遅延制御信号の状態に応じてカウントアップまたはカウントダウンするアップダウンカウンタと、アップダウンカウンタのカウント値を所定値と比較することにより、シフト遅延の累積量がユニットインターバルに達したことを検出するユニットインターバルシフト監視部と、を含んでもよい。さらに、遅延制御信号は、クロック信号との位相差がないことを示す第３状態をとってもよい。第３状態において、可変遅延回路は現在の遅延量を保持してもよい。

ユニットインターバルシフト監視部は、アップダウンカウンタの桁上がりまたは桁下がりを監視することにより、カウント値と所定値との比較を行ってもよい。

可変遅延回路は、バッファチェーン回路を含んでもよい。この場合、直列接続するインバータの個数を制御することにより、遅延を離散的に切り替えることができる。

可変遅延回路は、基準信号および基準信号を９０度位相シフトした信号をそれぞれ同相成分（Ｉ成分）および直交成分（Ｑ成分）とし、遅延制御信号を変調信号として直交変調する４象限ミキサ回路を含んでもよい。
この場合、遅延制御信号に応じて同相成分と直交成分の振幅を変化させることにより、基準信号をＩＱ平面上で回転させて、任意の偏角を与えることができ、遅延を変化させることができる。

本発明の別の態様は、試験装置である。この装置は、被試験デバイスから出力されたシリアルデータを受信する上述のいずれかのクロックデータリカバリ回路を備える。
この態様によると、被試験デバイスから出力されるデータのジッタ量を測定することができる。

試験装置は、クロックデータリカバリ回路のラッチ回路の出力データが取るべき期待値を生成する期待値生成部と、期待値をラッチ回路の出力データと比較する判定部と、をさらに備えてもよい。期待値生成部は、位相のシフト量がユニットインターバルに達したことが検出されると、期待値を時間的に１ビットシフトさせてもよい。
この場合、試験装置に入力されるデータがユニットインターバルを超えてシフトした場合でも、期待値をそれにあわせてシフトさせることにより、判定部は、対応するデータ同士を比較することができる。

本発明のさらに別の態様は、入力データに付随するクロック信号にもとづき、ストローブ信号を生成して、前記入力データを受信するクロックデータリカバリ方法に関する。この方法は、所定の周波数を有する基準信号に、その位相がクロック信号の位相と合致するようにフィードバックにより位相シフトを与えるステップと、位相シフトされた基準信号をストローブ信号として入力データに含まれる各ビットデータをラッチするステップと、基準信号に与えた位相シフトを累積的に取得するステップと、を備える。
この態様によれば、入力データのドリフト量を、位相シフトの累積値として取得することができる。

なお、以上の構成要素の任意の組合せ、本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。

本発明によれば、入力データのジッタ量を測定することができる。

本発明の実施の形態に係るクロックデータリカバリ回路を利用した試験装置の構成を示すブロック図である。 図２（ａ）、（ｂ）は、シリアルデータ、基準信号およびストローブ信号を示すタイムチャートである。 図３（ａ）、（ｂ）は、変形例に係るクロックデータリカバリ回路の可変遅延素子の回路図およびその動作を説明するＩＱ平面図である。

符号の説明

１０ クロックデータリカバリ回路、 １２ コンパレータ、 １４ 入力ラッチ回路、 １６ 変化点検出回路、 ２０ 位相比較部、 ２２ 位相比較器、 ２４ 第１分周器、 ２６ 第２分周器、 ３０ ループフィルタ、 ４０ 可変遅延回路、 ４２ 遅延制御部、 ４４ 可変遅延素子、 ５０ 位相シフト量取得部、 ５２ アップダウンカウンタ、 ５４ ＵＩシフト監視部、 ５６ 基準信号生成部、 ６０ 期待値生成部、 ６２ 判定部、 ６４ 期待値サイクルシフト部、 １００ 試験装置、 １０２ 入力端子、 １１０ ＤＵＴ、 １１２ 伝送路、 Ｓ１ シリアルデータ、 Ｓ２ 内部シリアルデータ、 Ｓ３ クロック信号、 Ｓ４ 基準信号、 Ｓ５ ストローブ信号、 Ｓ６ 分周クロック信号、 Ｓ７ 分周ストローブ信号、 Ｓ８ａ 遅延制御信号、 Ｓ８ｂ 初期遅延設定信号、 Ｓ９ 位相差データ。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

図１は、本発明の実施の形態に係るクロックデータリカバリ回路１０を利用した試験装置１００の構成を示すブロック図である。試験装置１００は、伝送路１１２を介して接続されたＤＵＴ１１０から出力されるシリアルデータＳ１を受け、期待値データＳ１３と比較することによりＤＵＴ１１０を検査する。

まず、試験装置１００の全体構成の概略を説明する。試験装置１００は、クロックデータリカバリ回路１０、コンパレータ１２、入力ラッチ回路１４、基準信号生成部５６、期待値生成部６０、判定部６２、期待値サイクルシフト部６４を備える。
試験装置１００の入力回路として設けられたクロックデータリカバリ回路１０は、入力端子１０２に入力されるシリアルデータＳ１にもとづいてストローブ信号Ｓ５を再生する。基準信号生成部５６は、クロックデータリカバリ回路１０がストローブ信号Ｓ５を生成する際に必要となる基準信号Ｓ４を生成する。

コンパレータ１２は、シリアルデータＳ１の電圧レベルを所定のスライスレベルと比較し、ハイレベルまたはローレベルをとるデータ（以下、内部シリアルデータＳ２という）を生成する。入力ラッチ回路１４は、たとえばフリップフロップやラッチ回路で構成される。入力ラッチ回路１４は、クロックデータリカバリ回路１０により生成されたストローブ信号Ｓ５を利用して、内部シリアルデータＳ２をラッチし、試験装置１００の内部クロックと同期させる。

期待値生成部６０は、入力ラッチ回路１４から順次出力される出力データＳ１２が取るべき期待値データＳ１３を生成する。判定部６２は、入力ラッチ回路１４によりラッチされたデータＳ１２と、期待値データＳ１３を比較し、エラーレートなどを測定したり、あるいはＤＵＴ１１０の良否判定を行う。なお、期待値生成部６０と期待値サイクルシフト部６４の間に設けられた期待値サイクルシフト部６４については後述する。図１では、判定部６２をＸＯＲ(eXclusive OR)ゲートとして示すが、ビット比較が可能なその他の回路素子で構成することができる。

以上が試験装置１００全体の構成の概略である。試験装置１００は、以下のように使用される。まず、ＤＵＴ１１０は、ソケット等にマウントされ、試験装置１００と接続される。ＤＵＴ１１０からシリアル形式のテストパターンを生成させる。このテストパターンは、期待値データＳ１３と一致すべきデータである。試験装置１００のクロックデータリカバリ回路１０は、ＤＵＴ１１０から出力されるシリアルデータを受け、ストローブ信号によってラッチし、各ビットデータを期待値データと比較して、ＤＵＴ１１０の良否判定を行う。

以下、入力回路として設けられたクロックデータリカバリ回路１０の構成について詳細に説明する。
試験装置１００に入力されるシリアルデータＳ１は、ＤＵＴ１１０の内部、あるいは伝送路１１２の影響を受け、ジッタを有している。クロックデータリカバリ回路１０は、シリアルデータＳ１のジッタに追従したストローブ信号Ｓ５を生成する機能を有する。

クロックデータリカバリ回路１０は、変化点検出回路１６、位相比較部２０、ループフィルタ３０、可変遅延回路４０、位相シフト量取得部５０を備える。位相比較部２０、ループフィルタ３０および可変遅延回路４０は、いわゆるＤＬＬ（Delay Locked Loop）回路を構成する。

変化点検出回路１６は、内部シリアルデータＳ２からクロック信号Ｓ３を抽出する。たとえば、シリアルデータＳ１が８Ｂ１０Ｂ形式で符号化されている場合、変化点検出回路１６は、シリアルデータＳ１に現れるエッジにもとづいて、シリアルデータＳ１に埋め込まれたクロック信号Ｓ３を抽出する。変化点検出回路１６は公知の技術を利用すればよいため、詳細な説明は省略する。

基準信号生成部５６は、所定の周波数を有する基準信号Ｓ４を生成する。基準信号Ｓ４の周波数は、最終的にクロックデータリカバリ回路１０により生成されるストローブ信号Ｓ５の周波数が、シリアルデータＳ１のビットレートと一致するように設定される。本実施の形態では、基準信号Ｓ４とストローブ信号Ｓ５の周波数が等しい場合を説明する。

可変遅延回路４０には、後述のループフィルタ３０により生成される遅延制御信号Ｓ８ａと、初期遅延を設定するための初期遅延設定信号Ｓ８ｂとが入力される。可変遅延回路４０は、基準信号Ｓ４に対して、初期遅延および遅延制御信号に応じたシフト遅延を与え、基準信号Ｓ４の位相を、初期遅延を基準としてシフトさせる。つまり、基準信号Ｓ４に与えられる遅延量は、初期遅延設定信号Ｓ８ｂに応じた初期遅延と、遅延制御信号Ｓ８ａに応じたシフト遅延の合成で与えられる。なお、遅延制御信号Ｓ８ａに応じたシフト遅延が負の場合、基準信号Ｓ４の位相が、初期遅延よりも進められることを意味する。

この機能を実現するために、図１の可変遅延回路４０は、遅延制御部４２、可変遅延素子４４を含む。可変遅延素子４４は基準信号Ｓ４を受け、遅延制御部４２によって指示された遅延量を与えて出力する。可変遅延素子４４の出力は、ストローブ信号Ｓ５として入力ラッチ回路１４に供給される。

たとえば、可変遅延素子４４は、多段接続された複数の単位遅延素子、たとえば複数のインバータと、各遅延素子をバイパスするスイッチとを含むバッファチェーン回路で構成してもよい。この場合、バイパススイッチのオン、オフに応じて、基準信号Ｓ４が経由するインバータの個数が制御され、遅延量が調節される。遅延制御部４２は、遅延制御信号Ｓ８ａおよび初期遅延設定信号Ｓ８ｂにもとづいて、基準信号Ｓ４に与えるべき遅延量に応じたスイッチのオンオフを制御する。以下、可変遅延素子４４の遅延調節幅の単位をΔｔとする。

可変遅延回路４０から出力されるストローブ信号Ｓ５は、入力ラッチ回路１４に出力されるとともに、位相比較部２０に出力される。位相比較部２０は、変化点検出回路１６により抽出されたクロック信号Ｓ３と、可変遅延回路４０から出力されるストローブ信号Ｓ５と、を分周し、周波数が一致した信号Ｓ６、Ｓ７を生成する。そして位相比較部２０は、周波数が一致した２つの信号Ｓ６、Ｓ７の位相差に応じた位相差データＳ９を生成する。

この機能を実現するために、位相比較部２０は、位相比較器２２、第１分周器２４、第２分周器２６を含む。第１分周器２４、第２分周器２６はそれぞれ、クロック信号Ｓ３、ストローブ信号Ｓ５を第１、第２分周比で分周し、分周クロック信号Ｓ６、分周ストローブ信号Ｓ７を生成する。位相比較器２２は周波数が等しい分周クロック信号Ｓ６、分周ストローブ信号Ｓ７の位相を比較し、位相差に応じた位相差データＳ９を出力する。

第１分周器２４、第２分周器２６の分周比は、位相比較器２２による位相比較の分解能に応じて設定すればよく、第１分周器２４もしくは第２分周器２６が不要な場合もある。

ループフィルタ３０は、たとえばローパスフィルタであって、位相比較部２０により生成された位相差データＳ９を積分し、可変遅延回路４０に遅延制御信号Ｓ８ａとして出力する。

ＤＬＬ回路によって、ストローブ信号Ｓ５の位相がクロック信号Ｓ３の位相に追従するように調節され、シリアルデータＳ１の各ビットをラッチすることができる。本実施の形態に係るクロックデータリカバリ回路１０は、ＤＬＬ回路に加えて、位相シフト量取得部５０を備えている。位相シフト量取得部５０は、可変遅延回路４０が基準信号Ｓ４に与えた遅延シフトを、遅延制御信号Ｓ８ａを累積的に監視することにより取得する。

以上のように構成されたクロックデータリカバリ回路１０の動作を説明する。
図２（ａ）、（ｂ）は、シリアルデータＳ１、基準信号Ｓ４およびストローブ信号Ｓ５を示すタイムチャートである。図２（ａ）は、初期状態を、同図（ｂ）は初期状態からある時間経過した状態を示す。以降の図において、縦軸および横軸は、見やすさおよび理解の容易化のために、適宜拡大、縮小されており、実際のスケールとは異なって示されている。

初期状態において、基準信号Ｓ４には遅延制御部４２によって初期遅延τ１が与えられている。したがって、ストローブ信号Ｓ５は基準信号Ｓ４よりも初期遅延τ１だけ遅れている。初期遅延τ１は、入力ラッチ回路１４のセットアップ時間、ホールド時間を考慮して設定される。

図２（ｂ）は、シリアルデータＳ１がジッタの影響によって初期状態から時間τ２分遅れる方向にドリフトした状態を示している。なお、基準信号Ｓ４はシリアルデータＳ１のジッタの影響を受けず、位相シフトは発生しないため、図２（ｂ）には示していない。
シリアルデータＳ１がドリフトすると、変化点検出回路１６により抽出されるクロック信号Ｓ３も同じ時間τ２だけドリフトする。上述のように、可変遅延回路４０は、基準信号Ｓ４に対して、初期遅延τ１に加えて、遅延制御信号Ｓ８ａに応じたシフト遅延τ３を与え、基準信号Ｓ４の位相を、初期遅延τ１を基準としてシフトさせる。

クロックデータリカバリ回路１０において、クロック信号Ｓ３およびストローブ信号Ｓ５に対応する分周クロック信号Ｓ６および分周ストローブ信号Ｓ７の位相差が最小となるようにフィードバックがかかるため、シフト遅延τ３はドリフト時間τ２と追従する。すなわち、シリアルデータＳ１がジッタを有する場合であっても、シリアルデータＳ１に追従したストローブ信号Ｓ５を生成することができ、シリアルデータＳ１の各ビットデータをラッチすることができる。

以上の説明から、図１のクロックデータリカバリ回路１０の第１の利点が明らかになる。変化点検出回路１６により抽出されるクロック信号Ｓ３の位相は、シリアルデータＳ１のジッタに応じて変動する。また、基準信号Ｓ４の位相は、クロック信号Ｓ３の位相の変動に追従するように調節される。つまり基準信号Ｓ４に与えたシフト遅延τ３は、シリアルデータＳ１の有するジッタ量（ドリフト時間）τ２を示すデータとなる。ここで、シフト遅延τ３は、遅延制御信号Ｓ８ａの累積値に応じたデータとなるから、本実施の形態に係るクロックデータリカバリ回路１０によれば、シリアルデータＳ１のジッタ量を測定することができる。

次に、位相シフト量取得部５０および可変遅延回路４０により実行される遅延のリセット動作について説明する。

上述のように位相シフト量取得部５０は、初期遅延τ１を基準として基準信号Ｓ４に与えたシフト遅延τ３を監視する。位相シフト量取得部５０は、シフト遅延τ３が、シリアルデータＳ１のビットレートの逆数で与えられるユニットインターバルＵＩの整数ｎ倍に達したことを検出する。

可変遅延回路４０は、初期遅延τ１を基準とするシフト遅延τ３の絶対値がユニットインターバルＵＩの整数ｎ倍に達したことを契機として、基準信号Ｓ４に与える位相のシフト量をユニットインターバルＵＩの整数ｍ倍分だけ、初期遅延τ１に近づくように変化させる。つまり、シフト遅延τ３の絶対値をユニットインターバルＵＩの整数倍分、減少させる。この動作をリセット動作とよぶ。なお、ｍ＝ｎであってもよいし、ｍ≠ｎであってもよい。

たとえば、ｎ＝ｍ＝１の場合、シフト遅延τ３が、ユニットインターバルＵＩとなると、シフト遅延τ３を０として、基準信号Ｓ４に与える遅延を初期遅延τ１にリセットする。
ｍ＝２、ｎ＝１の場合、シフト遅延τ３が、−２×ＵＩとなると、リセット動作によってシフト遅延τ３を、−ＵＩに設定する。なお、ｍ＝ｎは、リセット動作により、シフト遅延τ３が０となることを意味するから、リセット後の位相は、初期遅延τ１に設定される。

このリセット動作により第２の利点が実現される。
たとえば、可変遅延素子４４をバッファチェーン回路で構成した場合、接続するインバータの個数によって、基準信号Ｓ４に付加できる遅延量が制限される。たとえば、可変遅延素子４４による付加できる遅延量が、初期遅延τ１を基準として±ＵＩである場合、クロックデータリカバリ回路１０が追従できるシリアルデータＳ１のジッタ量（ジッタトレランスともいう）は、±ＵＩとなってしまう。

本実施の形態に係るクロックデータリカバリ回路１０では、初期遅延τ１を基準とするシフト遅延τ３の絶対値がユニットインターバルＵＩに達すると、初期遅延τ１にリセットする。したがって、可変遅延素子４４による遅延量の範囲に制限されることなく、シリアルデータＳ１のジッタトレランスを、実質的に無限大とすることができる。

試験装置１００に要求されるジッタトレランスは、ジッタ周波数に依存して規定され、ジッタ周波数が低いほど大きなジッタトレランスが要求される。たとえば１００Ｈｚ以下のジッタ周波数に対しては、１０ＵＩを超えるトレランスが要求される場合がある。従来のＰＬＬ回路を利用したクロックデータリカバリ回路により実現されるジッタトレランスはせいぜい数ＵＩであるため、このような用途には利用することができないのに対して、本実施の形態に係るクロックデータリカバリ回路１０は、大きなジッタトレランスが要求されるアプリケーションにも好適に使用することができる。
さらに、ＤＵＴ１１０が大陸間通信などの超長距離伝送に利用されるデバイスである場合、数十〜数百ＵＩのジッタトレランスが要求されるアプリケーションに対しても、本実施の形態に係るクロックデータリカバリ回路１０は十分に対応することができる。

次に、位相シフト量取得部５０の構成例および動作について説明する。
本実施の形態において、遅延制御信号Ｓ８ａは、分周ストローブ信号Ｓ７に対して、分周クロック信号Ｓ６の位相が進んでいることを示す第１状態と、分周クロック信号Ｓ６の位相が遅れていることを示す第２状態をとる。

可変遅延回路４０は、遅延制御信号Ｓ８ａが第１状態のとき、基準信号Ｓ４に与える遅延量をユニットインターバルＵＩの整数分の１の単位時間Δｔ分だけ減少させる。Δｔは、可変遅延素子４４における遅延の単位調節量に相当する。逆に、可変遅延回路４０は、遅延制御信号Ｓ８ａが第２状態のとき、基準信号Ｓ４に与える遅延を単位時間Δｔ分だけ増加させる。
なお、遅延制御信号Ｓ８ａは、分周クロック信号Ｓ６と分周ストローブ信号Ｓ７の位相が一致することを示す第３状態をとってもよい。遅延制御信号Ｓ８ａが第３状態をとる場合、基準信号Ｓ４に与える遅延を変化させず、現在の遅延量を保持する。遅延制御信号Ｓ８ａに第３状態を設けた場合、位相差が０の状態において、遅延量が高周波で変動するのを抑制できるため、ノイズ低減の点で有利である。

位相シフト量取得部５０は、アップダウンカウンタ５２、ＵＩシフト監視部５４を含む。遅延制御部４２から出力されるデータＳ１０は、遅延制御信号Ｓ８ａの状態を示す。アップダウンカウンタ５２は、データＳ１０に応じてカウントアップまたはカウントダウンする。つまりアップダウンカウンタ５２のカウント値は、初期遅延τ１に対するシフト遅延τ３を示すデータとなる。

ＵＩシフト監視部５４は、アップダウンカウンタ５２のカウント値を所定値と比較することにより、シフト遅延τ３がユニットインターバルＵＩに達したことを検出する。たとえば、ＵＩシフト監視部５４は、アップダウンカウンタ５２の桁上がり（キャリー）または桁下がり（ボロー）を監視することにより、カウント値と所定値との比較を行ってもよい。すなわち、カウントアップあるいはカウントダウンのいずれかが多く発生すれば、アップダウンカウンタ５２には桁上がりまたは桁下がりが発生する。したがって、カウンタのビット数を適切に設定することにより、シフト遅延τ３がユニットインターバルＵＩに達したことを桁上がり、または桁下がりの発生として検出することができる。

ＵＩシフト監視部５４は、桁上がり、桁下がりに応じて、カウントアップ、またはカウントダウンするカウンタで構成してもよい。この場合、ＵＩシフト監視部５４のカウント値は、初期状態から累積的に何ＵＩ分のジッタが発生したかを示すデータとなり、試験装置１００の内部において有効に利用することができる。たとえば、試験装置１００はこのデータにもとづいて、ＤＵＴ１１０の検査を終了してもよい。

期待値生成部６０と判定部６２の間には、期待値サイクルシフト部６４が設けられる。期待値サイクルシフト部６４は入力された期待値データＳ１３を、必要なビット数だけ時間的にシフトする。たとえば、期待値サイクルシフト部６４はシフトレジスタやバレルシフタで構成してもよい。
位相シフト量取得部５０は、シフト遅延τ３の絶対値がユニットインターバルＵＩに達すると、制御データＳ１５によって期待値サイクルシフト部６４に対し通知する。制御信号Ｓ１５を受けて、期待値サイクルシフト部６４は、期待値データＳ１３を時間的に１ビットシフトさせる。これによって、判定部６２に対してシリアルデータＳ１のジッタに追従した期待値Ｓ１４を供給できる。なお、ＵＩシフト監視部５４をカウンタで構成する場合、期待値サイクルシフト部６４による期待値データＳ１３のシフト量を、ＵＩシフト監視部５４のカウント値と連動させてもよい。

以上が実施の形態に係るクロックデータリカバリ回路１０の構成および動作である。
図１のクロックデータリカバリ回路１０によれば、ＰＬＬ回路に代えてＤＬＬ回路を用い、さらに遅延量をモニタする位相シフト量取得部５０を設けたことによって、シリアルデータＳ１のジッタ量を測定することが可能となる。

また、クロックデータリカバリ回路１０は、位相シフト量取得部５０により測定されたジッタ量、すなわち基準信号Ｓ４に与えたシフト遅延τ３が、初期遅延τ１を基準としてユニットインターバルの整数倍の所定量だけシフトすると、可変遅延素子４４の遅延量をリセットする。これによって、可変遅延素子４４によるジッタトレランスの制限を除去することができる。

上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。

図３（ａ）、（ｂ）は、変形例に係るクロックデータリカバリ回路の可変遅延素子４４ａの回路図およびその動作を説明するＩＱ平面図である。可変遅延素子４４ａは、９０度移相器７０、第１ミキサ回路７２、第２ミキサ回路７４、加算器７６を含む４象限ミキサ回路である。

９０度移相器７０は、基準信号Ｓ４の移相を９０度遅らせる。図３（ｂ）のφ１は、初期遅延τ１に対応し、φ３は、初期遅延τ１を基準とするシフト遅延τ３に対応する。遅延制御部４２ａは、ｃｏｓ（φ１＋φ３）をＩデータＳ２２として、ｓｉｎ（φ１＋φ３）をＱデータＳ２３として出力する。第１ミキサ回路７２は、ＩデータＳ２２と同相信号である基準信号Ｓ４を乗算し、第２ミキサ回路７４は、ＱデータＳ２３と直交信号Ｓ２１を乗算する。加算器７６は、第１ミキサ回路７２と第２ミキサ回路７４の出力信号を加算する。

図３（ａ）の可変遅延回路４０ａによれば、偏角がある方向に３６０度回転すると、初期位相φ１に戻るため、上述のリセット動作を行わずに、実質的に無限のジッタトレランスを実現することができる。また、位相シフト量取得部５０を設けることにより、遅延制御信号Ｓ８ａにもとづいて、シリアルデータＳ１のドリフト量を測定することが可能となる。

図１のクロックデータリカバリ回路１０、あるいは図３（ａ）の可変遅延回路４０ａを利用した変形例は、シリアルデータＳ１に埋め込まれたクロック信号Ｓ３を抽出し、ストローブ信号Ｓ５を生成する回路であった。これに対して、ＤＵＴがシリアルデータＳ１と同時に、これと同期したクロック信号を送信するソースシンクロナス方式にも本発明は適用可能である。

この場合、変化点検出回路１６が不要となり、位相比較部２０に対するクロック信号Ｓ３として、ＤＵＴ１１０からシリアルデータＳ１と同期して出力されるクロック信号を利用すればよい。
ソースシンクロナス方式の場合、シリアルデータとクロック信号との間の相対的な位相差に変動がはければ、理論上、伝送エラーは発生しない。言い換えれば、シリアルデータとクロック信号のドリフト量が同じであれば、膨大なドリフトが発生してもデータの受信が可能となる。したがって、ソースシンクロナスデバイスをＤＵＴとする試験装置の場合、非常に大きなジッタトレランスが要求されることになる。ジッタトレランスに実質的な制限が存在せず、またジッタ量を測定できる本実施の形態に係るクロックデータリカバリ回路は、ソースシンクロナスデバイスを検査する試験装置１００にも好適に利用できる。

実施の形態では、クロックデータリカバリ回路１０への入力がシリアルデータである場合について説明したが、本発明はこれに限定されず、ビットストリームとして入力されるさまざまなデータに適用可能である。

実施の形態にもとづき、本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を離脱しない範囲において、多くの変形例や配置の変更が可能である。

本発明は、半導体試験に利用できる。

Claims (11)

1. 入力データに付随するクロック信号にもとづき、ストローブ信号を生成して、前記入力データを受信するクロックデータリカバリ回路であって、
   前記入力データのビットレートと同じ周波数を有する基準信号に、初期遅延および遅延制御信号に応じたシフト遅延を与え、前記基準信号の位相を、初期遅延を基準としてシフトさせる可変遅延回路と、
   前記可変遅延回路の出力信号をストローブ信号として前記入力データに含まれる各ビットデータをラッチするラッチ回路と、
   前記クロック信号と前記可変遅延回路の出力信号の周波数が異なる場合に、それらの少なくとも一方を分周することにより、周波数が一致した２つの信号を生成し、周波数が一致した２つの信号の位相差に応じた位相差データを生成する位相比較部と、
   前記位相比較部により生成された前記位相差データをフィルタリングし、前記可変遅延回路に前記遅延制御信号として出力するループフィルタと、
   前記可変遅延回路が前記基準信号に与えた前記シフト遅延を、前記遅延制御信号を累積的に監視することにより取得する位相シフト量取得部と、
   を備えることを特徴とするクロックデータリカバリ回路。
2. 入力データに付随するクロック信号にもとづき、ストローブ信号を生成して、前記入力データを受信するクロックデータリカバリ回路であって、
   前記入力データのビットレートと同じ周波数を有する基準信号に、初期遅延および遅延制御信号に応じたシフト遅延を与え、前記基準信号の位相を、初期遅延を基準としてシフトさせる可変遅延回路と、
   前記可変遅延回路の出力信号をストローブ信号として前記入力データに含まれる各ビットデータをラッチするラッチ回路と、
   前記クロック信号と前記可変遅延回路の出力信号の周波数が等しい場合に、それら２つの信号の位相差に応じた位相差データを生成する位相比較部と、
   前記位相比較部により生成された前記位相差データをフィルタリングし、前記可変遅延回路に前記遅延制御信号として出力するループフィルタと、
   前記可変遅延回路が前記基準信号に与えた前記シフト遅延を、前記遅延制御信号を累積的に監視することにより取得する位相シフト量取得部と、
   を備えることを特徴とするクロックデータリカバリ回路。
3. 前記可変遅延回路は、前記シフト遅延の絶対値が前記入力データのユニットインターバルの整数倍に達したことを契機として、前記シフト遅延の絶対値をユニットインターバルの整数倍分、減少させることを特徴とする請求項１または２に記載のクロックデータリカバリ回路。
4. 前記遅延制御信号は、位相比較の結果、前記クロック信号の位相が進んでいることを示す第１状態と、前記クロック信号の位相が遅れていることを示す第２状態をとり、
   前記可変遅延回路は、前記遅延制御信号が第１状態のとき、前記シフト遅延を前記ユニットインターバルの整数分の１で規定される単位時間分だけ減少させ、前記遅延制御信号が第２状態のとき、前記シフト遅延を前記単位時間分だけ増加させ、
   前記位相シフト量取得部は、
   前記遅延制御信号の状態に応じてカウントアップまたはカウントダウンするアップダウンカウンタと、
   前記アップダウンカウンタのカウント値を所定値と比較することにより、前記シフト遅延の累積量がユニットインターバルに達したことを検出するユニットインターバルシフト監視部と、
   を含むことを特徴とする請求項３に記載のクロックデータリカバリ回路。
5. 前記ユニットインターバルシフト監視部は、前記アップダウンカウンタの桁上がりまたは桁下がりを監視することにより、前記カウント値と前記所定値との比較を行うことを特徴とする請求項４に記載のクロックデータリカバリ回路。
6. 前記可変遅延回路は、バッファチェーン回路を含むことを特徴とする請求項１から５のいずれかに記載のクロックデータリカバリ回路。
7. 前記可変遅延回路は、前記基準信号および前記基準信号を９０度位相シフトした信号をそれぞれ同相成分および直交成分とし、前記遅延制御信号を変調信号として直交変調する４象限ミキサ回路を含むことを特徴とする請求項１から５のいずれかに記載のクロックデータリカバリ回路。
8. 被試験デバイスから出力されたシリアルデータを受信する請求項１から７のいずれかに記載のクロックデータリカバリ回路を備えることを特徴とする試験装置。
9. 前記クロックデータリカバリ回路の前記ラッチ回路の出力データが取るべき期待値を生成する期待値生成部と、
   前記期待値を前記ラッチ回路の出力データと比較する判定部と、
   をさらに備え、
   前記期待値生成部は、前記シフト遅延の累積値がユニットインターバルに達したことが検出されると、前記期待値を時間的に１ビットシフトさせることを特徴とする請求項８に記載の試験装置。
10. 入力データに付随するクロック信号にもとづき、ストローブ信号を生成して、前記入力データを受信するクロックデータリカバリ方法であって、
    前記入力データのビットレートと同じ周波数を有する基準信号を生成するステップと、
    前記クロック信号と前記基準信号の周波数が異なる場合に、それらの少なくとも一方を分周することにより周波数が一致した２つの信号を生成し、周波数が一致した２つの信号の位相が一致するようにフィードバックにより前記基準信号に位相シフトを与えるステップと、
    位相シフトされた前記基準信号をストローブ信号として前記入力データに含まれる各ビットデータをラッチするステップと、
    前記基準信号に与えた位相シフトを累積的に取得するステップと、
    を備えることを特徴とするクロックデータリカバリ方法。
11. 入力データに付随するクロック信号にもとづき、ストローブ信号を生成して、前記入力データを受信するクロックデータリカバリ方法であって、
    前記入力データのビットレートと同じ周波数を有する基準信号を生成するステップと、
    前記クロック信号と前記基準信号の周波数が等しい場合に、それらの２つの信号の位相が一致するようにフィードバックにより前記基準信号に位相シフトを与えるステップと、
    位相シフトされた前記基準信号をストローブ信号として前記入力データに含まれる各ビットデータをラッチするステップと、
    前記基準信号に与えた位相シフトを累積的に取得するステップと、
    を備えることを特徴とするクロックデータリカバリ方法。

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