JP2003037178A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JP2003037178A JP2003037178A JP2001225204A JP2001225204A JP2003037178A JP 2003037178 A JP2003037178 A JP 2003037178A JP 2001225204 A JP2001225204 A JP 2001225204A JP 2001225204 A JP2001225204 A JP 2001225204A JP 2003037178 A JP2003037178 A JP 2003037178A
- Authority
- JP
- Japan
- Prior art keywords
- wiring layer
- shield
- integrated circuit
- circuit device
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 66
- 239000010410 layer Substances 0.000 claims description 204
- 239000000758 substrate Substances 0.000 claims description 25
- 239000011229 interlayer Substances 0.000 claims description 20
- 230000002411 adverse Effects 0.000 description 11
- 230000000694 effects Effects 0.000 description 11
- 238000000034 method Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 6
- 230000007257 malfunction Effects 0.000 description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 5
- 230000000644 propagated effect Effects 0.000 description 5
- 230000008878 coupling Effects 0.000 description 4
- 238000010168 coupling process Methods 0.000 description 4
- 238000005859 coupling reaction Methods 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 101100366711 Arabidopsis thaliana SSL13 gene Proteins 0.000 description 1
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 101000935040 Homo sapiens Integrin beta-2 Proteins 0.000 description 1
- 102100025390 Integrin beta-2 Human genes 0.000 description 1
- 101100366561 Panax ginseng SS11 gene Proteins 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 239000011651 chromium Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
- H01L23/5225—Shielding layers formed together with wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Health & Medical Sciences (AREA)
- Electromagnetism (AREA)
- Toxicology (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 マクロセルで発生したノイズを低減し、マク
ロセル周辺に配置される別のマクロセルや機能ブロッ
ク、信号配線に悪影響を及ぼすことを防止する。 【解決手段】 シールド部５は、マクロセル４に対応し
た３層の配線層１１ａ、１１ｂ、１１ｃからなる多層配
線構造を有するとともに、所定の間隔で形成されたビア
コンタクト１３ａ、１３ｂを有し、また、シールド部５
には、所定の電位（例えばグランド電位）が与えられ、
マクロセル４内の電源配線やグランド配線とは接続され
ない。これにより、シールド部５の配線層１１ａ、１１
ｂ、１１ｃは略同一電位に保たれる。したがって、信号
線としての配線層８ｃ、配線層８ｂ、配線層８ａからの
ノイズは、シールド部５によって伝播を遮られ、配線層
１４ｃを流れる信号に影響を与えることはない。
ロセル周辺に配置される別のマクロセルや機能ブロッ
ク、信号配線に悪影響を及ぼすことを防止する。 【解決手段】 シールド部５は、マクロセル４に対応し
た３層の配線層１１ａ、１１ｂ、１１ｃからなる多層配
線構造を有するとともに、所定の間隔で形成されたビア
コンタクト１３ａ、１３ｂを有し、また、シールド部５
には、所定の電位（例えばグランド電位）が与えられ、
マクロセル４内の電源配線やグランド配線とは接続され
ない。これにより、シールド部５の配線層１１ａ、１１
ｂ、１１ｃは略同一電位に保たれる。したがって、信号
線としての配線層８ｃ、配線層８ｂ、配線層８ａからの
ノイズは、シールド部５によって伝播を遮られ、配線層
１４ｃを流れる信号に影響を与えることはない。
Description
【０００１】
【発明の属する技術分野】この発明は、多層配線構造を
有する例えばマクロセルを備えた半導体集積回路装置に
関する。
有する例えばマクロセルを備えた半導体集積回路装置に
関する。
【０００２】
【従来の技術】システムＬＳＩ等の半導体集積回路装置
は、基板上に特定の機能を有する複数のマクロセルが形
成されて構成されている。各マクロセル内には、トラン
ジスタ、抵抗、キャパシタ等の素子が形成され、ＲＡＭ
やＤＲＡＭ等のメモリ回路や各種演算回路等が構成され
る。マクロセルには、マクロセル領域外に設けられた配
線領域に形成された電源配線によって給電が行われ、ま
た、上記配線領域に形成された信号配線によってマクロ
セル間の信号の伝送が行われる。
は、基板上に特定の機能を有する複数のマクロセルが形
成されて構成されている。各マクロセル内には、トラン
ジスタ、抵抗、キャパシタ等の素子が形成され、ＲＡＭ
やＤＲＡＭ等のメモリ回路や各種演算回路等が構成され
る。マクロセルには、マクロセル領域外に設けられた配
線領域に形成された電源配線によって給電が行われ、ま
た、上記配線領域に形成された信号配線によってマクロ
セル間の信号の伝送が行われる。
【０００３】例えば、特開２０００−３０７０６３号公
報には、図１３及び図１４に示すように、３層の配線層
１０１、１０２、１０３からなる多層配線構造のマクロ
セル１０４において、このマクロセル１０４を囲むよう
に、電源供給用のリング状の配線層１０５、１０６を配
置した技術が開示されている。これらのリング状の配線
層１０５、１０６は、マクロセル１０４の周辺に配置さ
れている別のマクロセルや機能ブロックの電源配線、グ
ランド配線に接続している。また、特開平９−１０７０
７０号公報には、マクロセルの周囲にリング状に拡散層
を設けた技術が開示されている。多層配線構造のマクロ
セル２０１においては、図１５に示すように、マクロセ
ル２０１の基板２０２上に、別のマクロセルや機能ブロ
ックの電源配線、グランド配線に接続しているリング状
の配線層２０３、２０４を形成し、さらに、配線層２０
３、２０４の下方の基板２０２内にリング状に拡散層２
０５を設ける。この拡散層２０５はマクロセル２０１の
各素子には接続されない配線層２０３（２０４）に接続
されてバイアスされ、マクロセル２０１内で発生するノ
イズを吸収する。
報には、図１３及び図１４に示すように、３層の配線層
１０１、１０２、１０３からなる多層配線構造のマクロ
セル１０４において、このマクロセル１０４を囲むよう
に、電源供給用のリング状の配線層１０５、１０６を配
置した技術が開示されている。これらのリング状の配線
層１０５、１０６は、マクロセル１０４の周辺に配置さ
れている別のマクロセルや機能ブロックの電源配線、グ
ランド配線に接続している。また、特開平９−１０７０
７０号公報には、マクロセルの周囲にリング状に拡散層
を設けた技術が開示されている。多層配線構造のマクロ
セル２０１においては、図１５に示すように、マクロセ
ル２０１の基板２０２上に、別のマクロセルや機能ブロ
ックの電源配線、グランド配線に接続しているリング状
の配線層２０３、２０４を形成し、さらに、配線層２０
３、２０４の下方の基板２０２内にリング状に拡散層２
０５を設ける。この拡散層２０５はマクロセル２０１の
各素子には接続されない配線層２０３（２０４）に接続
されてバイアスされ、マクロセル２０１内で発生するノ
イズを吸収する。
【０００４】
【発明が解決しようとする課題】しかしながら、ＬＳＩ
プロセスの微細化・高密度化に伴い、隣接信号線間のカ
ップリング容量が増大し、回路の信頼性に与える悪影響
を無視できない状況にあるにもかかわらず、上記従来技
術では、例えば、マクロセルの内部の信号用の配線と、
隣接する外部の信号用の配線との間のノイズの伝播の防
止について配慮がなされていない。上記特開２０００−
３０７０６３号公報記載の技術では、マクロセル１０４
の電源配線やグランド配線へのノイズが、リング状の配
線層１０５、１０６を介して、マクロセル１０４の周辺
に配置される別のマクロセルや機能ブロック、信号配線
に伝播することはないものの、マクロセル１０４の内部
の信号用の配線に隣接する外部の信号用の配線があった
場合に、両配線間に形成されるカップリング容量によっ
てノイズが伝播し、マクロセルや機能ブロックの誤動作
や、信号配線での信号の遅延及び反転等を発生させると
いう問題がある。
プロセスの微細化・高密度化に伴い、隣接信号線間のカ
ップリング容量が増大し、回路の信頼性に与える悪影響
を無視できない状況にあるにもかかわらず、上記従来技
術では、例えば、マクロセルの内部の信号用の配線と、
隣接する外部の信号用の配線との間のノイズの伝播の防
止について配慮がなされていない。上記特開２０００−
３０７０６３号公報記載の技術では、マクロセル１０４
の電源配線やグランド配線へのノイズが、リング状の配
線層１０５、１０６を介して、マクロセル１０４の周辺
に配置される別のマクロセルや機能ブロック、信号配線
に伝播することはないものの、マクロセル１０４の内部
の信号用の配線に隣接する外部の信号用の配線があった
場合に、両配線間に形成されるカップリング容量によっ
てノイズが伝播し、マクロセルや機能ブロックの誤動作
や、信号配線での信号の遅延及び反転等を発生させると
いう問題がある。
【０００５】すなわち、図１６に示すように、マクロセ
ル１０４の所定の箇所で、信号線用の配線層１０７、１
０８、１０９と、マクロセル１０４の外部の信号線用の
配線層１１０が近接している場合、図１７に示すよう
に、例えば配線層１０９と配線層１１０との近接した並
行区間の距離に比例し、離隔距離の対数に略反比例する
カップリング容量が形成される。これによって、例えば
配線層１０９と配線層１１０との間でノイズが伝播され
てしまい、例えば図１７に示すような論理回路１１１ａ
（１１１ｂ、１１１ｃ、１１１ｄ）における無用な遅延
や誤った反転動作等を引き起こしてしまい、クロック周
波数が高くなるほど悪影響が甚大となる。また、特開平
９−１０７０７０号公報記載の技術では、基板２０２を
介してのノイズの伝播は防止できるものの、上述したよ
うな近接する信号用の配線間に形成されるカップリング
容量によってノイズが伝播し、隣接するマクロセルや機
能ブロックの誤動作や、信号配線での信号の遅延及び反
転等を発生させるという問題が依然としてある。
ル１０４の所定の箇所で、信号線用の配線層１０７、１
０８、１０９と、マクロセル１０４の外部の信号線用の
配線層１１０が近接している場合、図１７に示すよう
に、例えば配線層１０９と配線層１１０との近接した並
行区間の距離に比例し、離隔距離の対数に略反比例する
カップリング容量が形成される。これによって、例えば
配線層１０９と配線層１１０との間でノイズが伝播され
てしまい、例えば図１７に示すような論理回路１１１ａ
（１１１ｂ、１１１ｃ、１１１ｄ）における無用な遅延
や誤った反転動作等を引き起こしてしまい、クロック周
波数が高くなるほど悪影響が甚大となる。また、特開平
９−１０７０７０号公報記載の技術では、基板２０２を
介してのノイズの伝播は防止できるものの、上述したよ
うな近接する信号用の配線間に形成されるカップリング
容量によってノイズが伝播し、隣接するマクロセルや機
能ブロックの誤動作や、信号配線での信号の遅延及び反
転等を発生させるという問題が依然としてある。
【０００６】この発明は、上述の事情に鑑みてなされた
もので、マクロセルで発生したノイズの伝播を遮り、マ
クロセル周辺に配置されるマクロセルや機能ブロック、
信号配線に悪影響を及ぼすことを防止し、信頼性の高い
半導体集積回路装置を提供することを目的としている。
もので、マクロセルで発生したノイズの伝播を遮り、マ
クロセル周辺に配置されるマクロセルや機能ブロック、
信号配線に悪影響を及ぼすことを防止し、信頼性の高い
半導体集積回路装置を提供することを目的としている。
【０００７】
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、半導体基板上に複数の半導
体素子が形成され、各半導体素子が多層配線によって結
ばれてなる機能ブロックを備えた半導体集積回路装置に
係り、上記機能ブロックの周囲を取り囲むように配置さ
れ、シールド用配線層が層間絶縁膜を介して上下に重ね
られた多層シールド部を備え、上記多層シールド部に
は、上記多層シールド部の複数のシールド用配線層のう
ちの上下層同士を接続するための複数のビアコンタクト
が設けられていることを特徴としている。
に、請求項１記載の発明は、半導体基板上に複数の半導
体素子が形成され、各半導体素子が多層配線によって結
ばれてなる機能ブロックを備えた半導体集積回路装置に
係り、上記機能ブロックの周囲を取り囲むように配置さ
れ、シールド用配線層が層間絶縁膜を介して上下に重ね
られた多層シールド部を備え、上記多層シールド部に
は、上記多層シールド部の複数のシールド用配線層のう
ちの上下層同士を接続するための複数のビアコンタクト
が設けられていることを特徴としている。
【０００８】また、請求項２記載の発明は、請求項１記
載の半導体集積回路装置に係り、前記機能ブロックは、
マクロセルであることを特徴としている。
載の半導体集積回路装置に係り、前記機能ブロックは、
マクロセルであることを特徴としている。
【０００９】また、請求項３記載の発明は、請求項１又
は２記載の半導体集積回路装置に係り、上記ビアコンタ
クトは、上記多層シールド部の上記シールド用配線層の
周回方向に沿って所定の間隔で設けられていることを特
徴としている。
は２記載の半導体集積回路装置に係り、上記ビアコンタ
クトは、上記多層シールド部の上記シールド用配線層の
周回方向に沿って所定の間隔で設けられていることを特
徴としている。
【００１０】また、請求項４記載の発明は、請求項１、
２又は３記載の半導体集積回路装置に係り、上記ビアコ
ンタクトは、上記多層シールド部の最下層のシールド用
配線層から最上層のシールド用配線層まで、平面視で略
同一箇所で接続されるように設けられていることを特徴
としている。
２又は３記載の半導体集積回路装置に係り、上記ビアコ
ンタクトは、上記多層シールド部の最下層のシールド用
配線層から最上層のシールド用配線層まで、平面視で略
同一箇所で接続されるように設けられていることを特徴
としている。
【００１１】また、請求項５記載の発明は、請求項１乃
至４のいずれか１に記載の半導体集積回路装置に係り、
上記多層シールド部は、上記機能ブロックの内部に設け
られた端子に接続する配線層を通過させるための切欠部
を有していることを特徴としている。
至４のいずれか１に記載の半導体集積回路装置に係り、
上記多層シールド部は、上記機能ブロックの内部に設け
られた端子に接続する配線層を通過させるための切欠部
を有していることを特徴としている。
【００１２】また、請求項６記載の発明は、請求項１乃
至５のいずれか１に記載の半導体集積回路装置に係り、
上記多層シールド部の各シールド用配線層は、それぞれ
対応する上記機能ブロックの上記多層配線の各配線層と
同層に形成されていることを特徴としている。
至５のいずれか１に記載の半導体集積回路装置に係り、
上記多層シールド部の各シールド用配線層は、それぞれ
対応する上記機能ブロックの上記多層配線の各配線層と
同層に形成されていることを特徴としている。
【００１３】また、請求項７記載の発明は、請求項１乃
至６のいずれか１に記載の半導体集積回路装置に係り、
上記多層シールド部には、所定の電位が与えられると共
に、上記多層シールド部の各シールド用配線層は、上記
機能ブロックの内部に形成された上記半導体素子に接続
された電源端子又はグランド端子とは接続されないこと
を特徴としている。
至６のいずれか１に記載の半導体集積回路装置に係り、
上記多層シールド部には、所定の電位が与えられると共
に、上記多層シールド部の各シールド用配線層は、上記
機能ブロックの内部に形成された上記半導体素子に接続
された電源端子又はグランド端子とは接続されないこと
を特徴としている。
【００１４】また、請求項８記載の発明は、請求項１乃
至７のいずれか１に記載の半導体集積回路装置に係り、
上記機能ブロックの上面の一部又は全部の領域を覆う平
板状のシールド用配線層からなる平板状シールド部を備
えたことを特徴としている。
至７のいずれか１に記載の半導体集積回路装置に係り、
上記機能ブロックの上面の一部又は全部の領域を覆う平
板状のシールド用配線層からなる平板状シールド部を備
えたことを特徴としている。
【００１５】また、請求項９記載の発明は、請求項８記
載の半導体集積回路装置に係り、上記平板状シールド部
には、所定の電位が与えられると共に、上記機能ブロッ
クの内部に形成された上記半導体素子に接続された電源
端子又はグランド端子とは接続されないことを特徴とし
ている。
載の半導体集積回路装置に係り、上記平板状シールド部
には、所定の電位が与えられると共に、上記機能ブロッ
クの内部に形成された上記半導体素子に接続された電源
端子又はグランド端子とは接続されないことを特徴とし
ている。
【００１６】また、請求項１０記載の発明は、請求項１
乃至９のいずれか１に記載の半導体集積回路装置に係
り、上記機能ブロックの内部には、上記機能ブロックの
外部の回路に接続した外部配線層が上記半導体基板に沿
って上記機能ブロックを貫通するように内部に上記外部
配線層を収容するトンネル状シールド部が設けられ、上
記トンネル状シールド部は、上記外部配線層の上方に上
記外部配線層の配線経路に沿って設けられ、長尺な平板
状の配線層からなる上部シールド配線層と、上記外部配
線層の両側方に設けられ、上記外部配線層に並行状態に
配置された一対の側部シールド配線層と、上記上部シー
ルド配線層と各側部シールド配線層とを接続するための
複数のビアコンタクトとを有していることを特徴として
いる。
乃至９のいずれか１に記載の半導体集積回路装置に係
り、上記機能ブロックの内部には、上記機能ブロックの
外部の回路に接続した外部配線層が上記半導体基板に沿
って上記機能ブロックを貫通するように内部に上記外部
配線層を収容するトンネル状シールド部が設けられ、上
記トンネル状シールド部は、上記外部配線層の上方に上
記外部配線層の配線経路に沿って設けられ、長尺な平板
状の配線層からなる上部シールド配線層と、上記外部配
線層の両側方に設けられ、上記外部配線層に並行状態に
配置された一対の側部シールド配線層と、上記上部シー
ルド配線層と各側部シールド配線層とを接続するための
複数のビアコンタクトとを有していることを特徴として
いる。
【００１７】また、請求項１１記載の発明は、請求項１
０記載の半導体集積回路装置に係り、上記外部配線層
は、上記半導体基板上の最下層以外の層に配置され、上
記外部配線層の下方には、上記外部配線層の経路に沿っ
て長尺な平板状の配線層からなる下部シールド配線層が
設けられていることを特徴としている。
０記載の半導体集積回路装置に係り、上記外部配線層
は、上記半導体基板上の最下層以外の層に配置され、上
記外部配線層の下方には、上記外部配線層の経路に沿っ
て長尺な平板状の配線層からなる下部シールド配線層が
設けられていることを特徴としている。
【００１８】また、請求項１２記載の発明は、請求項１
０又は１１記載の半導体集積回路装置に係り、上記トン
ネル状シールド部には、所定の電位が与えられると共
に、上記機能ブロックの内部に形成された上記半導体素
子に接続された電源端子又はグランド端子は接続されな
いことを特徴としている。
０又は１１記載の半導体集積回路装置に係り、上記トン
ネル状シールド部には、所定の電位が与えられると共
に、上記機能ブロックの内部に形成された上記半導体素
子に接続された電源端子又はグランド端子は接続されな
いことを特徴としている。
【００１９】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は実施例を用いて
具体的に行う。 ◇第１実施例 図１は、この発明の第１実施例である半導体集積回路装
置の構成を示す平面図、図２は、同半導体集積回路装置
のマクロセル及びシールド部の構成を示す平面図、図３
は、図２のＡ部を拡大して示す拡大平面図である。ま
た、図４は、図３のＢ−Ｂ線に沿った断面図、図５は、
同マクロセルの端子部近傍の構成を示す断面図、図６
は、同半導体集積回路装置の製造方法を説明するための
工程図である。この例の半導体集積回路装置１は、例え
ばシステムＬＳＩ等の半導体チップであり、図１及び図
２に示すように、基板（半導体基板）２上のコア領域３
に配置され、ＲＡＭやＤＲＡＭ等の特定の機能を有する
複数のマクロセル（機能ブロック）４、４、…と、各マ
クロセル４で発生したノイズを低減するためにマクロセ
ル４を取り囲むように配置された角環状のシールド部
（多層シールド部）５と、基板２上のインタフェース領
域６に配置された入出力回路７、７、…とを備えてい
る。
の実施の形態について説明する。説明は実施例を用いて
具体的に行う。 ◇第１実施例 図１は、この発明の第１実施例である半導体集積回路装
置の構成を示す平面図、図２は、同半導体集積回路装置
のマクロセル及びシールド部の構成を示す平面図、図３
は、図２のＡ部を拡大して示す拡大平面図である。ま
た、図４は、図３のＢ−Ｂ線に沿った断面図、図５は、
同マクロセルの端子部近傍の構成を示す断面図、図６
は、同半導体集積回路装置の製造方法を説明するための
工程図である。この例の半導体集積回路装置１は、例え
ばシステムＬＳＩ等の半導体チップであり、図１及び図
２に示すように、基板（半導体基板）２上のコア領域３
に配置され、ＲＡＭやＤＲＡＭ等の特定の機能を有する
複数のマクロセル（機能ブロック）４、４、…と、各マ
クロセル４で発生したノイズを低減するためにマクロセ
ル４を取り囲むように配置された角環状のシールド部
（多層シールド部）５と、基板２上のインタフェース領
域６に配置された入出力回路７、７、…とを備えてい
る。
【００２０】各マクロセル４は、例えば３層の配線層か
らなる多層配線構造を有している。すなわち、図３及び
図４に示すように、基板２上に配線層８ａが形成され、
配線層８ａ上に層間絶縁膜９ａを介して配線層８ｂが形
成され、配線層８ｂ上に層間絶縁膜９ｂを介して配線層
８ｃが形成されている。配線層８ａ、８ｂ、８ｃは、例
えばアルミニウム等が成膜されてなっており、この例で
は、いずれも信号線として用いられる。シールド部５
は、マクロセル４を取り囲むように配置され、マクロセ
ル４の配線層に対応した３層の配線層からなる多層配線
構造を有している。すなわち、図４に示すように、基板
２上に配線層（シールド用配線層）１１ａが形成され、
配線層１１ａ上に層間絶縁膜９ａを介して配線層（シー
ルド用配線層）１１ｂが形成され、配線層１１ｂ上に層
間絶縁膜９ｂを介して配線層（シールド用配線層）１１
ｃが形成されている。
らなる多層配線構造を有している。すなわち、図３及び
図４に示すように、基板２上に配線層８ａが形成され、
配線層８ａ上に層間絶縁膜９ａを介して配線層８ｂが形
成され、配線層８ｂ上に層間絶縁膜９ｂを介して配線層
８ｃが形成されている。配線層８ａ、８ｂ、８ｃは、例
えばアルミニウム等が成膜されてなっており、この例で
は、いずれも信号線として用いられる。シールド部５
は、マクロセル４を取り囲むように配置され、マクロセ
ル４の配線層に対応した３層の配線層からなる多層配線
構造を有している。すなわち、図４に示すように、基板
２上に配線層（シールド用配線層）１１ａが形成され、
配線層１１ａ上に層間絶縁膜９ａを介して配線層（シー
ルド用配線層）１１ｂが形成され、配線層１１ｂ上に層
間絶縁膜９ｂを介して配線層（シールド用配線層）１１
ｃが形成されている。
【００２１】配線層１１ａ、１１ｂ、１１ｃは、それぞ
れ、マクロセル５の配線層８ａ、８ｂ、８ｃと同層であ
り、同時に形成される。シールド部５では、図３及び図
４に示すように、配線層１１ａと配線層１１ｂと間の層
間絶縁膜９ａ、配線層１１ｂと配線層１１ｃと間の層間
絶縁膜９ｂに、配線層１１ａ及び配線層１１ｂ、配線層
１１ｂ及び配線層１１ｃを接続するためのビアコンタク
ト１３ａ、１３ｂが所定の配置間隔Ｌ0で形成されてい
る。ビアコンタクト１３ａ、１３ｂは、層間絶縁膜９
ａ、９ｂに開口を形成し配線層１１ａ、１１ｂ、１１ｃ
と同一の導電性材料を充填して形成される。また、シー
ルド部５には、所定の電位（例えばグランド電位）が与
えられるが、マクロセル４内の電源配線やグランド配線
とは接続されない。これにより、シールド部５の配線層
１１ａ、１１ｂ、１１ｃは、各部位で略同電位に保たれ
る。
れ、マクロセル５の配線層８ａ、８ｂ、８ｃと同層であ
り、同時に形成される。シールド部５では、図３及び図
４に示すように、配線層１１ａと配線層１１ｂと間の層
間絶縁膜９ａ、配線層１１ｂと配線層１１ｃと間の層間
絶縁膜９ｂに、配線層１１ａ及び配線層１１ｂ、配線層
１１ｂ及び配線層１１ｃを接続するためのビアコンタク
ト１３ａ、１３ｂが所定の配置間隔Ｌ0で形成されてい
る。ビアコンタクト１３ａ、１３ｂは、層間絶縁膜９
ａ、９ｂに開口を形成し配線層１１ａ、１１ｂ、１１ｃ
と同一の導電性材料を充填して形成される。また、シー
ルド部５には、所定の電位（例えばグランド電位）が与
えられるが、マクロセル４内の電源配線やグランド配線
とは接続されない。これにより、シールド部５の配線層
１１ａ、１１ｂ、１１ｃは、各部位で略同電位に保たれ
る。
【００２２】この例では、図３及び図４に示すように、
マクロセル４の内部に配置された信号線として用いられ
る配線層８ａ、８ｂ、８ｃと、マクロセル４の外部に配
置された信号線として用いられる配線層１４ｃとが、所
定の長さの並行区間Ｍで接近した状態で並行しているよ
うな箇所が、マクロセル４の周縁部に存在している。こ
うしたマクロセル４の内部の配線層と外部の配線層とが
接近した箇所でも、例えば配線層８ａ、８ｂ、８ｃと配
線層１４ｃとの間には、シールド部５が介在している。
シールド部５を挟んで並行する配線層８ａ（８ｂ、８
ｃ）と配線層１４ｃとにおいて、信号変化によるノイズ
が発生した場合でも、このノイズはシールド部５でその
伝播を遮られて、配線層８ａ（８ｂ、８ｃ）と配線層１
４ｃとの間で、互いに悪影響を及ぼすことはない。な
お、配線層１４ｃは、マクロセル４の配線層８ｃ及びシ
ールド部５の配線層１１ｃと同時に形成される。
マクロセル４の内部に配置された信号線として用いられ
る配線層８ａ、８ｂ、８ｃと、マクロセル４の外部に配
置された信号線として用いられる配線層１４ｃとが、所
定の長さの並行区間Ｍで接近した状態で並行しているよ
うな箇所が、マクロセル４の周縁部に存在している。こ
うしたマクロセル４の内部の配線層と外部の配線層とが
接近した箇所でも、例えば配線層８ａ、８ｂ、８ｃと配
線層１４ｃとの間には、シールド部５が介在している。
シールド部５を挟んで並行する配線層８ａ（８ｂ、８
ｃ）と配線層１４ｃとにおいて、信号変化によるノイズ
が発生した場合でも、このノイズはシールド部５でその
伝播を遮られて、配線層８ａ（８ｂ、８ｃ）と配線層１
４ｃとの間で、互いに悪影響を及ぼすことはない。な
お、配線層１４ｃは、マクロセル４の配線層８ｃ及びシ
ールド部５の配線層１１ｃと同時に形成される。
【００２３】この例では、図５に示すように、基板２上
に信号入出力用の端子１５が形成され、このマクロセル
４の外部回路と接続した信号線としての配線層１６は、
配線層１１ｃ、１４ｃの上方に層間絶縁膜９ｃを介して
形成されている。配線層１６は、層間絶縁膜９ａ、９
ｂ、９ｃに形成されたビアコンタクト１８ａ、１８ｂ、
１８ｃを介して端子１５に接続している。同様に、電源
用、グランド用の配線層も、上面側からマクロセル４内
に引き込まれ、電源用の端子部に接続されている。
に信号入出力用の端子１５が形成され、このマクロセル
４の外部回路と接続した信号線としての配線層１６は、
配線層１１ｃ、１４ｃの上方に層間絶縁膜９ｃを介して
形成されている。配線層１６は、層間絶縁膜９ａ、９
ｂ、９ｃに形成されたビアコンタクト１８ａ、１８ｂ、
１８ｃを介して端子１５に接続している。同様に、電源
用、グランド用の配線層も、上面側からマクロセル４内
に引き込まれ、電源用の端子部に接続されている。
【００２４】次に、この例の半導体集積回路装置の製造
方法のうち、特にシールド部の形成方法について説明す
る。まず、図６（ａ）に示すように、基板２上にスパッ
タ法によって例えばアルミニウムを成膜し、フォトリソ
グラフィ技術を用いて配線層８ａ、１１ａを形成する。
次に、図６（ｂ）に示すように、ＣＶＤ法によって、例
えば窒化シリコン膜を全面に成膜した後、必要に応じて
エッチバックすることによって平坦化して、層間絶縁膜
９ａを形成する。
方法のうち、特にシールド部の形成方法について説明す
る。まず、図６（ａ）に示すように、基板２上にスパッ
タ法によって例えばアルミニウムを成膜し、フォトリソ
グラフィ技術を用いて配線層８ａ、１１ａを形成する。
次に、図６（ｂ）に示すように、ＣＶＤ法によって、例
えば窒化シリコン膜を全面に成膜した後、必要に応じて
エッチバックすることによって平坦化して、層間絶縁膜
９ａを形成する。
【００２５】次に、図６（ｃ）に示すように、配線層１
１ａ表面が露出するように層間絶縁膜９ａをエッチング
し、開口１２ａを形成する。開口１２ａは、所定の配置
間隔Ｌ０で配線層１１ａの周回方向に沿って設けられ
る。次に、図６（ｄ）に示すように、例えばアルミニウ
ムを、開口１２ａ内に充填してビアコンタクト１３ａと
すると共に、フォトリソグラフィ技術を用いてパターニ
ングして配線層８ｂ、１１ｂを形成する。次に、図６
（ｅ）に示すように、ＣＶＤ法によって、例えば窒化シ
リコン膜を全面に成膜した後、必要に応じてエッチバッ
クすることによって平坦化して、層間絶縁膜９ｂを形成
する。
１ａ表面が露出するように層間絶縁膜９ａをエッチング
し、開口１２ａを形成する。開口１２ａは、所定の配置
間隔Ｌ０で配線層１１ａの周回方向に沿って設けられ
る。次に、図６（ｄ）に示すように、例えばアルミニウ
ムを、開口１２ａ内に充填してビアコンタクト１３ａと
すると共に、フォトリソグラフィ技術を用いてパターニ
ングして配線層８ｂ、１１ｂを形成する。次に、図６
（ｅ）に示すように、ＣＶＤ法によって、例えば窒化シ
リコン膜を全面に成膜した後、必要に応じてエッチバッ
クすることによって平坦化して、層間絶縁膜９ｂを形成
する。
【００２６】次に、図６（ｆ）に示すように、配線層１
１ｂ表面が露出するように層間絶縁膜９ｂをエッチング
し、開口１２ｂを形成する。開口１２ｂは、配線層１１
ｂを介して開口１２ａの真上に設けられる。次に、例え
ばアルミニウムを、開口１２ｂ内に充填してビアコンタ
クト１３ｂとすると共に、フォトリソグラフィ技術を用
いてパターニングして配線層８ｃ、１１ｃ、１４ｃを形
成する。これにより、３層の配線層１１ａ、１１ｂ、１
１ｃからなる多層配線構造を有し、所定の配置間隔Ｌ０
で設けられたビアコンタクト１３ａ、１３ｂによって、
配線層１１ａ、１１ｂ、１１ｃが接続されてなるシール
ド部５が形成される。
１ｂ表面が露出するように層間絶縁膜９ｂをエッチング
し、開口１２ｂを形成する。開口１２ｂは、配線層１１
ｂを介して開口１２ａの真上に設けられる。次に、例え
ばアルミニウムを、開口１２ｂ内に充填してビアコンタ
クト１３ｂとすると共に、フォトリソグラフィ技術を用
いてパターニングして配線層８ｃ、１１ｃ、１４ｃを形
成する。これにより、３層の配線層１１ａ、１１ｂ、１
１ｃからなる多層配線構造を有し、所定の配置間隔Ｌ０
で設けられたビアコンタクト１３ａ、１３ｂによって、
配線層１１ａ、１１ｂ、１１ｃが接続されてなるシール
ド部５が形成される。
【００２７】次に、この例の半導体集積回路装置の動作
について説明する。上述したように、シールド部５は、
マクロセル４に対応した３層の配線層１１ａ、１１ｂ、
１１ｃからなる多層配線構造を有するとともに、所定の
間隔で形成されたビアコンタクト１３ａ、１３ｂを有
し、また、シールド部５には、所定の電位（例えばグラ
ンド電位）が与えられ、マクロセル４内の電源配線やグ
ランド配線とは接続されない。これにより、シールド部
５の配線層１１ａ、１１ｂ、１１ｃは略同一電位に保た
れる。
について説明する。上述したように、シールド部５は、
マクロセル４に対応した３層の配線層１１ａ、１１ｂ、
１１ｃからなる多層配線構造を有するとともに、所定の
間隔で形成されたビアコンタクト１３ａ、１３ｂを有
し、また、シールド部５には、所定の電位（例えばグラ
ンド電位）が与えられ、マクロセル４内の電源配線やグ
ランド配線とは接続されない。これにより、シールド部
５の配線層１１ａ、１１ｂ、１１ｃは略同一電位に保た
れる。
【００２８】したがって、図３に示すように、所定のマ
クロセル４の内部の信号線としての例えば配線層８ｃ
と、このマクロセル４の外部の信号線としての配線層１
４ｃが接近している箇所であっても、両信号線の間に介
在しているシールド部５によって、悪影響を与えるノイ
ズの伝播が遮られる。例えば、信号線としての配線層８
ｃ、配線層８ｂ、配線層８ａから発せられ、信号線とし
ての配線層１４ｃへ向かうノイズは、 シールド部５で
伝播を遮られる。したがって、このノイズが、配線層１
４ｃを流れる信号に影響を与えることはない。
クロセル４の内部の信号線としての例えば配線層８ｃ
と、このマクロセル４の外部の信号線としての配線層１
４ｃが接近している箇所であっても、両信号線の間に介
在しているシールド部５によって、悪影響を与えるノイ
ズの伝播が遮られる。例えば、信号線としての配線層８
ｃ、配線層８ｂ、配線層８ａから発せられ、信号線とし
ての配線層１４ｃへ向かうノイズは、 シールド部５で
伝播を遮られる。したがって、このノイズが、配線層１
４ｃを流れる信号に影響を与えることはない。
【００２９】このように、この例の構成によれば、例え
ば、マクロセル４とこのマクロセル４の周囲に配置され
たマクロセルや機能ブロックとの間の悪影響を与えるノ
イズの伝播をシールド部５で遮ることができる。すなわ
ち、シールド部５は、マクロセル４に対応した３層の配
線層１１ａ、１１ｂ、１１ｃからなる多層配線構造を有
するとともに、所定の間隔で形成された接続部１３ａ、
１３ｂを有し、また、シールド部５には、所定の電位
（例えばグランド電位）が与えられ、マクロセル４内の
電源配線やグランド配線とは接続されない。これによ
り、シールド部５の配線層１１ａ、１１ｂ、１１ｃは略
同一電位に保たれる。
ば、マクロセル４とこのマクロセル４の周囲に配置され
たマクロセルや機能ブロックとの間の悪影響を与えるノ
イズの伝播をシールド部５で遮ることができる。すなわ
ち、シールド部５は、マクロセル４に対応した３層の配
線層１１ａ、１１ｂ、１１ｃからなる多層配線構造を有
するとともに、所定の間隔で形成された接続部１３ａ、
１３ｂを有し、また、シールド部５には、所定の電位
（例えばグランド電位）が与えられ、マクロセル４内の
電源配線やグランド配線とは接続されない。これによ
り、シールド部５の配線層１１ａ、１１ｂ、１１ｃは略
同一電位に保たれる。
【００３０】したがって、信号線としての配線層８ｃ、
配線層８ｂ、配線層８ａからのノイズは、シールド部５
によって伝播を遮られ、配線層１４ｃを流れる信号に影
響を与えることはない。これによって、マクロセルや機
能ブロックの誤動作を引き起こしたり、信号の遅延及び
反転を発生させたりする悪影響を排除することができ
る。逆に、配線層８ｃ、配線層８ｂ、配線層８ａを流れ
る信号も、配線層１４ｃからのノイズによって、悪影響
を受けることはない。
配線層８ｂ、配線層８ａからのノイズは、シールド部５
によって伝播を遮られ、配線層１４ｃを流れる信号に影
響を与えることはない。これによって、マクロセルや機
能ブロックの誤動作を引き起こしたり、信号の遅延及び
反転を発生させたりする悪影響を排除することができ
る。逆に、配線層８ｃ、配線層８ｂ、配線層８ａを流れ
る信号も、配線層１４ｃからのノイズによって、悪影響
を受けることはない。
【００３１】◇第２実施例
図７は、この発明の第２実施例である半導体集積回路装
置のマクロセル及びシールド部の構成を示す平面図、ま
た、図８は、同マクロセル及びシールド部の要部の構成
を示す断面図である。この例が上述した第１実施例と大
きく異なるところは、図７及び図８に示すように、マク
ロセル４Ａの端子部２１に接続する信号線としての配線
層を通過させるための切欠部２２をシールド部５Ａに設
けた点である。これ以外の構成は、上述した第１実施例
の構成と略同一であるので、その説明を簡略にする。
置のマクロセル及びシールド部の構成を示す平面図、ま
た、図８は、同マクロセル及びシールド部の要部の構成
を示す断面図である。この例が上述した第１実施例と大
きく異なるところは、図７及び図８に示すように、マク
ロセル４Ａの端子部２１に接続する信号線としての配線
層を通過させるための切欠部２２をシールド部５Ａに設
けた点である。これ以外の構成は、上述した第１実施例
の構成と略同一であるので、その説明を簡略にする。
【００３２】この例のマクロセル４Ａは、図７に示すよ
うに、基板２上の所定の領域に形成され、例えば信号入
出力用の複数の端子２１ａ、２１ａ、…からなる端子部
２１を有している。シールド部５Ａは、図８に示すよう
に、端子部２１が配置された部位に対応する部位に、切
欠部２２を有し、マクロセル４Ａの外部の回路に接続
し、例えば信号線としての配線層２３は、切欠部２２を
通過して端子２１ａに接続している。配線層２３は、基
板２上に端子部２１と同層に形成され、端子２１ａに接
続している。
うに、基板２上の所定の領域に形成され、例えば信号入
出力用の複数の端子２１ａ、２１ａ、…からなる端子部
２１を有している。シールド部５Ａは、図８に示すよう
に、端子部２１が配置された部位に対応する部位に、切
欠部２２を有し、マクロセル４Ａの外部の回路に接続
し、例えば信号線としての配線層２３は、切欠部２２を
通過して端子２１ａに接続している。配線層２３は、基
板２上に端子部２１と同層に形成され、端子２１ａに接
続している。
【００３３】この例の構成によれば、上述した第１実施
例と略同様の効果を得ることができる。加えて、例えば
シールド部５Ａの上方に信号線としての配線層を形成す
る必要がないので、配線効率を向上させることができ
る。また、工程数を増加させることもない。
例と略同様の効果を得ることができる。加えて、例えば
シールド部５Ａの上方に信号線としての配線層を形成す
る必要がないので、配線効率を向上させることができ
る。また、工程数を増加させることもない。
【００３４】◇第３実施例
図９は、この発明の第３実施例である半導体集積回路装
置のマクロセル及びシールド部の要部の構成を示す断面
図である。この例が上述した第１実施例と大きく異なる
ところは、図９に示すように、マクロセル４Ｂが、配線
層８ｃ、１１ｃ、１４ｃの上方に層間絶縁膜９ｃを介し
て形成され、マクロセル４Ｂの全領域を覆う平板状のシ
ールド部３１を有する点である。これ以外の構成は、上
述した第１実施例の構成と略同一であるので、その説明
を省略する。
置のマクロセル及びシールド部の要部の構成を示す断面
図である。この例が上述した第１実施例と大きく異なる
ところは、図９に示すように、マクロセル４Ｂが、配線
層８ｃ、１１ｃ、１４ｃの上方に層間絶縁膜９ｃを介し
て形成され、マクロセル４Ｂの全領域を覆う平板状のシ
ールド部３１を有する点である。これ以外の構成は、上
述した第１実施例の構成と略同一であるので、その説明
を省略する。
【００３５】この例の構成によれば、上述した第１実施
例と略同様の効果を得ることができる。加えて、マクロ
セル４Ｂ内で発生したノイズは、平板状のシールド部３
１で伝播を遮られて、マクロセル４Ｂの上方に外部の配
線層が配置されていたとしても、この配線層を流れる信
号に影響を与えることはない。これによって、外部のマ
クロセルや機能ブロックの誤動作を引き起こしたり、信
号の遅延及び反転を発生させたりする悪影響を確実に排
除することができる。また、外部回路で発生し、マクロ
セル４Ｂの上面側からマクロセル４Ｂ内に侵入しようと
するノイズは、平板状のシールド部３１で伝播を遮られ
て、マクロセル４Ｂ内部の配線層を流れる信号も、マク
ロセルの外部の配線層からのノイズによって、影響を受
けることはない。
例と略同様の効果を得ることができる。加えて、マクロ
セル４Ｂ内で発生したノイズは、平板状のシールド部３
１で伝播を遮られて、マクロセル４Ｂの上方に外部の配
線層が配置されていたとしても、この配線層を流れる信
号に影響を与えることはない。これによって、外部のマ
クロセルや機能ブロックの誤動作を引き起こしたり、信
号の遅延及び反転を発生させたりする悪影響を確実に排
除することができる。また、外部回路で発生し、マクロ
セル４Ｂの上面側からマクロセル４Ｂ内に侵入しようと
するノイズは、平板状のシールド部３１で伝播を遮られ
て、マクロセル４Ｂ内部の配線層を流れる信号も、マク
ロセルの外部の配線層からのノイズによって、影響を受
けることはない。
【００３６】◇第４実施例
図１０は、この発明の第４実施例である半導体集積回路
装置のマクロセル及びシールド部の構成を示す平面図、
また、図１１は、図１０のＣ−Ｃ線に沿った断面図であ
る。この例が上述した第１実施例と大きく異なるところ
は、図１０に示すように、マクロセル４Ｃが、外部の回
路に接続した配線層４１が基板２に沿ってマクロセル４
Ｃ内を貫通するようにしたトンネル状のシールド部４２
を有する点である。これ以外の構成は、上述した第１実
施例の構成と略同一であるので、その説明を簡略にす
る。
装置のマクロセル及びシールド部の構成を示す平面図、
また、図１１は、図１０のＣ−Ｃ線に沿った断面図であ
る。この例が上述した第１実施例と大きく異なるところ
は、図１０に示すように、マクロセル４Ｃが、外部の回
路に接続した配線層４１が基板２に沿ってマクロセル４
Ｃ内を貫通するようにしたトンネル状のシールド部４２
を有する点である。これ以外の構成は、上述した第１実
施例の構成と略同一であるので、その説明を簡略にす
る。
【００３７】シールド部４２は、図１１に示すように、
基板２上に形成され、所定の間隔で並行して配置された
配線層４３ａ、４３ａと、配線層４３ａ、４３ａの上方
に層間絶縁膜９ａを介して中間層の配線層と同層に形成
された配線層４３ｂとを有している。また、配線層４３
ａと配線層４３ｂとは、層間絶縁膜９ａに形成されたビ
アコンタクト４５によって接続されている。ビアコンタ
クト４５は、シールド部４２の長さ方向に沿って、所定
の間隔（例えば、ビアコンタクト１３ａの配置間隔Ｌ０
と同一）で配置されている。配線層４３ａ、４３ｂは、
所定の電位（例えばグランド電位）に保たれている。ま
た、配線層４３ａ、４３ｂは、他の信号線として用いら
れず、マクロセル４Ｃ内の電源及びグランドにも接続さ
れていない。また、配線層４３ｂは、少なくとも配線層
４３ａ、４３ａ間の間隔よりも大きな幅を有している。
基板２上に形成され、所定の間隔で並行して配置された
配線層４３ａ、４３ａと、配線層４３ａ、４３ａの上方
に層間絶縁膜９ａを介して中間層の配線層と同層に形成
された配線層４３ｂとを有している。また、配線層４３
ａと配線層４３ｂとは、層間絶縁膜９ａに形成されたビ
アコンタクト４５によって接続されている。ビアコンタ
クト４５は、シールド部４２の長さ方向に沿って、所定
の間隔（例えば、ビアコンタクト１３ａの配置間隔Ｌ０
と同一）で配置されている。配線層４３ａ、４３ｂは、
所定の電位（例えばグランド電位）に保たれている。ま
た、配線層４３ａ、４３ｂは、他の信号線として用いら
れず、マクロセル４Ｃ内の電源及びグランドにも接続さ
れていない。また、配線層４３ｂは、少なくとも配線層
４３ａ、４３ａ間の間隔よりも大きな幅を有している。
【００３８】なお、配線層４３ｂの上方には、層間絶縁
膜９ｂを介して、例えば信号線としての配線層４３ｃが
形成されている。このシールド部４２の内部には、基板
２上の配線層４３ａ、４３ａ間に配線層４１が形成され
ている。この例では、配線層４１は、マクロセル４Ｃの
外部の回路同士を接続し、マクロセル４Ｃ内の素子や端
子等とは接続されていない。また、マクロセル４Ｃの周
囲に設けられたシールド部５は、配線層４１を通過させ
るための切欠部を有している。
膜９ｂを介して、例えば信号線としての配線層４３ｃが
形成されている。このシールド部４２の内部には、基板
２上の配線層４３ａ、４３ａ間に配線層４１が形成され
ている。この例では、配線層４１は、マクロセル４Ｃの
外部の回路同士を接続し、マクロセル４Ｃ内の素子や端
子等とは接続されていない。また、マクロセル４Ｃの周
囲に設けられたシールド部５は、配線層４１を通過させ
るための切欠部を有している。
【００３９】この例の構成によれば、上述した第１実施
例と略同様の効果を得ることができる。加えて、互いに
ノイズの影響を及ぼすことなく、マクロセル４Ｃ内を外
部の配線を通過させることができるので、例えばマクロ
セル４Ｃを迂回することなく最短距離で配線することが
でき、設計上の自由度を向上させることができる。
例と略同様の効果を得ることができる。加えて、互いに
ノイズの影響を及ぼすことなく、マクロセル４Ｃ内を外
部の配線を通過させることができるので、例えばマクロ
セル４Ｃを迂回することなく最短距離で配線することが
でき、設計上の自由度を向上させることができる。
【００４０】◇第５実施例
図１２は、この発明の第５実施例である半導体集積回路
装置のマクロセル及びシールド部の要部の構成を示す断
面図である。この例が上述した第４実施例と大きく異な
るところは、図１２に示すように、第４実施例で述べた
構成に加えて、図１２に示すように、マクロセル４Ｄ
が、配線層４３ｃの上方に層間絶縁膜９ｃを介して形成
されマクロセル４Ｄの全領域を覆う平板状のシールド部
４３ｄを有する点である。これ以外の構成は、上述した
第４実施例の構成と略同一であるので、その説明を省略
する。
装置のマクロセル及びシールド部の要部の構成を示す断
面図である。この例が上述した第４実施例と大きく異な
るところは、図１２に示すように、第４実施例で述べた
構成に加えて、図１２に示すように、マクロセル４Ｄ
が、配線層４３ｃの上方に層間絶縁膜９ｃを介して形成
されマクロセル４Ｄの全領域を覆う平板状のシールド部
４３ｄを有する点である。これ以外の構成は、上述した
第４実施例の構成と略同一であるので、その説明を省略
する。
【００４１】この例の構成によれば、上述した第４実施
例と略同様の効果を得ることができる。加えて、マクロ
セル４Ｄ内で発生したノイズは、平板状のシールド部４
３ｄで伝播を遮られて、マクロセル４Ｄ外部の配線層を
流れる信号に影響を与えることはない。これによって、
外部のマクロセルや機能ブロックの誤動作を引き起こし
たり、信号の遅延及び反転を発生させたりする悪影響を
確実に排除することができる。また、外部回路で発生
し、マクロセル４Ｄの上面側からマクロセル４Ｄ内に侵
入しようとするノイズは、平板状のシールド部４３ｄで
伝播を遮られて、マクロセル４Ｄ内部の配線層を流れる
信号も、マクロセル外部の配線層からのノイズによっ
て、影響を受けることはない。
例と略同様の効果を得ることができる。加えて、マクロ
セル４Ｄ内で発生したノイズは、平板状のシールド部４
３ｄで伝播を遮られて、マクロセル４Ｄ外部の配線層を
流れる信号に影響を与えることはない。これによって、
外部のマクロセルや機能ブロックの誤動作を引き起こし
たり、信号の遅延及び反転を発生させたりする悪影響を
確実に排除することができる。また、外部回路で発生
し、マクロセル４Ｄの上面側からマクロセル４Ｄ内に侵
入しようとするノイズは、平板状のシールド部４３ｄで
伝播を遮られて、マクロセル４Ｄ内部の配線層を流れる
信号も、マクロセル外部の配線層からのノイズによっ
て、影響を受けることはない。
【００４２】以上、この発明の実施例を図面を参照して
詳述してきたが、具体的な構成はこの実施例に限られる
ものではなく、この発明の要旨を逸脱しない範囲の設計
の変更等があってもこの発明に含まれる。例えば、上述
の実施例では、マクロセルの周囲にシールド部を設ける
場合について述べたが、マクロセルに限らず、メガセル
や他の機能ブロックに対して適用しても良い。また、ビ
アコンタクト１３ａ（１３ｂ）の間隔を一定とする場合
について述べたが、例えば、回路の混雑度に応じて、場
所によって間隔を変更するようにしても良い。また、ビ
アコンタクト１３ａとビアコンタクト１３ｂとは、必ず
しも同一位置に設けることはなく、間隔も別々に設定し
ても良い。
詳述してきたが、具体的な構成はこの実施例に限られる
ものではなく、この発明の要旨を逸脱しない範囲の設計
の変更等があってもこの発明に含まれる。例えば、上述
の実施例では、マクロセルの周囲にシールド部を設ける
場合について述べたが、マクロセルに限らず、メガセル
や他の機能ブロックに対して適用しても良い。また、ビ
アコンタクト１３ａ（１３ｂ）の間隔を一定とする場合
について述べたが、例えば、回路の混雑度に応じて、場
所によって間隔を変更するようにしても良い。また、ビ
アコンタクト１３ａとビアコンタクト１３ｂとは、必ず
しも同一位置に設けることはなく、間隔も別々に設定し
ても良い。
【００４３】また、上述の第２実施例では、シールド部
５Ａに切欠部を設ける場合について述べたが、第３実施
例のように、上面側にもシールド部を設けるときは、こ
の上面側のシールド部に信号用の配線層を通過させるた
めの切欠部又は開口部を設けるようにしても良い。ま
た、上述の第４実施例では、マクロセル内を貫通する外
部の配線層をシールドするシールド部を設ける場合につ
いて述べたが、配線層は、貫通していなくてもマクロセ
ル内の端子や素子に接続していても良い。また、第４実
施例及び第５実施例では、外部の配線層を基板上の最下
層に配置する場合について述べたが、最下層に限らず、
これよりも上方に配置しても良いし、単一の層に限らず
必要に応じてステップ状に形成しても良い。また、配線
層を構成する導電性材料は、アルムニウムに限らずクロ
ムでも良いし銅でも良い。
５Ａに切欠部を設ける場合について述べたが、第３実施
例のように、上面側にもシールド部を設けるときは、こ
の上面側のシールド部に信号用の配線層を通過させるた
めの切欠部又は開口部を設けるようにしても良い。ま
た、上述の第４実施例では、マクロセル内を貫通する外
部の配線層をシールドするシールド部を設ける場合につ
いて述べたが、配線層は、貫通していなくてもマクロセ
ル内の端子や素子に接続していても良い。また、第４実
施例及び第５実施例では、外部の配線層を基板上の最下
層に配置する場合について述べたが、最下層に限らず、
これよりも上方に配置しても良いし、単一の層に限らず
必要に応じてステップ状に形成しても良い。また、配線
層を構成する導電性材料は、アルムニウムに限らずクロ
ムでも良いし銅でも良い。
【００４４】
【発明の効果】以上説明したように、この発明によれ
ば、例えば、機能ブロックとこの機能ブロックの周囲に
配置された別の機能ブロック等との間のノイズの伝播を
防止することができる。すなわち、信号線としての機能
ブロック内部の配線層からのノイズは、多層シールド部
によって伝播を遮られ、機能ブロック外部の配線層を流
れる信号に影響を与えることはない。これによって、機
能ブロック等の誤動作を引き起こしたり、信号の遅延及
び反転を発生させたりする悪影響を排除することができ
る。逆に、機能ブロック内部の配線層を流れる信号も、
機能ブロック外部の配線層からのノイズによって、影響
を受けることはない。
ば、例えば、機能ブロックとこの機能ブロックの周囲に
配置された別の機能ブロック等との間のノイズの伝播を
防止することができる。すなわち、信号線としての機能
ブロック内部の配線層からのノイズは、多層シールド部
によって伝播を遮られ、機能ブロック外部の配線層を流
れる信号に影響を与えることはない。これによって、機
能ブロック等の誤動作を引き起こしたり、信号の遅延及
び反転を発生させたりする悪影響を排除することができ
る。逆に、機能ブロック内部の配線層を流れる信号も、
機能ブロック外部の配線層からのノイズによって、影響
を受けることはない。
【図１】この発明の第１実施例である半導体集積回路装
置の構成を示す平面図である。
置の構成を示す平面図である。
【図２】同半導体集積回路装置のマクロセル及びシール
ド部の構成を示す平面図である。
ド部の構成を示す平面図である。
【図３】図２のＡ部を拡大して示す拡大図平面である。
【図４】図３のＢ−Ｂ線に沿った断面図である。
【図５】同マクロセルの端子部近傍の構成を示す断面図
である。
である。
【図６】同半導体集積回路装置の製造方法を説明するた
めの工程図である。
めの工程図である。
【図７】この発明の第２実施例である半導体集積回路装
置のマクロセル及びシールド部の構成を示す平面図であ
る。
置のマクロセル及びシールド部の構成を示す平面図であ
る。
【図８】同マクロセル及びシールド部の要部の構成を示
す断面図である。
す断面図である。
【図９】この発明の第３実施例である半導体集積回路装
置のマクロセル及びシールド部の要部の構成を示す断面
図である。
置のマクロセル及びシールド部の要部の構成を示す断面
図である。
【図１０】この発明の第４実施例である半導体集積回路
装置のマクロセル及びシールド部の構成を示す平面図で
ある。
装置のマクロセル及びシールド部の構成を示す平面図で
ある。
【図１１】図１０のＣ−Ｃ線に沿った断面図である。
【図１２】この発明の第５実施例である半導体集積回路
装置のマクロセル及びシールド部の要部の構成を示す断
面図である。
装置のマクロセル及びシールド部の要部の構成を示す断
面図である。
【図１３】従来技術を説明するための説明図である。
【図１４】従来技術を説明するための説明図であって、
図１３のＤ−Ｄ線に沿った拡大断面図である。
図１３のＤ−Ｄ線に沿った拡大断面図である。
【図１５】従来技術を説明するための説明図である。
【図１６】従来技術を説明するための説明図である。
【図１７】従来技術を説明するための説明図である。
１ 半導体集積回路装置
２ 基板（半導体基板）
４ マクロセル（機能ブロック）
５ シールド部（多層シールド部）
８ａ、８ｂ、８ｃ 配線層
１１ａ、１１ｂ、１１ｃ 配線層（シールド用配線
層） １３ａ、１３ｂ ビアコンタクト １４ｃ 配線層 ２２ 切欠部 ３１ シールド部（平板状シールド部） ４２ シールド部（トンネル状シールド部）
層） １３ａ、１３ｂ ビアコンタクト １４ｃ 配線層 ２２ 切欠部 ３１ シールド部（平板状シールド部） ４２ シールド部（トンネル状シールド部）
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5F033 HH08 HH11 HH17 JJ08 JJ11
JJ17 KK08 KK11 KK17 NN38
PP15 QQ08 QQ09 QQ31 QQ37
RR06 SS11 UU05 VV03 VV04
VV05 XX01 XX23 XX27
5F038 BH10 BH19 CD05 CD18 DF14
EZ14 EZ15 EZ20
5F064 AA06 BB35 EE08 EE14 EE15
EE17 EE23 EE26 EE27 EE33
EE45 EE60
Claims (12)
- 【請求項１】 半導体基板上に複数の半導体素子が形成
され、各半導体素子が多層配線によって結ばれてなる機
能ブロックを備えた半導体集積回路装置であって、 前記機能ブロックの周囲を取り囲むように配置され、シ
ールド用配線層が層間絶縁膜を介して上下に重ねられた
多層シールド部を備え、 前記多層シールド部には、前記多層シールド部の複数の
シールド用配線層のうちの上下層同士を接続するための
複数のビアコンタクトが設けられていることを特徴とす
る半導体集積回路装置。 - 【請求項２】 前記機能ブロックは、マクロセルである
ことを特徴とする請求項１記載の半導体集積回路装置。 - 【請求項３】 前記ビアコンタクトは、前記多層シール
ド部の前記シールド用配線層の周回方向に沿って所定の
間隔で設けられていることを特徴とする請求項１又は２
記載の半導体集積回路装置。 - 【請求項４】 前記ビアコンタクトは、前記多層シール
ド部の最下層のシールド用配線層から最上層のシールド
用配線層まで、平面視で略同一箇所で接続されるように
設けられていることを特徴とする請求項１、２又は３記
載の半導体集積回路装置。 - 【請求項５】 前記多層シールド部は、前記機能ブロッ
クの内部に設けられた端子に接続する配線層を通過させ
るための切欠部を有していることを特徴とする請求項１
乃至４のいずれか１に記載の半導体集積回路装置。 - 【請求項６】 前記多層シールド部の各シールド用配線
層は、それぞれ対応する前記機能ブロックの前記多層配
線の各配線層と同層に形成されていることを特徴とする
請求項１乃至５のいずれか１に記載の半導体集積回路装
置。 - 【請求項７】 前記多層シールド部には、所定の電位が
与えられると共に、前記多層シールド部の各シールド用
配線層は、前記機能ブロックの内部に形成された前記半
導体素子に接続された電源端子又はグランド端子とは接
続されないことを特徴とする請求項１乃至６のいずれか
１に記載の半導体集積回路装置。 - 【請求項８】 前記機能ブロックの上面の一部又は全部
の領域を覆う平板状のシールド用配線層からなる平板状
シールド部を備えたことを特徴とする請求項１乃至７の
いずれか１に記載の半導体集積回路装置。 - 【請求項９】 前記平板状シールド部には、所定の電位
が与えられると共に、前記機能ブロックの内部に形成さ
れた前記半導体素子に接続された電源端子又はグランド
端子とは接続されないことを特徴とする請求項８記載の
半導体集積回路装置。 - 【請求項１０】 前記機能ブロックの内部には、前記機
能ブロックの外部の回路に接続した外部配線層が前記半
導体基板に沿って前記機能ブロックを貫通するように内
部に前記外部配線層を収容するトンネル状シールド部が
設けられ、 前記トンネル状シールド部は、前記外部配線層の上方に
前記外部配線層の配線経路に沿って設けられ、長尺な平
板状の配線層からなる上部シールド配線層と、前記外部
配線層の両側方に設けられ、前記外部配線層に並行状態
に配置された一対の側部シールド配線層と、前記上部シ
ールド配線層と各側部シールド配線層とを接続するため
の複数のビアコンタクトとを有していることを特徴とす
る請求項１乃至９のいずれか１に記載の半導体集積回路
装置。 - 【請求項１１】 前記外部配線層は、前記半導体基板上
の最下層以外の層に配置され、前記外部配線層の下方に
は、前記外部配線層の経路に沿って長尺な平板状の配線
層からなる下部シールド配線層が設けられていることを
特徴とする請求項１０記載の半導体集積回路装置。 - 【請求項１２】 前記トンネル状シールド部には、所定
の電位が与えられると共に、前記機能ブロックの内部に
形成された前記半導体素子に接続された電源端子又はグ
ランド端子は接続されないことを特徴とする請求項１０
又は１１記載の半導体集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001225204A JP2003037178A (ja) | 2001-07-25 | 2001-07-25 | 半導体集積回路装置 |
| US10/201,284 US6693334B2 (en) | 2001-07-25 | 2002-07-24 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001225204A JP2003037178A (ja) | 2001-07-25 | 2001-07-25 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003037178A true JP2003037178A (ja) | 2003-02-07 |
Family
ID=19058232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001225204A Pending JP2003037178A (ja) | 2001-07-25 | 2001-07-25 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6693334B2 (ja) |
| JP (1) | JP2003037178A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005229086A (ja) * | 2004-01-15 | 2005-08-25 | Toshiba Corp | 半導体装置 |
| US7538804B2 (en) | 2004-02-02 | 2009-05-26 | Canon Kabushiki Kaisha | Solid state image pick-up device and image pick-up system |
| JP2009539632A (ja) * | 2006-06-05 | 2009-11-19 | アクスティカ，インコーポレイテッド | バリアを有する集積回路およびその製造方法 |
| JP2018006695A (ja) * | 2016-07-08 | 2018-01-11 | ルネサスエレクトロニクス株式会社 | 無線通信装置及びそれを備えた電力量計測装置 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003273231A (ja) * | 2002-03-19 | 2003-09-26 | Fujitsu Ltd | 半導体集積回路のシールド構造 |
| JP2004031389A (ja) * | 2002-06-21 | 2004-01-29 | Fujitsu Ltd | 半導体回路設計方法、半導体回路設計装置、プログラム及び半導体装置 |
| CN102306209B (zh) * | 2003-02-25 | 2013-12-04 | 阿尔特拉公司 | 时钟树调谐填补单元和填补单元调谐方法 |
| DE10309614A1 (de) * | 2003-03-05 | 2004-09-23 | Infineon Technologies Ag | Halbleiterstruktur und Verfahren zur Herstellung derselben |
| JP2005136071A (ja) * | 2003-10-29 | 2005-05-26 | Seiko Epson Corp | クロスポイント型強誘電体メモリ |
| CN1617312A (zh) | 2003-11-10 | 2005-05-18 | 松下电器产业株式会社 | 半导体器件及其制造方法 |
| JP4067054B2 (ja) | 2004-02-13 | 2008-03-26 | キヤノン株式会社 | 固体撮像装置および撮像システム |
| US7615841B2 (en) * | 2005-05-02 | 2009-11-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Design structure for coupling noise prevention |
| JPWO2009051163A1 (ja) * | 2007-10-17 | 2011-03-03 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| JP5324822B2 (ja) * | 2008-05-26 | 2013-10-23 | ラピスセミコンダクタ株式会社 | 半導体装置 |
| JP2017163031A (ja) * | 2016-03-10 | 2017-09-14 | ルネサスエレクトロニクス株式会社 | 半導体装置および半導体装置の設計方法 |
| US9653410B1 (en) * | 2016-03-15 | 2017-05-16 | Nxp Usa, Inc. | Transistor with shield structure, packaged device, and method of manufacture |
| US10304771B2 (en) | 2017-03-10 | 2019-05-28 | Micron Technology, Inc. | Assemblies having shield lines of an upper wiring layer electrically coupled with shield lines of a lower wiring layer |
| US9754872B1 (en) * | 2016-05-16 | 2017-09-05 | Micron Technology, Inc. | Assemblies having shield lines of an upper wiring level electrically coupled with shield lines of a lower wiring level |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0637258A (ja) * | 1992-07-16 | 1994-02-10 | Kawasaki Steel Corp | 集積回路 |
| JPH06163694A (ja) * | 1992-11-25 | 1994-06-10 | Matsushita Electric Ind Co Ltd | 集積回路 |
| JPH08111459A (ja) * | 1994-10-07 | 1996-04-30 | Nikon Corp | 半導体装置 |
| JPH0974172A (ja) * | 1995-09-07 | 1997-03-18 | Fujitsu Ltd | 半導体装置 |
| JPH09107070A (ja) * | 1995-10-11 | 1997-04-22 | Toshiba Microelectron Corp | 半導体集積回路装置 |
| JPH10214899A (ja) * | 1997-01-28 | 1998-08-11 | Nec Ic Microcomput Syst Ltd | 半導体集積回路の自動レイアウト方法 |
| JPH10256250A (ja) * | 1997-03-12 | 1998-09-25 | Seiko Epson Corp | 半導体集積回路装置 |
| JP2000307063A (ja) * | 1999-04-20 | 2000-11-02 | Nec Corp | 半導体集積回路装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2985325B2 (ja) * | 1991-02-18 | 1999-11-29 | 三菱瓦斯化学株式会社 | 薄銅張回路基板の製造法 |
-
2001
- 2001-07-25 JP JP2001225204A patent/JP2003037178A/ja active Pending
-
2002
- 2002-07-24 US US10/201,284 patent/US6693334B2/en not_active Expired - Lifetime
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0637258A (ja) * | 1992-07-16 | 1994-02-10 | Kawasaki Steel Corp | 集積回路 |
| JPH06163694A (ja) * | 1992-11-25 | 1994-06-10 | Matsushita Electric Ind Co Ltd | 集積回路 |
| JPH08111459A (ja) * | 1994-10-07 | 1996-04-30 | Nikon Corp | 半導体装置 |
| JPH0974172A (ja) * | 1995-09-07 | 1997-03-18 | Fujitsu Ltd | 半導体装置 |
| JPH09107070A (ja) * | 1995-10-11 | 1997-04-22 | Toshiba Microelectron Corp | 半導体集積回路装置 |
| JPH10214899A (ja) * | 1997-01-28 | 1998-08-11 | Nec Ic Microcomput Syst Ltd | 半導体集積回路の自動レイアウト方法 |
| JPH10256250A (ja) * | 1997-03-12 | 1998-09-25 | Seiko Epson Corp | 半導体集積回路装置 |
| JP2000307063A (ja) * | 1999-04-20 | 2000-11-02 | Nec Corp | 半導体集積回路装置 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005229086A (ja) * | 2004-01-15 | 2005-08-25 | Toshiba Corp | 半導体装置 |
| JP4619705B2 (ja) * | 2004-01-15 | 2011-01-26 | 株式会社東芝 | 半導体装置 |
| US7538804B2 (en) | 2004-02-02 | 2009-05-26 | Canon Kabushiki Kaisha | Solid state image pick-up device and image pick-up system |
| JP2009539632A (ja) * | 2006-06-05 | 2009-11-19 | アクスティカ，インコーポレイテッド | バリアを有する集積回路およびその製造方法 |
| JP2018006695A (ja) * | 2016-07-08 | 2018-01-11 | ルネサスエレクトロニクス株式会社 | 無線通信装置及びそれを備えた電力量計測装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6693334B2 (en) | 2004-02-17 |
| US20030020098A1 (en) | 2003-01-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2003037178A (ja) | 半導体集積回路装置 | |
| EP0353426B1 (en) | Semiconductor integrated circuit device comprising conductive layers | |
| TWI570883B (zh) | 半導體裝置 | |
| US20050280031A1 (en) | Standard cell, standard cell library, and semiconductor integrated circuit | |
| US20220059449A1 (en) | Stacked integrated circuit devices including a routing wire | |
| JP5167671B2 (ja) | 半導体素子 | |
| JP2000269211A (ja) | 半導体装置 | |
| KR19990062760A (ko) | 온칩 커패시터를 구비한 반도체 집적 회로 | |
| US4974049A (en) | Semiconductor integrated circuit configured by using polycell technique | |
| JP5008872B2 (ja) | 半導体集積装置 | |
| JP2005057003A (ja) | 半導体集積回路装置 | |
| JPH03224261A (ja) | 半導体集積回路装置 | |
| JP2011165824A (ja) | 半導体装置 | |
| JP3253549B2 (ja) | 半導体集積回路装置 | |
| US5448088A (en) | Semiconductor integrated circuit having lengthened connection pins for connection to external wirings | |
| JPS58222546A (ja) | 半導体装置 | |
| US20050161810A1 (en) | Semiconductor device | |
| JP2008235296A (ja) | 半導体集積回路装置 | |
| JP4918951B2 (ja) | 半導体装置 | |
| US20030178706A1 (en) | Semiconductor integrated circuit | |
| EP0166423B1 (en) | Semiconductor integrated circuit having complementary field effect transistors | |
| JPS62203351A (ja) | 集積回路の配線方法 | |
| JPH03114257A (ja) | ゲートアレイ方式の半導体集積回路 | |
| CN110767605B (zh) | 一种金属衬垫的形成方法 | |
| JPS62229958A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080611 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110614 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110621 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110822 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20110927 |