CN104919569A - 半导体装置 - Google Patents

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Abstract

半导体装置(SC)为一个芯片区域通过分割曝光而形成的半导体装置。层间绝缘膜(II2～II6)在元件形成区域中具有通路(VH1～VH5)和布线槽(IT1～IT5)，且在保护环区域中具有保护环用孔(GH2～GH6)。布线用导电层(CL1～CL5)形成在通路(VH1～VH5)和布线槽(IT1～IT5)内。保护环用导电层(GRP2～GRP6)形成在保护环用孔(GH2～GH6)内。保护环用导电层(GRP3～GRP6)的宽度的最小尺寸(D2A～D5A)比通路(VH2～VH5)内的布线用导电层(CL2～CL5)的宽度的最小尺寸(D2B～D5B)大。

Description

半导体装置
技术领域
本发明涉及半导体装置，例如，涉及一个芯片区域通过分割曝光而形成的半导体装置。
背景技术
对于一些半导体装置的芯片图案，有时一个芯片尺寸比通过曝光装置的投影光学***性能决定的曝光范围大。在这种情况下，使用分割曝光。分割曝光是指，将一个芯片图案分割为多个图案，对所分割的每个图案进行曝光处理的曝光方法。通过将所分割的所有的图案最终连接在一起而形成上述的芯片图案。
关于分割曝光，除了CCD(Charge Coupled Device，电荷耦合器件)传感器和CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)传感器等摄像元件以外，还在液晶显示元件的制造中使用。这种分割曝光例如公开在日本特开2006-310446号公报(专利文献1)、日本特开2011-232549号公报(专利文献2)等中。
现有技术文献
专利文献
专利文献1：日本特开2006-310446号公报
专利文献2：日本特开2011-232549号公报
发明内容
发明所要解决的课题
通常，在一个芯片区域上形成有元件形成区域和保护环区域。该保护环区域起到防止水分(湿气)从元件形成区域的外周侧侵入到该元件形成区域的作用。在通过分割曝光形成了具有这种保护环区域的芯片区域时，保护环区域也被分割为多个图案而进行曝光，多个图案最终被连接在一起。
此时，通过各曝光处理下的掩膜的叠加误差等，在所分割的保护环的图案彼此上产生位置偏差。此时，被分割的保护环的图案不连接，存在在该图案的边界部上在上述图案间产生间隙的问题。
特别是在将图案层压时，越是上层的图案上述掩膜的叠加误差越变得显著，因此在被分割的保护环的图案的边界部上上述图案间的间隙有可能变大。
当在如上所述分割的保护环的图案的边界部上在上述图案间产生了间隙时，水分通过该间隙从芯片区域的外周部侵入到内周侧的元件形成区域。由此，元件形成区域内的电路的可靠性降低。
从本说明书的记载和附图可以清楚其他课题和新的特征。
用于解决课题的手段
一实施方式的半导体装置在一个芯片区域内具有元件形成区域和包围该元件形成区域的周围的保护环区域，一个芯片区域通过分割曝光而形成。层间绝缘膜具有形成在元件形成区域中的通路和在该通路上与通路连通的布线槽，且具有在保护环区域中以包围元件形成区域的方式延伸的保护环用孔。布线用导电层形成在通路和布线槽内。保护环用导电层形成在保护环用孔内。保护环用导电层的宽度的最小尺寸比通路内的布线用导电层的宽度的最小尺寸大。
发明效果
根据所述一实施方式，由于抑制水分从芯片区域的外周侧侵入到元件形成区域内，因此元件形成区域内的电路的可靠性提高。
附图说明
图1是示出实施方式1中的半导体装置的功能块的图。
图2是示意地示出实施方式1中的半导体装置的结构的部分剖视图。
图3是示意地示出图2的元件形成区域内的结构的部分剖视图。
图4是示意地示出图2的保护环区域内的结构的部分剖视图。
图5的(A)和(B)是示意地示出实施方式1中的半导体装置的保护环的结构的立体图和俯视图。
图6的(A)是沿着图5的(B)的VIA-VIA线的概略剖视图，(B)是沿着图5的(B)的VIB-VIB线的概略剖视图，(C)是用于说明沿着图5的(B)的VIA-VIA线的截面结构与沿着图5的(B)的VIB-VIB线的截面结构之间的偏差的概略图。
图7是用于说明实施方式1的半导体装置中的保护环用导电层的宽度的最小尺寸的概略剖视图。
图8是示出实施方式1的半导体装置的制造方法中的分割曝光的第1曝光工序的概略俯视图。
图9是示出实施方式1的半导体装置的制造方法中的分割曝光的第2曝光工序的概略俯视图。
图10的(A)是实施方式1中的半导体装置的制造方法的第1工序下的元件形成区域的剖视图，(B)是与沿着图9的保护环区域的XB-XB线的截面对应的剖视图，(C)是与沿着图9的保护环区域的XC-XC线的截面对应的剖视图。
图11的(A)是实施方式1中的半导体装置的制造方法的第2工序下的元件形成区域的剖视图，(B)是与沿着图9的保护环区域的XB-XB线的截面对应的剖视图，(C)是与沿着图9的保护环区域的XC-XC线的截面对应的剖视图。
图12的(A)是实施方式1中的半导体装置的制造方法的第3工序下的元件形成区域的剖视图，(B)是与沿着图9的保护环区域的XB-XB线的截面对应的剖视图，(C)是与沿着图9的保护环区域的XC-XC线的截面对应的剖视图。
图13的(A)是实施方式1中的半导体装置的制造方法的第4工序下的元件形成区域的剖视图，(B)是与沿着图9的保护环区域的XB-XB线的截面对应的剖视图，(C)是与沿着图9的保护环区域的XC-XC线的截面对应的剖视图。
图14的(A)是实施方式1中的半导体装置的制造方法的第5工序下的元件形成区域的剖视图，(B)是与沿着图9的保护环区域的XB-XB线的截面对应的剖视图，(C)是与沿着图9的保护环区域的XC-XC线的截面对应的剖视图。
图15的(A)是实施方式1中的半导体装置的制造方法的第6工序下的元件形成区域的剖视图，(B)是与沿着图9的保护环区域的XB-XB线的截面对应的剖视图，(C)是与沿着图9的保护环区域的XC-XC线的截面对应的剖视图。
图16的(A)是实施方式1中的半导体装置的制造方法的第7工序下的元件形成区域的剖视图，(B)是与沿着图9的保护环区域的XB-XB线的截面对应的剖视图，(C)是与沿着图9的保护环区域的XC-XC线的截面对应的剖视图。
图17的(A)是实施方式1中的半导体装置的制造方法的第8工序下的元件形成区域的剖视图，(B)是与沿着图9的保护环区域的XB-XB线的截面对应的剖视图，(C)是与沿着图9的保护环区域的XC-XC线的截面对应的剖视图。
图18的(A)是实施方式1中的半导体装置的制造方法的第9工序下的元件形成区域的剖视图，(B)是与沿着图9的保护环区域的XB-XB线的截面对应的剖视图，(C)是与沿着图9的保护环区域的XC-XC线的截面对应的剖视图。
图19的(A)是实施方式1中的半导体装置的制造方法的第10工序下的元件形成区域的剖视图，(B)是与沿着图9的保护环区域的XB-XB线的截面对应的剖视图，(C)是与沿着图9的保护环区域的XC-XC线的截面对应的剖视图。
图20的(A)是实施方式1中的半导体装置的制造方法的第11工序下的元件形成区域的剖视图，(B)是与沿着图9的保护环区域的XB-XB线的截面对应的剖视图，(C)是与沿着图9的保护环区域的XC-XC线的截面对应的剖视图。
图21的(A)是实施方式1中的半导体装置的制造方法的第12工序下的元件形成区域的剖视图，(B)是与沿着图9的保护环区域的XB-XB线的截面对应的剖视图，(C)是与沿着图9的保护环区域的XC-XC线的截面对应的剖视图。
图22的(A)是实施方式1中的半导体装置的制造方法的第13工序下的元件形成区域的剖视图，(B)是与沿着图9的保护环区域的XB-XB线的截面对应的剖视图，(C)是与沿着图9的保护环区域的XC-XC线的截面对应的剖视图。
图23的(A)和(B)是示意地示出比较例中的半导体装置的保护环的结构的立体图和俯视图。
图24的(A)是与沿着图23的(B)的XXIVA-XXIVA线的截面对应的概略剖视图，(B)是与沿着图23的(B)的XXIVB-XXIVB线的截面对应的概略剖视图，(C)是用于说明对应于沿着图23的(B)的XXIVA-XXIVA线的截面的截面结构与对应于沿着图23的(B)的XXIVB-XXIVB线的截面的截面结构之间的偏差的概略图。
图25是示意地示出实施方式1中的半导体装置的保护环区域内的变形例的结构的部分剖视图。
图26是示意地示出实施方式2中的半导体装置的保护环的结构的俯视图。
图27是放大示出图26的区域P2的结构的概略俯视图。
图28是放大示出图26的区域P2的结构的第1变形例的概略俯视图。
图29是放大示出图26的区域P2的结构的第2变形例的概略俯视图。
图30是放大示出图26的区域P2的结构的第3变形例的概略俯视图。
图31是放大示出图26的区域P2的结构的第4变形例的概略俯视图。
图32是放大示出图26的区域P2的结构的第5变形例的概略俯视图。
图33是放大示出图26的区域P2的结构的第6变形例的概略俯视图。
图34是放大示出图26的区域P2的结构的第7变形例的概略俯视图。
图35是放大示出图26的区域P2的结构的第8变形例的概略俯视图。
图36是放大示出图26的区域P2的结构的第9变形例的概略俯视图。
图37是放大示出图26的区域P2的结构的第10变形例的概略俯视图。
图38是放大示出图26的区域P2的结构的第11变形例的概略俯视图。
图39是放大示出图26的区域P2的结构的第12变形例的概略俯视图。
图40是放大示出图26的区域P2的结构的第13变形例的概略俯视图。
图41是放大示出图26的区域P2的结构的第14变形例的概略俯视图。
图42是放大示出图26的区域P2的结构的第15变形例的概略俯视图。
图43是放大示出图26的区域P2的结构的第16变形例的概略俯视图。
图44是放大示出图26的区域P2的结构的第17变形例的概略俯视图。
图45是示意地示出实施方式2中的半导体装置的保护环的结构的第18变形例的俯视图。
图46是放大示出图45的区域P3的结构的概略俯视图。
具体实施方式
以下，根据附图对本实施方式进行说明。
(实施方式1)
首先，使用图1对本实施方式的半导体装置的平面结构进行说明。
参照图1，虽然本实施方式的半导体装置为例如CMOS传感器的半导体芯片或半导体晶片，但是并不限定于此。以下，以本实施方式的半导体装置为CMOS传感器的半导体芯片的情况为例进行说明。
本实施方式的CMOS传感器的半导体芯片SC，在俯视时(从对于半导体基板的主表面垂直的方向观察)具有元件形成区域、保护环区域、刻划区域。保护环区域以包围元件形成区域的外周(周围)的方式形成。刻划区域以包围该保护环区域的更外周(周围)的方式形成。
另外，刻划区域是用于在从半导体晶片切出半导体芯片时进行刻划的区域。因此，根据刻划的方法有时不残留在保护环区域的外周。
上述的元件形成区域例如具有矩形的平面形状。在该元件形成区域上主要形成有像素区域PX、可变增益放大器PGA、模拟数字转换电路ADC、定时产生电路TG、像素驱动器VSCAN、同步信号附加电路BRIDGE、输出驱动器LVDS。
另外，在保护环区域上形成有保护环GR。该保护环GR在保护环区域内以包围具有矩形平面形状的元件形成区域的外周的方式延伸。由此，保护环GR起到防止水分(湿气)从外周侧侵入到元件形成区域的内周侧的元件形成区域内的作用。
上述的半导体芯片SC为通过分割曝光而形成的半导体装置。具体地讲，例如由点划线MA包围的区域的图案通过使用了第1光掩膜的曝光形成，而且由点划线MB包围的区域的图案通过使用了与第1光掩膜不同的第2光掩膜的曝光形成。
接着，使用图2～图4对上述的半导体芯片的截面结构进行说明。
参照图2，在例如由硅构成的半导体基板SB的表面上，形成有例如由STI(Shallow Trench Isolation，浅沟槽隔离)或LOCOS(LocalOxidation of Silicon，硅的局部氧化)氧化膜构成的元件隔离构造IR。在通过该元件隔离构造IR被电隔离的半导体基板SB的表面、且元件形成区域内，例如形成有MOS(Metal Oxide Semiconductor，金属氧化物半导体)晶体管TRA等元件。通过该MOS晶体管TRA等，构成形成于上述元件形成区域的各元件。
多层导电层CL的各自和多层层间绝缘膜II的各自交替地层压在该半导体基板SB的表面上。该多层的导电层CL的各自由例如包含Cu(铜)的材质构成，具有镶嵌构造。另外，多层的层间绝缘膜II的各自例如由硅氧化膜、低介电常数(Low-k)材料等构成。
在元件形成区域内形成有通过导电层CL构成的各种元件和多层布线构造INL等。另外，在保护环区域内通过多层的导电层CL构成保护环GR的一部分。构成该保护环GR的多层的导电层CL的各自，在俯视时以包围元件形成区域的全周的方式形成。另外，多层的层间绝缘膜II的各自的表面被进行平坦化处理，成为比较平坦的表面。
在多层的层间绝缘膜II中的最上层的层间绝缘膜II上，形成有例如包含Al(铝)或Cu的材质构成的最上层导电层TCL。该最上层导电层TCL具有焊盘用最上层导电层TCL和保护环用最上层导电层TCL。
焊盘用最上层导电层TCL形成在元件形成区域内，且具有作为焊盘电极发挥功能的部分(焊盘部)。另外，保护环用最上层导电层TCL形成在保护环区域内，且构成保护环GR的一部分。焊盘用最上层导电层TCL和保护环用最上层导电层TCL为彼此从相同的层隔离而形成的层。
保护环GR由多层的导电层CL和保护环用最上层导电层TCL构成。该保护环GR为主要用于防止水分(湿气)向元件形成区域内的侵入的部件，因此优选从半导体基板SB的表面延伸到最上层的层间绝缘膜II上。多层的导电层CL和保护环用最上层导电层TCL的各自，如图1所示以在俯视时包围元件形成区域的全周的方式形成。
参照图2，以覆盖焊盘用最上层导电层TCL和保护环用最上层导电层TCL的方式，在最上层的层间绝缘膜II上形成有钝化处理膜PAL。该钝化处理膜PAL形成在元件形成区域、各自上。钝化处理膜PAL由具有耐湿性的材质构成，例如由包含氮素的绝缘膜单体或包含具有氮素的绝缘膜的层压膜构成。具体地讲，钝化处理膜PAL由p-SiN(等离子氮化硅膜)、p-SiON(等离子氧氮化硅膜)、p-SiN/p-SiO2(等离子氮化硅膜/等离子氧化硅膜)、p-SiON/p-SiO2(等离子氧氮化硅膜/等离子氧化硅膜)等构成。
在元件形成区域内，在焊盘用最上层导电层TCL上的钝化处理膜PAL上形成有到达焊盘用最上层导电层TCL的表面的开口部OP1。焊盘用最上层导电层TCL的表面的一部分通过该开口部OP1而从钝化处理膜PAL露出。
在保护环区域的最外周侧形成有硅烷缝隙SS。该硅烷缝隙SS通过贯通钝化处理膜PAL而到达最上层的层间绝缘膜II的槽构成。硅烷缝隙SS以包围保护环GR的全周的方式形成。硅烷缝隙SS用于在通过切割半导体晶片而从半导体芯片隔离时，防止在钝化处理膜PAL内传播的裂纹在保护环GR内和元件形成区域内延伸。
在钝化处理膜PAL上形成有第1感光性有机绝缘膜PO1。该第1感光性有机绝缘膜PO1例如由聚酰亚胺构成。在该第1感光性有机绝缘膜PO1上形成有到达焊盘用最上层导电层TCL的表面的开口部OP2。该开口部OP2以穿过开口部OP1的内部的方式形成。焊盘用最上层导电层TCL的表面的一部分通过开口部OP2而从第1感光性有机绝缘膜PO1露出。
在第1感光性有机绝缘膜PO1上形成有再布线层RIL。该再布线层RIL穿过开口部OP2而与焊盘用最上层导电层TCL的焊盘部连接。再布线层RIL以从焊盘用最上层导电层TCL的焊盘部的正上方区域延伸到该正上方区域以外的其他区域的方式形成。
该再布线层RIL具有与第1感光性有机绝缘膜PO1的表面接触而形成的势垒金属层BM和形成在势垒金属层BM上的导电层DCL。势垒金属层BM由例如包含Cr(铬)、Ti(钛)、TiN(氮化钛)、Ta(钽)、W(钨)、Mo(钼)等一种或它们的任意组合的材质构成。另外，导电层DCL由例如包含Cu的材质构成。
以覆盖再布线层RIL的方式在第1感光性有机绝缘膜PO1上形成有第2感光性有机绝缘膜PO2。该第2感光性有机绝缘膜PO2例如由聚酰亚胺构成。在该第2感光性有机绝缘膜PO2上形成有到达再布线层RIL的表面的开口部OP3。再布线层RIL的表面的一部分通过该开口部OP3而从第2感光性有机绝缘膜PO2露出。
在第2感光性有机绝缘膜PO2上以穿过开口部OP3而与再布线层RIL连接的方式形成有凹凸电极BP。凹凸电极BP穿过再布线层RIL而与焊盘用最上层导电层TCL电连接。凹凸电极BP位于焊盘用最上层导电层TCL的焊盘部的正上方区域以外的其他区域的正上方。凹凸电极BP例如具有Sn(锡)-xAg(银)-0.5Cu的合金组成。
接着，使用图3对上述的元件形成区域中的多层布线构造INL的结构进行说明，并且使用图4对保护环区域中的保护环GR的结构进行说明。
参照图3，在元件形成区域中，通过导电层CL1～CL7构成多层布线构造。该多层布线构造用于将形成在半导体基板SB上的元件彼此电连接，并且将该元件穿过凹凸电极BP(图2)而与外部电连接。
作为形成在半导体基板上的元件的MOS晶体管TRA具有1对源极/漏极区域SD和栅极电极GE。1对源极/漏极区域SD在半导体基板SB的表面上彼此隔开间隔而形成。栅极电极GE隔着栅极绝缘层GI形成在被1对源极/漏极区域SD夹着的半导体基板SB的表面上。
以覆盖该MOS晶体管TRA等的方式，在半导体基板SB的表面上层压有蚀刻阻挡用绝缘膜ES和层间绝缘膜II1。在这些绝缘膜ES、II1上形成有接触孔CH和布线槽IT。接触孔CH以达到栅极电极GE和杂质区域等的方式形成。布线槽IT以与接触孔CH连通的方式形成在接触孔CH上。
在接触孔CH内埋入有插头导电层PL，在布线槽IT内形成有布线用导电层IL。
在层间绝缘膜II1上层压有绝缘膜BL1和层间绝缘膜II2。在这些绝缘膜BL1、II2上形成有通路孔VH1和布线槽IT1。通路孔VH1以到达布线用导电层IL的方式形成。布线槽IT1以与通路孔VH1连通的方式形成在通路孔VH1上。
在通路孔VH1和布线槽IT内形成有布线用导电层CL1。该布线用导电层CL1具有形成在通路孔VH1内的部分PL1和形成在布线槽IT1内的部分IL1。
与绝缘膜BL1、II2、通路孔VH1、布线槽IT1、布线用导电层CL1(PL1、IL1)同样，形成有绝缘膜BL2～BL7、II3～II8、通路孔VH2～VH7、布线槽IT2～IT7、布线用导电层CL2～CL7(PL2～PL7、IL2～IL7)。由此构成上述的多层布线构造。
在上述的层间绝缘膜II8上层压有绝缘膜BL8和层间绝缘膜II9。在这些绝缘膜BL8、II9上形成有通路孔VH8，在该通路孔VH8内形成有插头导电层PL。形成在层间绝缘膜II9上的最上层导电层TCL隔着该插头导电层PL与布线用导电层CL7电连接。
参照图4，在保护环区域中，彼此层压而形成有保护环用导电层GRP1～GRP8。另外，虽然在图4中仅示出1列保护环用导电层GRP1～GRP8，但是也可以如图2所示形成有多列(例如3列)保护环用导电层。
在半导体基板SB的表面上层压有蚀刻阻挡用绝缘膜ES和层间绝缘膜II1。在这些绝缘膜ES、II1上形成有保护环用孔GH1。该保护环用孔GH1以在俯视时包围元件形成区域的全周的方式形成，具有第1孔部分FH1和第2孔部分SH1。第1孔部分FH1以达到半导体基板SB的表面的方式形成。第2孔部分SH1以与第1孔部分FH1连通的方式位于第1孔部分FH1上，且具有比第1孔部分FH1的宽度大的宽度。
在第1孔部分FH1内形成有保护环用导电层GRP1的第1部分FP1，在第2孔部分SH1内形成有保护环用导电层GRP1的第2部分SP1。
在层间绝缘膜II1上层压有绝缘膜BL1和层间绝缘膜II2。在这些绝缘膜BL1、II2上形成有保护环用孔GH2。该保护环用孔GH2以在俯视时包围元件形成区域的全周的方式形成，具有第1孔部分FH2和第2孔部分SH2。第1孔部分FH2以到达保护环用导电层GRP1的表面的方式形成。第2孔部分SH2以与第1孔部分FH2连通的方式位于第1孔部分FH2上，且具有比第1孔部分FH2的宽度D1A大的宽度。
在第1孔部分FH2内形成有保护环用导电层GRP2的第1部分FP2，在第2孔部分SH2内形成有保护环用导电层GRP2的第2部分SP2。由此，保护环用导电层GRP2与保护环用导电层GRP1连接。
与绝缘膜BL1、II2、保护环用孔GH2(FH2、SH2)、保护环用导电层GRP2(FP2、SP2)同样，形成有绝缘膜BL2～BL7、II3～II8、保护环用孔GH3～GH8(FH3～FH8、SH3～SH8)、保护环用导电层GRP3～GRP8(FP3～FP8、SP3～SP8)。通过彼此在上下方向上层压的多个保护环用导电层GRP3～GRP1构成保护环层压体。
在上述的层间绝缘膜II8上层压有绝缘膜BL8和层间绝缘膜II9。在这些绝缘膜BL8、II9上形成有保护环用孔GH9，在该保护环用孔GH9内形成有插头导电层PL。形成在层间绝缘膜II9上的最上层导电层TCL隔着该插头导电层PL而与保护环用导电层GRP8电连接。
由此构成包含多个保护环用导电层GRP1～GRP8和最上层导电层TCL的保护环GR。
参照图3和图4，在元件形成区域(图3)和保护环区域(图4)中标上相同标号的层间绝缘膜II1～II9彼此由相同的层构成。另外，在元件形成区域(图3)和保护环区域(图4)中标上相同标号的绝缘膜ES、BL1～BL8彼此由相同的层构成。另外，在元件形成区域(图3)和保护环区域(图4)中形成在相同层间绝缘膜内的布线用导电层和保护环用导电层从相同的导电层彼此隔离而形成。
在本实施方式中，在元件形成区域(图3)和保护环区域(图4)中形成在相同层间绝缘膜II3～II6内的布线用导电层CL2～CL5与保护环用导电层GRP3～GRP6的比较中，保护环用导电层GRP3～GRP6的宽度的最小尺寸D2A～D5A的各自比布线用导电层CL2～CL5的宽度的最小尺寸D2B～D5B的各自大。
此处，保护环用导电层GRP3～GRP6的宽度是与保护环GR延伸的方向垂直的截面中的宽度。同样，布线用导电层CL2～CL5的宽度是与布线用导电层CL2～CL5的各自延伸的方向垂直的截面中的宽度。
具体地讲，保护环用导电层GRP3的宽度的最小尺寸D2A比布线用导电层CL2的宽度的最小尺寸D2B大。保护环用导电层GRP4的宽度的最小尺寸D3A比布线用导电层CL3的宽度的最小尺寸D3B大。保护环用导电层GRP5的宽度的最小尺寸D4A比布线用导电层CL4的宽度的最小尺寸D4B大。保护环用导电层GRP6的宽度的最小尺寸D5A比布线用导电层CL5的宽度的最小尺寸D5B大。
更具体地讲，布线用导电层CL2～CL5的宽度的最小尺寸D2B～D5B的各自为例如90nm。相对于此，保护环用导电层GRP3的宽度的最小尺寸D2A为例如110nm。另外，保护环用导电层GRP4的宽度的最小尺寸D3A为例如130nm。另外，保护环用导电层GRP5的宽度的最小尺寸D4A为例如150nm。另外，保护环用导电层GRP6的宽度的最小尺寸D5A为例如170nm。
另外，在本实施方式中，多层保护环用导电层GRP2～GRP6各自的宽度的最小尺寸中，靠上层侧的保护环用导电层变得较大。
具体地讲，保护环用导电层GRP3的宽度的最小尺寸D2A比保护环用导电层GRP2的宽度的最小尺寸D1A大。另外，保护环用导电层GRP4的宽度的最小尺寸D3A比保护环用导电层GRP3的宽度的最小尺寸D2A大。另外，保护环用导电层GRP5的宽度的最小尺寸D4A比保护环用导电层GRP4的宽度的最小尺寸D3A大。另外，保护环用导电层GRP6的宽度的最小尺寸D5A比保护环用导电层GRP5的宽度的最小尺寸D4A大。
更具体地讲，保护环用导电层GRP2、GRP3、GRP4、GRP5、GRP6的宽度的最小尺寸D1A、D2A、D3A、D4A、D5A分别为例如90nm、110nm、130nm、150nm、170nm。另外，保护环用导电层GRP3～GRP6的各个宽度的最小尺寸D1A～D5A只要在100nm～1000nm的范围内即可。
另外，多个保护环用导电层GRP2～GRP6的各自的宽度也可以彼此相同。
另外，关于在保护环用导电层GRP2～GRP6的第1孔部分FH2～FH6内埋入的第1部分FP2～FP6的各自，如在图7中以第1部分FP6为例所示，通常，具有在截面形状中尺寸比下侧小的锥形形状。此时，在上述中保护环用导电层GRP2～GRP6的宽度的最小尺寸D1A～D5A成为第1部分FP2～FP6的最下端的宽度。
另外，在本实施方式中，多层保护环用导电层GRP2～GRP6的各自的宽度的最小尺寸D1A～D5A，比形成各保护环用导电层GRP2～GRP6时的光掩膜的叠加偏差量大。
具体地讲，多层保护环用导电层GRP2～GRP6的各自的宽度的最小尺寸D1A～D5A，优选为形成各保护环用导电层GRP2～GRP6时的光掩膜的叠加偏差量的1.2倍以上10倍以下。
更具体地讲，保护环用导电层GRP3的光掩膜的叠加偏差量为例如100nm，保护环用导电层GRP3的宽度的最小尺寸D2A为例如110nm。另外，保护环用导电层GRP4的光掩膜的叠加偏差量为例如120nm，保护环用导电层GRP4的宽度的最小尺寸D3A为例如130nm。另外，保护环用导电层GRP5的光掩膜的叠加偏差量为例如140nm，保护环用导电层GRP5的宽度的最小尺寸D4A为例如150nm。另外，保护环用导电层GRP6的光掩膜的叠加偏差量为例如160nm，保护环用导电层GRP6的宽度的最小尺寸D5A为例如170nm。另外，光掩膜的叠加偏差量通常比上层侧大。
参照图5，在本实施方式中，各保护环用导电层GRP(GRP2～GRP6)通过分割曝光而形成。因此，有时在通过使用了第1光掩膜的曝光形成的保护环用导电层GRP的第1图案部分GRL(图中左侧的部分)与通过使用了第2光掩膜的曝光形成的保护环用导电层GRP的第2图案部分GRR(图中右侧的部分)之间产生位置偏差。
即使在产生了上述的位置偏差的情况下，根据本实施方式也维持第1图案部分GRL与第2图案部分GRR的连接。但是，有时在第1图案部分GRL与第2图案部分GRR之间的边界部(区域R)上产生台阶ST。由于该台阶ST的存在，能够识别本实施方式的半导体装置是通过分割曝光而形成。
如图6的(A)所示，通过光掩膜的叠加偏差，在第1图案部分GRL中，彼此层压而形成的保护环用导电层GRP1～GRP6的各自彼此偏移(图中向左右方向偏移)而形成。另外，如图6的(B)所示，在第1图案部分GRR中，也由于光掩膜的叠加偏差，彼此层压而形成的保护环用导电层GRP1～GRP6的各自彼此偏移(图中向左右方向偏移)而形成。
但是，在本实施方式中，由于如上所述构成保护环用导电层GRP1～GRP6的宽度，因此如图6的(C)所示，第1图案部分GRL中的保护环导电层GPR1～GPR6的各自与第2图案部分GRR中的保护环导电层GPR1～GPR6的各自彼此连接，双方之间不产生间隙。
接着，使用图8和图9对分割曝光进行说明。
参照图8，在分割曝光中，使用使用第1光掩膜仅对一个半导体芯片区域CHR的一部分的区域EX1(图8中用点划线包围的区域)进行曝光。
参照图9，之后，使用第2光掩膜对一个半导体芯片区域CHR的剩余区域EX2(图9中用双点划线包围的区域)进行曝光。通过该多次曝光对一个半导体芯片区域CHR的全体进行曝光，曝光区域EX1的曝光图案与曝光区域EX2的曝光图案彼此连接。
之后，通过使施加上述曝光的光致抗蚀剂(未图示)显影而形成抗蚀图案。另外，在上述中对例如通过2次曝光使一个半导体芯片区域CHR的全体曝光的情况进行了说明，但是也可以通过3次以上的曝光而使一个半导体芯片区域CHR的全体曝光。
接着，使用图10～图22对使用上述的分割曝光在层间绝缘膜II2内形成布线用导电层CL1和保护环用导电层GRP2的方法进行说明。
图10的(A)～图22的(A)示出通过图8和图9所示的第1光掩膜曝光的元件形成区域内的一部分的截面。另外，图10的(B)～图22的(B)示出通过图8和图9所示的第1光掩膜曝光的与沿着保护环区域内的XB-XB线的部分的截面对应的截面。另外，图10的(C)～图22的(C)示出通过图9所示的第2光掩膜曝光的与沿着保护环区域内的XC-XC线的部分的截面对应的截面。
参照图10的(A)～(C)，首先例如由SiCO或SiCN构成的绝缘膜BL1和例如由Low-k膜构成的层间绝缘膜II2以该顺序层压而形成在层间绝缘膜II1上。之后，在层间绝缘膜II2上形成硅氧化膜OX，在该硅氧化膜OX上涂布光致抗蚀剂PR1。在该光致抗蚀剂PR1上进行使用了图8所示的第1光掩膜的分割曝光。由此，以图10的(A)、(B)的光致抗蚀剂PR1中所示的虚线为界产生被曝光的区域和没有被曝光的区域。另一方面，图10的(C)所示的光致抗蚀剂PR1没有被实施使用了第1光掩膜的曝光。
参照图11的(A)～(C)，对光致抗蚀剂PR1进行使用了图9所示的第2光掩膜的分割曝光。由此，以图11的(C)的光致抗蚀剂PR1中所示的虚线为界产生被曝光的区域和没有被曝光的区域。之后，光致抗蚀剂PR1被显影。
参照图12的(A)～(C)，通过上述的显影使光致抗蚀剂PR1图案化而形成抗蚀图案PR1。将该抗蚀图案PR1作为掩膜在下侧的硅氧化膜OX和层间绝缘膜II2上实施各向异性刻蚀。
参照图13的(A)～(C)，通过上述的刻蚀选择性地去除硅氧化膜OX和层间绝缘膜II2，形成到达绝缘膜BL1的孔VH1、FH2。此时，孔FH2形成为其宽度比孔VH1的宽度大。之后，抗蚀图案PR1例如通过灰化等而被去除。
参照图14的(A)～(C)，硅氧化膜OX的表面通过上述的抗蚀图案PR1的去除而露出。
参照图15的(A)～(C)，孔VH1、FH2的各自被光致抗蚀剂PR2埋入。之后，在硅氧化膜OX上涂布光致抗蚀剂PR3。对该光致抗蚀剂PR3进行使用了图8所示的第1光掩膜的分割曝光。由此，以图15的(A)、(B)的光致抗蚀剂PR3中所示的虚线为界产生被曝光的区域和没有被曝光的区域。另一方面，图15的(C)所示的光致抗蚀剂PR3没有被实施使用了第1光掩膜的曝光。
参照图16的(A)～(C)，对光致抗蚀剂PR3进行使用了图9所示的第2光掩膜的分割曝光。由此，以图16的(C)的光致抗蚀剂PR3中所示的虚线为界产生被曝光的区域和没有被曝光的区域。之后，光致抗蚀剂PR3被显影。
另外，在图15和图16的工序中使用的第1和第2光掩膜具有与在图10和图11的工序中使用的第1和第2光掩膜不同的图案。
参照图17的(A)～(C)，通过上述的显影使光致抗蚀剂PR3图案化而形成抗蚀图案PR3。将该抗蚀图案PR3作为掩膜而对下侧的硅氧化膜OX和层间绝缘膜II2实施各向异性刻蚀。
参照图18的(A)～(C)，通过上述的刻蚀，在层间绝缘膜II2上形成槽IT1、SH2。之后，例如通过灰化等而去除抗蚀图案PR2、PR3。
参照图19的(A)～(C)，硅氧化膜OX的表面通过上述的灰化而露出，并且绝缘膜BL1从孔VH1、FH2的各自露出。
参照图20的(A)～(C)，将硅氧化膜OX和层间绝缘膜II2作为掩膜，对从孔VH1、FH2的各自露出的绝缘膜BL1实施各向异性刻蚀。由此，选择性地去除绝缘膜BL1，使布线用导电层IL的表面的一部分保护环用导电层GRP1的第2部分SP1的表面的一部分露出。另外，槽IT1、SH2形成得深，从而形成布线槽IT1和保护环用孔GH2的第2孔部分SH2。通过该第1孔部分FH2和第2孔部分SH2而构成保护环用孔GH2。
参照图21的(A)～(C)，以埋入通路孔VH1和布线槽IT1、保护环用孔GH2的方式在硅氧化膜OX上形成导电层CDL。对该导电层CDL的上表面实施化学机械抛光(CMP：Chemical MechanicalPolishing)。该化学机械抛光到层间绝缘膜II2的表面露出为止进行。
参照图22的(A)～(C)，通过上述的化学机械抛光形成埋入在通路孔VH1和布线槽IT1内的布线用导电层CL1、埋入在保护环用孔GH2内的保护环用导电层GRP2。
之后，重复进行与图10～图22的工序相同的工序，从而形成图3所示的多层布线构造和图4所示的保护环GR。
接着，关于本实施方式的作用效果，与图23和图24所示的比较例进行对比而进行说明。
参照图3和图4，将使保护环用导电层GRP2～GRP6的各自的宽度的最小尺寸D1A～D5A与布线用导电层CL2～CL5的各自的宽度的最小尺寸D1B～D5B具有相同尺寸的情况作为比较例。即，在该比较例中，D1A＝D2A＝D3A＝D4A＝D5A＝D1B＝D2B＝D3B＝D4B＝D5B的关系成立。
通常，从高集成化的观点考虑，需要在元件形成区域内缩小各部分的尺寸。因此，在上述的比较例中，当布线用导电层CL2～CL5的各自的宽度的最小尺寸D1B～D5B变小时，相应于此保护环用导电层GRP2～GRP6的各自的宽度的最小尺寸D1A～D5A也变小。
另一方面，在通过分割曝光形成保护环用导电层时，在通过第1光掩膜形成的第1图案部分上产生光掩膜的叠加误差，另外在通过第2光掩膜形成的第2图案部分上也产生光掩膜的叠加偏差。通过该叠加误差，如图23和图24所示保护环用导电层的第1图案部分与第2图案部分没有连接，有时出现在双方之间产生间隙的情况。当产生这种间隙时，水分(湿气)以在图23的(A)、(B)中用箭头所示的路径经过该间隙而从保护环的外周侧侵入到内周侧的元件形成区域，从而降低元件的可靠性。
相对于此，在本实施方式中，保护环用导电层GRP3～GRP6的宽度的最小尺寸D2A～D5A的各自，比形成在与该保护环用导电层相同的层间绝缘膜内的布线用导电层CL2～CL5的宽度的最小尺寸D2B～D5B的各自大。因此，即使通过分割曝光中的掩膜的叠加误差而如图5的(A)、(B)所示保护环用导电层GRP的第1图案部分GRL与第2图案部分GRR彼此偏移，也能够抑制该第1图案部分GRL与第2图案部分GRR分开。即，能够抑制在第1图案部分GRL与第2图案部分GRR之间产生间隙。由此，抑制水分经过该间隙而从保护环的外周侧向内周侧侵入，提高元件的可靠性。
另外，在本实施方式中，多层的保护环用导电层GRP2～GRP6的各自的宽度的最小尺寸D1A～D5A，优选为形成各保护环用导电层GRP2～GRP6时的光掩膜的叠加偏差量的1.2倍以上10倍以下。通过成为1.2倍以上，从而如图5所示能够可靠地防止在保护环用导电层GRP的第1图案部分GRL与第2图案部分GRR之间产生间隙。另外，当超过10倍时，如图4所示保护环用孔GH3～GH6的第1部分FH3～FH6的尺寸D2A～D5A变得过大，很难通过导电层埋入该第1部分FH3～FH6。
另外，通常在半导体装置的层压构造中光掩膜的叠加偏差量比上层大。因此，在通过分割曝光形成保护环用导电层时，通过分割曝光形成的第1图案部分与第2图案部分之间的偏差量比上层的保护环用导电层大，容易在双方的图案部分之间产生间隙。
相对于此，在本实施方式中，如图4所示多层保护环用导电层GRP2～GRP6的各自的宽度的最小尺寸D1A～D5A，比上层侧的保护环用导电层大。因此，即使如上所述掩膜的叠加偏差比上层大，也能够抑制在该上层的保护环用导电层中通过分割曝光形成的第1图案部分与第2图案部分之间产生间隙。
在上述中如图4所示保护环用导电层GRP2～GRP6的各自具有第1部分FP2～FP6和第2部分SP2～SP6，对该宽度在层间绝缘膜II2～II6的厚度方向不连续地变化(在侧壁上存在台阶)的情况进行了说明，但是不限定于该截面形状。如图25所示，保护环用导电层GRP2～GRP6的各自的侧壁以直线状延伸，从而保护环用导电层GRP2～GRP6的各自的宽度也可以在层间绝缘膜II2～II6的厚度方向上连续地变化。即，保护环用孔GH2～GH6的各自的壁面也可以在层间绝缘膜II2～II6的厚度方向上以直线状延伸而贯通层间绝缘膜II2～II6。
另外，除此以外的图25的结构与上述的图1～图5的结构几乎相同，因此对相同要素标上相同的标号，不重复其说明。
(实施方式2)
为了抑制通过分割曝光形成保护环用导电层时的在通过各曝光形成的图案间产生间隙，也可以使保护环用导电层的平面形状具有交叉形状。以下，将具有交叉形状的保护环用导电层作为实施方式2进行说明。
参照图26和图27，本实施方式的保护环用导电层GRP(例如图4所示的保护环用导电层GRP2～GRP6)通过分割曝光而形成。因此，该保护环用导电层GRP具有通过使用了第1光掩膜的曝光形成的保护环用导电层的第1图案部分GRL(图中左侧的部分)和通过使用了第2光掩膜的曝光形成的保护环用导电层的第2图案部分GRR(图中右侧的部分)。
第1图案部分GRL具有框部GRL1和折叠部GRL2。框部GRL1在俯视时包围元件形成区域的周围(矩形的元件形成区域的例如3边的周围)。折叠部GRL2是与该框部GRL1的两端各自连接且相对于框部GRL1折叠的部分。折叠部GRL2以相对于框部GRL1例如弯曲成直角的方式连接。
第2图案部分GRR与第1图案部分GRL同样具有框部GRR1和折叠部GRR2。框部GRR1在俯视时包围元件形成区域的周围(矩形的元件形成区域的例如3边的周围)。折叠部GRR2是与该框部GRR1的两端各自连接且相对于框部GRR1折叠的部分。折叠部GRR2以相对于框部GRR1例如弯曲成直角的方式连接。另外，俯视时的框部GRL1的宽度w1a和折叠部GRL2的宽度w1b例如相同。
上述的第1图案部分GRL的折叠部GRL2和第2图案部分GRR的框部GRR1构成交叉形状。此处的交叉形状是指，折叠部GRL2和框部GRR1在俯视时构成十字状(彼此垂直交叉的形状)或X字状(彼此倾斜交叉的形状)。虽然在俯视时的折叠部GRL2与框部GRR1的交叉角度为例如90°，但是只要比0°大并小于180°即可。另外，在俯视时的框部GRR1的宽度w2a与折叠部GRR2的宽度w2b例如相同，但是也可以不同。
另外，第2图案部分GRR的折叠部GRR2和第1图案部分GRL的框部GRL1构成交叉形状。折叠部GRR2与框部GRL1的交叉形状的意思和交叉角度与折叠部GRL2和框部GRR1的情况相同。
另外，在保护环用导电层GRP的截面形状如图4的保护环用导电层GRP2～GRP6所示具有宽度窄的第1部分FP2～FP6和宽度宽的第2部分SP2～SP6时，第1部分FP2～FP6和第2部分SP2～SP6双方具有框部GRL1、GRR1和折叠部GRL2、GRR2。
另外，上述以外的本实施方式的结构与上述实施方式1的结构几乎相同，因此对相同要素标上相同标号，不重复其说明。
另外，也可以组合本实施方式中的交叉形状和实施方式1中记载的保护环用导电层的宽度(比元件形成区域内的布线用导电层的宽度大的宽度等)。
在本实施方式中，如图27所示具有保护环用导电层的第1图案部分GRL和第2图案部分GRR彼此交叉的形状。因此，能够抑制进行分割曝光而在第1图案部分与第2图案部分之间产生间隙的情况。
如上所述，作为框部GRL1(或GRR1)与折叠部GRL2(或GRR2)具有彼此相同的宽度且彼此垂直的结构，也可以采用例如图28～图30所示的形状。
另外，如图31～图34所示，也可以使框部GRL1(或GRR1)与折叠部GRL2(或GRR2)具有彼此相同宽度，且彼此构成锐角的角度θ1。
另外，如图35～图38所示，也可以使框部GRL1(或GRR1)与折叠部GRL2(或GRR2)具有彼此相同宽度，且彼此构成钝角的角度θ1。
另外，如图39～图42所示，也可以使框部GRL1(或GRR1)与折叠部GRL2(或GRR2)具有彼此不同的宽度，且彼此垂直。在图39～图42结构中，示出折叠部GRL2(或GRR2)的宽度(w1b(或w2b)：图39)比框部GRL1(或GRR1)的宽度(w1a(或w2a)：图39)大的情况。但是，折叠部GRL2(或GRR2)的宽度(w1b(或w2b))也可以比框部GRL1(或GRR1)的宽度(w1a(或w2a))小。
另外，在图31～图48的结构中，也可以使框部GRL1(或GRR1)和折叠部GRL2(或GRR2)具有彼此不同的宽度。
另外，只要保护环用导电层的第1图案部分GRL与第2图案部分GRR具有彼此交叉的形状，则折叠部GRL2(或GRR2)也可以如图43所示具有Z字形形状，或者也可以具有如图44所示的格子形状。
另外，在上述中对保护环用导电层的第1图案部分GRL和第2图案部分GRR双方具有折叠部GRL2、GRR2的情况进行了说明，但是也可以如图45和图46所示不具有折叠部。
参照图45和图46，在该结构中，第1图案部分GRL具有沿着元件形成区域的矩形的平面形状的一边的部分GRLa、相对于该部分GRLa的两端的各自构成钝角或锐角的角度θ2而连接的两个倾斜部GRLb。另外，第2图案部分GRR具有沿着元件形成区域的矩形的平面形状的一边的部分GRRa、相对于该部分GRRa的两端的各自构成钝角或锐角的角度θ2而连接的两个倾斜部GRRb。并且，第1图案部分GRL的倾斜部GRLb与第2图案部分GRR的倾斜部GRRb彼此交叉。
另外，本实施方式的半导体装置例如也可以是35mm全尺寸传感器。另外，本实施方式的半导体装置例如也可以仅是35mm全尺寸传感器的像素部分、或者也可以仅是35mm全尺寸传感器的控制电路部分。在仅是像素部分的情况下，在该半导体芯片中例如包含有像素PX、定时产生电路TG、像素驱动器VSCAN、可变增益放大器PGA。另外，在仅是控制电路部分的情况下，在该半导体芯片中例如包含有模拟数字转换电路ADC、同步信号附加电路BRIDGE、输出驱动器LVDS。
以上，虽然根据实施方式具体地说明由本发明人完成的发明，但是本发明不限定于所述实施方式，当然能够在不脱离其要旨的范围内进行各种变更。
标号说明
ADC数字转换电路，BL1绝缘膜，BM势垒金属层，BP凹凸电极，BRIDGE同步信号附加电路，CDL、CL、CL1～CL7、DCL导电层，CH接触孔，CHR半导体芯片区域，CL1～CL7、IL布线用导电层，ES蚀刻阻挡用绝缘膜，EX1曝光区域，FH1、FH2第1孔部分，FP1～FP6第1部分，GE栅极电极，GH1～GH8保护环用孔，GI栅极绝缘层，GRP1、GRP2保护环用导电层，GR保护环，GRL第1图案部分，GRL1、GRR1框部，GRLa、GRRa、IL1、PL1部分，GRLb、GRRb倾斜部，GRR第2图案部分，II、II1～II9层间绝缘膜，INL多层布线构造，IR元件隔离构造，IT、IT1～IT7布线槽，LVDS输出驱动器，OP1、OP2、OP3开口部，OX硅氧化膜，PAL钝化处理膜，PGA可变增益放大器，PL插头导电层，PO1第1感光性有机绝缘膜，PO2第2感光性有机绝缘膜，PR1～PR3光致抗蚀剂，PX像素(像素区域)，RIL再布线层，SB半导体基板，SD漏极区域，SC半导体芯片，SH1、SH2第2孔部分，SP1～SP6第2部分，SS硅烷缝隙，ST台阶，TCL最上层导电层，TG定时产生电路，TRA晶体管，VH1通路孔，VSCAN像素驱动器。

Claims (9)

1.一种半导体装置，在一个芯片区域内具有元件形成区域和俯视时包围所述元件形成区域的周围的保护环区域，且所述一个芯片区域通过分割曝光形成，其中，
所述半导体装置(SC)具有：
层间绝缘膜(II3～II6)，具有形成在所述元件形成区域上的通路孔(VH2～VH5)和在所述通路孔(VH2～VH5)上与所述通路孔(VH2～VH5)连通的布线槽(IT2～IT5)，并且具有在所述保护环区域中以包围所述元件形成区域的方式延伸的保护环用孔(GH3～GH6)；
布线用导电层(CL2～CL5)，具有形成在所述通路孔(VH2～VH5)和所述布线槽(IT2～IT5)内的部分；以及
保护环用导电层(GRP3～GRP6)，具有形成在所述保护环用孔(GH3～GH6)内的部分，
所述保护环用导电层(GRP3～GRP6)的宽度的最小尺寸(D2A～D5A)比所述通路孔(VH2～VH5)内的所述布线用导电层(CL2～CL5)的宽度的最小尺寸(D2B～D5B)大。
2.根据权利要求1所述的半导体装置，其中，
在所述保护环区域上形成有保护环层压体，该保护环层压体具有使多个所述保护环用导电层(GRP3～GRP6)在上下彼此层压的结构，
所述保护环层压体的多个所述保护环用导电层(GRP3～GRP6)各自的宽度的最小尺寸(D1A～D5A)中，上层侧的所述保护环用导电层(GRP3～GRP6)较大。
3.根据权利要求1所述的半导体装置，其中，
所述保护环用孔(GH3～GH6)具有第1孔部(FH3～FH6)和第2孔部(SH3～SH6)，
所述第2孔部(SH3～SH6)在所述第1孔部(FH3～FH6)上与所述第1孔部(FH3～FH6)连通，且具有比所述第1孔部(FH3～FH6)的宽度大的宽度，
所述第1孔部(FH3～FH6)内的所述保护环用导电层(GRP3～GRP6)的宽度的最小尺寸(D2A～D5A)比所述通路孔(VH2～VH5)内的所述布线用导电层(CL2～CL5)的宽度的最小尺寸(D2B～D5B)大。
4.根据权利要求1所述的半导体装置，其中，
所述保护环用孔(GH3～GH6)的壁面在与所述保护环用孔(GH3～GH6)的延伸方向交叉的截面中以直线状延伸而贯通所述层间绝缘膜(II3～II6)。
5.一种半导体装置，在一个芯片区域内具有元件形成区域和包围所述元件形成区域的周围的保护环区域，所述一个芯片区域通过分割曝光形成，其中，
所述半导体装置(SC)具有：
层间绝缘膜(II3～II6)，具有在所述保护环区域中以包围所述元件形成区域的方式延伸的保护环用孔(GH3～GH6)；以及
保护环用导电层(GRP、GRP3～GRP6)，埋入在所述保护环用孔(GH3～GH6)内，
所述保护环用导电层(GRP、GRP3～GRP6)具有在俯视时沿彼此不同的方向延伸的第1和第2部分(GRL1、GRL2、GRR1、GRR2)，并具有所述第1和第2部分(GRL1、GRL2、GRR1、GRR2)彼此交叉的形状。
6.根据权利要求5所述的半导体装置，其中，
俯视时的所述第1和第2部分(GRL1、GRL2、GRR1、GRR2)的交叉角度比0°大且小于180°。
7.根据权利要求6所述的半导体装置，其中，
所述第1和第2部分(GRL1、GRL2、GRR1、GRR2)的线宽(w1a、w1b、w2a、w2b)相同，所述第1和第2部分(GRL1、GRL2、GRR1、GRR2)彼此垂直。
8.根据权利要求6所述的半导体装置，其中，
所述第1和第2部分(GRL1、GRL2、GRR1、GRR2)的线宽(w1a、w1b、w2a、w2b)彼此不同，所述第1和第2部分(GRL1、GRL2、GRR1、GRR2)彼此垂直。
9.根据权利要求6所述的半导体装置，其中，
所述第1和第2部分(GRL1、GRL2、GRR1、GRR2)彼此倾斜地交叉。
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